KR101484486B1 - 전력 변환기 - Google Patents

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황순상
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주식회사 동아일렉콤
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Abstract

브리지리스 역률 보상 회로가 제공된다. 본 발명에 의하면, AC 전원에 접속될 수 있는 제 1 입력 단자 및 제 2 입력 단자, 부하에 접속될 수 있는 제 1 출력 단자 및 제 2 출력 단자, 각각의 캐소드 (cathode) 가 제 1 출력 단자와 접속되는 제 1 다이오드 및 제 2 다이오드, 제 1 입력 단자와 제 1 다이오드의 애노드 (anode) 사이에 접속되는 제 1 인덕터, 제 2 입력 단자와 제 2 다이오드의 애노드 사이에 접속되는 제 2 인덕터, 제 1 다이오드의 애노드와 제 2 출력 단자 사이에 접속되는 제 1 스위치, 제 2 다이오드의 애노드와 제 2 출력 단자에 접속되는 제 2 스위치, 제 1 출력 단자와 제 2 출력 단자 사이에 중성점을 형성하는 제 1 캐패시터 및 제 2 캐패시터, 제 1 입력 단자와 중성점 사이에 접속되는 제 3 캐패시터, 및 제 2 입력 단자와 중성점 사이에 접속되는 제 4 캐패시터를 포함하는 브리지리스 역률 보상 회로가 제공된다.

Description

전력 변환기{POWER CONVERTING APPARATUS}
본 발명은, 역률 보상 회로를 포함하며 AC 입력전압을 DC 출력전압으로 변환하는 장치에 관한 것이며, 그 중에서도 특히 출력 캐패시터의 중성점을 입력에 연결하는 방식으로 EMI 를 개선하고 누설 전류를 효과적으로 억제하는 회로에 관한 것이다.
일반적으로 전원 공급 장치 등의 전자 기기는 고조파 저감을 위한 역률 보상 회로를 포함한다. 이러한 역률 보상 회로에는 입력 교류 전압을 직류로 정류하는 브리지 회로와, 그 출력을 승압하는 부스트 컨버터 (boost converter) 를 포함하는 것들이 있다. 그러나, 이러한 역률 보상 회로는 브리지 회로의 다이오드에서 발생하는 손실로 인해 그 효율이 감소된다.
이에, 브리지 회로에 비하여 다이오드에서 발생하는 손실을 줄이고 그 효율을 향상시키기 위하여, 두 개의 스위치와 두 개의 다이오드로 구성되는 브리지리스 (bridgeless) 회로가 제안되어 있다. 이러한 브리지리스 회로는 종래의 브리지 회로에 비하여 구성이 단순하고 효율이 향상된다는 장점이 있다. 일례로서, 미국등록특허 제4,412,277호는 부스트 컨버터의 스위칭 기능을 제어하여 다이오드 브리지를 기능적으로 통합함으로써 브리지 회로를 제거한 브리지리스 전원 공급 장치를 개시하고 있다.
다만, 이와 같은 일반적인 브리지리스 회로는 입력단에서 볼 때 스위치가 끊어진 상태에서 비접지 (floating) 되어 있어, 스위칭시 이로 인해 야기되는 고주파에 의하여 전자파 장애 (Electro Magnetic Interference; EMI) 가 발생하게 된다. 이 경우 근접한 전기전자 회로들이 전기적 또는 전자기적으로 상호 작용하여 바람직하지 않은 영향을 받을 수 있으므로, 브리지리스 회로에 있어서 이와 같은 EMI 문제를 해결하기 위한 방안이 강구되고 있다. 그 일례로서, 브리지리스 회로에 있어서 EMI 노이즈, 특히 그 중에서도 공통 모드 노이즈 (common mode niose) 를 개선하기 위하여, 회로의 전원단에 커패시턴스를 추가 (Y-cap) 한 후 이를 케이스 (case) 와 연결하는 방안이 제시되어 있다.
미국등록특허 제 4412277 호
다만, 브리지리스 회로에 있어서 EMI 개선을 위해 상술한 바와 같이 케이스와 Y-cap 을 연결하는 경우, Y-cap 에 의한 누설 전류가 발생할 수 있다는 문제가 있다.
본 발명은 이와 같이 누설 전류가 발생하는 문제를 해결하면서, EMI 또한 저감시킬 수 있는 브리지리스 역률 보상 회로를 제공하는 것을 그 목적으로 한다.
상술한 목적을 달성하기 위한 본 발명의 일 실시예에서는, AC 전원에 접속될 수 있는 제 1 입력 단자 및 제 2 입력 단자, 부하에 접속될 수 있는 제 1 출력 단자 및 제 2 출력 단자, 각각의 캐소드 (cathode) 가 제 1 출력 단자와 접속되는 제 1 다이오드 및 제 2 다이오드, 제 1 입력 단자와 제 1 다이오드의 애노드 (anode) 사이에 접속되는 제 1 인덕터, 제 2 입력 단자와 제 2 다이오드의 애노드 사이에 접속되는 제 2 인덕터, 제 1 다이오드의 애노드와 제 2 출력 단자 사이에 접속되는 제 1 스위치, 제 2 다이오드의 애노드와 제 2 출력 단자에 접속되는 제 2 스위치, 제 1 출력 단자와 제 2 출력 단자 사이에 중성점을 형성하는 제 1 캐패시터 및 제 2 캐패시터, 제 1 입력 단자와 중성점 사이에 접속되는 제 3 캐패시터, 및 제 2 입력 단자와 중성점 사이에 접속되는 제 4 캐패시터를 포함하는 브리지리스 역률 보상 회로를 제공한다. 이로써 누설 전류 발생을 억제하고 EMI 문제를 개선할 수 있는 회로를 얻을 수 있다.
본 발명의 다른 실시예에서는, 제 1 입력 단자와 제 1 출력 단자 사이에 접속되는 제 3 다이오드와, 제 2 입력 단자와 제 1 출력 단자 사이에 접속되는 제 4 다이오드를 추가로 포함하고, 제 3 다이오드 및 제 4 다이오드는 각각의 캐소드가 제 1 출력 단자와 접속되는 구성을 갖는 브리지리스 역률 보상 회로를 제공한다. 이로써 AC 입력 측에 서지 (surge) 전압 또는 전류가 발생하더라도 내부 회로를 보호할 수 있다.
바람직하게는, 본 발명의 브리지리스 역률 보상 회로는 제 1 출력 단자와 제 2 출력 단자 사이에 직렬로 접속되는 제 3 다이오드 및 제 4 다이오드와, 제 1 출력 단자와 제 2 출력 단자 사이에 직렬로 접속되는 제 5 다이오드 및 제 6 다이오드를 추가로 포함할 수 있다. 또한, 경우에 따라 제 1 인덕터와 제 1 입력 단자 사이에 직렬로 커플링되는 제 3 인덕터, 및 제 2 인덕터와 제 2 입력 단자 사이에 직렬로 커플링되는 제 4 인덕터를 추가로 포함하고, 또한 제 3 인덕터의 일단 (一端) 은 제 1 입력 단자에 접속되고 다른 일단은 제 3 다이오드와 제 4 다이오드의 사이에 접속되며, 제 4 인덕터의 일단은 제 2 입력 단자에 접속되고, 다른 일단은 상기 제 5 다이오드와 상기 제 6 다이오드의 사이에 접속되는 구성을 더 포함할 수도 있다. 이로써 AC 입력 측에 서지 전압 또는 전류가 발생하더라도 내부 회로를 보호할 수 있다.
또한, 제 1 인덕터와 제 3 인덕터 및 제 2 인덕터와 제 4 인덕터는 각각 동일한 코어에 권선된 코일일 수도 있다. 이로써 회로의 크기를 줄이고 그 제조비용을 절감할 수 있다. 바람직하게는, 제 3 인덕터의 턴 수는 제 1 인덕터의 턴 수보다 작고, 제 4 인덕터의 턴 수는 제 2 인덕터의 턴 수보다 작다.
본 발명의 다른 실시예에서는, AC 전원에 접속될 수 있는 제 1 입력 단자 및 제 2 입력 단자, 부하에 접속될 수 있는 제 1 출력 단자 및 제 2 출력 단자, 제 1 출력 단자와 제 2 출력 단자 사이에 직렬로 접속되는 제 1 다이오드 및 제 2 다이오드, 제 1 출력 단자와 제 2 출력 단자 사이에 직렬로 접속되는 제 3 다이오드 및 제 4 다이오드, 제 1 출력 단자와 제 2 출력 단자 사이에 직렬로 접속되는 제 1 스위치 및 제 2 스위치, 제 1 입력 단자와 제 1 출력 단자 사이에 접속되는 제 1 인덕터, 제 2 입력 단자와 제 2 출력 단자 사이에 접속되는 제 2 인덕터, 제 1 출력 단자와 제 2 출력 단자 사이에 중성점을 형성하는 제 1 캐패시터 및 제 2 캐패시터, 제 1 입력 단자와 중성점 사이에 접속되는 제 3 캐패시터, 및 제 2 입력 단자와 중성점 사이에 접속되는 제 4 캐패시터를 포함하고, 제 2 다이오드의 애노드 및 캐소드는 모두 제 2 출력 단자에 접속되고, 제 3 다이오드의 애노드 및 캐소드는 모두 제 1 출력 단자에 접속되는 구성을 갖는 브리지리스 역률 보상 회로를 제공한다.
본 발명에 있어서, 상술한 제 1 스위치 및 제 2 스위치는 각각 금속 산화 반도체 전계 효과 트랜지스터 (MOSFET), 절연 게이트 바이폴라 트랜지스터 (IGBT), 절연 게이트 전계 효과 트랜지스터(IGFET) 및 바이폴라 접합 트랜지스터(BJT) 중 어느 하나로 구성될 수 있다.
상술한 본 발명의 브리지리스 역률 보상 회로는 인버터 (inverter), 컨버터 (converter) 또는 그 외의 전자 기기에서 사용될 수 있다.
본 발명에서 개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
본 발명에 의하면, 출력 단자 사이에 두 개의 캐패시터를 직렬 연결한 중성점과 각각의 입력 라인으로부터 연결된 캐패시터를 연결하여 접지시킴으로써 EMI 문제를 개선할 수 있으며, 또한 종래의 브리지리스 회로에서 EMI 저감을 위해 케이스와 Y-cap 을 연결하던 것에 의해 발생하던 누설 전류를 출력 전압 측에 환원시킴으로써 누설 전류 발생을 억제할 수 있다.
또한, 중성점과 연결된 캐패시터는 스위치의 스위칭 동작으로 인해 입력 측에 발생되는 서지 전압을 충/방전함으로써 전압 및 전류의 왜곡을 보정하며, 이러한 캐패시터로 인해 역률과 EMI 또한 개선시킬 수 있다.
도 1 은 본 발명의 제 1 실시예에 의한 회로를 나타낸다.
도 2 는 본 발명의 제 2 실시예에 의한 회로를 나타낸다.
도 3 은 본 발명의 제 3 실시예에 의한 회로를 나타낸다.
도 4 는 본 발명의 제 4 실시예에 의한 회로를 나타낸다.
이하에서는 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1 은 본 발명에 의한 브리지리스 역률 보상 회로의 제 1 실시예를 나타낸다. 본 실시예에 의한 브리지리스 역률 보상 회로는 AC 전원에 접속될 수 있는 2 개의 입력 단자와, 부하 (Ro) 에 접속될 수 있는 2 개의 출력 단자를 가지며, 2 개의 출력 단자 사이에는 제 1 다이오드 (D1) 와 제 1 스위치 (Q1), 제 2 다이오드 (D2) 와 제 2 스위치 (Q2) 가 각각 직렬로 접속된다. 각각의 입력 단자와 제 1 다이오드 (D1) 및 제 2 다이오드 (D2) 의 애노드 (anode) 사이에는 각각 제 1 인덕터 (L1) 와 제 2 인덕터 (L2) 가 접속될 수 있다.
또한, 2 개의 출력 단자 사이에는 제 1 캐패시터 (C1) 와 제 2 캐패시터 (C2) 가 직렬로 접속된다. 이 제 1 캐패시터 (C1) 와 제 2 캐패시터 (C2) 는 회로가 동작함에 따라 각각 충, 방전되며, 이에 따라 2 개의 출력 단자 사이의 전압, 즉 출력 전압을 양분하는 중성점을 상기 제 1 캐패시터 (C1) 와 제 2 캐패시터 (C2) 의 사이에 형성한다. 이와 같은 중성점은, 2 개의 입력 단자 각각에 접속되는 제 3 캐패시터 (C3) 와 제 4 캐패시터 (C4) 에 접속된다. 즉, 본 실시예에서는 출력 전압에 두 개의 캐패시터 (C1, C2) 를 직렬 연결하여 형성한 중성점과, 2 개의 입력 단자로부터 연결된 캐패시터 (C3, C4) 를 각각 연결하여 접지시킴으로써, 스위치가 끊어진 상태에도 입력단에서 볼 때 회로가 비접지 (floating) 상태로 있지 않게 되므로, 이러한 비접지로 인한 고주파에 의해 EMI 가 발생하는 것을 억제할 수 있다. 아울러, 종래의 브리지리스 회로에서 EMI 를 저감시키기 위해 채용하던 케이스와 Y-cap 을 연결하는 방식에 비하여, 누설 전류를 출력 단자 측에 환원시킴으로써 누설 전류 발생이 억제된 보다 고효율의 회로를 얻을 수 있다.
또한, 중성점과 연결된 제 3 캐패시터 (C3) 및 제 4 캐패시터 (C4) 는 제 1 스위치 (Q1) 와 제 2 스위치 (Q2) 의 스위칭 동작으로 인해 입력측에 발생되는 서지 전압을 충/방전함으로써 전압 및 전류의 왜곡을 보정하며, 또한 역률과 EMI 를 개선시킨다.
도 2 는 본 발명에 의한 브리지리스 역률 보상 회로의 제 2 실시예를 나타낸다. 이하의 설명에 있어서, 상기 서술한 제 1 실시예와 동일 또는 동등한 구성 부분에 관해서는 동일 부호를 붙이고, 그 설명을 간략하게 하거나 또는 생략한다. 또한, 제 1 실시예와 공통되는 변형예의 설명도 생략한다.
제 2 실시예에서는 각각의 입력 단자에 각각 제 3 다이오드 (D3) 및 제 4 다이오드 (D4) 가 접속된다. 따라서 본 실시예에 의하면, 입력에 서지 전압 또는 전류가 발생하는 경우, 입력 단자에 접속되는 제 3 다이오드 (D3) 또는 제 4 다이오드 (D4) 로 서지 전압 또는 전류가 흐르기 때문에, 제 1 스위치 (Q1) 또는 제 2 스위치 (Q2) 등의 소자에 고압 전류가 흘러 파손되는 것을 방지할 수 있다.
이하에서는 본 발명의 제 3 실시예를 서술한다. 이하의 설명에 있어서, 상기 서술한 제 1 실시예와 동일 또는 동등한 구성 부분에 관해서는 동일 부호를 붙이고, 그 설명을 간략하게 하거나 또는 생략한다.
제 3 실시예의 회로는 2 개의 출력 단자 사이에 각각 직렬로 접속되는 2 쌍의 다이오드 (D3, D4, D5, D6) 를 포함한다. 또한, 바람직하게는 제 1 인덕터 (L1) 와 입력 단자 사이에 직렬로 커플링되는 제 3 인덕터 (L3) 및, 제 2 인덕터 (L2) 와 다른 입력 단자 사이에 직렬로 커플링되는 제 4 인덕터 (L4) 를 포함한다.
도 3 은 제 3 실시예에 있어서 제 3 인덕터 (L3) 및 제 4 인덕터 (L4) 를 포함하는 실시형태를 나타낸다. 상기 제 3 인덕터 (L3) 및 제 4 인덕터 (L4) 의 일단 (一端) 은 2 개의 출력 단자 사이에 직렬로 접속되는 2 쌍의 다이오드 (D3 과 D4, D5 와 D6) 사이에 각각 접속된다. 제 1 인덕터 (L1) 와 제 3 인덕터 (L3), 또는 제 2 인덕터 (L2) 와 제 4 인덕터 (L4) 는 각각 동일한 코어에 권선된 코일일 수도 있다. 이와 같이 동일한 코어에 권선된 코일을 사용함으로써 회로의 크기를 줄이고 그 제조비용을 절감할 수 있다. 또한, 제 3 인덕터 (L3) 의 턴 수는 제 1 인덕터 (L1) 의 턴 수보다 작고, 제 4 인덕터 (L4) 의 턴 수는 제 2 인덕터 (L2) 의 턴 수보다 작은 것이 바람직하다.
이하에서는 도 3 에 도시한 실시예에 있어서 회로의 동작을 설명한다. AC 입력이 정(+)의 반주기에 있는 동안 제 1 스위치(Q1)가 OFF 되는 경우 전류의 흐름을 살펴보면, 제 1 인덕터 (L1) 에 커플링된 제 3 인덕터 (L3) 에 의해 제 3 다이오드 (D3) 로 전류가 흐른다. 이 때 입력에서 서지가 발생하게 되면, 제 3 다이오드 (D3) 내지 제 6 다이오드 (D6) 가 이러한 서지에 대응할 수 있는 회로가 된다. 즉, 서지 전압이나 전류가 발생하여 회로의 입력에 서지 전류가 들어오면, 제 3 다이오드 (D3) 로 서지 전류가 유입되어 제 6 다이오드 (D6) 를 통해 흐르기 때문에, 내부 회로에 존재하는 스위치 등의 소자가 고압 전류에 의해 파손되는 것을 방지한다. 이는 AC 입력이 부(-)의 반주기에 있는 동안도 유사하다.
도 4 는 본 발명의 제 4 실시예를 나타낸다. 제 4 실시예에서는 제 1 스위치 (Q1) 와 제 2 스위치 (Q2), 제 1 다이오드 (D1) 와 제 2 다이오드 (D2), 제 3 다이오드 (D3) 와 제 4 다이오드 (D4) 가 출력 단자 사이에 각각 직렬로 접속된다. 출력 단자 사이에 제 1 캐패시터 (C1) 및 제 2 캐패시터 (C2) 가 직렬로 접속되어 중성점을 형성하고, 이러한 중성점이 2 개의 입력 단자에 각각 접속되는 제 3 캐패시터 (C3) 및 제 4 캐패시터 (C4) 와 연결된다는 점은 제 1 실시예와 동일하다. 이로써, 스위치가 끊어진 상태에도 입력단에서 볼 때 회로가 비접지 (floating) 상태로 있지 않게 되므로, 이러한 비접지로 인한 고주파에 의해 EMI 가 발생하는 것을 억제할 수 있다. 아울러, 종래의 브리지리스 회로에서 EMI 를 저감시키기 위해 채용하던 케이스와 Y-cap 을 연결하는 방식에 비하여, 누설 전류를 출력 단자 측에 환원시킴으로써 누설 전류 발생이 억제된 보다 고효율의 회로를 얻을 수 있다.
각 실시예에 있어서, 스위치 (Q1, Q2) 는 금속 산화 반도체 전계 효과 트랜지스터 (MOSFET) 로 구현될 수 있으며, 그 외에도 필요에 따라 절연 게이트 바이폴라 트랜지스터 (IGBT), 절연 게이트 전계 효과 트랜지스터(IGFET), 바이폴라 접합 트랜지스터(BJT) 등의 적절한 디바이스로 구현될 수 있다.
도 1 내지 도 4 에는 도시하지 않았으나, 본 발명은 제 1 스위치 및 제 2 스위치 (Q1, Q2) 의 ON, OFF 동작을 제어하는 스위칭 신호를 출력하는 스위칭 제어부를 포함할 수 있다. 스위칭 제어부에서의 제어는, 예를 들어 스위치 (Q1, Q2) 에 흐르는 전류 또는 양단의 드레인/소스 전압 (Vds) 을 감지하고 이로부터 스위칭 신호를 생성하거나, 또는 AC 전원으로부터의 입력 교류 전원의 위상을 검출하고 이를 사전에 설정된 신호와 연산하여 스위칭 신호를 생성하는 등의 방식으로 수행될 수 있으며, 그 외에도 통상의 기술자가 인식하고 있는 다른 방식을 통해 수행될 수도 있음은 자명하다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있다. 따라서, 본문에 기재된 실시예들에서 일부 또는 전부의 구성요소는 다른 요소와 결합하거나 또는 생략될 수도 있다. 특정 실시예들은 도면에 도시되고 본문에서 상세하게 설명되나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
Q1 ~ Q2: 제 1 ~ 2 스위치
D1 ~ D6: 제 1 ~ 6 다이오드
C1 ~ C4: 제 1 ~ 4 캐패시터
Ro: 부하

Claims (11)

  1. 브리지리스 (bridgeless) 역률 보상 회로로서,
    AC 전원에 접속될 수 있는 제 1 입력 단자 및 제 2 입력 단자;
    부하에 접속될 수 있는 제 1 출력 단자 및 제 2 출력 단자;
    각각의 캐소드 (cathode) 가 상기 제 1 출력 단자와 접속되는 제 1 다이오드 및 제 2 다이오드;
    상기 제 1 입력 단자와 상기 1 다이오드의 애노드 (anode) 사이에 접속되는 제 1 인덕터;
    상기 제 2 입력 단자와 상기 제 2 다이오드의 애노드 사이에 접속되는 제 2 인덕터;
    상기 제 1 다이오드의 애노드와 상기 제 2 출력 단자 사이에 접속되는 제 1 스위치;
    상기 제 2 다이오드의 애노드와 상기 제 2 출력 단자에 접속되는 제 2 스위치;
    상기 제 1 출력 단자와 상기 제 2 출력 단자 사이에 중성점을 형성하는 제 1 캐패시터 및 제 2 캐패시터;
    상기 제 1 입력 단자와 상기 중성점 사이에 접속되는 제 3 캐패시터; 및
    상기 제 2 입력 단자와 상기 중성점 사이에 접속되는 제 4 캐패시터를 포함하고, 상기 제 1 캐패시터 및 상기 제 2 캐패시터의 일단은 접속되어 상기 중성점을 형성하며, 상기 제 1 캐패시터 및 상기 제 2 캐패시터의 타단은 각각 상기 제 1 출력 단자 및 상기 제 2 출력 단자에 접속되는, 브리지리스 역률 보상 회로.
  2. 제 1 항에 있어서,
    상기 제 1 입력 단자와 상기 제 1 출력 단자 사이에 접속되는 제 3 다이오드; 및
    상기 제 2 입력 단자와 상기 제 1 출력 단자 사이에 접속되는 제 4 다이오드를 포함하고,
    상기 제 3 다이오드 및 상기 제 4 다이오드는 각각의 캐소드가 상기 제 1 출력 단자와 접속되는, 브리지리스 역률 보상 회로.
  3. 제 1 항에 있어서,
    상기 제 1 출력 단자와 상기 제 2 출력 단자 사이에 직렬로 접속되는 제 3 다이오드 및 제 4 다이오드; 및
    상기 제 1 출력 단자와 상기 제 2 출력 단자 사이에 직렬로 접속되는 제 5 다이오드 및 제 6 다이오드를 포함하는, 브리지리스 역률 보상 회로.
  4. 제 3 항에 있어서,
    상기 제 1 인덕터와 상기 제 1 입력 단자 사이에 직렬로 커플링되는 제 3 인덕터; 및
    상기 제 2 인덕터와 상기 제 2 입력 단자 사이에 직렬로 커플링되는 제 4 인덕터를 포함하고,
    상기 제 3 인덕터의 일단 (一端) 은 상기 제 1 입력 단자에 접속되고, 다른 일단은 상기 제 3 다이오드와 상기 제 4 다이오드의 사이에 접속되고,
    상기 제 4 인덕터의 일단은 상기 제 2 입력 단자에 접속되고, 다른 일단은 상기 제 5 다이오드와 상기 제 6 다이오드의 사이에 접속되는, 브리지리스 역률 보상 회로.
  5. 제 4 항에 있어서,
    상기 제 1 인덕터와 상기 제 3 인덕터는 동일한 코어에 권선된 코일인, 브리지리스 역률 보상 회로.
  6. 제 4 항에 있어서,
    상기 제 2 인덕터와 상기 제 4 인덕터는 동일한 코어에 권선된 코일인, 브리지리스 역률 보상 회로.
  7. 제 4 항에 있어서,
    상기 제 3 인덕터의 턴 수는 상기 제 1 인덕터의 턴 수보다 작은, 브리지리스 역률 보상 회로.
  8. 제 4 항에 있어서,
    상기 제 4 인덕터의 턴 수는 상기 제 2 인덕터의 턴 수보다 작은, 브리지리스 역률 보상 회로.
  9. 브리지리스 역률 보상 회로로서,
    AC 전원에 접속될 수 있는 제 1 입력 단자 및 제 2 입력 단자;
    부하에 접속될 수 있는 제 1 출력 단자 및 제 2 출력 단자;
    상기 제 1 출력 단자와 상기 제 2 출력 단자 사이에 직렬로 접속되는 제 1 다이오드 및 제 2 다이오드;
    상기 제 1 출력 단자와 상기 제 2 출력 단자 사이에 직렬로 접속되는 제 3 다이오드 및 제 4 다이오드;
    상기 제 1 출력 단자와 상기 제 2 출력 단자 사이에 직렬로 접속되는 제 1 스위치 및 제 2 스위치;
    상기 제 1 입력 단자와 상기 제 1 출력 단자 사이에 접속되는 제 1 인덕터;
    상기 제 2 입력 단자와 상기 제 2 출력 단자 사이에 접속되는 제 2 인덕터;
    상기 제 1 출력 단자와 상기 제 2 출력 단자 사이에 중성점을 형성하는 제 1 캐패시터 및 제 2 캐패시터;
    상기 제 1 입력 단자와 상기 중성점 사이에 접속되는 제 3 캐패시터; 및
    상기 제 2 입력 단자와 상기 중성점 사이에 접속되는 제 4 캐패시터를 포함하고,
    상기 제 2 다이오드의 애노드 및 캐소드는 모두 상기 제 2 출력 단자에 접속되고,
    상기 제 3 다이오드의 애노드 및 캐소드는 모두 상기 제 1 출력 단자에 접속되는, 브리지리스 역률 보상 회로.
  10. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 스위치 및 상기 제 2 스위치는 각각 금속 산화 반도체 전계 효과 트랜지스터 (MOSFET), 절연 게이트 바이폴라 트랜지스터 (IGBT), 절연 게이트 전계 효과 트랜지스터(IGFET) 및 바이폴라 접합 트랜지스터(BJT) 중 어느 하나인, 브리지리스 역률 보상 회로.
  11. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    인버터 (inverter) 또는 컨버터 (converter) 에서 사용되는 것을 특징으로 하는, 브리지리스 역률 보상 회로.
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