KR101580330B1 - 감소된 지연 루프 복구를 포함하는 하드 디스크 드라이브 데이터 저장을 위한 시스템들 및 방법들 - Google Patents

감소된 지연 루프 복구를 포함하는 하드 디스크 드라이브 데이터 저장을 위한 시스템들 및 방법들 Download PDF

Info

Publication number
KR101580330B1
KR101580330B1 KR1020090086956A KR20090086956A KR101580330B1 KR 101580330 B1 KR101580330 B1 KR 101580330B1 KR 1020090086956 A KR1020090086956 A KR 1020090086956A KR 20090086956 A KR20090086956 A KR 20090086956A KR 101580330 B1 KR101580330 B1 KR 101580330B1
Authority
KR
South Korea
Prior art keywords
output
circuit
frequency offset
low frequency
provisional
Prior art date
Application number
KR1020090086956A
Other languages
English (en)
Other versions
KR20100138694A (ko
Inventor
아라빈드 나야크 래트나카
Original Assignee
아바고 테크놀로지스 제너럴 아이피 (싱가포르) 피티이 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아바고 테크놀로지스 제너럴 아이피 (싱가포르) 피티이 리미티드 filed Critical 아바고 테크놀로지스 제너럴 아이피 (싱가포르) 피티이 리미티드
Publication of KR20100138694A publication Critical patent/KR20100138694A/ko
Application granted granted Critical
Publication of KR101580330B1 publication Critical patent/KR101580330B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10009—Improvement or modification of read or write signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10009—Improvement or modification of read or write signals
    • G11B20/10037—A/D conversion, D/A conversion, sampling, slicing and digital quantisation or adjusting parameters thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10009—Improvement or modification of read or write signals
    • G11B20/10046—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10009—Improvement or modification of read or write signals
    • G11B20/10222—Improvement or modification of read or write signals clock-related aspects, e.g. phase or frequency adjustment or bit synchronisation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B21/00—Head arrangements not specific to the method of recording or reproducing
    • G11B21/02—Driving or moving of heads
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B2220/00—Record carriers by type
    • G11B2220/20—Disc-shaped record carriers
    • G11B2220/25—Disc-shaped record carriers characterised in that the disc is based on a specific recording technology
    • G11B2220/2508—Magnetic discs
    • G11B2220/2516—Hard disks

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Digital Magnetic Recording (AREA)
  • Recording Or Reproducing By Magnetic Means (AREA)
  • Measurement And Recording Of Electrical Phenomena And Electrical Characteristics Of The Living Body (AREA)

Abstract

본 발명의 다양한 실시예들은 데이터 처리를 위한 시스템들 및 방법들을 제공한다. 예를 들면, 데이터 처리 회로는 합산 회로, 데이터 검출기 회로, 에러 피드백 회로 및 에러 계산 회로를 포함하는 것으로 논의된다. 합산 회로는 처리 출력을 산출하기 위해 입력 신호로부터 저주파수 오프셋 피드백을 차감한다. 데이터 검출기 회로는 처리 출력의 도출물에 데이터 검출 알고리즘을 적용하고 이상적인 출력을 제공한다. 에러 피드백 회로는, 잠정 인자(interim factor)를 산출하기 위해 처리 출력의 도출물의 지연된 버전으로부터 잠정 저주파수 오프셋 정정 신호를 조건부로 차감하는 조건부 차감 회로를 포함한다. 에러 계산 회로는 잠정 인자 및 이상적인 출력의 도출물에 적어도 부분적으로 기초하여 잠정 저주파수 오프셋 정정 신호를 생성한다. 이러한 실시예들에서, 저주파수 오프셋 피드백은 잠정 저주파수 오프셋 정정 신호로부터 도출된다.
Figure R1020090086956
잠정 저주파수 오프셋 정정 신호, 저주파수 오프셋 피드백, 부분 응답 타겟 필터, 잠정 인자

Description

감소된 지연 루프 복구를 포함하는 하드 디스크 드라이브 데이터 저장을 위한 시스템들 및 방법들{Systems and methods for hard disk drive data storage including reduced latency loop recovery}
본 발명은 정보를 저장하기 위한 시스템들 및 방법들에 관한 것이며, 특히, 저장 디바이스에서 루프 복구 지연을 감소시키기 위한 시스템들 및 방법들에 관한 것이다.
통상적인 데이터 처리 시스템은 가변 이득 증폭기를 이용하여 증폭되는 아날로그 입력 신호를 수신한다. 증폭된 신호는 디지털 신호로 변환되고 다양한 디지털 처리 기술들 중 하나를 이용하여 처리된다. 디지털 처리로부터의 피드백은 저주파수 오프셋을 조정하기 위해 합산 소자에 다시 제공된다. 비드 기간들이 감소됨에 따라, 더욱 고속의 데이터 처리가 개발되었다. 이로 인해, 피드백 지연이 비트 기간들의 수에 의해 증대하였다. 이 지연은 루프 안정성에 악영향을 미친다.
도 1로 돌아가서, 종래 기술의 저주파수 오프셋 피드백 루프를 포함하는 데이터 검출 시스템(100)이 도시된다. 데이터 검출 시스템(100)은 아날로그 입력 신호(105)를 수신하여 증폭된 출력(112)을 제공하는 가변 이득 증폭기(110)를 포함한 다. 증폭된 출력(112)은 합산 출력(115)을 제공하기 위해 증폭된 출력(112)과 아날로그 피드백 신호(197)를 합산하는 합산 소자(199)에 제공된다. 아날로그 피드백 신호(197)는 하기에 더욱 상세히 기술되는 저주파수 오프셋 정정이고, 합산 출력(115)은 증폭된 출력(112)에서 저주파수 오프셋을 뺀 것이다. 합산 출력(115)은, 정정된 출력(125)을 산출하는 자기 저항 비대칭 정정 회로(120)에 제공된다. 정정된 출력(125)은 연속 시간 필터(130)를 이용하여 필터링되고, 결과로서 생긴 필터링된 출력(135)은 아날로그 대 디지털 변환기(140)에 제공된다. 아날로그 대 디지털 변환기(140)는 필터링된 출력(135)에 대응하는 일련의 디지털 샘플들(145)을 제공한다. 일련의 디지털 샘플들(145)은 디지털로 필터링된 출력(155)을 제공하는 디지털 필터(150)에 제공된다. 데이터 검출 알고리즘은 Yideal 출력(165)을 복구하기 위하여 디지털로 필터링된 출력(155)에 데이터 검출기(160)에 의해 적용된다.
Yideal 출력(165)은, Yideal을 부분 응답 타겟에 따르게 하고 타겟 출력(185)을 제공하는 부분 응답 타겟 필터(180)에 제공된다. 디지털로 필터링된 출력(155)은 지연된 신호(175)를 제공하는 지연 회로(170)에 제공되며, 지연된 신호(175)는 이를 타겟 출력(185)과 정렬시키기에 충분한 시간으로 지연되는 디지털로 필터링된 출력(155)에 대응한다. 합산 소자(192)는 지연된 신호(175)로부터 타겟 출력(185)을 차감하고, 결과를 에러 신호(189)로서 제공한다. 에러 신호(189)는 오프셋 업데이트 레지스터(190)에 저장된다. 오프셋 업데이트 레지스터(190)의 출력은 디지털 대 아날로그 변환기(195)를 이용하여 아날로그 피드백 신호(197)로 변환된다. 이전 에 논의한 바와 같이, 아날로그 피드백 신호(197)는 합산 소자(199)에 제공되어, 증폭된 출력(112)으로부터 차감된다.
합산 출력(115)에 대응하는 아날로그 피드백 신호(197)가 이용 가능할 때와 합산 소자(199)가 합산 출력(115)을 제공하는 시간 사이에는 실질적인 지연이 있을 수 있다. 이러한 지연이 여러 비트 기간들로 증대됨에 따라, 아날로그 피드백 신호(197)가 정정되도록 의도된 조건이 자체 해결된 후에 적용될 수 있으므로 실질적 루프 불안정성을 유발할 수 있다. 실제로, 일부 경우들에 있어서, 아날로그 피드백 신호(197)는 음의 피드백으로서 동작한다기보다는, 원하지 않는 동작 조건들을 강조하는 양의 피드백으로서 동작할 수 있다.
그러므로, 적어도 상술된 이유들로, 감소된 지연 데이터 처리를 위한 개선된 시스템들 및 방법들이 본 기술분야에 필요하다.
본 발명은 정보를 저장하기 위한 시스템들 및 방법들에 관한 것이며, 특히, 저장 디바이스에서 루프 복구 지연을 감소시키기 위한 시스템들 및 방법들에 관한 것이다.
본 발명의 다양한 실시예들은, 저장 매체, 판독/기록 헤드 어셈블리, 아날로그 처리 회로 및 디지털 처리 회로를 포함하는 저장 디바이스를 제공한다. 판독/기록 헤드 어셈블리는 저장 매체 상에 저장된 정보에 액세스하고 정보를 아날로그 처리 회로에 전달하도록 동작 가능하다. 아날로그 처리 회로는 합산 회로와 아날로그 대 디지털 변환기를 포함한다. 합산 회로는 처리 출력을 산출하기 위해 정보의 도출물로부터 저주파수 오프셋 피드백을 차감한다. 아날로그 대 디지털 변환기는 처리 출력의 도출물을 일련의 디지털 샘플들로 변환한다. 디지털 처리 회로는 데이터 검출기 회로, 에러 피드백 회로, 에러 계산 회로 및 디지털 대 아날로그 변환기를 포함한다. 데이터 검출기 회로는 일련의 디지털 샘플들의 도출물에 데이터 검출 알고리즘을 적용하고 이상적인 출력을 제공한다. 에러 피드백 회로는, 잠정 인자(interim factor)를 산출하기 위해 일련의 디지털 샘플들의 도출물의 지연된 버전으로부터 잠정 저주파수 오프셋 정정 신호를 조건부로 차감하는 조건부 차감 회 로를 포함한다. 에러 계산 회로는 잠정 인자 및 이상적인 출력의 도출물에 적어도 부분적으로 기초하여 잠정 저주파수 오프셋 정정 신호를 생성한다. 디지털 대 아날로그 변환기는 저주파수 오프셋 피드백을 산출하기 위해 잠정 저주파수 오프셋 정정 신호의 도출물을 변환한다.
상술된 실시예들의 일부 예들에 있어서, 아날로그 처리 회로는 자기 저항 비대칭 정정 회로(magneto-resistive asymmetry correction circuit) 및 필터를 더 포함한다. 자기 저항 비대칭 정정 회로는 처리 출력을 수신하고 정정된 출력을 제공하고, 필터는 정정된 출력을 수신하고, 처리 출력의 도출물을 제공한다. 상술된 실시예들의 다양한 예들에 있어서, 디지털 처리 회로는, 일련의 디지털 샘플들을 수신하고 일련의 디지털 샘플들의 도출물을 제공하는 디지털 필터를 더 포함한다.
상술된 실시예들의 일부 예들에 있어서, 합산 회로는 제 1 합산 회로이고, 조건부 차감 회로는 지연 회로 및 제 2 합산 회로를 포함한다. 지연 회로는 잠정 저주파수 오프셋 정정 신호의 지연된 버전을 제공한다. 제 2 합산 회로는 보상 인자를 산출하기 위해 잠정 저주파수 오프셋 정정 신호로부터 잠정 저주파수 오프셋 정정 신호의 지연된 버전을 차감한다. 일부 경우들에 있어서, 상술된 지연 회로는 제 1 지연 회로이고, 조건부 차감 회로는 제 2 지연 회로 및 제 3 합산 회로를 더 포함한다. 제 2 지연 회로는 일련의 디지털 샘플들의 도출물을 수신하고 일련의 디지털 샘플들의 도출물의 지연된 버전을 제공한다. 제 3 합산 회로는 잠정 인자를 산출하기 위해 잠정 저주파수 오프셋 정정 신호의 지연된 버전으로부터 보상 인자를 차감한다.
상술된 실시예들의 하나 이상의 예들에 있어서, 합산 회로는 제 1 합산 회로이고, 에러 계산 회로는, 잠정 저주파수 오프셋 정정 신호를 산출하기 위해 잠정 인자로부터 이상적인 출력의 도출물을 차감하는 제 2 합산 회로를 포함한다. 상술된 실시예들의 특정 예들에 있어서, 디지털 처리 회로는, 잠정 저주파수 오프셋 정정 신호의 도출물을 산출하기 위해 잠정 저주파수 오프셋 정정 신호를 이득 인자로 곱하는 곱셈 회로를 더 포함한다. 일부 경우들에 있어서, 이득 인자는 단일의 루프 이득을 산출한다. 상술된 실시예들의 특정 예들에 있어서, 에러 계산 회로는, 이상적인 출력을 수신하고 이상적인 출력의 도출물을 산출하는 부분 응답 타겟 회로를 포함한다.
본 발명의 다른 실시예들은 데이터 처리 회로를 제공한다. 이러한 데이터 처리 회로는, 합산회로, 데이터 검출기 회로, 에러 피드백 회로 및 에러 계산 회로를 포함한다. 합산 회로는 처리 출력을 산출하기 위해 입력 신호로부터 저주파수 오프셋 피드백을 차감한다. 데이터 검출기 회로는 처리 출력의 도출물에 데이터 검출 알고리즘을 적용하고 이상적인 출력을 제공한다. 에러 피드백 회로는, 잠정 인자를 산출하기 위해 처리 출력의 도출물의 지연된 버전으로부터 잠정 저주파수 오프셋 정정 신호를 조건부로 차감하는 조건부 차감 회로를 포함한다. 에러 계산 회로는 잠정 인자 및 이상적인 출력의 도출물에 적어도 부분적으로 기초하여 잠정 저주파수 오프셋 정정 신호를 생성한다. 이러한 실시예들에서, 저주파수 오프셋 피드백은 잠정 저주파수 오프셋 정정 신호로부터 도출된다.
본 발명의 또 다른 실시예들은 감소된 지연 데이터 처리를 위한 방법들을 제 공한다. 이러한 방법들은: 합산 회로를 제공하는 단계; 처리 출력을 산출하기 위해 입력 신호로부터 저주파수 오프셋 피드백을 차감하는 단계; 이상적인 출력을 산출하기 위해 처리 출력의 도출물에 데이터 검출 알고리즘을 적용하는 단계; 조건부 차감을 수행하는 단계로서, 잠정 저주파수 오프셋 정정 신호가 이용 가능하게 된 후의 제한된 기간 동안, 잠정 저주파수 오프셋 정정 신호가 잠정 인자를 산출하기 위해 처리 출력의 도출물로부터 차감되는, 상기 조건부 차감 수행 단계; 및 잠정 저주파수 오프셋 정정 신호를 산출하기 위해 잠정 인자로부터 이상적인 출력의 도출물을 차감하는 단계를 포함한다. 저주파수 오프셋 피드백은 잠정 저주파수 오프셋 정정 신호의 도출물이다. 상술된 실시예들의 일부 예들에 있어서, 처리 출력의 도출물은 처리 출력의 제 1 도출물이고, 상기 방법은: 잠정 저주파수 오프셋 정정 신호의 도출물을 산출하기 위해 잠정 저주파수 오프셋 정정 신호를 이득 인자로 곱하는 단계; 처리 출력의 제 1 도출물을 산출하기 위해 처리 출력의 제 2 도출물의 아날로그 대 디지털 변환을 수행하는 단계; 및 저주파수 오프셋 피드백을 산출하기 위해 잠정 저주파수 오프셋 정정 신호의 도출물의 디지털 대 아날로그 변환을 수행하는 단계를 더 포함한다.
이 요약은 본 발명의 일부 실시예들의 일반적인 개요를 제공할 뿐이다. 많은 다른 목적들, 특징들, 이점들 및 본 발명의 다른 실시예들은 다음의 상세한 설명, 첨부된 청구항들 및 첨부된 도면들로부터 더욱 완전히 명확해질 것이다.
명세서의 나머지 부분들에 기술된 도면들을 참조하여 본 발명의 다양한 실시예들이 더욱 잘 이해될 수 있다. 도면들에서, 동일한 참조 부호들은 여러 도면들을 전반에 걸쳐 유사한 구성요소들을 참조하기 위해 이용된다. 일부 예들에서, 아랫첨자로 구성된 서브-라벨은 다수의 유사한 구성요소들 중 하나를 표시하기 위한 참조 부호와 연관된다. 기존의 서브-라벨에 대한 명세 없이 참조 부호에 대한 참조가 이루어지면, 모든 이러한 다수의 유사한 구성요소들을 의미하는 것으로 의도된다.
본 발명에 따르면 정보를 저장하기 위한 시스템들 및 방법들이 제공되고, 특히, 저장 디바이스에서 루프 복구 지연을 감소시키기 위한 시스템들 및 방법들이 제공된다.
본 발명은 정보를 저장하기 위한 시스템들 및 방법들에 관한 것이며, 특히, 저장 디바이스에서 루프 복구 지연을 감소시키기 위한 시스템들 및 방법들에 관한 것이다.
저주파수 정정 피드백 루프들의 적당한 기능은 판독 채널 디바이스들에서의 적당한 성능을 보장하는데 있어서 중요하다. 원하지 않는 저주파수 에러들은 입력 신호 및/또는 입력 신호들을 처리하는데 이용되는 나중의 아날로그 처리 회로로부터 도출될 수 있다. 본 발명의 다양한 실시예들은 기존의 오프셋 정정 회로들과 비교될 때 감소된 지연을 제공하는 저주파수 오프셋 정정 회로들을 제공한다. 이러한 실시예들은, 예비 정정 피드백 신호의 초기 활용과, 정정 피드백 신호가 루프를 통해 전파되면 예비 정정 피드백 신호의 상쇄를 허용하는 에러 계산 경로에서 합산 소자에 의존한다. 정정 피드백 신호의 예비 활용에 의해, 바람직하지 않은 저주파 수 오프셋은 기존 루프의 지연을 요구하지 않고 데이터 처리 시스템에서 정정될 수 있다.
도 2로 돌아가서, 감소된 지연 저주파수 오프셋 정정 루프를 포함하는 데이터 검출 시스템(200)이 본 발명의 다양한 실시예에 따라 도시된다. 데이터 처리 시스템(200)은 아날로그 입력 신호(205)를 수신하여 가변적으로 증폭된 출력(212)을 제공하는 가변 이득 증폭기(210)를 포함한다. 가변 이득 증폭기(210)는 가변적으로 증폭된 출력을 제공할 수 있는 본 기술분야에 알려진 임의의 증폭기가 될 수 있으며, 증폭량은 피드백 신호(도시되지 않음)에 기초한다. 본 명세서에 제공된 개시내용에 기초하여, 당업자는 다양한 가변 이득 증폭기들이 본 발명의 상이한 실시예들에 대해 이용될 수 있음을 알 것이다. 아날로그 입력 신호(205)는 다양한 소스들로부터 도출될 수 있다. 예를 들면, 데이터 검출 시스템(200)이 저장 매체로부터 수신된 데이터를 처리하는데 이용되면, 아날로그 입력 신호(205)는 자기 저장 매체(도시되지 않음)에 대해 배치되는 판독/기록 헤드 어셈블리(도시되지 않음)로부터 도출될 수 있다. 본 명세서에 제공된 개시내용에 기초하여, 당업자는 아날로그 입력 신호(205)에 대한 다양한 소스를 알 것이다.
가변적으로 증폭된 출력(212)은 처리 출력(215)을 산출하기 위해 가변적으로 증폭된 출력(212)으로부터 아날로그 피드백 신호(297)를 차감하는 합산 소자에 제공된다. 하기에 더욱 상세히 기술되는 바와 같이, 아날로그 피드백 신호(297)는 저주파수 오프셋 정정 값에 대응한다. 따라서, 처리 출력(215)은 저주파수 오프셋이 차감된 가변적으로 증폭된 출력(212)을 표현한다. 처리 출력(215)은, 정정된 출 력(225)을 산출하는 자기 저항 비대칭 정정 회로(220)에 제공된다. 자기 저항 비대칭 정정 회로(220)는 MR 비대칭의 영향을 완화시킬 수 있는 본 기술분야에 알려진 임의의 정정 회로가 될 수 있다. 정정된 출력(225)은 연속 시간 필터(230)를 이용하여 필터링된다. 일부 경우들에 있어서, 연속 시간 필터(230)는 대역 통과 필터, 고역 필터 또는 저역 필터로서 동작하도록 동조되는 본 기술분야에 알려진 RC 필터 회로이다. 본 명세서에 제공된 개시내용에 기초하여, 당업자는 다양한 필터들이 연속 시간 필터(230)로서 이용될 수 있음을 알 것이다. 또한 다른 아날로그 처리 회로들이 회로의 특정 동작에 따라 연속 시간 필터(230)와 함께 포함될 수 있음을 유념해야 한다. 본 명세서에 제공된 개시내용에 기초하여, 당업자는 다양한 아날로그 처리 회로가 데이터 검출 시스템(200)에 포함될 수 있음을 알 것이다.
필터링된 출력(235)은 연속 시간 필터(230)에서 아날로그 대 디지털 변환기(240)로 제공된다. 아날로그 대 디지털 변환기(240)는 아날로그 입력 신호를 그에 대응하는 일련의 디지털 샘플들로 변환할 수 있는 본 기술분야에 알려진 임의의 회로가 될 수 있다. 아날로그 대 디지털 변환기(240)는 필터링된 출력(235)을 샘플링하고, 각각의 샘플링 지점들에서 필터링된 출력(235)의 크기에 대응하는 일련의 디지털 샘플들(245)을 제공한다. 디지털 샘플들(245)은 디지털 필터(250)에 제공된다. 디지털 필터(250)는 디지털적으로 필터링된 출력(255)을 제공한다. 본 발명의 일부 실시예에서, 디지털 필터(250)는 본 기술분야에 알려진 디지털 유한 임펄스 응답 필터이다. 본 발명의 한 특정 실시예에서, 디지털 필터(250)는 10개의 탭 디지털 유한 임펄스 응답 필터이다.
디지털적으로 필터링된 출력(255)은 데이터 검출기 회로(260)에 제공된다. 데이터 검출기 회로(260)는 본 기술분야에 알려진 임의의 검출기/디코더가 될 수 있다. 예를 들면 데이터 검출기 회로(260)는 저밀도 패리티 체크 디코더를 포함할 수 있다. 다른 예로서, 데이터 검출기 회로(260)는 비터비 알고리즘 디코더를 포함할 수 있다. 본 명세서에 제공된 개시내용에 기초하여, 당업자는 다양한 검출기 회로들이 본 발명이 상이한 실시예들에 대해 이용될 수 있음을 알 것이다. 디지털적으로 필터링된 출력(255)을 이용하여, 데이터 검출기 회로(260)는 Yideal 출력(265)을 생성한다. Yideal 출력(265)은 데이터 검출 처리에 의해 적용된 다양한 에러 정정들을 가진 신호 입력(205)을 표현한다. Yideal 출력(265)은 다운스트림 처리에 이용 가능하게 만들어진다.
그 외에도, Yideal 출력(265)은 출력이 알려진 타겟에 따르게 하는 부분 응답 타겟 회로(280)에 제공된다. 부분 응답 타겟 회로(280)는 본 기술분야에 알려진 임의의 타겟 필터가 될 수 있다. 본 발명의 일부 실시예들에 있어서, 부분 응답 타겟 회로는 본 기술분야에 알려진 디지털 유한 임펄스 응답 필터이다. 본 발명의 한 특정 실시예에서, 부분 응답 타겟 회로(280)는 3개의 탭 디지털 유한 임펄스 응답 필터이다.
부분 응답 타겟 회로(280)는 타겟 출력(285)을 합산 소자(292)에 제공한다. 합산 소자(292)는 조정된 출력(279)으로부터 타겟 출력(285)을 차감하고, 그 결과를 오프셋 업데이트 레지스터(290)에 저장되는 에러 신호(289)로서 제공된다. 하기 에 기술되는 바와 같이, 조정된 출력(279)은 디지털적으로 필터링된 출력(255)으로부터 도출된다. 예비 저주파수 오프셋 정정 출력(291)은 오프셋 업데이트 레지스터(290)로부터 제공된다. 예비 저주파수 오프셋 정정 출력(291)은 저주파수 오프셋 정정 출력(294)을 산출하는 곱셈기 회로(293)를 이용하여 이득 인자(288)로 곱해진다. 저주파수 오프셋 정정 출력(294)은 디지털 대 아날로그 변환기(295)를 이용하여 아날로그 피드백 신호(297)로 변환된다. 상술된 바와 같이, 아날로그 피드백 신호(297)는 처리 출력(215)을 산출하기 위해 합산 소자(299)를 이용하여 가변적으로 증폭된 출력(212)으로부터 차감된다.
합산 소자(299)가 처리 출력(215)을 제공하는 시간과 가변적으로 증폭된 출력(212)에 대응하는 아날로그 피드백 신호(297)가 이용 가능할 때 사이의 지연은 잠정 정정(interim correction)을 적용함으로써 감소된다. 잠정 정정은, 합산 소자(299)를 통한 루프를 통해 다시 전파하기 위해 저주파수 오프셋 조정을 대기하지 않고 예비 저주파수 오프셋 정정 출력(291)을 에러 신호(289)의 계산으로 공급함으로써 달성된다. 개요로서, 잠정 정정은 에러 신호(289)를 산출하기 위해 타겟 출력(285)과의 비교 전에 디지털적으로 필터링된 출력(255)으로부터 예비 저주파수 오프셋 정정 출력(291)을 효과적으로 차감한다. 이와 같이, 에러 신호(289)에 대응하는 임의의 저주파수 오프셋 정정은 에러 신호(289)의 새로운 값을 계산하기 위해 신속히 이용 가능하다. 이것은 처리 출력(215)의 이용 가능성과 에러 신호(289)로부터 도출된 신호들의 적용(따라서, 예비 저주파수 오프셋 정정 출력(291)) 사이에지연의 감소를 유발한다. 일부 이점들로서, 이러한 지연 감소는 루프 안정성을 증 가시키고, 데이터 검출 시스템(200)을 통한 대응적으로 더 높은 대역폭과 함께 감소된 비트 기간들을 허용한다.
특히, 예비 저주파수 오프셋 정정 출력(291)은 지연 회로(213)에 제공된다. 지연 회로(213)로부터의 지연된 출력(217)은 합산 소자(210)에 제공되고, 출력(211)을 산출하기 위해 예비 저주파수 오프셋 정정 출력(291)으로부터 차감된다. 지연 회로(213)는, 합산 소자(299)를 통한 경로를 통해 에러 신호(289)에서 반영되도록 예비 저주파수 오프셋 정정 출력(291)에 대해 취하는 시간을 책임지는 예비 저주파수 오프셋 정정 출력(291)(즉, 디지털 대 아날로그 변환기(295), 자기 저항 비대칭 정정 회로(220), 연속 시간 필터(230), 아날로그 대 디지털 변환기(240), 디지털 필터(250), 데이터 검출기(260), 부분 응답 타겟 회로(280) 및 합산 소자(292)에 대한 예비 저주파수 오프셋 정정 출력(291))에 대한 지연을 적용한다. 이 루프는 본 명세서에서 슬레이브 루프라고 칭해진다. 지연된 출력(217)은 합산 출력(211)을 산출하기 위해 예비 저주파수 오프셋 정정 출력(291)의 현재 버전으로부터 예비 저주파수 오프셋 정정 출력(291)의 지연된 버전을 차감하는 합산 소자(210)에 제공된다. 합산 출력(211)은 합산 소자(277)에 제공되어, 지연 회로(270)에 의해 제공된 디지털적으로 필터링된 출력(255)의 지연된 출력(275)으로부터 차감된다. 합산 소자(277)로부터의 결과는 조정된 출력(279)으로서 제공된다. 에러 신호(289)로부터 오프셋 업데이트 레지스터(290), 지연 회로(213), 합산 소자(210), 합산 소자(277) 및 합산 소자(292)를 통한 루프는 본 명세서에서 마스터 루프라고 칭해진다.
합산 출력(211)은 예비 저주파수 오프셋 정정 출력(291)의 값을 초기에 반영하지만, 지연 회로(213)에 의해 노출된 지연 기간의 만료 후에, 합산 출력(211)은 예비 저주파수 오프셋 정정 출력(291)이 합산 소자(210)에 의해 차감됨에 따라 영이 된다. 다음의 의사 코드가 합산 출력(211)의 값을 기술한다:
If(t<T+지연 회로(213)의 지연 기간)
{합산 출력(211)=예비 저주파수 오프셋 정정 출력(291)}
Else If(t>= T+지연 회로(213)의 지연 기간)
{합산 출력(211)=0}
이러한 방식으로, 예비 저주파수 오프셋 정정 출력(291)에 의해 반영된 임의의 오프셋은 마스터 루프의 일부로서 에러 신호(289)의 생성에 매우 신속하게 적용될 수 있지만, 더 느린 슬레이브 루프에 적용되는 예비 저주파수 오프셋 정정 출력(291)에 의해 반영된 오프셋은 에러 신호(289)에 적용될 때 상쇄될 수 있다. 이것은 예비 저주파수 오프셋 정정 출력(291)의 이중 카운트를 방지하고, 동시에 예비 저주파수 오프셋 정정 출력(291)의 잠정 이용을 허용한다. 사실상, 예비 저주파수 오프셋 정정 출력(291)은 저주파수 오프셋 정정이 여전히 슬레이브 루프를 통해 전파되고 있는 초기 기간 동안 마스터 루프를 통해 에러 신호(289)로 가속화되고, 그 후에 합산 소자(299)에 대한 예비 저주파수 오프셋 정정 출력(291)의 실제 영향은 그것이 슬레이브 루프를 통해 전파된 후에 적용된다.
디지털적으로 필터링된 출력(255)은 지연된 필터링된 출력 신호(275)를 제공하는 지연 회로(270)에 제공된다. 지연 회로(270)에 의해 부과된 지연의 기간은 데이터 검출기(260) 및 부분 응답 타겟 회로(280)를 통해 전파하기 위해 신호에 요구되는 시간에서 합산 소자(277)를 통해 전파하기 위해 요구되는 시간량을 뺀 시간에 대응한다. 이 지연을 부과함으로써, 조정된 출력(279)이 타겟 출력(285)과 시간적으로 정렬된다(즉, 대응하는 디지털적으로 필터링된 출력(255)이 타겟 출력(285) 및 조정된 출력(279) 둘다를 생성하기 위해 이용된다).
도 3으로 돌아가서, 흐름도(300)가 본 발명의 하나 이상의 실시예들에 따라 데이터 검출 시스템에서 저주파수 오프셋 정정 지연을 감소시키기 위한 방법을 도시한다. 흐름도(300)에 따라, 데이터 입력이 수신된다(블록 305). 이 데이터 입력은 예를 들면, 자기 저장 매체로부터 도출된 아날로그 입력 신호가 될 수 있다. 가변 이득 증폭이 데이터 입력에 대해 수행된다(블록 310). 일부 경우들에 있어서, 가변 증폭은 아날로그 가변 이득 증폭기를 이용하여 행해진다. 가변 이득 증폭은 가변적으로 증폭된 출력을 제공한다. 저주파수 오프셋은 가변적으로 증폭된 출력으로부터 차감되고(블록 312), 아날로그 처리는 결과로서 생긴 처리 출력에 적용된다(블록 315). 이 아날로그 처리는 본 기술분야에 알려진 바와 같이 연속 시간 필터링 처리 및/또는 자기 저항 비대칭 정정을 포함할 수 있지만, 이에 한정되는 것은 아니다. 아날로그 처리된 출력은 그 후에 아날로그 대 디지털 변환 처리를 통해 하나 이상의 디지털 샘플들로 변환된다(블록 320).
결과로서 생긴 디지털 샘플들은 Y 출력을 산출하기 위해 디지털적으로 필터 링된다(블록 325). 일부 예들에 있어서, 디지털 필터링은 본 기술분야에 알려진 바와 같이 디지털 유한 임펄스 응답 필터를 이용하여 행해진다. 데이터 검출 처리는 Yideal 출력을 생성하기 위해 Y 출력에 대해 행해진다(블록 330). 데이터 검출 처리는 본 기술분야에 알려진 임의의 데이터 검출기/디코더를 이용하여 행해질 수 있다. 그 외에도, 부분 응답 필터링이 타겟 출력을 산출하기 위해 Yideal 출력에 적용된다(블록 355). 일부 예들에 있어서, 부분 응답 필터링은 본 기술분야에 알려진 바와 같이, 필터의 탭들이 타겟 세트에 결합되는 디지털 유한 임펄스 응답 필터를 이용하여 행해진다.
Y 출력은 이를 타겟 출력과 정렬시키기 위한 시간에서 지연된다(블록 340). Y 출력이 타겟 출력과 정렬되면(또는 곱셈 처리 후에 정렬될 것임)(블록 340), 현재의 저주파수 오프셋 정정 출력이 피드백 에러 신호의 생성을 통해 전파되는지의 여부가 결정된다(블록 345). 현재의 저주파수 오프셋 정정 출력이 피드백 에러 신호의 생성을 통해 다시 전파되지 않는 경우(블록 345), 저주파수 오프셋 정정 출력은 Y 피드백 값을 산출하기 위해 Y 출력으로부터 차감된다(블록 350). 그렇지 않으면, 현재의 저주파수 오프셋 정정 출력이 피드백 에러 신호의 생성을 통해 다시 전파되었으면(블록 345), Y 출력은 Y 피드백 신호로서 통과된다(블록 355). 두 경우들에 있어서, 타겟 출력(블록 335로부터)은 저주파수 오프셋 정정 출력을 업데이트하기 위해 Y 피드백 신호로부터 차감된다(블록 360). 이 저주파수 오프셋 정정 출력은 이득 인자에 의해 곱해지고(블록 365), 그 곱은 아날로그 저주파수 오프셋 신 호로 변환된다(블록 370). 이 아날로그 저주파수 오프셋 신호는 차감 블록(312)에서 이용된다. 이득 인자는 저주파수 정정 루프에 대한 루프 이득이 단일화되도록 선택된다.
도 4로 돌아가서, 저지연 루프 복구를 가진 판독 채널(410)을 포함하는 저장 시스템(400)이 본 발명의 다양한 실시예들에 따라 도시된다. 저장 시스템(400)은 예를 들면 하드 디스크 드라이브가 될 수 있다. 저지연 루프 복구는 데이터 검출기를 포함하며, 데이터 검출기는 예를 들면, 비터비 알고리즘 데이터 검출기를 포함하여 본 기술분야에 알려진 임의의 데이터 검출기가 될 수 있다. 저장 시스템(400)은 또한, 전치 증폭기(470), 인터페이스 제어기(420), 하드 디스크 제어기(466), 모터 제어기(468), 스핀들 모터(472), 디스크 플래터(disk platter;478) 및 판독/기록 헤드(476)를 포함한다. 인터페이스 제어기(420)는 디스크 플래터(478)에/로부터 데이터의 어드레싱 및 타이밍을 제어한다. 디스크 플래터(478) 상의 데이터는 어셈블리가 디스크 플래터(478) 위에 적절히 배치될 때 판독/기록 헤어 어셈블리(476)에 의해 검출될 수 있는 자기 신호들의 그룹들로 이루어진다. 한 실시예에서, 디스크 플래터(478)는 세로 또는 수직의 기록 방식에 따라 기록되는 자기 신호들을 포함한다.
통상적인 판독 동작에서, 판독/기록 헤드 어셈블리(476)는 디스크 플래터(478) 상의 원하는 데이터 트랙 위에 모터 제어기(468)에 의해 정확하게 위치된다. 모터 제어기(468)는 디스크 플래터(478)에 대해 판독/기록 헤드 어셈블리(476)를 둘다 위치시키고, 하드 디스크 제어기(466)의 지시하에서 디스크 플래터(478) 상의 적당한 데이터 트랙에 판독/기록 헤드 어셈블리를 이동시킴으로써 스핀들 모터(472)를 구동한다. 스핀들 모터(472)는 디스크 플래터(478)를 결정된 스핀 레이트(RPM들)로 스핀시킨다. 판독/기록 헤드 어셈블리(478)가 적당한 데이터 트랙에 인접하게 위치되면, 디스크 플래터(478) 상의 데이터를 표현하는 자기 신호들은, 디스크 플래터(478)가 스핀들 모터(472)에 의해 회전될 때 판독/기록 헤드 어셈블리(476)에 의해 감지된다. 감지된 자기 신호들은 디스크 플래터(478) 상의 자기 데이터를 표현하는 연속적인 정밀한 아날로그 신호로서 제공된다. 이러한 정밀한 아날로그 신호는 판독/기록 헤드 어셈블리(476)로부터 전치 증폭기(470)를 통해 판독 채널 모듈(464)로 전달된다. 전치 증폭기(470)는 디스크 플래터(478)로부터 액세스된 정밀한 아날로그 신호들을 증폭시키도록 동작 가능하다. 또한, 판독 채널 모듈(410)은 디스크 플래터(478)에 원래 기록된 정보를 재생성하기 위하여 수신된 아날로그 신호를 디코딩하고 디지털화한다. 이 데이터는 판독 데이터(403)로서 수신 회로에 제공된다. 수신된 정보를 디코딩하는 부분으로서, 판독 채널(410)은, 이득 조정 피드백 회로에 기초하여 가변 이득 증폭을 수행한다. 이득 조정 피드백 회로는 마스터 루프 및 슬레이브 루프 둘다를 포함한다. 일부 경우들에 있어서, 판독 채널(410)은 도 2에 관해 상기 논의된 회로와 유사한 회로를 포함한다. 일부 경우들에 있어서, 이득 조정 처리는 도 3에 관해 상기 논의된 것에 따라 수행된다. 기록 동작은 이전 판독 동작과 실질적으로 반대이며, 기록 데이터(401)는 판독 채널 모듈(410)에 제공된다. 이 데이터는 그 후에 인코딩되어 디스크 플래터(478)에 기록된다.
결론적으로, 본 발명은 데이터 처리를 수행하기 위한 새로운 시스템들, 디바이스들, 방법들 및 구성들을 제공한다. 본 발명의 하나 이상의 실시예들의 상세한 기술들이 상기에 제공되었지만, 다양한 대안들, 수정들 및 등가물들이 본 발명의 기술사상을 변경하지 않고 당업자에게 명확할 것이다. 따라서, 상기의 기술은 본 발명의 기술범주를 제한하는 것으로 취해져서는 안되며, 그것은 첨부된 청구항들에 의해 규정된다.
도 1은 종래 기술의 저주파수 오프셋 정정 루프를 포함하는 데이터 검출 시스템을 도시한 도면.
도 2는 본 발명의 다양한 실시예에 따른 감소된 지연 저주파수 오프셋 정정 루프 회로를 포함하는 데이터 검출 시스템을 도시한 도면.
도 3은 본 발명의 하나 이상의 실시예들에 따라 데이터 검출 시스템에서 저주파수 오프셋 정정 지연을 감소시키기 위한 방법을 도시한 흐름도.
도 4는 본 발명의 일부 실시예들에 따른 감소된 지연 저주파수 오프셋 정정 루프 회로를 포함하는 저장 시스템을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
205; 입력 신호 230; 연속 시간 필터
240; 아날로그 대 디지털 변환기 250; 디지털 필터
260; 데이터 검출기 280; 타겟
290; 오프셋 업데이트 레지스터 213, 270; 지연
298; 이득 295; 디지털 대 아날로그 변환기

Claims (15)

  1. 저장 디바이스로서,
    저장 매체와,
    상기 저장 매체 상에 저장된 정보에 액세스하고 상기 정보를 아날로그 처리 회로에 전달하도록 동작 가능한 판독/기록 헤드 어셈블리―상기 아날로그 처리 회로는,
    처리 출력을 산출하기 위해 상기 정보의 도출물(derivative)로부터 저주파수 오프셋 피드백을 차감하는 합산 회로와,
    상기 처리 출력의 도출물을 일련의 디지털 샘플들로 변환하는 아날로그 대 디지털 변환기를 포함함―와,
    디지털 처리 회로를 포함하고, 상기 디지털 처리 회로는,
    상기 일련의 디지털 샘플들의 도출물에 데이터 검출 알고리즘을 적용하고 이상적인 출력을 제공하는 데이터 검출기 회로와,
    조건부 차감 회로를 포함하는 에러 피드백 회로―상기 조건부 차감 회로는 잠정 인자(interim factor)를 산출하기 위해 상기 일련의 디지털 샘플들의 상기 도출물의 지연된 버전으로부터 잠정 저주파수 오프셋 정정 신호를 조건부로 차감함―와,
    상기 잠정 인자 및 상기 이상적인 출력의 도출물에 적어도 부분적으로 기초하여 잠정 저주파수 오프셋 정정 신호를 생성하는 에러 계산 회로와,
    상기 저주파수 오프셋 피드백을 산출하기 위해 상기 잠정 저주파수 오프셋 정정 신호의 도출물을 변환하는 디지털 대 아날로그 변환기를 포함하는
    저장 디바이스.
  2. 제 1 항에 있어서,
    상기 아날로그 처리 회로는 자기 저항 비대칭 정정 회로(magneto-resistive asymmetry correction circuit) 및 필터를 더 포함하고, 상기 자기 저항 비대칭 정정 회로는 상기 처리 출력을 수신하고 정정된 출력을 제공하고, 상기 필터는 상기 정정된 출력을 수신하고, 상기 처리 출력의 상기 도출물을 제공하는
    저장 디바이스.
  3. 제 1 항에 있어서,
    상기 디지털 처리 회로는 디지털 필터를 더 포함하고, 상기 디지털 필터는 상기 일련의 디지털 샘플들을 수신하고 상기 일련의 디지털 샘플들의 상기 도출물을 제공하는
    저장 디바이스.
  4. 제 1 항에 있어서,
    상기 합산 회로는 제 1 합산 회로이고, 상기 조건부 차감 회로는,
    상기 잠정 저주파수 오프셋 정정 신호의 지연된 버전을 제공하는 지연 회로와,
    보상 인자를 산출하기 위해 상기 잠정 저주파수 오프셋 정정 신호로부터 상기 잠정 저주파수 오프셋 정정 신호의 지연된 버전을 차감하는 제 2 합산 회로를 포함하는
    저장 디바이스.
  5. 제 4 항에 있어서,
    상기 지연 회로는 제 1 지연 회로이고, 상기 조건부 차감 회로는,
    상기 일련의 디지털 샘플들의 도출물을 수신하고 상기 일련의 디지털 샘플들의 상기 도출물의 지연된 버전을 제공하는 제 2 지연 회로와,
    상기 잠정 인자를 산출하기 위해 상기 잠정 저주파수 오프셋 정정 신호의 지연된 버전으로부터 상기 보상 인자를 차감하는 제 3 합산 회로를 더 포함하는
    저장 디바이스.
  6. 제 1 항에 있어서,
    상기 합산 회로는 제 1 합산 회로이고, 상기 에러 계산 회로는,
    상기 잠정 저주파수 오프셋 정정 신호를 산출하기 위해 상기 잠정 인자로부터 상기 이상적인 출력의 상기 도출물을 차감하는 제 2 합산 회로를 포함하는
    저장 디바이스.
  7. 제 1 항에 있어서,
    상기 디지털 처리 회로는 곱셈 회로를 더 포함하고, 상기 곱셈 회로는 상기 잠정 저주파수 오프셋 정정 신호의 상기 도출물을 산출하기 위해 상기 잠정 저주파수 오프셋 정정 신호를 이득 인자로 곱하는
    저장 디바이스.
  8. 제 7 항에 있어서,
    상기 이득 인자는 단일의 루프 이득을 산출하는
    저장 디바이스.
  9. 데이터 처리 회로로서,
    처리 출력을 산출하기 위해 입력 신호로부터 저주파수 오프셋 피드백을 차감하는 합산 회로와,
    상기 처리 출력의 도출물에 데이터 검출 알고리즘을 적용하고 이상적인 출력을 제공하는 데이터 검출기 회로와,
    조건부 차감 회로를 포함하는 에러 피드백 회로―상기 조건부 차감 회로는 잠정 인자를 산출하기 위해 상기 처리 출력의 상기 도출물의 지연된 버전으로부터 잠정 저주파수 오프셋 정정 신호를 조건부로 차감함―와,
    상기 잠정 인자 및 상기 이상적인 출력의 도출물에 적어도 부분적으로 기초하여 잠정 저주파수 오프셋 정정 신호를 생성하는 에러 계산 회로를 포함하고,
    상기 저주파수 오프셋 피드백은 상기 잠정 저주파수 오프셋 정정 신호로부터 도출되는
    데이터 처리 회로.
  10. 제 9 항에 있어서,
    상기 처리 출력의 상기 도출물은 상기 처리 출력의 제 1 도출물이고, 상기 데이터 처리 회로는,
    상기 처리 출력의 상기 제 1 도출물을 산출하기 위해 상기 처리 출력의 제 2 도출물을 변환하는 아날로그 대 디지털 변환기와,
    상기 저주파수 오프셋 피드백을 산출하기 위해 상기 잠정 저주파수 오프셋 정정 신호의 도출물을 변환하는 디지털 대 아날로그 변환기를 더 포함하는
    데이터 처리 회로.
  11. 제 10 항에 있어서, 상기 데이터 처리 회로는,
    상기 잠정 저주파수 오프셋 정정 신호의 상기 도출물을 산출하기 위해 상기 잠정 저주파수 오프셋 정정 신호를 이득 인자로 곱하는 곱셈 회로를 더 포함하는
    데이터 처리 회로.
  12. 제 10 항에 있어서, 상기 데이터 처리 회로는,
    저장 매체로부터 도출된 정보를 수신하고 상기 입력 신호를 제공하는 가변 이득 증폭기와,
    상기 처리 출력을 수신하고 정정된 출력을 제공하는 자기 저항 비대칭 정정 회로와,
    상기 정정된 출력을 수신하고 상기 처리 출력의 상기 제 2 도출물을 제공하는 필터를 더 포함하는
    데이터 처리 회로.
  13. 제 9 항에 있어서,
    상기 처리 출력의 상기 도출물은 상기 처리 출력의 제 1 도출물이고, 상기 데이터 처리 회로는,
    상기 처리 출력의 제 2 도출물을 수신하고 상기 처리 출력의 상기 제 1 도출물을 제공하는 필터를 더 포함하는
    데이터 처리 회로.
  14. 제 9 항에 있어서,
    상기 에러 계산 회로는, 상기 이상적인 출력을 수신하고 상기 이상적인 출력의 상기 도출물을 산출하는 부분 응답 타겟 회로를 포함하는
    데이터 처리 회로.
  15. 감소된 지연 데이터 처리를 위한 방법에 있어서,
    합산 회로를 제공하는 단계와,
    처리 출력을 산출하기 위해 입력 신호로부터 저주파수 오프셋 피드백을 차감하는 단계와,
    이상적인 출력을 산출하기 위해 상기 처리 출력의 도출물에 데이터 검출 알고리즘을 적용하는 단계와,
    조건부 차감을 수행하는 단계―잠정 저주파수 오프셋 정정 신호가 이용 가능하게 된 후의 제한된 기간 동안, 상기 잠정 저주파수 오프셋 정정 신호가 잠정 인자를 산출하기 위해 상기 처리 출력의 상기 도출물로부터 차감됨―와,
    상기 잠정 저주파수 오프셋 정정 신호를 산출하기 위해 상기 잠정 인자로부터 상기 이상적인 출력의 도출물을 차감하는 단계를 포함하고, 상기 저주파수 오프셋 피드백은 상기 잠정 저주파수 오프셋 정정 신호의 도출물인, 상기 이상적인 출력의 도출물 차감 단계를 포함하는
    감소된 지연 데이터 처리 방법.
KR1020090086956A 2009-06-24 2009-09-15 감소된 지연 루프 복구를 포함하는 하드 디스크 드라이브 데이터 저장을 위한 시스템들 및 방법들 KR101580330B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/491,179 2009-06-24
US12/491,179 US8154972B2 (en) 2009-06-24 2009-06-24 Systems and methods for hard disk drive data storage including reduced latency loop recovery

Publications (2)

Publication Number Publication Date
KR20100138694A KR20100138694A (ko) 2010-12-31
KR101580330B1 true KR101580330B1 (ko) 2015-12-24

Family

ID=42236566

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090086956A KR101580330B1 (ko) 2009-06-24 2009-09-15 감소된 지연 루프 복구를 포함하는 하드 디스크 드라이브 데이터 저장을 위한 시스템들 및 방법들

Country Status (6)

Country Link
US (1) US8154972B2 (ko)
EP (1) EP2267712A1 (ko)
JP (1) JP5444013B2 (ko)
KR (1) KR101580330B1 (ko)
CN (1) CN101930750B (ko)
TW (1) TWI476765B (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8565047B2 (en) 2011-04-28 2013-10-22 Lsi Corporation Systems and methods for data write loopback based timing control
US8862972B2 (en) * 2011-06-29 2014-10-14 Lsi Corporation Low latency multi-detector noise cancellation
US8730077B2 (en) * 2011-08-23 2014-05-20 Lsi Corporation Read channel with selective oversampled analog to digital conversion
US8773811B2 (en) 2011-12-12 2014-07-08 Lsi Corporation Systems and methods for zone servo timing gain recovery
US8625216B2 (en) 2012-06-07 2014-01-07 Lsi Corporation Servo zone detector
US8681444B2 (en) 2012-06-07 2014-03-25 Lsi Corporation Multi-zone servo processor
US8564897B1 (en) 2012-06-21 2013-10-22 Lsi Corporation Systems and methods for enhanced sync mark detection
US8711502B1 (en) 2012-10-12 2014-04-29 Lsi Corporation Preamplifier-to-channel communication in a storage device
US9019641B2 (en) 2012-12-13 2015-04-28 Lsi Corporation Systems and methods for adaptive threshold pattern detection
US9053217B2 (en) 2013-02-17 2015-06-09 Lsi Corporation Ratio-adjustable sync mark detection system
US9196297B2 (en) 2013-03-14 2015-11-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for enhanced sync mark mis-detection protection
US9275655B2 (en) 2013-06-11 2016-03-01 Avago Technologies General Ip (Singapore) Pte. Ltd. Timing error detector with diversity loop detector decision feedback
US10152999B2 (en) 2013-07-03 2018-12-11 Avago Technologies International Sales Pte. Limited Systems and methods for correlation based data alignment
US9129650B2 (en) 2013-07-25 2015-09-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Array-reader based magnetic recording systems with frequency division multiplexing
US9129646B2 (en) 2013-09-07 2015-09-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Array-reader based magnetic recording systems with mixed synchronization
US9323625B2 (en) 2013-11-12 2016-04-26 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for lost synchronization data set reprocessing

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7262928B1 (en) 2003-03-25 2007-08-28 Marvell International Ltd. Dc-offset compensation loops for magnetic recording system

Family Cites Families (104)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3973182A (en) 1971-08-20 1976-08-03 Agency Of Industrial Science & Technology Method and apparatus for detecting uneven magnetic field by hall effect in semiconductor
US3973183A (en) 1971-08-20 1976-08-03 Agency Of Industrial Science & Technology Method and apparatus for detecting uneven magnetic field by a change in resistance of semiconductor element
US4024571A (en) 1975-08-14 1977-05-17 Rca Corporation Synchronizing system employing burst crossover detection
US4777544A (en) 1986-08-15 1988-10-11 International Business Machine Corporation Method and apparatus for in-situ measurement of head/recording medium clearance
DE3938520A1 (de) 1989-11-21 1991-05-29 Teves Gmbh Alfred Verfahren und system zur messdatenerfassung und -auswertung
US5130866A (en) 1990-07-17 1992-07-14 International Business Machines Corporation Method and circuitry for in-situ measurement of transducer/recording medium clearance and transducer magnetic instability
US5278703A (en) 1991-06-21 1994-01-11 Digital Equipment Corp. Embedded servo banded format for magnetic disks for use with a data processing system
US5309357A (en) 1992-01-28 1994-05-03 Independent Scintillation Imaging Systems (Isis) Inc. Scintillation data collecting apparatus and method
US5341249A (en) * 1992-08-27 1994-08-23 Quantum Corporation Disk drive using PRML class IV sampling data detection with digital adaptive equalization
US5377058A (en) * 1992-12-31 1994-12-27 International Business Machines Corporation Fly height servo control of read/write head suspension
US5400201A (en) 1993-10-25 1995-03-21 Syquest Technology, Inc. Servo burst pattern for removing offset caused by magnetic distortion and method associated therewith
JPH07302938A (ja) 1994-04-28 1995-11-14 Sony Corp 圧電セラミックトランス及びその製造方法
US5798885A (en) 1994-06-06 1998-08-25 Fujitsu Limited Head positioning control for disk apparatus using peak detection, polarity detection and sector mark detection
US5862005A (en) 1994-10-11 1999-01-19 Quantum Corporation Synchronous detection of wide bi-phase coded servo information for disk drive
US5796535A (en) 1995-05-12 1998-08-18 Cirrus Logic, Inc. Sampled amplitude read channel employing a user data frequency synthesizer and a servo data frequency synthesizer
US5696639A (en) 1995-05-12 1997-12-09 Cirrus Logic, Inc. Sampled amplitude read channel employing interpolated timing recovery
US5668679A (en) * 1995-12-21 1997-09-16 Quantum Corporation System for self-servowriting a disk drive
US5987562A (en) 1996-03-08 1999-11-16 Texas Instruments Incorporated Waveform sampler and method for sampling a signal from a read channel
US6023383A (en) 1996-03-19 2000-02-08 Texas Instruments Incorporated Error estimation circuit and method for providing a read channel error signal
FR2748571B1 (fr) 1996-05-09 1998-08-07 Europ Agence Spatiale Dispositif de recepteur pour systeme de navigation notamment par satellite
US5848048A (en) * 1996-07-31 1998-12-08 Sony Corporation Optical disc reproducing apparatus, signal processing apparatus and method of the same
US5844920A (en) 1996-11-07 1998-12-01 Cirrus Logic, Inc. Thermal asperity compensation using multiple sync marks for retroactive and split segment data synchronization in a magnetic disk storage system
US5835295A (en) 1996-11-18 1998-11-10 Cirrus Logice, Inc. Zero phase restart interpolated timing recovery in a sampled amplitude read channel
US5901010A (en) 1997-02-07 1999-05-04 Cirrus Logic, Inc. Magnetic disc recording system employing two stage actuators for simultaneous accesses through multiple recording heads
US5781129A (en) 1997-03-03 1998-07-14 Motorola, Inc. Adaptive encoder circuit for multiple data channels and method of encoding
US6081397A (en) 1997-04-08 2000-06-27 International Business Machines Corporation Method and apparatus for SID-to-SID period estimation
US6009549A (en) 1997-05-15 1999-12-28 Cirrus Logic, Inc. Disk storage system employing error detection and correction of channel coded data, interpolated timing recovery, and retroactive/split-segment symbol synchronization
US5986830A (en) 1997-07-30 1999-11-16 Cirrus Logic, Inc. Read/write channel write precompensation system and method using one or more delay clocks
US6493162B1 (en) 1997-12-05 2002-12-10 Seagate Technology Llc Frame synchronization for viterbi detector
US6111712A (en) 1998-03-06 2000-08-29 Cirrus Logic, Inc. Method to improve the jitter of high frequency phase locked loops used in read channels
US6158107A (en) 1998-04-02 2000-12-12 International Business Machines Corporation Inverted merged MR head with plated notched first pole tip and self-aligned second pole tip
JP4087564B2 (ja) 1998-06-30 2008-05-21 旭化成エレクトロニクス株式会社 Ｐｌｌ回路
US6208478B1 (en) 1998-07-07 2001-03-27 Texas Instruments Incorporated Read clock interface for read channel device
US6657802B1 (en) 1999-04-16 2003-12-02 Infineon Technologies Corporation Phase assisted synchronization detector
US6404829B1 (en) * 1999-06-29 2002-06-11 Oak Technology, Inc. DC insensitive AGC circuit for optical PRML read channel
US6530060B1 (en) 2000-02-08 2003-03-04 Cirrus Logic, Inc. Sampled amplitude read channel employing a post processor with a boundary error compensator which compensates for boundary error events in a split-field data sector
US6519102B1 (en) 2000-04-27 2003-02-11 International Business Machines Corporation Method and apparatus for implementing an in-situ digital harmonic computation facility for direct access storage device (DASD)
US6775529B1 (en) * 2000-07-31 2004-08-10 Marvell International Ltd. Active resistive summer for a transformer hybrid
US6717764B2 (en) 2000-06-02 2004-04-06 Seagate Technology Llc Method and apparatus for head fly height measurement
US6816328B2 (en) 2000-06-20 2004-11-09 Infineon Technologies North America Corp. Pseudo-synchronous interpolated timing recovery for a sampled amplitude read channel
US6400518B1 (en) * 2000-11-01 2002-06-04 International Business Machines Corporation Magneto-resistive asymmetry correction circuit
US6606048B1 (en) 2000-11-16 2003-08-12 Marvell International, Ltd. Method and apparatus for equalizing the digital performance of multiple ADC's
US6490110B2 (en) 2000-12-05 2002-12-03 Cirrus Logic, Inc. Servo data detection with improved phase shift tolerance
JP2002175673A (ja) 2000-12-07 2002-06-21 Nec Corp Ｐｌｌ回路、データ検出回路及びディスク装置
JP4112809B2 (ja) 2001-01-31 2008-07-02 株式会社東芝 垂直磁気記録方式の磁気ディスク装置及びディスク製造方法
US6603622B1 (en) 2001-02-28 2003-08-05 Western Digital Technologies, Inc. Disk drive employing a sync mark detector comprising a matched filter and a dual polarity correlator
US6963521B2 (en) 2001-03-30 2005-11-08 Sony Corporation Disc drive apparatus
JP2002329329A (ja) * 2001-04-27 2002-11-15 Sony Corp 相変化記録方式の光ディスク及び光ディスク装置
US6865040B2 (en) 2001-05-22 2005-03-08 Seagate Technology, Llc Method and system for measuring fly height
US6633447B2 (en) * 2001-05-25 2003-10-14 Infineon Technologies Ag Method and apparatus for compensation of second order distortion
JP4726337B2 (ja) 2001-06-27 2011-07-20 ルネサスエレクトロニクス株式会社 ワンチップマイクロコンピュータ
US6856183B2 (en) 2001-10-12 2005-02-15 Agere Systems Inc. Scheme to improve performance of timing recovery systems for read channels in a disk drive
US7082005B2 (en) 2001-10-24 2006-07-25 Agere Systems Inc. Servo data detection in the presence or absence of radial incoherence using digital interpolators
US6813108B2 (en) 2001-10-24 2004-11-02 Agere Systems Inc. Servo data detection in presence of radial incoherence using multiple data detectors
US7126776B1 (en) 2002-04-17 2006-10-24 Western Digital Technologies, Inc. Disk drive having a sector clock that is synchronized to the angular speed of the spindle motor
US7088533B1 (en) * 2002-04-23 2006-08-08 Maxtor Corporation Method of self-servo writing in a disk drive using a spiral pattern
TW563318B (en) 2002-05-20 2003-11-21 Via Optical Solution Inc Timing recovery circuit and method
JP2004014090A (ja) 2002-06-11 2004-01-15 Fujitsu Ltd データ再生装置、再生方法、及び再生装置の制御を行う回路
JP2004095047A (ja) 2002-08-30 2004-03-25 Toshiba Corp ディスク記憶装置及び同装置におけるサーボアドレスマーク検出方法
US7180696B2 (en) 2002-12-27 2007-02-20 Matsushita Electric Industrial Co., Ltd. Methods for selective multi-pass servowriting and self-servowriting
US7092462B2 (en) 2003-01-14 2006-08-15 Agere Systems Inc. Asynchronous servo RRO detection employing interpolation
US7199961B1 (en) 2003-03-25 2007-04-03 Marvell International Ltd. Detecting fly height of a head over a storage medium
US7136250B1 (en) 2003-03-25 2006-11-14 Marvell International Ltd. Detecting fly height of a head over a storage medium
US6912099B2 (en) 2003-05-13 2005-06-28 Agere Systems Inc. Maximum likelihood detection of asynchronous servo data employing interpolation
US7191382B2 (en) 2003-06-02 2007-03-13 Fujitsu Limited Methods and apparatus for correcting data and error detection codes on the fly
US7308057B1 (en) * 2003-06-05 2007-12-11 Maxtor Corporation Baseline wander compensation for perpendicular recording
US7038875B2 (en) 2003-07-31 2006-05-02 Seagate Technology Llc Dynamic measurement of head media spacing modulation
US7016131B2 (en) * 2003-08-29 2006-03-21 Agency For Science, Technology And Research Method and implementation of in-situ absolute head medium spacing measurement
US7203017B1 (en) 2003-09-23 2007-04-10 Marvell International Ltd. Timing recovery for data storage channels with buffered sectors
US7620101B1 (en) * 2003-09-24 2009-11-17 Cypress Semiconductor Corporation Equalizer circuit, communication system, and method that is adaptive to varying launch amplitudes for reducing receiver error
US7002767B2 (en) 2003-09-30 2006-02-21 Agere Systems Inc. Detection of recorded data employing interpolation with gain compensation
SG125102A1 (en) 2004-01-21 2006-09-29 Seagate Technology Llc Head polarity detection algorithm and apparatus
US7154689B1 (en) * 2004-02-05 2006-12-26 Maxtor Corporation Apparatus for writing servo bursts on a disk with servo track pitch based on read element width and methods of manufacturing same
US7230789B1 (en) * 2004-04-08 2007-06-12 Maxtor Corporation Method and apparatus for performing a self-servo write operation in a disk drive using spiral servo information
US7180693B2 (en) 2004-04-14 2007-02-20 Agere Systems Inc. Method and apparatus for maximum likelihood detection of data employing interpolation with compensation of signal asymmetry
US8405924B2 (en) 2004-04-30 2013-03-26 Agere Systems Llc Method and apparatus for improved address mark detection
JP4427392B2 (ja) * 2004-06-22 2010-03-03 株式会社東芝 磁気記録媒体、その製造方法及び磁気記録再生装置
US7079342B1 (en) * 2004-07-26 2006-07-18 Marvell International Ltd. Method and apparatus for asymmetry correction in magnetic recording channels
US7248426B1 (en) * 2004-07-30 2007-07-24 Western Digital Technologies, Inc. Servo writing a disk drive from spiral tracks by shifting a demodulation window an integer number of sync mark intervals
US7253984B1 (en) 2004-09-02 2007-08-07 Maxtor Corporation Disk drive that generates a position error signal and a fly height signal from a servo burst pattern
US7193544B1 (en) 2004-09-08 2007-03-20 Northrop Grumman Corporation Parallel, adaptive delta sigma ADC
US7206146B2 (en) 2004-10-27 2007-04-17 Hitachi Global Storage Technologies Netherlands B.V. Biphase magnetic pattern detector using multiple matched filters for hard disk drive
US7167328B2 (en) 2004-12-17 2007-01-23 Agere Systems Inc. Synchronizing an asynchronously detected servo signal to synchronous servo demodulation
US7193798B2 (en) 2005-01-12 2007-03-20 Agere Systems, Inc. Method and apparatus for encoding and decoding a runout correction bit pattern of servo field
JP4641815B2 (ja) * 2005-02-04 2011-03-02 パナソニック株式会社 光ディスク再生装置
US7362536B1 (en) 2005-07-08 2008-04-22 Maxtor Corporation Disk drive that compensates for phase incoherence between radially adjacent servo tracks and methods thereof
JP2007087537A (ja) * 2005-09-22 2007-04-05 Rohm Co Ltd 信号処理装置、信号処理方法、および記憶システム
US7693243B2 (en) 2005-09-26 2010-04-06 Via Technologies, Inc. Method and circuit for timing recovery
JP4379814B2 (ja) 2006-03-28 2009-12-09 富士通株式会社 記憶装置、制御方法、制御装置及びプログラム
US7423827B2 (en) 2006-04-20 2008-09-09 Agere Systems Inc. Systems and methods for accessing data from a variable polarity head assembly
US7679850B2 (en) * 2006-05-11 2010-03-16 Seagate Technology Llc Position determination using circular shift codes
TWI337350B (en) * 2006-06-05 2011-02-11 Mediatek Inc Automatic gain controller and method thereof
CN100541620C (zh) * 2006-06-05 2009-09-16 联发科技股份有限公司 摆动信号检测电路及处理摆动信号的方法
US7796480B2 (en) * 2006-06-05 2010-09-14 Mediatek Inc. Apparatus and methods for light spot servo signal detection
CN101086858A (zh) * 2006-06-05 2007-12-12 联发科技股份有限公司 光点伺服信号检测装置与方法
US7411531B2 (en) 2006-06-30 2008-08-12 Agere Systems Inc. Methods and apparatus for asynchronous sampling of a received signal at a downsampled rate
US7499238B2 (en) * 2006-09-22 2009-03-03 Agere Systems Inc. Systems and methods for improving disk drive synchronization
US7643235B2 (en) 2006-09-28 2010-01-05 Seagate Technology Llc Synchronization for data communication
US8107573B2 (en) * 2006-10-06 2012-01-31 Realtek Semiconductor Corp. Method and apparatus for baseline wander compensation in Ethernet application
US7446690B2 (en) 2006-11-06 2008-11-04 Atmel Corporation Apparatus and method for implementing an analog-to-digital converter in programmable logic devices
US7420498B2 (en) 2006-11-22 2008-09-02 Infineon Technologies Ag Signal converter performing a role
US7768730B2 (en) * 2007-04-30 2010-08-03 Broadcom Corporation Base line control electronics architecture
US7602567B2 (en) * 2007-06-28 2009-10-13 Lsi Corporation Feed-forward DC restoration in a perpendicular magnetic read channel
US8018360B2 (en) * 2008-05-19 2011-09-13 Agere Systems Inc. Systems and methods for mitigating latency in a data detector feedback loop

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7262928B1 (en) 2003-03-25 2007-08-28 Marvell International Ltd. Dc-offset compensation loops for magnetic recording system

Also Published As

Publication number Publication date
KR20100138694A (ko) 2010-12-31
CN101930750A (zh) 2010-12-29
EP2267712A1 (en) 2010-12-29
JP5444013B2 (ja) 2014-03-19
CN101930750B (zh) 2015-05-13
TWI476765B (zh) 2015-03-11
JP2011008900A (ja) 2011-01-13
TW201101297A (en) 2011-01-01
US8154972B2 (en) 2012-04-10
US20100329096A1 (en) 2010-12-30

Similar Documents

Publication Publication Date Title
KR101580330B1 (ko) 감소된 지연 루프 복구를 포함하는 하드 디스크 드라이브 데이터 저장을 위한 시스템들 및 방법들
US7957251B2 (en) Systems and methods for reduced latency loop recovery
TWI433141B (zh) 適應性基線補償之系統及方法
US7602567B2 (en) Feed-forward DC restoration in a perpendicular magnetic read channel
US8670955B2 (en) Systems and methods for reliability assisted noise predictive filtering
US7821730B2 (en) Systems and methods for compensating baseline wandering in perpendicular magnetic recording
TWI446340B (zh) 用於在儲存裝置中之適應性通道位元密度（ｃｂｄ）估計的系統及方法
US8237597B2 (en) Systems and methods for semi-independent loop processing
US8411537B2 (en) Systems and methods for recovering information from a defective medium
US8295001B2 (en) Systems and methods for low latency noise cancellation
US7872823B2 (en) AGC loop with weighted zero forcing and LMS error sources and methods for using such
US20110164332A1 (en) Systems and Methods for Reducing Low Frequency Loss in a Magnetic Storage Device
US20120124454A1 (en) Systems and Methods for ADC Sample Based Timing Recovery
US8904070B2 (en) Systems and methods for digital MRA compensation
US8610608B2 (en) Systems and methods for reduced latency loop correction
US8970976B1 (en) Systems and methods for data dependent inter-track interference cancellation
JP3501898B2 (ja) 磁気記録情報再生装置および信号処理回路
US20130335844A1 (en) Systems and Methods for Hybrid MRA Compensation

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
GRNT Written decision to grant