KR101534917B1 - 3차원적인 패키지들 및 그 형성 방법들 - Google Patents

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    • H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/11002—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
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    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24101—Connecting bonding areas at the same height
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
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    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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Abstract

패키지가 개재부를 포함하고, 상기 개재부는 관통-비아들을 내부에 가지지 않는 제 1 기판, 상기 제 1 기판 위의 재분배 라인들, 및 상기 재분배 라인들 위에서 재분배 라인들에 전기적으로 커플링된 제 1의 복수의 커넥터들을 포함한다. 제 1 다이가 제 1의 복수의 커넥터들 위에서 그 제 1의 복수의 커넥터들에 본딩된다. 제 1 다이는 제 2 기판, 및 상기 제 2 기판 내의 관통-비아들을 포함한다. 제 2 다이는 복수의 커넥터들 위에서 그러한 복수의 커넥터들에 본딩된다. 제 1 다이 및 제 2 다이가 재분배 라인들을 통해서 서로 전기적으로 커플링된다. 제 2의 복수의 커넥터들이 제 1 다이 및 제 2 다이 위에 위치된다. 제 2의 복수의 커넥터들이 제 2 기판 내의 관통-비아들을 통해서 제 1의 복수의 커넥터들에 전기적으로 커플링된다.

Description

3차원적인 패키지들 및 그 형성 방법들{3D­PACKAGES AND METHODS FOR FORMING THE SAME}
본 발명은 3차원적인 패티지 및 그 형성 방법에 관한 것이다.
일부 3-차원적인 집적 회로(3DIC)에서, 장치 다이들(dies)이 먼저 개재부(interposer)에 본딩되고, 그러한 개재부가 패키지 기판에 추가적으로 본딩되어 패키지를 형성한다. 장치 다이들의 동작 중에 장치 다이들 내에서 발생되는 열을 소산시킬 필요가 있다. 통상적인 구조들에서, 열을 소산시키기 위해서, 장치 다이들의 기판들이 열 확산체(spreader)에 부착되고, 그러한 열 확산체는 장치 다이들 및 패키지 기판의 크기들 보다 더 큰 크기를 가진다. 따라서, 장치 다이들에서 발생된 열이 보다 큰 구역(area)으로 확산된다. 히트 싱크가 열 확산체에 부착되어 열 확산체로 전도된 열을 소산시킨다.
장치 다이들을 히트 싱크에 부착하는 것은 열적 인터페이스 재료(Thermal Interface Material)(TIM)를 통해서 이루어지고, 그러한 열적 인터페이스 재료는 에폭시계 재료를 포함할 수 있을 것이다. 또한, 실리콘 입자들과 같은 일부 열 전도성 재료가 에폭시계 재료와 혼합되어 TIM의 열 전도도를 높일 수 있을 것이다. 히트 싱크를 열 확산체에 부착하는 것은 다른 TIM을 통해서 이루어진다. 2개의 TIM들을 이용하는 것으로 인해서, 열 소산 효율이 감소된다.
아울러, 통상적인 패키지들은 점점 더 감소되는 두께들 및 패키지 내의 패키지 성분들 사이의 소통(communication) 효율의 개선과 관련된 해결과제와 또한 직면하게 된다.
패키지가 개재부를 포함하고, 상기 개재부는 관통-비아들을 내부에 가지지 않는 제 1 기판, 상기 제 1 기판 위의 재분배 라인들, 및 상기 재분배 라인들 위에서 재분배 라인들에 전기적으로 커플링된 제 1의 복수의 커넥터들을 포함한다. 제 1 다이가 제 1의 복수의 커넥터들 위에서 그 제 1의 복수의 커넥터들에 본딩된다. 제 1 다이는 제 2 기판, 및 상기 제 2 기판 내의 관통-비아들을 포함한다. 제 2 다이는 복수의 커넥터들 위에서 그러한 복수의 커넥터들에 본딩된다. 제 1 다이 및 제 2 다이가 재분배 라인들을 통해서 서로 전기적으로 커플링된다. 제 2의 복수의 커넥터들이 제 1 다이 및 제 2 다이 위에 위치된다. 제 2의 복수의 커넥터들이 제 2 기판 내의 관통-비아들을 통해서 제 1의 복수의 커넥터들에 전기적으로 커플링된다.
실시예들 및 그 장점들에 대한 보다 완전한 이해를 위해서, 이제 첨부 도면과 함께 이루어진 이하의 설명들을 참조할 것이다.
도 1a 내지 1k는 일부 예시적인 실시예들에 따른 페이스-투-백(face-to-back) 패키지의 제조에서의 중단 스테이지들의 횡단면도들이다.
도 2a 내지 2i는 일부 예시적인 실시예들에 따른 페이스-투-페이스(face-to-face) 이종성(heterogeneous) 패키지의 제조에서의 중단 스테이지들의 횡단면도들이다.
도 3a 내지 3f는 일부 예시적인 실시예들에 따른 페이스-투-페이스 이종성 패키지의 제조에서의 중단 스테이지들의 횡단면도들이다.
도 4는 샘플 패키지들 내의 CPU 다이들의 파워의 함수로서 샘플 패키지들(파워 업(powered up)되었을 때)의 온도들을 도시한 도면이다.
개시된 실시예들의 제조 및 이용에 대해서 이하에서 구체적으로 설명한다. 그러나, 실시예들이 매우 다양한 특정 문맥들로 실현될 수 있는 많은 적용가능한 개념들을 제공한다는 것을 이해하여야 할 것이다. 본원에서 설명된 특정 실시예들은 설명적인 것이고, 그리고 본원 개시 내용의 범위를 제한하지 않는다.
패키지 및 패키지 형성 방법이 여러 가지 예시적인 실시예들에 따라서 제공된다. 패키지를 형성하는 중간 스테이지들이 도시되어 있다. 여러 가지 실시예들이 설명된다. 여러 가지 도면들(views) 및 설명적인 실시예들을 통해서, 유사한 참조 번호들은 유사한 요소들을 나타내기 위해서 사용된 것이다.
도 1a 내지 1k는 일부 예시적인 실시예들에 따른 페이스-투-백 패키지의 제조에서의 중단 스테이지들의 횡단면도들이며, 여기에서 개재부의 전방 측면이 장치 다이의 후방 측면(backside) 및/또는 메모리 다이의 후방 측면에 본딩된다. 도 1a 내지 1d는 장치 다이들(100)의 형성을 도시한다. 도 1a를 참조하면, 장치 웨이퍼(102)가 형성된다. 장치 웨이퍼(102)는 복수의 동일한 장치 다이들(100)을 내부에 포함한다. 장치 웨이퍼(102)는 반도체 기판(104)을 포함할 수 있고, 그리고 내부에 형성된 집적 회로 장치들(106) 및 그 위에 놓이는 인터커넥트 구조물들(108)을 포함할 수 있을 것이다. 명료함을 위해서, 집적 회로 장치들(106)이 존재하지만, 후속 도면들에서는 그러한 집적 회로 장치들(106)을 도시하지 않았다. 반도체 기판(104)은 실리콘 기판일 수 있고, 또는 실리콘 게르마늄, 실리콘 탄소, 또는 III-V 화합물 반도체 등과 같은 다른 반도체 재료로 형성될 수 있을 것이다. 인터커넥트 구조물들(108)은 금속 라인들 및 비아들(110)을 포함하고, 상기 금속 라인들 및 비아들(110)은 집적 회로 장치들(106)을 인터커넥트(상호 연결)하기 위해서 이용된다. 금속 라인들 및 비아들(110)이 개략적으로 도시되어 있고, 그리고 그 내부의 구체적인 구조들은 도시되어 있지 않다. 집적 회로 장치들(106)은 트랜지스터들과 같은 능동 장치들을 포함할 수 있을 것이다. 그에 따라, 장치 웨이퍼(102)는, 복수의 논리(logic) 다이들(100)을 포함하는 논리 장치 웨이퍼일 수 있을 것이다. 명료함을 위해서, 집적 회로 장치들(106)이 존재하지만, 후속 도면들에서는 그러한 집적 회로 장치들(106)을 도시하지 않았다.
금속 패드들(112)이 다이들(100) 내에 형성되고, 그리고 금속 라인들 및 비아들(110)을 통해서 집적 회로 장치들(106)에 전기적으로 커플링된다. 금속 패드들(112)이 알루미늄, 구리, 니켈, 또는 이들의 조합들을 포함할 수 있을 것이다. 유전체 층(114)이 금속 패드들(112) 위에 형성된다. 유전체 층(114)이 약 10 ㎛ 보다 더 두꺼운 두께(T1)를 가지는 두꺼운 층이 될 수 있을 것이고, 그러한 두께(T1)는 약 10 ㎛ 내지 약 50 ㎛이 될 수 있을 것이다. 유전체 층(114)의 재료가 솔더 레지스트(solder resist), 폴리벤족사졸(polybenzoxazole)(PBO), 벤조시클로부틴(benzocyclobutene)(BCB), 몰딩 화합물(컴파운드), 등과 같은 폴리머로부터 선택될 수 있을 것이다. 대안적인 실시예들에서, 유전체 층(114)이 실리콘 산화물, 실리콘 질화물, 등을 포함할 수 있을 것이다.
금속 필라들(pillars)(116)이 유전체 층(114) 내에 형성되고, 그리고 금속 패드들(112)과 전기적으로 커플링된다. 일부 실시예들에서, 금속 필라들(116)이 금속 패드들(112)의 상단부 표면들과 접촉하는 하단부 표면들을 가진다. 금속 필라들(116)은 구리를 포함할 수 있을 것이고, 그에 따라 본원 명세서를 통해서 구리 필라들(116)로서 대안적으로 지칭된다. 그러나, 니켈 및/또는 알루미늄과 같은 다른 도전성 재료들이 또한 구리 필라들(116)로서 이용될 수 있을 것이다. 또한, 구리 필라들(116)의 높이(H1)가 약 10 ㎛ 보다 더 높을 수 있을 것이고, 그리고 약 10 ㎛ 내지 약 50 ㎛가 될 수 있을 것이다. 일부 실시예들에서, 구리 필라들(116)의 상단부 표면들(116a)은 유전체 층(114)의 상단부 표면(114a)과 실질적으로 동일한 높이(level with)이다. 다른 실시예들에서, 구리 필라들(116)의 부분들이 상단부 표면(114a) 위로 돌출하도록, 구리 필라들(116)의 상단부 표면들(116a)이 상단부 표면(114a) 보다 더 높을 수 있을 것이다. 도전성 비아들인 관통-비아들(118)이 기판(104) 내에 형성되고, 그리고 금속 패드들(112) 그리고 금속 라인들 및 비아들(110)을 통해서 금속 필라들(116)에 전기적으로 커플링된다. 명세서 전체를 통해서, 관통-비아들(118)은 관통-기판 비아들(Through-Substrate Vias)(TSVs) 또는 관통-실리콘 비아들로서 대안적으로 지칭된다.
다음에, 도 1b를 참조하면, 웨이퍼(102)의 전방 측면은, 예를 들어, 접착제(122)를 통해서, 캐리어(120) 상에 장착된다. 캐리어(120)는, 예를 들어, 유리 캐리어, 세라믹 캐리어, 유기질 캐리어일 수 있을 것이다. 일부 실시예들에서, 접착제(122)가 자외선 글루(UV glue)일 수 있을 것이다. 이어서, 후방 측면 연마를 실시하여, TSVs(118)가 노출될 때까지, 기판(104)의 과다 부분들을 제거한다. 다음에, 도 1c에 도시된 바와 같이, 커넥터들(130)이 기판(104)의 후방 측면 상에 형성되고, 그리고 TSVs(118)에 전기적으로 커플링된다. 일부 실시예들에서, 커넥터들(130)이 금속 패드들(또한 라인들)(124), 금속 필라들(126), 및 솔더 볼들(128)을 포함한다. 부가적인 재분배 라인들(미도시)이 또한 기판(104)의 후방 측면 상에 형성될 수 있을 것이다. 부가적인 재분배 라인들은 커넥터들(130) 및 TSVs(118)를 상호 연결한다. 커넥터들(130)은 또한 솔더 볼들과 같은 다른 구조물들을 가질 수 있을 것이다.
커넥터들(130)의 형성 후에, 웨이퍼(102)가 캐리어(120)로부터 탈착(demount)된다. 다음에, 도 1d에 도시된 바와 같이, 웨이퍼(102)가 절단 가공(sawed apart)되며, 그에 따라 다이들(100)이 서로로부터 분리된다. 일부 실시예들에서, 웨이퍼(102)를 절단 가공하기 위해서, 웨이퍼(102)를 다이싱(dicing) 테입(132) 상에 부착하고 그리고 다이싱 테입(132)에 부착될 때 다이스된다. 이어서, 분리된 다이들(100)이 다이싱 테입(132)으로부터 분리된다.
도 1e는 개재부 웨이퍼(200)를 도시하고, 그러한 개재부 웨이퍼(200)는 재분배 라인들(202), 및 상기 재분배 라인들(202)에 연결된 커넥터들(204)을 포함한다. 재분배 라인들(202)이 개략적으로 도시되어 있고, 그리고 그 구체적인 구조는 도시되지 않았다. 재분배 라인들(202)은 복수의 층들 내에 분포된 금속 라인들, 및 상이한 층들의 금속 라인들을 상호연결하는 비아들을 포함할 수 있을 것이다. 재분배 라인들(202) 및 커넥터들(204)이 기판(206) 위에 놓인다. 커넥터들(204)은 구리 필라들, 금속 패드들, 솔더 층들, 솔더들, 및/또는 기타 등등을 포함할 수 있을 것이다. 일부 실시예들에서, 기판(206)이 실리콘 기판을 포함한다. 대안적인 실시예들에서, 기판(206)은 유리 기판과 같은 유전체 기판이다.
일부 실시예들에 따라서, 개재부 웨이퍼(200)는 능동형 장치들(예를 들어, 트랜지스터들) 및 수동형 장치들(예를 들어, 인덕터들, 저항들, 및 커패시터들)을 포함하지 않을 수 있을 것이다. 대안적인 실시예들에서, 개재부 웨이퍼(200)는 수동형 장치들을 포함하고, 그리고 능동형 장치들을 포함하지 않는다. 또 다른 대안적인 실시예들에서, 개재부 웨이퍼(200)는 능동형 장치들 및 수동형 장치들 모두를 내부에 포함한다. 개재부 웨이퍼(200)는 TSVs를 내부에 포함하지 않는다. 따라서, 각각의 커넥터들(204)은 재분배 라인들(202)을 통해서 커넥터들(204) 중 다른 하나에 최종적으로 연결될 수 있을 것이다.
도 1f를 참조하면, 다이(100 및 300)가 개재부 웨이퍼(200)에 본딩된다. 비록 하나의 다이(100) 및 하나의 다이(300)가 도시되어 있지만, 개재부 웨이퍼(200)에 본딩된 복수의 동일한 다이들(100) 및 복수의 동일한 다이들(300)이 존재할 수 있을 것이다. 다이들(100)의 커넥터들(204)이 개재부 웨이퍼(200)의 커넥터들(204)에 본딩된다. 개재부 웨이퍼(200)의 전방 측면이 다이(100)의 후방 측면과 대면하고, 그에 따라 각각의 본딩이 페이스-투-백 본딩으로서 지칭된다.
또한, 다이(300)는 개재부 웨이퍼(200)의 커넥터들(204)에 본딩된 커넥터들(302)을 포함한다. 일부 실시예들에서 다이(300)가 메모리 다이일 수 있으나, 다이(300)는 또한 논리 다이일 수 있을 것이다. 일부 실시예들에서, 다이(300)는 다이나믹 랜덤 액세스 메모리들(Dynamic Random Access Memories)(DRAMs), 스태틱 랜덤 액세스 메모리들(Static Random Access Memories)(SRAMs), 또는 기타 등등과 같은 메모리들(304)을 포함한다. 메모리들(304)은 개재부 웨이퍼(200) 내의 커넥터들(204)에 전기적으로 커플링된다. 따라서, 개재부 웨이퍼(200) 내의 재분배 라인들(202) 및 커넥터들(204)을 통해서, 다이(100)가 다이(300)에 전기적으로 상호연결되고, 그리고 메모리들(304)에 전기적으로 커플링된다.
도 1g는 개재부 웨이퍼(200)와 다이(100) 사이의 갭 내로, 그리고 개재부 웨이퍼(200)와 다이(300) 사이의 갭 내로 언더필(underfill)(20)을 분배하는 것을 도시한다. 또한, 몰딩 화합물(22)이 다이들(100 및 300)과 개재부 웨이퍼(200) 위로, 그리고 다이와(100) 다이(300) 사이의 공간들 내로 분배된다. 다이들(100 및 300)의 상단부 표면들이 또한 몰딩 화합물(22)에 의해서 덮여진다. 경화 프로세스를 실시하여 언더필(20) 및 몰딩 화합물(22)을 응고시킨다. 대안적인 실시예들에서, 언더필(20) 및 몰딩 화합물(22)이 몰딩 언더필에 의해서 대체된다.
도 1h를 참조하면, 구리 필라들(116), 및 가능한 경우에 유전체 층(114)이 노출될 때까지, 연마와 같은 평탄화를 몰딩 화합물(22) 상에서 실시한다. 따라서, 유전체 층(114)의 상단부 표면(114a), 구리 필라들(116)의 상단부 표면(116a), 및 몰딩 화합물(22)의 상단부 표면(22a)이 서로 실질적으로 동일한 높이가 될 수 있을 것이다. 연마의 결과로서, 몰딩 화합물(22)이 다이(100) 보다 높지 않게 된다. 상단부로부터 볼 때, 구리 필라들(116)은 유전체 층(114)에 의해서 둘러싸이고 그러한 유전체 층(114)과 접촉된다. 또한, 각각의 다이(100) 내의 구리 필라들(116) 및 유전체 층(114)은 몰딩 화합물(22)에 의해서 둘러싸인 집적된 성분을 형성한다.
도 1i는 도전성 피쳐들(26), 및 상기 도전성 피쳐들(26)에 전기적으로 연결된 커넥터들(32)을 도시한다. 도전성 피쳐들(26)은 구리, 텅스텐, 니켈 및/또는 기타 등등을 포함할 수 있을 것이다. 일부 실시예들에서, 유전체 층(33)이 다이들(100 및 300)과 몰딩 화합물(22) 위에 형성되고, 이어서 유전체 층(33)을 패터닝함으로써, 금속 필라들(116)이 노출된다. 유전체 층(34)이 유전체 층(33) 및 도전성 피쳐들(26) 위에 형성된다. 유전체 층들(33 및 34)은 일부 실시예들에서 폴리머 층들이 될 수 있을 것이고, 그리고 폴리이미드 PBO 또는 기타 등등을 포함할 수 있을 것이다. 개구부들이 유전체 층(34) 내에 형성되어 도전성 피쳐들(26)을 노출시킨다. 이어서, 커넥터들(32)이 개구부들 내에 형성되어 도전성 피쳐들(26)에 연결된다. 일부 실시예들에서, 커넥터들(32)은 언더-범프 메탈러지들(Under-Bump Metallurgies)(UBMs)(29) 및, UBMs(29) 위의 솔더 볼들(30)을 포함한다. 대안적인 실시예들에서, 커넥터들(32)이 구리 필라들, 프리-솔더(pre-solder; 솔더 이전의) 층들, 및 기타 등등과 같은 다른 구조물들을 가질 수 있을 것이다. 그에 따라, 커넥터들(32)이 도전성 피쳐들(26)을 통해서 개재부 웨이퍼(200) 내의 커넥터들(204)에 전기적으로 커플링될 수 있을 것이다. 또한, 커넥터들(32)이 개재부 웨이퍼(200) 내의 커넥터들(204) 및 재분배 라인들(202)을 통해서 다이(300)에 전기적으로 커플링될 수 있을 것이다.
도 1j에서, 개재부 웨이퍼(200)의 기판(206)이, 예를 들어, 연마 단계를 통해서, 박판화된다(thinned). 이어서, 웨이퍼(200)가 다이싱 테입(28)에 부착되고, 그리고 개재부 웨이퍼(200) 및 상부의 다이들(100 및 300)이 복수의 패키지들(35)로 다이스된다. 각각의 패키지들(35)은 개재부 웨이퍼(200)의 하나의 단편(piece)을 포함하고, 이하에서 그러한 단편을 개재부(201)로서 지칭한다. 각각의 패키지들(35)은 개재부(201)를 통해서 상호 연결된 다이들(100 및 300)을 또한 포함한다. 이어서, 패키지들(35)은 다이싱 테입(28)으로부터 분리될 수 있을 것이다.
일부 실시예들에 따라서, 개재부 웨이퍼(200)의 기판(206)을 패터닝하여 트렌치들(220)을 형성할 수 있을 것이다. 패터닝은 다이싱 단계 이전에 웨이퍼 레벨에서 실시될 수 있을 것이고, 그리고, 예를 들어, 레이저 홈 가공(grooving), 에칭, 또는 기타 등등을 통해서 형성될 수 있을 것이다. 또한, 패터닝은 기판(206)의 박판화 이전에 또는 이후에 형성될 수 있을 것이다. 트렌치들(220)이 개재부(201)의 저면도에서 볼 때 격자(grid)로서 형성될 수 있을 것이고, 그에 따라 기판(206)의 나머지 부분들이 트렌치들(220)에 의해서 둘러싸인 복수의 돌출부들을 형성할 수 있을 것이다. 따라서, 기판들(206)이 양호한 열 소산 능력을 가지게 된다. 결과적인 패키지에서, 도 1k에 도시된 바와 같이(또한 도 2i 및 3f에 도시된 바와 같이), 결과적인 개재부(201)가 트렌치들(220) 및 돌출부들을 포함할 수 있고, 또는 포함하지 않을 수 있을 것이다.
도 1k는 패키지(35)를 인쇄회로기판(PCB)(36)에 본딩하는 것을 도시한다. 실시예들에 따라서, 커넥터들(32)이 볼 그리드 어레이(Ball Grid Array)(BGA) 볼들이 되고, 그에 따라, 패키지 기판을 사이에 두지 않고, PCB(36)에 대해서 직접적으로 본딩될 수 있을 것이다. 또한, 개재부(201)는 결과적인 패키지의 열 소산 요소로서의, 그리고 다이들(100 및 300) 사이의 인터커넥션으로서의 역할을 한다.
도 2a 내지 2i 및 도 3a 내지 3f는 대안적인 실시예들에 따른 패키지의 형성에서의 중간 스테이지들의 횡단면도들을 도시한다. 특별히 다른 언급이 없다면, 이러한 실시예들에서의 성분들의 재료들 및 형성 방법들은, 도 1a 내지 1k에 도시된 실시예들에서 유사한 참조 번호로서 표시된 유사한 성분들과 본질적으로 동일하다. 그에 따라, 도 2a 내지 2i 및 도 3a 내지 3f에 도시된 성분들의 형성 프로세스 및 재료들에 관한 구체적인 내용은 도 1a 내지 1k에 도시된 실시예들에 관한 설명을 참조할 수 있을 것이다.
도 2a 및 2b는 다이들(100)의 준비를 도시한다. 도 2a를 참조하면, 장치 웨이퍼(102)가 형성된다. 장치 웨이퍼(102)는 도 1a에 도시된 것과 본질적으로 동일하고, 그에 따라 장치 웨이퍼(102)에 관한 상세한 내용을 여기에서 반복하지 않는다. 다음에, 도 2b를 참조하면, 장치 웨이퍼(102)가 다이들(100) 내로 다이스된다. 이러한 시간에, 다이들(100)의 형성은 아직 종료된 것이 아니고, 다이들(100)의 나머지 형성 프로세스 단계들이 후속 도면들에 도시되어 있다.
도 2c에서, 개재부 웨이퍼(200)가 형성된다. 개재부 웨이퍼(200)는 도 1e에 도시된 것과 본질적으로 동일하고, 그에 따라 개재부 웨이퍼(200)에 관한 구체적인 내용들에 대해서는 여기에서 반복하지 않는다. 도 2d에서, 다이들(100 및 300)이 개재부 웨이퍼(200)에 본딩되고, 이때 다이들(100) 내의 구리 필라들(116) 및 다이(300) 내의 커넥터들(302)이 개재부 웨이퍼(200)로 본딩된다. 비록 하나의 다이(100) 및 하나의 다이(300)가 도시되어 있지만, 다시, 복수의 다이들(100) 및 복수의 다이들(300)이 개재부 웨이퍼(200)에 본딩된다. 이러한 실시예들에서, 개재부 웨이퍼(200)의 전방 측면이 다이(100)의 전방 측면과 대면하고, 그에 따라 각각의 본딩이 페이스-투-페이스 본딩으로서 지칭된다.
다음에, 도 2e에 도시된 바와 같이, 언더필(20) 및 몰딩 화합물(22)이 분배되고, 상기 몰딩 화합물(22)의 상단부 표면은 다이들(100 및 300) 보다 더 높다. 이어서, 도 2f에 도시된 바와 같이, 예를 들어, 화학적 기계적 폴리싱(Chemical Mechanical Polish)(CMP)을 통해서 평탄화가 실시된다. TSVs(118)의 후방 단부들이 노출될 때까지 CMP가 실시된다. 이러한 실시예들에서, 일부 실시예들에서, 다이(300) 위에 놓이는 몰딩 화합물(22)의 층이 존재할 수 있을 것이다. 대안적인 실시예들에서, 연마 후에, 다이(300)의 후방 표면이 또한 노출된다.
도 2g를 참조하면, 도전성 피쳐들(26), 유전체 층들(33 및 34), 그리고 커넥터들(32)이 형성된다. 따라서, 커넥터들(32)은 TSVs(118)을 통해서 개재부 웨이퍼(200) 내의 커넥터들(204)에 전기적으로 커플링될 수 있을 것이다. 또한, 커넥터들(32)은 개재부 웨이퍼(200) 내의 커넥터들(204) 및 재분배 라인들(202)을 통해서 다이(300)에 전기적으로 커플링될 수 있을 것이다. 도 2h 및 2i는 개재부 웨이퍼(200) 내의 기판(206)의 박판화, 개재부 웨이퍼(200)의 다이싱 테입(28)에 대한 부착, 및 다이싱 단계를 도시한다. 그에 따라, 패키지들(35)(도 2h)이 형성된다. 다음에 도 21에 도시된 바와 같이, 패키지(35)가 PCB(36)에 본딩된다.
도 2i에 도시된 실시예들에서, 메모리 다이일 수 있는 다이(300)가 TSVs를 내부에 포함하지 않으며, 그에 따라 커넥터들(32)과 개재부(201) 사이의 전기적인 상호 연결이 다이(100)를 통하고, 그리고 다이(300)를 통하지 않게 된다. 대안적인 실시예들에서, TSVs는 또한 다이(300) 내에 형성되고, 그리고 양 다이들(100 및 300)이 커넥터들(32)과 개재부(201)를 상호 연결하기 위한 상호 연결 경로들로서 이용될 수 있을 것이다. 도 3a 내지 3g는 각각의 형성 프로세스에서의 중간 스테이지들을 도시한다.
도 3a를 참조하면, 다이들(100 및 300)이 개재부 웨이퍼(200)에 본딩된다. 이러한 실시예들에서, 다이들(100 및 300)의 전방 측면들이 개재부 웨이퍼(200)의 전방 측면에 대해서 본딩되고, 그에 따라 각각의 본딩을 페이스-투-페이스 본딩으로 지칭한다. TSVs(118)가 기판(104) 내에 매립되고(embeded), 그리고 TSVs(218)가 다이(300)의 기판(306) 내에 매립된다. 기판(306)이 실리콘 기판과 같은 반도체 기판일 수 있을 것이다.
다음에, 도 3b를 참조하면, 언더필(20) 및 몰딩 화합물(22)이 분배되고 그리고 경화되며, 이때 몰딩 화합물(22)의 상단부 표면은 다이들(100 및 300)의 상단부 표면 보다 더 높다. 이어서, 예를 들어, CMP를 통해서 평탄화가 실시된다. 결과적인 구조물이 도 3c에 도시되어 있다. 기판들(104 및 306)이 노출될 때까지 CMP가 실시되고, 그리고 TSVs(118 및 218)의 후방 단부들이 모두 노출될 때까지 CMP가 계속된다.
도 3d를 참조하면, 도전성 피쳐들(26), 유전체 층들(33 및 34), 그리고 커넥터들(32)이 형성된다. 그에 따라, 커넥터들(32)은 개재부 웨이퍼(200) 내의 커넥터들(204)에 전기적으로 커플링될 수 있을 것이다. 도 3e 및 3f는 개재부 웨이퍼(200) 내의 기판(206)의 박판화, 개재부 웨이퍼(200)의 다이싱 테입(28)에 대한 부착, 및 구조물의 다이싱을 도시한다. 그에 따라, 패키지들(35)이 형성된다. 다음에, 도 3f에 도시된 바와 같이, 패키지(35)가 PCB(36)에 본딩된다.
본원 개시 내용의 실시예들에서, 개재부들이 그 개재부들 상부에 본딩된 다이들을 상호 연결하는 기능을 가진다. 그러나, 개재부들은 TSVs를 내부에 가지지 않는다. 따라서, 개재부들은 다이들의 대향 측면 상에 위치되는 임의의 패키지 성분에 전기적으로 커플링되지 않는다. 따라서, 개재부들이 열 소산 요소들로서 이용될 수 있을 것이다. 시뮬레이션 결과들에서, (실리콘 기판들을 가지는) 개재부들의 열 소산 능력이 TIMs를 통해서 다이들에 부착될 수 있는 금속 덮개들(lids)과 본질적으로 동일하다는 것을 확인하였다. 예를 들어, 도 4는 3개의 샘플 패키지들의 시뮬레이션 결과들의 비교를 도시한다. 제 1 샘플 패키지는 도 1k에 도시된 구조물을 포함하며, 여기에서 부가적인 열적 패드가 도 1k의 개재부(201)에 본딩되고, 그리고 부가적인 금속 전자파 장해(EMI) 실드(shield)가 상기 열적 패드에 부착된다. 제 2 샘플 패키지에서, 열적 인터페이스 재료(TIM) 및 덮개가 도 1k의 개재부(201)를 대체한다. 제 3 샘플 패키지에서, 몰딩 화합물(22)(도 1g)과 동일할 수 있는 몰딩 화합물의 층이 도 1k의 개재부(201)를 대체한다. 제 1, 제 2 및 제 3 샘플 패키지들의 나머지 성분들은 서로 동일하다. 시뮬레이션 결과들이 도 4에 도시되어 있으며, (파워 업되었을 때) 샘플 패키지들의 온도들이 다이(100)(도 1k)의 파워의 함수로서 도시되어 있으며, 이러한 시뮬레이션에서 그러한 다이는 CPU 다이이다. 제 1, 제 2 및 제 3 샘플 패키지들의 결과들이 라인들(402, 404, 및 406) 각각으로서 도시되어 있다. 결과들은 제 3 샘플 패키지가 가장 높은 온도들을 가진다는 것을 나타내며, 이는 제 3 샘플 패키지가 3개의 샘플 패키지들 중에서 가장 나쁜 열 소산 능력을 가진다는 것을 나타낸다. 제 1 및 제 2 샘플 패키지들의 온도가 서로 근접하고, 이는 본원 개시 내용의 실시예들의 패키지들이 금속 덮개를 채용하는 제 2 샘플 패키지와 같은 양호한 열 소산 능력을 가진다는 것을 나타낸다. 그러나, 제 1 샘플 패키지는 제 2 샘플 패키지 보다 더 양호한 금속 라우팅(routing) 능력을 가진다. 도 4는, CPU 파워가 증가될 때, 제 1 및 제 2 패키지들이 서로 근접한 열 소산 능력을 여전히 가진다는 것을 추가적으로 도시한다.
또한, 시뮬레이션 결과들로부터, 개재부 내의 기판의 두께가 775 ㎛로부터 250 ㎛로 감소될 때, 도 1k, 2i 또는 3f 내의 구조물들을 가지는 각각의 패키지들의 온도들이 약 75 ℃로부터 약 77 ℃로 증가된다는 것을 확인하였으며, 이는 패키지의 열 소산 능력을 희생시키지 않고도 패키지의 전체 두께를 상당히 감소시킬 수 있다는 것을 의미한다. 또한, 금속 EMI 실드를 포함하는 샘플 패키지들을 EMI 실드를 포함하지 않는 동일한 샘플 패키지들과 비교하는 시뮬레이션을 또한 실시하였고, 여기에서 상기 시뮬레이팅된 샘플 패키지들은 본원 개시 내용의 실시예들에 따라 개재부들(도 1k의 201과 같음) 및 CPU 다이들(도 1k의 100과 같음)을 포함한다. 시뮬레이션 결과들은, EMI 실드를 포함하는 샘플 패키지들이 (파워 온된 패키지들 내의 CPU 다이들과 함께) 약 74.8 ℃ 내지 약 77.2 ℃의 온도들 가질 수 있다는 것을 나타내었다. 비교로서, EMI 실드를 포함하지 않는 샘플 패키지들이 (파워 온된 패키지들 내의 CPU 다이들과 함께) 약 77.2 ℃ 내지 약 79.2 ℃의 온도들 가질 수 있을 것이다. 따라서, EMI 실드들이 패키지들로부터 제거될 때, 패키지들의 온도들이 단지 약 2 도 내지 약 3 도만큼 증가되었다. 이는, 개재부들을 포함하는 패키지의 열 소산 능력이 이미 충분히 양호하다는 것을 나타내고, 그에 따라 EMI 실드가 열 소산 능력에 적은 영향을 미친다는 것을 나타낸다.
일부 실시예들에 따라서, 패키지는 관통-비아들을 내부에 가지지 않는 제 1 기판, 상기 제 1 기판 위의 재분배 라인들, 및 상기 재분배 라인들 위에서 재분배 라인들에 전기적으로 커플링된 제 1의 복수의 커넥터들을 포함하는 개재부를 포함한다. 제 1 다이가 제 1의 복수의 커넥터들 위에서 그 제 1의 복수의 커넥터들에 본딩된다. 제 1 다이는 제 2 기판, 및 상기 제 2 기판 내의 관통-비아들을 포함한다. 제 2 다이는 복수의 커넥터들 위에서 그러한 복수의 커넥터들에 본딩된다. 제 1 다이 및 제 2 다이가 재분배 라인들을 통해서 서로 전기적으로 커플링된다. 제 2의 복수의 커넥터들이 제 1 다이 및 제 2 다이 위에 위치된다. 제 2의 복수의 커넥터들이 제 2 기판 내의 관통-비아들을 통해서 제 1의 복수의 커넥터들에 전기적으로 커플링된다.
다른 실시예들에 따라서, 패키지는 내부에 능동형 장치들을 가지지 않는 개재부를 포함한다. 개재부는 내부에 관통-비아들을 가지지 않는 실리콘 기판, 상기 실리콘 기판 위의 재분배 라인들, 및 상기 재분배 라인들 위에서 그 재분배 라인들에 전기적으로 커플링된 제 1의 복수의 커넥터들을 포함한다. 제 1 다이가 복수의 커넥터들 위에서 그 복수의 커넥터들에 본딩된다. 제 1 다이는 제 1 반도체 기판, 상기 제 1 반도체 기판 내의 제 1의 복수의 관통-비아들, 및 상기 제 1의 복수의 관통-비아들에 전기적으로 커플링된 금속 필라들을 포함한다. 제 2 다이가 복수의 커넥터들 위에서 그러한 복수의 커넥터들에 본딩되고, 상기 제 1 다이 및 제 2 다이가 재분배 라인들을 통해서 서로 전기적으로 커플링된다. 몰딩 재료가 제 1 다이 및 제 2 다이를 둘러싼다. 몰딩 재료가 제 1 다이의 상단부 표면과 동일한 높이의 상단부 표면을 포함한다. 제 2의 복수의 커넥터들이 제 1 다이 및 제 2 다이의 위에 위치된다. 제 2의 복수의 커넥터들이 제 1 반도체 기판 내의 제 1의 복수의 관통-비아들 및 금속 필라들을 통해서 제 1의 복수의 커넥터들에 전기적으로 커플링된다.
또 다른 실시예들에 따라서, 방법은 제 1 다이를 개재부 웨이퍼의 전방 표면 상으로 본딩하는 단계를 포함한다. 개재부 웨이퍼는 상기 개재부 웨이퍼의 제 1 기판 내에 관통-비아들을 가지지 않는다. 제 1 다이는 그러한 제 1 다이의 제 2 기판 내의 제 1의 복수의 관통-비아들을 포함한다. 몰딩 재료가 개재부 웨이퍼 위로 분배되고, 상기 제 1 다이가 몰딩 재료 내에서 몰딩된다. 제 1 다이 내의 도전성 피쳐들이 노출될 때까지, 평탄화를 실시하여 상기 몰딩 재료의 상단부 표면이 제 1 다이의 상단부 표면과 동일한 높이가 되게 하며, 상기 도전성 피쳐들은 개재부 웨이퍼에 전기적으로 커플링된다. 재분배 라인들이 몰딩 재료 및 제 1 다이 위에 형성되고, 재분배 라인들이 도전성 피쳐들에 전기적으로 커플링된다. 재분배 라인들에 전기적으로 커플링되도록 커넥터들이 형성된다.
비록 실시예들 및 그 장점들이 구체적으로 설명되었지만, 첨부된 청구항들에 의해서 규정된 바와 같은 실시예들의 사상 및 범위로부터 벗어나지 않고도, 여러 가지 변화들, 치환들, 및 변경들이 본원에서 이루어질 수 있다는 것을 이해하여야 할 것이다. 또한, 본원의 범위는 명세서에 기술된 프로세스, 기계, 제조, 물질의 조성, 수단, 방법들 및 단계들의 특별한 실시예들로 제한되지 않을 것이다. 본원의 개시 내용으로부터, 본원에서 개시된 상응하는 실시예들과 실질적으로 동일한 결과를 달성하는 또는 실질적으로 동일한 기능을 실시하는, 기존의 또는 추후에 개발되는 프로세스, 기계들, 제조, 물질의 조성, 수단, 방법들, 또는 단계들이 본원 개시 내용에 따라서 이용될 수 있을 것임을 당업자는 용이하게 이해할 수 있을 것이다. 따라서, 첨부된 청구항들은 그러한 프로세스, 기계들, 제조, 물질의 조성, 수단, 방법들, 또는 단계들을 그 청구항들의 범위 내에 포함하도록 의도된 것이다. 또한, 각각의 청구항은 독립된 실시예를 구성하고, 그리고 여러 청구항들 및 실시예들의 조합이 본원 개시 내용의 범위 내에 포함된다.

Claims (10)

  1. 패키지에 있어서,
    개재부(interposer)로서,
    관통-비아들을 내부에 가지지 않는 제 1 기판;
    상기 제 1 기판 위의 재분배 라인들; 및
    상기 재분배 라인들 위에서 상기 재분배 라인들에 전기적으로 커플링된 제 1의 복수의 커넥터들을 포함하는, 상기 개재부;
    상기 개재부의 상기 제 1의 복수의 커넥터들 위에 형성된 제 1 다이로서,
    제 2 기판; 및
    상기 제 2 기판 내의 관통-비아들을 포함하고,
    상기 제 1 다이의 커넥터들은 상기 개재부의 상기 제 1의 복수의 커넥터들의 제 1 세트에 본딩되는 것인, 상기 제 1 다이;
    상기 개재부의 상기 제 1의 복수의 커넥터들 위에 형성된 제 2 다이로서, 상기 제 2 다이의 커넥터들은 상기 개재부의 상기 제 1의 복수의 커넥터들의 제 2 세트에 본딩되고, 상기 제 1 다이 및 상기 제 2 다이가 상기 재분배 라인들을 통해서 서로 전기적으로 커플링되는, 상기 제 2 다이; 및
    상기 제 1 다이 및 제 2 다이 위의 제 2의 복수의 커넥터들로서, 상기 제 2의 복수의 커넥터들은 상기 제 2 기판 내의 관통-비아들을 통해서 상기 제 1의 복수의 커넥터들에 전기적으로 커플링되는, 상기 제 2의 복수의 커넥터들
    을 포함하는, 패키지.
  2. 제 1 항에 있어서,
    상기 개재부는 능동형 장치를 내부에 포함하지 않는 것인, 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 다이 및 상기 제 2 다이를 둘러싸고, 상기 제 1 다이의 상단부 표면과 동일한 높이의 상단부 표면을 포함하는, 몰딩 재료; 및
    상기 제 1 다이, 상기 제 2 다이, 및 상기 몰딩 재료의 위에 놓이는, 유전체 층
    을 더 포함하고,
    상기 제 2의 복수의 커넥터들은 상기 유전체 층 위에 위치되는 것인, 패키지.
  4. 제 1 항에 있어서,
    상기 제 2 다이는 관통-비아들을 내부에 가지지 않는 것인, 패키지.
  5. 패키지에 있어서,
    내부에 능동형 장치들을 가지지 않는, 개재부로서,
    내부에 관통-비아들을 가지지 않는 실리콘 기판;
    상기 실리콘 기판 위의 재분배 라인들; 및
    상기 재분배 라인들 위에서 상기 재분배 라인들에 전기적으로 커플링된 제 1의 복수의 커넥터들을 포함하는, 상기 개재부;
    상기 제 1의 복수의 커넥터들 위에서 상기 제 1의 복수의 커넥터들에 본딩되는 제 1 다이로서,
    제 1 반도체 기판;
    상기 제 1 반도체 기판 내의 제 1의 복수의 관통-비아들; 및
    상기 제 1의 복수의 관통-비아들에 전기적으로 커플링된 금속 필라(metal pillar)들을 포함하는, 상기 제 1 다이;
    상기 제 1의 복수의 커넥터들 위에서 상기 제 1의 복수의 커넥터들에 본딩되는 제 2 다이로서, 상기 제 1 다이 및 제 2 다이가 상기 재분배 라인들을 통해서 서로 전기적으로 커플링되는, 상기 제 2 다이;
    상기 제 1 다이 및 상기 제 2 다이를 둘러싸고, 상기 제 1 다이의 상단부 표면과 동일한 높이의 상단부 표면을 포함하는, 몰딩 재료; 그리고
    상기 제 1 다이 및 상기 제 2 다이의 위의 제 2의 복수의 커넥터들로서, 상기 제 2의 복수의 커넥터들이 상기 제 1 반도체 기판 내의 상기 제 1의 복수의 관통-비아들 및 상기 금속 필라들을 통해서 상기 제 1의 복수의 커넥터들에 전기적으로 커플링되는, 상기 제 2의 복수의 커넥터들
    을 포함하는, 패키지.
  6. 제 5 항에 있어서,
    상기 제 1 다이는 페이스-투-백 본딩(face-to-back bonding)을 통해서 상기 개재부의 전방 측면에 본딩되는 후방 측면을 가지고, 그리고 상기 금속 필라들은 상기 몰딩 재료의 상단부 표면과 동일한 높이의 상단부 표면들을 가지는 것인, 패키지.
  7. 제 5 항에 있어서,
    상기 제 1 다이는 페이스-투-페이스 본딩(face-to-face bonding)을 통해서 상기 개재부의 전방 측면에 본딩되는 전방 측면을 가지고, 그리고 상기 제 1의 복수의 관통-비아들은 상기 몰딩 재료의 상단부 표면과 동일한 높이의 상단부 표면들을 가지는 것인, 패키지.
  8. 제 5 항에 있어서,
    상기 제 2 다이의 상단부 표면은 상기 제 1 다이의 상단부 표면 보다 낮고, 그리고 상기 몰딩 재료의 일부는 상기 제 2 다이의 상단부 표면 위에서 연장되고 상기 제 2 다이의 상단부 표면과 접촉하는 것인, 패키지.
  9. 제 5 항에 있어서,
    상기 제 1 다이는 상기 금속 필라들과 동일한 높이의 폴리머 층을 더 포함하고, 상기 금속 필라들은 상기 폴리머 층에 의해서 둘러싸이고, 그리고 상기 폴리머 층은 상기 금속 필라들의 표면들과 동일한 높이의 표면을 포함하는 것인, 패키지.
  10. 방법에 있어서,
    제 1 다이를 개재부 웨이퍼(interposer wafer)의 전방 표면 상에 본딩하는 단계로서, 상기 개재부 웨이퍼는 상기 개재부 웨이퍼의 제 1 기판 내에 관통-비아들을 가지지 않고, 그리고 상기 제 1 다이는 상기 제 1 다이의 제 2 기판 내의 제 1의 복수의 관통-비아들을 포함하는, 상기 본딩 단계;
    상기 제 1 다이가 몰딩 재료 내에서 몰딩된 상태로 상기 몰딩 재료를 상기 개재부 웨이퍼 위에 제공(dispensing)하는 단계;
    상기 제 1 다이 내의 도전성 피쳐(conductive feature)들이 노출될 때까지, 상기 몰딩 재료의 상단부 표면이 상기 제 1 다이의 상단부 표면과 동일한 높이가 되도록 평탄화하는 단계로서, 상기 도전성 피쳐들이 상기 개재부 웨이퍼에 전기적으로 커플링되는, 상기 평탄화 단계;
    상기 몰딩 재료 및 상기 제 1 다이 위에 재분배 라인들을 형성하는 단계로서, 상기 재분배 라인들이 상기 도전성 피쳐들에 전기적으로 커플링되는, 상기 재분배 라인들의 형성 단계; 및
    상기 재분배 라인들에 전기적으로 커플링되도록 커넥터들을 형성하는 단계
    를 포함하는, 방법.
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