KR101497823B1 - 질화물 반도체 웨이퍼, 질화물 반도체 디바이스, 및 질화물 반도체 웨이퍼의 제조 방법 - Google Patents

질화물 반도체 웨이퍼, 질화물 반도체 디바이스, 및 질화물 반도체 웨이퍼의 제조 방법 Download PDF

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Abstract

일 실시 형태에 따르면, 질화물 반도체 웨이퍼는 실리콘 기판, 실리콘 기판 상에 설치된 버퍼부, 및 버퍼부 상에 설치되고 질화물 반도체를 함유하는 기능층을 포함한다. 버퍼부는 질화물 반도체를 함유하는 제1 내지 제n 버퍼층(n은 4 이상의 정수임)을 포함한다. 제1 내지 제n 버퍼층 중 제i 버퍼층(i는 1 이상 n 미만의 정수임)은 제1 버퍼층의 주면에 대하여 평행인 제1 방향의 격자 길이 Wi를 갖는다. 제i 버퍼층 상에 설치된 제(i+1) 버퍼층은 제1 방향의 격자 길이 W(i+1)을 갖는다. 제1 내지 제n 버퍼층에 있어서, 제i 버퍼층과 제(i+1) 버퍼층은 (W(i+1)-Wi)/Wi≤0.008의 관계를 충족시킨다.

Description

질화물 반도체 웨이퍼, 질화물 반도체 디바이스, 및 질화물 반도체 웨이퍼의 제조 방법{NITRIDE SEMICONDUCTOR WAFER, NITRIDE SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING NITRIDE SEMICONDUCTOR WAFER}
관련 출원의 상호 참조
본 출원은 2012년 9월 5일자로 출원된 일본 특허 선출원 제2012-195586호에 기초하며 그의 우선권의 이익을 주장하며 그 전체 내용이 본 명세서에 참조되어 포괄된다.
본 명세서에 기재된 실시 형태들은 일반적으로 질화물 반도체 웨이퍼, 질화물 반도체 디바이스, 및 질화물 반도체 웨이퍼의 제조 방법에 관한 것이다.
질화물 반도체를 함유하는 반도체층이 실리콘 기판 상에 형성된 질화물 반도체 웨이퍼가 있다. 질화물 반도체 웨이퍼는, 예를 들어, 발광 다이오드(light emitting diodes: LED), 고속 전자 디바이스, 또는 파워 디바이스의 제조에 사용된다. 질화물 반도체 웨이퍼는 실리콘 기판의 열팽창 계수와 반도체층의 열팽창 계수 간의 차이로 인해 제조 동안에 반도체층에 균열이 발생하기 쉽다는 문제가 있다.
도 1은 제1 실시 형태에 따른 질화물 반도체 웨이퍼의 구성을 나타내는 모식적 단면도이다.
도 2는 제1 실시 형태에 따른 질화물 반도체 웨이퍼의 특성을 예시하는 역 격자 공간 맵핑도이다.
도 3은 참고 예의 특성을 예시하는 역 격자 공간 맵핑도이다.
도 4는 질화물 반도체 웨이퍼의 특성을 예시하는 표이다.
도 5는 질화물 반도체 웨이퍼의 특성을 예시하는 그래프이다.
도 6은 질화물 반도체 웨이퍼의 특성을 예시하는 표이다.
도 7은 질화물 반도체 웨이퍼의 특성을 예시하는 그래프이다.
도 8은 제1 실시 형태에 따른 다른 질화물 반도체 웨이퍼의 구성을 나타내는 모식적 단면도이다.
도 9는 제1 실시 형태에 따른 다른 질화물 반도체 웨이퍼의 구성을 나타내는 모식적 단면도이다.
도 10은 제1 실시 형태에 따른 다른 질화물 반도체 웨이퍼의 구성을 나타내는 모식적 단면도이다.
도 11은 제1 실시 형태에 따른 다른 질화물 반도체 웨이퍼의 일부의 구성을 나타내는 모식적 단면도이다.
도 12는 제1 실시 형태에 따른 다른 질화물 반도체 웨이퍼의 일부의 구성을 나타내는 모식적 단면도이다.
도 13은 제1 실시 형태에 따른 다른 질화물 반도체 웨이퍼의 구성을 나타내는 모식적 단면도이다.
도 14는 제2 실시 형태에 따른 질화물 반도체 디바이스의 구성을 나타내는 모식적 단면도이다.
도 15a 내지 도 15d는 제3 실시 형태에 따른 질화물 반도체 웨이퍼의 제조 방법을 나타내는 공정순의 모식적 단면도이다.
도 16은 제3 실시 형태에 따른 질화물 반도체 웨이퍼의 제조 방법을 나타내는 흐름도이다.
일 실시 형태에 따르면, 질화물 반도체 웨이퍼는 실리콘 기판, 상기 실리콘 기판 상에 설치된 버퍼부, 및 상기 버퍼부 상에 설치되고 질화물 반도체를 함유하는 기능층을 포함한다. 버퍼부는 질화물 반도체를 함유하는 제1 내지 제n 버퍼층(n은 4 이상의 정수임)을 포함한다. 제1 내지 제n 버퍼층 중 제i 버퍼층(i는 1 이상 n 미만의 정수임)은 제1 버퍼층의 주면에 대하여 평행인 제1 방향의 격자 길이 Wi를 갖는다. 제i 버퍼층 상에 설치된 제(i+1) 버퍼층은 제1 방향의 격자 길이 W(i+1)을 갖는다. 제1 내지 제n 버퍼층에 있어서, 상기 제i 버퍼층과 상기 제(i+1) 버퍼층은 (W(i+1)-Wi)/Wi≤0.008의 관계를 충족시킨다.
다른 실시 형태에 따르면, 질화물 반도체 디바이스는, 실리콘 기판 상에 형성되고 질화물 반도체를 함유하는 제1 내지 제n 버퍼층(n은 4 이상의 정수임)을 포함하는 버퍼부 - 상기 제1 내지 제n 버퍼층 중 제i 버퍼층(i는 1 이상 n 미만의 정수임)은 상기 제1 버퍼층의 주면에 대하여 평행인 제1 방향의 격자 길이 Wi를 갖고, 상기 제i 버퍼층 상에 설치된 제(i+1) 버퍼층은 상기 제1 방향의 격자 길이 W(i+1)을 갖고, 상기 제1 내지 제n 버퍼층에 있어서, 상기 제i 버퍼층과 상기 제(i+1) 버퍼층은 (W(i+1)-Wi)/Wi≤0.008의 관계를 충족시킴 - , 및 상기 버퍼부 상에 설치되고 질화물 반도체를 함유하는 기능층을 포함한다.
다른 실시 형태에 따르면, 질화물 반도체 웨이퍼의 제조 방법은, 질화물 반도체를 함유하는 제1 내지 제n 버퍼층(n은 4 이상의 정수임)을 포함하는 버퍼부 - 상기 제1 내지 제n 버퍼층 중 제i 버퍼층(i는 1 이상 n 미만의 정수임)은 상기 제1 버퍼층의 주면에 대하여 평행인 제1 방향의 격자 길이 Wi를 갖고, 상기 제i 버퍼층 상에 설치된 제(i+1) 버퍼층은 상기 제1 방향의 격자 길이 W(i+1)을 갖고, 상기 제1 내지 제n 버퍼층에 있어서, 상기 제i 버퍼층과 상기 제(i+1) 버퍼층은 (W(i+1)-Wi)/Wi≤0.008의 관계를 충족시킴 - 를 실리콘 기판 상에 형성하는 단계, 및 상기 버퍼부 상에 질화물 반도체를 함유하는 기능층을 형성하는 단계를 포함한다.
이제 실시 형태들에 대해서 도면을 참조하여 설명한다.
도면은 모식적이거나 또는 개념적이다. 예를 들어, 각 부분의 두께와 폭 간의 관계, 부분들 간의 크기의 비율은 반드시 현실의 것과 동일한 것은 아니다. 또한, 도면에 따라서는 동일한 부분이 상이한 치수 또는 비율로 도시될 수 있다.
본 명세서와 도면에 있어서, 앞서 도면을 참조하여 이전에 설명한 것과 마찬가지의 요소에는 동일한 참조 부호를 붙이고, 그 상세한 설명은 적절히 생략한다.
(제1 실시 형태)
본 실시 형태에 따른 질화물 반도체 웨이퍼(110)는 반도체 발광 디바이스, 반도체 수광 디바이스, 또는 전자 디바이스 등의 질화물 반도체 디바이스의 제조에 사용된다. 반도체 발광 디바이스는, 예를 들어, 발광 다이오드(LED) 및 레이저 다이오드(laser diodes: LD)를 포함한다. 반도체 수광 디바이스는, 예를 들어, 포토 다이오드(photodiodes: PD)를 포함한다. 전자 디바이스는, 예를 들어, 높은 전자 이동도 트랜지스터(high electron mobility transistors: HEMT), 헤테로접합 바이폴라 트랜지스터(heterojunction bipolar transistors: HBT), 전계 효과 트랜지스터(field effect transistors: FET), 및 쇼트키 배리어 다이오드(Schottky barrier diodes: SBD)를 포함한다.
도 1은 제1 실시 형태에 따른 질화물 반도체 웨이퍼의 구성을 예시하는 모식적 단면도이다.
도 1에 나타낸 바와 같이, 본 실시 형태에 따른 질화물 반도체 웨이퍼(110)는 실리콘 기판(40), 버퍼부(50), 및 기능층(10s)을 포함한다.
버퍼부(50)는 실리콘 기판(40) 상에 설치된다. 기능층(10s)은 버퍼부(50) 상에 설치된다. 기능층(10s)은 질화물 반도체를 함유한다.
여기서, 실리콘 기판(40)으로부터 기능층(10s)을 향하는 적층 방향을 Z축 방향이라고 칭한다. Z축 방향에 대하여 수직인 한 방향을 X축 방향이라고 칭한다. Z축 방향과 X축 방향에 대하여 수직인 방향을 Y축 방향이라고 칭한다.
본 명세서에 있어서, "적층"이란 용어는 서로 접촉해서 적층되는 경우뿐만 아니라, 그 사이에 다른 층이 삽입되어 적층되는 경우도 포함한다. 또한, "상에 설치된다"란 용어는 직접 접촉해서 설치되는 경우뿐만 아니라, 그 사이에 다른 층이 삽입되어 설치되는 경우도 포함한다.
버퍼부(50)는 제1 버퍼층 BF1로부터 제n 버퍼층 BFn까지의 복수의 버퍼층을 포함하고, 여기서 n은 4 이상의 정수이다. 제1 버퍼층 BF1 내지 제n 버퍼층 BFn 중 제i 버퍼층 BFi는 제1 버퍼층 BF1의 주면 BF1a에 대하여 평행인 제1 방향의 격자 길이 Wi를 갖고, i는 1 이상 n 미만의 정수이다.
제i 버퍼층 BFi 상에 설치된 제(i+1) 버퍼층 BF(i+1)은 제1 방향의 격자 길이 W(i+1)을 갖는다. 제1 버퍼층 BF1 내지 제n 버퍼층 BFn에 있어서, Z 방향에서 인접하는 버퍼층들(즉, 제i 버퍼층 BFi와 제(i+1) 버퍼층 BF(i+1))은 (W(i+1)-Wi)/Wi≤0.008의 관계를 충족시킨다. 후술하는 바와 같이, (W(i+1)-Wi)/Wi는 0.003 이상인 것이 바람직하다.
예를 들어, 제(i+1) 버퍼층 BF(i+1)은 제i 버퍼층 BFi에 접촉한다. 예를 들어, 제(i+1) 버퍼층 BF(i+1)은 제i 버퍼층 BFi와의 계면 근방에 높은 실리콘 농도를 갖는 영역을 포함할 수 있다.
예를 들어, 제1 버퍼층 BF1의 주면 BF1a가 c면일 경우에, 제1 방향은, 예를 들어, a축 방향이다. 예를 들어, 격자 길이 Wi는 제i 버퍼층 BFi에 있어서의 a축 방향의 격자 길이이다.
하기에서, 설명을 간단하게 하기 위해, 제1 방향이 a축 방향이라고 가정한다. 그러나, 실시 형태들에 있어서, 제1 방향은 주면 BF1a(X-Y 평면)에 대하여 평행인 임의의 방향일 수 있다. 하기의 설명은 a축 방향이 주면 BF1a(X-Y 평면)에 대하여 평행인 임의의 방향일 경우에 적용될 수 있다.
제1 버퍼층 BF1 내지 제n 버퍼층 BFn은 질화물 반도체를 함유한다. 제1 버퍼층 BF1은, 예를 들어, Alx1Ga1 -x1N (0<x1≤1)을 함유한다. 제n 버퍼층 BFn은, 예를 들어, AlxnGa1 - xnN (0≤xn<1)을 함유한다. 제1 버퍼층 BF1과 제n 버퍼층 BFn 사이의 제i 버퍼층 BFi는, 예를 들어, AlxiGa1 - xiN (0<xi<1)을 함유한다. 제1 버퍼층 BF1은, 예를 들어, AlN층이다. 제n 버퍼층 BFn은, 예를 들어, GaN층이다. 제1 버퍼층 BF1과 제n 버퍼층 BFn 사이의 제i 버퍼층 BFi는, 예를 들어, AlGaN층이다. 하기의 설명에 있어서, 제1 버퍼층 BF1은 AlN층이며 제n 버퍼층 BFn은 GaN층이라고 가정한다.
제i 버퍼층 BFi와 제(i+1) 버퍼층 BF(i+1) 간의 제1 방향(예를 들어, a축 방향)의 격자 부정합율(lattice mismatch) LM은 수학식 1에 의해 결정될 수 있다.
Figure 112013070140145-pat00001
하기에서, LMc는 물성값으로부터 얻어지는 AlN층과 GaN층 간의 a축 방향의 격자 부정합율을 나타내고, LMt는 실험값으로부터 얻어지는 AlN층과 GaN층 간의 a축 방향의 격자 부정합율을 나타내고, LMx는 제1 버퍼층 BF1 내지 제n 버퍼층 BFn에 있어서 인접하는 버퍼층들 간의 a축 방향의 격자 부정합율을 나타낸다.
예를 들어, 제1 버퍼층 BF1 내지 제n 버퍼층 BFn에 있어서 인접하는 버퍼층들의 a축 방향의 격자 부정합율 LMx는 0.3%≤LMx≤0.8%의 관계를 충족시킨다.
AlN층과 GaN층 간의 물성값으로부터 얻어지는 a축 방향의 격자 부정합율 LMc는 2.5%이다. 실험값으로부터 얻어지는 AlN층과 GaN층 간의 a축 방향의 격자 부정합율 LMt는, 예를 들어, 1.9% 이상 2.5% 이하이다. 즉, 제1 버퍼층 BF1과 제n 버퍼층 BFn 간의 제1 방향에 있어서의 격자 부정합율 LMt는 1.9% 이상 2.5% 이하이다.
제1 버퍼층 BF1 내지 제n 버퍼층 BFn에 있어서, 인접하는 버퍼층들 간의 a축 방향의 격자 부정합율 LMx가 일정하다고 가정한다. 그리고, 격자 부정합율 LMx가 약 0.8%일 경우에, 0.8×3=2.4이기 때문에, AlN층인 제1 버퍼층 BF1과 GaN층인 제n 버퍼층 BFn 사이에 설치되는 AlGaN층의 수는 2이다.
또한, 제1 버퍼층 BF1 내지 제n 버퍼층 BFn에 있어서, 인접하는 버퍼층들 간의 a축 방향의 격자 부정합율 LMx가 일정하고 약 0.3%인 경우에, 0.3×8=2.4이기 때문에, AlN층인 제1 버퍼층 BF1과 GaN층인 제n 버퍼층 BFn 사이에 설치되는 AlGaN층의 수는 7이다.
즉, 설치되는 AlGaN층의 수는 2 이상 7 이하이다. 따라서, 버퍼부(50)에 설치되는 층(제1 버퍼층 BF1 및 제n 버퍼층 BFn을 포함함)의 수 n은 4 이상 9 이하이다.
실리콘 기판(40) 상에 AlN층을 형성하는 경우에, AlN층의 a축 방향의 격자는 AlN과 실리콘 간의 격자 상수차(lattice constant difference)에 기인하여 인장된다. 또한, AlGaN층 상에 GaN층을 형성하는 경우에, GaN층의 a축 방향의 격자는 GaN과 AlGaN 간의 격자 길이의 차에 기인하여 압축된다. 따라서, AlN층과 GaN층 간의 a축 방향의 격자 부정합율 LMt는 2.5%보다 작아지는 경향이 있다. 질화물 반도체 웨이퍼의 복수의 시료를 제작하고, AlN층과 GaN층 간의 a축 방향의 격자 부정합율 LMt를 측정하는 실험을 행했다. 이 실험에 따르면, 격자 부정합율 LMt의 평균값은 약 2.1%이었다. 즉, AlN층과 GaN층 간의 a축 방향의 실제의 격자 부정합율 LMt는, 예를 들어, 2.0% 이상 2.2% 이하이다.
제1 버퍼층 BF1 내지 제n 버퍼층 BFn에 있어서, 인접하는 버퍼층들 간의 a축 방향의 격자 부정합율 LMx는 Al의 조성비를 변화시킴으로써 조정된다. 제1 버퍼층 BF1로부터 제n 버퍼층 BFn을 향하여 Al의 조성비를 서서히 저하시킨다. 즉, 제(i+1) 버퍼층 BF(i+1)에 있어서의 Al의 조성비는 제i 버퍼층 BFi에 있어서의 Al의 조성비보다 낮다.
하기의 설명에서, 버퍼부(50)에 설치되는 층의 수 n을 5라고 가정한다.
즉, 버퍼부(50)는 제1 버퍼층 BF1 내지 제5 버퍼층 BF5를 포함한다. 제1 버퍼층 BF1은 실리콘 기판(40) 상에 설치된다. 제2 버퍼층 BF2는 제1 버퍼층 BF1 상에 설치된다. 제3 버퍼층 BF3은 제2 버퍼층 BF2 상에 설치된다. 제4 버퍼층 BF4는 제3 버퍼층 BF3 상에 설치된다. 제5 버퍼층 BF5는 제4 버퍼층 BF4 상에 설치된다. 이 예에 있어서, 제5 버퍼층 BF5이 제n 버퍼층 BFn이다.
제1 버퍼층 BF1은, 예를 들어, Alx1Ga1 -x1N (0<x1≤1)을 함유한다. 제2 버퍼층 BF2는, 예를 들어, Alx2Ga1 -x2N (0<x2<x1)을 함유한다. 제3 버퍼층 BF3은, 예를 들어, Alx3Ga1 -x3N (0<x3<x2)을 함유한다. 제4 버퍼층 BF4는, 예를 들어, Alx4Ga1 -x4N (0<x4<x3)을 함유한다. 제5 버퍼층 BF5는, 예를 들어, Alx5Ga1 -x5N (0≤x5<x4)을 함유한다. 조성비 x1 내지 조성비 x5는 x1>x2>x3>x4>x5의 관계가 있다. 질화물 반도체 웨이퍼(110)는, 예를 들어, x1=1, x2=0.5, x3=0.3, x4=0.15, 및 x5=0으로 구성된다.
예를 들어, 제2 버퍼층 BF2는 제1 버퍼층 BF1에 접촉한다. 제3 버퍼층 BF3은 제2 버퍼층 BF2에 접촉한다. 제4 버퍼층 BF4는 제3 버퍼층 BF3에 접촉한다. 제5 버퍼층 BF5는 제4 버퍼층 BF4에 접촉한다.
제1 버퍼층 BF1 내지 제5 버퍼층 BF5는 각각 제1 방향(예를 들어, a축 방향)의 격자 길이, 즉, 제1 내지 제5 격자 길이 W1 내지 W5를 각각 갖는다.
제2 버퍼층 BF2와 제1 버퍼층 BF1은, 예를 들어, 0.003≤(W2-W1)/W1≤0.008의 관계를 충족시킨다. 제3 버퍼층 BF3과 제2 버퍼층 BF2는, 예를 들어, 0.003≤(W3-W2)/W2≤0.008의 관계를 충족시킨다. 제4 버퍼층 BF4와 제3 버퍼층 BF3은, 예를 들어, 0.003≤(W4-W3)/W3≤0.008의 관계를 충족시킨다. 제5 버퍼층 BF5와 제4 버퍼층 BF4는, 예를 들어, 0.003≤(W5-W4)/W4≤0.008의 관계를 충족시킨다.
도 2는 제1 실시 형태에 따른 질화물 반도체 웨이퍼의 특성을 예시하는 역 격자 공간 맵핑도이다.
도 2에서, 횡축은 <11-20> 방향의 격자 상수의 역수 Qx를 나타낸다. 종축은 <0004> 방향의 격자 상수의 역수 Qz를 나타낸다.
도 2는 질화물 반도체 웨이퍼(110)(x1=1, x2=0.5, x3=0.3, x4=0.15, 및 x5=0)의 역 격자 공간 맵핑의 측정 결과를 나타낸다.
도 2에 도시된 바와 같이, Z축 방향에서 인접하는 버퍼층들에 있어서의 a축 방향의 격자 부정합율 LMx는 0.46%, 0.66%, 0.34%, 및 0.63%이다. 따라서, 질화물 반도체 웨이퍼(110)에 있어서, Z축 방향에서 인접하는 버퍼층들에 있어서의 a축 방향의 격자 부정합율 LMx가 모두 0.3%≤LMx≤0.8%의 관계를 충족시킨다.
따라서, 본 실시 형태에 따른 질화물 반도체 웨이퍼(110)에 있어서, 예를 들어, AlN층과 GaN층 간의 격자 부정합율 LMt는, Z축 방향에서 인접하는 버퍼층들 간의 a축 방향의 격자 부정합율 LMx가 모두 0.3%≤LMx≤0.8%의 관계를 충족시키도록, 복수의 AlGaN층에 의해 분할된다.
도 3은 참고 예의 특성을 예시하는 역 격자 공간 맵핑도이다.
도 3은 하기의 참고 예에 있어서의 역 격자 맵핑의 측정 결과를 나타낸다. 참고 예에 있어서, AlN층과 GaN층 사이에 복수의 AlGaN층이 설치되고, Al의 조성비가 균등하게 분포된다.
도 3에 예시된 참고 예에서, Al의 조성비는 x1=1, x2=0.7, x3=0.5, x4=0.25, 및 x5=0이다.
도 3에 도시된 바와 같이, 참고 예에서, Z축 방향의 인접하는 버퍼층들의 a축 방향의 격자 부정합율 LMx는 0.12%, 0.55%, 0.47%, 및 0.96%이다. 따라서, 제1 버퍼층 BF1과 제2 버퍼층 BF2 간의 a축 방향의 격자 부정합율 LMx는 0.12%이며, 0.3% 미만이다. 또한, 제4 버퍼층 BF4와 제5 버퍼층 BF5 간의 a축 방향의 격자 부정합율 LMx는 0.96%이며, 0.8% 초과이다.
참고 예에서, AlN층과 GaN층 사이에, Al의 조성비를 균등하게 분포시키는 복수의 AlGaN층이 설치된다. 그러한 구성은 Z축 방향에서 인접하는 버퍼층들 간의 과도하게 큰 a축 방향의 격자 부정합율 LMx와 과도하게 작은 a축 방향의 격자 부정합율 LMx를 초래한다.
본 실시 형태에 따른 질화물 반도체 웨이퍼(110)에 있어서, 제1 버퍼층 BF1 내지 제n 버퍼층 BFn은, a축 방향의 격자 부정합율 LMx가 과도하게 커지지 않도록 그리고 과도하게 작아지지 않도록 구성된다. 이 예에서, 격자 부정합율 LMx가 모두 0.3%≤LMx≤0.8%의 관계를 충족시키도록, Al의 조성비가 설정된다.
그러한 구성은 하기의 실험 결과에 기초하여 도출되었다.
하기에서, 본 발명자가 독자적으로 행한 질화물 반도체 웨이퍼에 관한 실험 결과에 대해서 설명한다.
도 4는 질화물 반도체 웨이퍼의 특성을 예시하는 표이다.
도 4는 3개의 시료, 즉, 제1 시료 SP01 내지 제3 시료 SP03의 제1 버퍼층 BF1 내지 제5 버퍼층 BF5의 성장 조건을 나타낸다. 실험에서는 도 4에 도시된 성장 조건에 기초하여, 제1 시료 SP01 내지 제3 시료 SP03을 제작하고, 특성이 평가된다.
도 4는 하기의 실험 조건을 나타낸다.
- 실리콘 기판(40)의 두께 t0(μm), 및 제1 버퍼층 BF1 내지 제5 버퍼층 BF5 각각의 두께 t1(nm), t2(nm), t3(nm), t4(nm), 및 t5(nm),
- 제1 버퍼층 BF1 내지 제5 버퍼층 BF5 각각의 성장 온도 GT1(℃), 성장 온도 GT2(℃), 성장 온도 GT3(℃), 성장 온도 GT4(℃), 및 성장 온도 GT5(℃),
- 제1 버퍼층 BF1 내지 제5 버퍼층 BF5 각각의 트리메틸알루미늄(TMA) 가스의 유량 TMA1(ccm, cc/minute), TMA2(ccm), TMA3(ccm), TMA4(ccm), 및 TMA5(ccm),
- 제1 버퍼층 BF1 내지 제5 버퍼층 BF5 각각의 암모니아(NH3) 가스의 유량 N1(lm, liter/minute), 유량 N2(lm), 유량 N3(lm), 유량 N4(lm), 및 유량 N5(lm),
- 제1 버퍼층 BF1 내지 제5 버퍼층 BF5의 성장 속도 GR1(nm/minute), 성장 속도 GR2(nm/minute), 성장 속도 GR3(nm/minute), 성장 속도 GR4(nm/minute), 및 성장 속도 GR5(nm/minute),
- 제2 버퍼층 BF2 내지 제4 버퍼층 BF4 각각의 Al의 조성비 x2, x3, 및 x4.
이 실험에서, 제1 버퍼층 BF1에 있어서의 Al 조성비 x1은 1이며, 제5 버퍼층 BF5에 있어서의 Al 조성비 x5는 0이다.
성장 속도 GR1 내지 성장 속도 GR5는 막 두께를 성장 시간으로 나눔으로써 결정된다.
실리콘 기판(40) 상에 제1 버퍼층 BF1을 형성하면, 실리콘과 제1 버퍼층 BF1 간의 제1 방향의 격자 상수차에 기인하여, 실리콘 기판(40)(질화물 반도체 웨이퍼)이 휜다. 이와 같이, 제i 버퍼층 BFi 상에 제(i+1) 버퍼층 BF(i+1)을 형성하면, 제i 버퍼층 BFi와 제(i+1) 버퍼층 BF(i+1) 간의 제1 방향의 격자 길이의 차에 기인하여, 실리콘 기판(40)이 휜다. 제1 시료 SP01 내지 제3 시료 SP03에 있어서, 제1 버퍼층 BF1 내지 제5 버퍼층 BF5의 성막에 대응하여 실리콘 기판(40)의 곡률의 변화(휨)가 광학 모니터에 의해 측정된다.
도 5는 질화물 반도체 웨이퍼의 특성을 예시하는 그래프이다.
도 5는 제1 시료 SP01 내지 제3 시료 SP03에 있어서, 제1 버퍼층 BF1 내지 제5 버퍼층 BF5의 순차 성막에 대응하는 실리콘 기판(40)의 곡률의 변화를 나타낸다.
도 5에서, 종축은 질화물 반도체 웨이퍼의 곡률 CF(km-1)를 나타낸다. 횡축은 버퍼부(50)의 두께 T(nm)를 나타낸다. 두께 T가 0nm라는 것은 실리콘 기판(40)과 제1 버퍼층 BF1 간의 계면에 상당한다.
제3 시료 SP03의 실리콘 기판(40)의 두께는 제1 시료 SP01 및 제2 시료 SP02의 것과는 상이이다. 예를 들어, 두께가 상이한 복수의 실리콘 기판(40) 상에 동일한 버퍼부(50)를 설치하여 복수의 시료를 형성한다. 그러면, 실리콘 기판(40)의 곡률은 실리콘 기판(40)의 두께와 연관된다. 이것은 동일한 버퍼부(50)를 형성한 경우에는, 실리콘 기판(40)의 두께를 변화시켜도, 버퍼부(50)에 인가되는 응력이 실질적으로 동일하기 때문이다. 실리콘 기판(40)의 곡률과 실리콘 기판(40)의 두께 간의 연관은, 예를 들어, 수학식 2에 의해 표현된다.
Figure 112013070140145-pat00002
수학식 2에 있어서, K는 실리콘 기판(40)의 곡률이다. R은 실리콘 기판(40)의 곡률 반경이다. Ms는 실리콘 기판(40)의 탄성 계수이다. σf는 질화물 반도체층(예를 들어, 제1 버퍼층 BF1 내지 제5 버퍼층 BF5)의 박막 응력이다. hf는 질화물 반도체층의 박막 두께이다. hs는 실리콘 기판(40)의 두께이다.
도 5에 있어서, 제3 시료 SP03의 곡률의 변화는 수학식 2를 사용해서 제1 시료 SP01의 실리콘 기판(40)의 두께 및 제2 시료 SP02의 실리콘 기판(40)의 두께(525μm)의 곡률로 환산된 값으로부터 산출된다.
곡률 CF가 네거티브일 경우에, 실리콘 기판(40)의 중심의 Z축 방향의 위치는 실리콘 기판(40)의 에지의 Z축 방향의 위치보다 높다. 곡률 CF가 네거티브라는 것은, 실리콘 기판(40)이 상방 볼록 형상으로 휘어진 상태에 대응한다. 반대로, 곡률 CF가 포지티브라는 것은 실리콘 기판(40)이 하방 볼록 형상으로 휘어진 상태에 대응한다.
도 5에 도시된 바와 같이, 제1 버퍼층 BF1 내지 제5 버퍼층 BF5의 성막에 대응하여, 실리콘 기판(40)의 곡률이 변화된다. 즉, 실리콘 기판(40)이 휘어진다. 예를 들어, 제3 시료 SP03의 제1 버퍼층 BF1의 두께 t1은 120nm이다(도 4 참조). 따라서, 도 5에 있어서, 두께 T의 0nm로부터 120nm까지의 범위에 있어서의 곡률 CF의 변화량은 제1 버퍼층 BF1의 성막에 연관되는 실리콘 기판(40)의 곡률의 변화량 CF1이다. 두께 T의 0nm로부터 120nm까지의 범위에 있어서의 곡률의 변화량은, 제1 버퍼층 BF1을 성막하기 전의 실리콘 기판(40)의 곡률과, 제1 버퍼층 BF1을 성막한 후의 실리콘 기판(40)의 곡률 간의 차이이다. 예를 들어, 제3 시료 SP03에 있어서, 제1 버퍼층 BF1의 성막에 연관되는 실리콘 기판(40)의 곡률의 변화량 CF1은 약 14.4km-1(환산값)이다.
제3 시료 SP03의 제2 버퍼층 BF2의 두께 t2는 100nm이다(도 4 참조). 두께 T의 120nm로부터 220nm까지의 범위에 있어서의 곡률 CF의 변화량은 제2 버퍼층 BF2의 성막에 연관되는 실리콘 기판(40)의 곡률의 변화량 CF2이다. 제3 시료 SP03에 있어서, 제2 버퍼층 BF2의 성막에 연관되는 실리콘 기판(40)의 곡률의 변화량 CF2는 약 -18.1km-1(환산값)이다.
제3 시료 SP03의 제3 버퍼층 BF3의 두께 t3은 215nm이다(도 4 참조). 두께 T의 220nm로부터 435nm까지의 범위에 있어서의 곡률 CF의 변화량은 제3 버퍼층 BF3의 성막에 연관되는 실리콘 기판(40)의 곡률의 변화량 CF3이다. 제3 시료 SP03에 있어서, 제3 버퍼층 BF3의 성막에 연관되는 실리콘 기판(40)의 곡률의 변화량 CF3은 약 -38.6km-1(환산값)이다.
제3 시료 SP03의 제4 버퍼층 BF4의 두께 t4는 250nm이다(도 4 참조). 두께 T의 435nm로부터 685nm까지의 범위에 있어서의 곡률 CF의 변화량은 제4 버퍼층 BF4의 성막에 연관되는 실리콘 기판(40)의 곡률의 변화량 CF4이다. 제3 시료 SP03에 있어서, 제4 버퍼층 BF4의 성막에 연관되는 실리콘 기판(40)의 곡률의 변화량 CF4는 약 -29.8km-1(환산값)이다.
제3 시료 SP03의 제5 버퍼층 BF5의 두께 t5는 400nm이다(도 4 참조). 두께 T의 685nm로부터 1085nm까지의 범위에 있어서의 곡률 CF의 변화량은 제5 버퍼층 BF5의 성막에 연관되는 실리콘 기판(40)의 곡률의 변화량 CF5이다. 제3 시료 SP03에 있어서, 제5 버퍼층 BF5의 성막에 연관되는 실리콘 기판(40)의 곡률의 변화량 CF5는 약 -44.0km-1(환산값)이다.
또한, 이 특성 평가에 있어서, 각 버퍼층들의 성막에 기인한 실리콘 기판(40)의 곡률의 변동을 서로 비교한다. 이를 위해, 상기의 측정 결과에 기초하여, 제2 버퍼층 BF2 내지 제5 버퍼층 BF5를 100nm의 두께까지의 성막에 대응하여 실리콘 기판(40)의 곡률의 변화량을 하기와 같이 결정한다.
전술한 바와 같이, 제3 시료 SP03의 제2 버퍼층 BF2의 두께 t2는 100nm이다. 따라서, 제2 버퍼층 BF2를 100nm의 두께까지 성막한 것에 연관되는 실리콘 기판(40)의 곡률의 변화량 CF2a는 곡률의 변화량 CF2와 같다. 제3 시료 SP03에 있어서, 곡률의 변화량 CF2a는 약 -18.1km-1(환산값)이다.
제3 시료 SP03에 있어서, 두께 T의 220nm로부터 320nm까지의 범위에 있어서의 곡률 CF의 변화량은 제3 버퍼층 BF3을 100nm의 두께까지 성막한 것에 연관되는 실리콘 기판(40)의 곡률의 변화량 CF3a이다. 제3 시료 SP03에 있어서, 곡률의 변화량 CF3a는 약 -25.8km-1(환산값)이다.
제3 시료 SP03에 있어서, 두께 T의 435nm로부터 535nm까지의 범위에 있어서의 곡률 CF의 변화량은 제4 버퍼층 BF4를 100nm의 두께까지 성막한 것에 연관되는 실리콘 기판(40)의 곡률의 변화량 CF4a이다. 제3 시료 SP03에 있어서, 곡률의 변화량 CF4a는 약 -13.3km-1(환산값)이다.
제3 시료 SP03에 있어서, 두께 T의 685nm로부터 785nm까지의 범위에 있어서의 곡률 CF의 변화량은 제5 버퍼층 BF5를 100nm의 두께까지 성막한 것에 연관되는 실리콘 기판(40)의 곡률의 변화량 CF5a이다. 제3 시료 SP03에 있어서, 곡률의 변화량 CF5a는 약 -22.6km-1(환산값)이다.
여기서, 실험에 사용된 측정 장치는 곡률 CF의 측정에 대한 한계를 갖는다. 그 측정 한계에서, 네거티브 측의 합계의 곡률의 변화량 CFt와, 포지티브 측의 곡률의 변화량 CF1의 합의 최대는 약 -85km-1이다. 제1 시료 SP01에 있어서, 두께 T의 700nm 이상의 범위에서는 측정 장치가 측정 한계에 도달한다. 따라서, 제1 시료 SP01의 곡률의 변화량 CF5 및 CF5a는 측정될 수 없다.
도 5에 도시된 바와 같이, 실리콘 기판(40) 상에 제1 버퍼층 BF1을 성막한 경우에, 실리콘 기판(40)의 곡률은 포지티브 측으로 변화한다. 한편, 제1 버퍼층 BF1 상에 제2 버퍼층 BF2를 성막한 경우, 제2 버퍼층 BF2 상에 제3 버퍼층 BF3을 성막한 경우, 제3 버퍼층 BF3 상에 제4 버퍼층 BF4를 성막한 경우, 및 제4 버퍼층 BF4 상에 제5 버퍼층 BF5를 성막한 경우에, 실리콘 기판(40)의 곡률은 네거티브 측으로 변화한다.
실리콘층 상에 AlN층을 형성한 경우에, 실리콘과 AlN 간의 제1 방향의 격자 상수차에 기인하여, AlN층에 인장 응력(tensile stress)이 인가된다. AlN층 상에 AlGaN층을 형성한 경우에, AlN과 AlGaN 간의 a축 방향의 격자 길이의 차에 기인하여, AlGaN층에 압축 응력이 인가된다. 또한, 제1 AlGaN층 상에 제1 AlGaN층보다 Al 조성비가 낮은 제2 AlGaN층을 형성한 경우에, Al 조성비가 상이한 2개의 AlGaN층 간의 a축 방향의 격자 길이의 차에 기인하여, 제2 AlGaN층에 압축 응력이 인가된다. 또한, AlGaN층 상에 GaN층을 형성한 경우에, AlGaN과 GaN 간의 a축 방향의 격자 길이의 차에 기인하여, GaN층에 압축 응력이 인가된다. 제1 버퍼층 BF1의 성막과, 제2 버퍼층 BF2 내지 제5 버퍼층 BF5의 성막 간의 곡률의 변화의 방향의 차이는 인가되는 응력의 차이에 기인한다.
네거티브 곡률의 경우에, 실리콘 기판(40)은 상방 볼록 형상으로 휜다. 즉, 제1 시료 SP01 내지 제3 시료 SP03에 있어서, 제2 버퍼층 BF2 내지 제5 버퍼층 BF5의 성막에 의해, 실리콘 기판(40)이 상방 볼록 형상으로 휜다.
제3 시료 SP03에 있어서, CF2, CF3, CF4, 및 CF5의 합계의 곡률의 변화량 CFt는 약 -130.4km-1(환산값)이다. 합계의 곡률의 변화량 CFt는 압축 응력에 기인한 실리콘 기판(40)의 곡률의 변화량의 합계이다. 한편, 제3 시료 SP03에 있어서, CF2a, CF3a, CF4a, 및 CF5a의 합계의 곡률의 변화량 CFa는 약 -79.8km-1(환산값)이다. 도 5에 있어서, 제3 시료 SP03의 t1 내지 t5, CF1 내지 CF5, CF2a 내지 CF5a, 및 CFt가 예시된다.
도 6은 질화물 반도체 웨이퍼의 특성을 예시하는 표이다.
도 6은 제1 시료 SP01 내지 제3 시료 SP03의 특성 및 실리콘 기판(40)의 곡률의 변화의 측정 결과를 나타낸다.
도 6은 격자 부정합율 및 곡률의 변화량의 측정 결과를 나타낸다. 더 구체적으로, 도 6은 제1 버퍼층 BF1과 제2 버퍼층 BF2 간의 a축 방향의 격자 부정합율 LM2(%), 제2 버퍼층 BF2와 제3 버퍼층 BF3 간의 a축 방향의 격자 부정합율 LM3(%), 제3 버퍼층 BF3과 제4 버퍼층 BF4 간의 a축 방향의 격자 부정합율 LM4(%), 제4 버퍼층 BF4와 제5 버퍼층 BF5 간의 a축 방향의 격자 부정합율 LM5(%)를 나타낸다. 도 6은 제1 버퍼층 BF1과 제5 버퍼층 BF5 간의 a축 방향의 격자 부정합율 LMt(%)를 나타낸다. 격자 부정합율 LM2 내지 LM5, 및 LMt는 역 격자 공간 맵핑에 의해 취득된 값이다.
또한, 도 6은 다음을 나타낸다.
- 제2 버퍼층 BF2의 a축 방향의 완화율(relaxation) SR2, 제3 버퍼층 BF3의 a축 방향의 완화율 SR3, 제4 버퍼층 BF4의 a축 방향의 완화율 SR4, 및 제5 버퍼층 BF5의 a축 방향의 완화율 SR5,
- 제2 버퍼층 BF2 내지 제5 버퍼층 BF5를 각각 100nm의 두께까지 성막한 것에 연관되는 실리콘 기판(40)의 곡률의 변화량 CF2a (km-1), CF3a (km-1), CF4a (km-1), 및 CF5a (km-1),
- 제2 버퍼층 BF2 내지 제5 버퍼층 BF5의 성막에 연관되는 실리콘 기판(40)의 곡률의 변화량 CF2(km-1), CF3(km-1), CF4(km-1), 및 CF5(km-1),
- CF2a, CF3a, CF4a, 및 CF5a의 합계의 곡률의 변화량 CFa(km-1), 및
- CF2, CF3, CF4, 및 CF5의 합계의 곡률의 변화량 CFt(km-1).
제1 시료 SP01에 있어서, 곡률의 변화량 CF5 및 CF5a는 측정 한계에 도달한다. 따라서, 도 6에 있어서, 제1 시료 SP01의 CF5, CF5a, CFa, 및 CFt는 공란으로 남아있다. 제3 시료 SP03에 있어서, 네거티브 측의 합계의 곡률의 변화량 CFt와, 포지티브 측의 곡률의 변화량 CF1의 합은 -39.8km-1이며, 측정 범위 내이다. 제3 시료 SP03에 있어서, 실리콘 기판(40)의 두께는 950μm이며, 제1 시료 SP01 및 제2 시료 SP02의 것과는 상이하다. 따라서, 제3 시료 SP03에 있어서, 네거티브 측의 합계의 곡률의 변화량 CFt와, 포지티브 측의 곡률의 변화량 CF1에 대해서, 수학식 2를 사용해서 525μm의 기판 두께의 곡률로 환산한 환산값을 괄호에 나타낸다.
제2 시료 SP02에 있어서, 네거티브 측의 합계의 곡률의 변화량 CFt와, 포지티브 측의 곡률의 변화량 CF1의 합은 -80.8km-1이며, 측정 범위 내이다.
제i 버퍼층 BFi 상에 설치된 제(i+1) 버퍼층 BF(i+1)의 a축 방향의 완화율 SRi는, 예를 들어, 수학식 3에 의해 구해진다.
Figure 112013070140145-pat00003
수학식 3에 있어서, a1은 제i 버퍼층 BFi의 a축 방향의 격자 길이이다. a2는 제(i+1) 버퍼층 BF(i+1)의 a축 방향의 격자 길이이다. a2R은 제(i+1) 버퍼층 BF(i+1)의 완전히 완화된 a축 방향의 격자 길이이다. 제(i+1) 버퍼층 BF(i+1)의 a축 방향의 격자 길이 a2가 제i 버퍼층 BFi의 a축 방향의 격자 길이 a1과 일치하는 경우(제(i+1) 버퍼층 BF(i+1)이 완전히 왜곡된 경우)에, 제(i+1) 버퍼층 BF(i+1)의 a축 방향의 완화율 SRi는 0이 된다. 제(i+1) 버퍼층 BF(i+1)의 격자 길이 a2가 제(i+1) 버퍼층 BF(i+1)의 완전히 완화된 a축 방향의 격자 길이 a2R와 일치하는 경우(제(i+1) 버퍼층 BF(i+1)이 완전히 완화된 경우)에, 제(i+1) 버퍼층 BF(i+1)의 a축 방향의 완화율 SRi는 1이 된다. 제(i+1) 버퍼층 BF(i+1)의 a축 방향의 격자 길이 a2와 제i 버퍼층 BFi의 a축 방향의 격자 길이 a1 간의 격자 부정합율이 작아지고 제(i+1) 버퍼층 BF(i+1)의 막 두께가 얇아질수록, 제(i+1) 버퍼층 BF(i+1)의 a축 방향의 완화율 SRi는 0에 접근하게 된다.
도 5 및 도 6에 도시된 바와 같이, 합계의 곡률의 변화량 CFt는 제2 시료 SP02에서 -97.2km-1이며, 제3 시료 SP03에서 -130.4km-1(환산값)이다. 제3 시료 SP03의 곡률의 변화량 CFt는 제2 시료 SP02의 곡률의 변화량 CFt보다 크다. 또한, 도 5에 도시된 바와 같이, 제1 시료 SP01의 곡률의 변화량 CFt는 제2 시료 SP02의 곡률의 변화량 CFt보다 크다.
따라서, 제1 시료 SP01의 버퍼부(50)에 인가되는 압축 응력은 제2 시료 SP02의 버퍼부(50)에 인가되는 압축 응력보다 크다. 제3 시료 SP03의 버퍼부(50)에 인가되는 압축 응력은 제2 시료 SP02의 버퍼부(50)에 인가되는 압축 응력보다 크다. 제1 시료 SP01 및 제3 시료 SP03에 있어서, 제2 시료 SP02에 비해, 더 큰 압축 응력을 버퍼부(50)에 인가할 수 있고, 균열을 더 억제할 수 있다.
제1 시료 SP01 및 제3 시료 SP03에 대해서 또한 해석한다.
도 7은 질화물 반도체 웨이퍼의 특성을 예시하는 그래프이다.
도 7은 제1 시료 SP01 내지 제3 시료 SP03의 곡률의 변화량 CF2a, CF3a, CF4a, 및 CF5a를 플롯한 그래프이다. 도 7에서, 종축은 실리콘 기판(40)의 곡률의 변화량 CF(km-1)를 나타낸다. 횡축은 Z 방향에서 인접하는 버퍼층들 간의 a축 방향의 격자 부정합율 LMx(%)를 나타낸다. 도 7은 100nm의 두께의 질화물 반도체층을 형성한 경우에, a축 방향의 격자 부정합율 LMx와, 곡률의 변화량 CF 간의 관계의 예이다.
전술한 바와 같이, 제1 시료 SP01의 CF5a는 측정 장치의 측정 한계에 도달한다. 따라서, 제1 시료 SP01의 CF5a는 도 7에 플롯될 수 없다. 또한, 제3 시료 SP03의 CF2a, CF3a, CF4a, 및 CF5a에 대해서, 수학식 2에 의해 결정된 환산값이 사용된다.
도 7에 나타낸 바와 같이, LMx≤0.8%의 영역에서, 곡률의 변화량 CF의 절댓값은 격자 부정합율 LMx의 증가에 따라 증가한다. 한편, 0.8%<LMx의 영역에서, 곡률의 변화량 CF의 절댓값은 격자 부정합율 LMx의 증가에 따라 감소한다. 0.8%<LMx의 영역에서, 격자 부정합율 LMx가 지나치게 커져서 격자 완화를 유발하기 때문에, 곡률의 변화량 CF의 절댓값이 격자 부정합율 LMx의 증가에 따라 감소하는 것이라고 생각된다. LMx≤0.8%로 설정함으로써, 격자 완화를 억제할 수 있다. 또한, 격자 완화에 연관되는 전위의 발생을 억제할 수 있다.
도 7에 나타낸 바와 같이, LMx<0.3%의 영역에서의 질화물 반도체 웨이퍼의 곡률의 변화량 CF의 절댓값은 0.3%≤LMx≤0.8%의 영역에서의 질화물 반도체 웨이퍼의 곡률의 변화량 CF의 절댓값보다 작다. 버퍼부(50)에 압축 응력이 인가되면, 질화물 반도체 웨이퍼는 상방 볼록 형상으로 휜다. 상방 볼록 형상으로 휘는 질화물 반도체 웨이퍼의 곡률의 크기는 버퍼부(50)에 인가되는 압축 응력의 크기에 따른다. 따라서, LMx<0.3%의 경우에 버퍼부(50)에 인가되는 압축 응력은, 0.3%≤LMx≤0.8%의 경우에 버퍼부(50)에 인가되는 압축 응력보다 작다.
0.3%≤LMx로 설정함으로써, AlN층과 GaN층 사이의 AlGaN층의 수를 억제할 수 있다. 예를 들어, AlGaN층의 수를 7층 이하로 억제할 수 있다. AlGaN층의 수의 증가는, TMA 가스의 유량 및 TMG 가스의 유량 등의 성장 조건의 설정을 복잡하게 한다. 이것은 질화물 반도체 웨이퍼의 제조를 어렵게 한다. 따라서, 0.3%≤LMx로 설정함으로써, 질화물 반도체 웨이퍼의 제조를 용이하게 할 수 있다.
또한, 실제 격자 부정합율 LMx가 LMx<0.3%의 범위일 때, 격자 부정합율이 0.3%≤LMx≤0.8%의 범위인 경우와 동등한 질화물 반도체 웨이퍼의 곡률의 변화량을 얻기 위해서는, AlGaN층이 두꺼워져야 한다. 두꺼운 AlGaN층은 평탄성을 상실하기 쉽다. AlGaN층의 평탄성의 상실은, AlGaN층 상에 성장하는 질화물 반도체층의 압축 응력의 감소를 초래할 수 있다. 따라서, 0.3%≤LMx로 설정함으로써, 질화물 반도체 웨이퍼를 박형화할 수 있고, 균열을 억제할 수 있다.
본 실시 형태에 있어서, Z축 방향에서 인접하는 버퍼층들 간의 a축 방향의 격자 부정합율 LMx가 모두 0.3%≤LMx≤0.8%의 관계를 충족시키도록, 제1 버퍼층 BF1 내지 제5 버퍼층 BF5를 형성한다. 따라서, 격자 부정합율 LMx가 0.3%≤LMx≤0.8%의 범위가 아닌 경우에 비해 큰 압축 응력을 버퍼부(50)에 인가할 수 있다.
이 실험의 제1 시료 SP01에 있어서, 격자 부정합율 LM2 내지 격자 부정합율 LM5는 0.3%≤LMx≤0.8%의 관계를 충족시킨다(도 6 참조).
이와 대조적으로, 제2 시료 SP02에 있어서, 격자 부정합율 LM2와 격자 부정합율 LM5는 0.3%≤LMx≤0.8%의 관계를 충족시키지 않는다.
제3 시료 SP03에 있어서, 격자 부정합율 LM2 내지 격자 부정합율 LM5는 0.3%≤LMx≤0.8%의 관계를 충족시킨다.
전술한 바와 같이, 제1 시료 SP01의 곡률의 변화량은 제2 시료 SP02의 곡률의 변화량보다 크고, 제1 시료 SP01의 버퍼부(50)에 인가되는 압축 응력은 제2 시료 SP02의 버퍼부(50)에 인가되는 압축 응력보다 크다. 제3 시료 SP03의 곡률의 변화량은 제2 시료 SP02의 곡률의 변화량보다 크고, 제3 시료 SP03의 버퍼부(50)에 인가되는 압축 응력은 제2 시료 SP02의 버퍼부(50)에 인가되는 압축 응력보다 크다. 따라서, Z축 방향에서 인접하는 버퍼층들에 있어서의 a축 방향의 격자 부정합율 LMx가 모두 0.3%≤LMx≤0.8%의 관계를 충족시키도록, 제1 버퍼층 BF1 내지 제5 버퍼층 BF5를 형성한다. 이에 따라, 0.3%≤LM≤0.8%의 관계를 충족시키지 않는 경우에 비해 더 큰 압축 응력을 버퍼부(50)에 인가할 수 있다.
수학식 2에 나타낸 바와 같이, 실리콘 기판(40)의 곡률은 실리콘 기판(40)의 두께와 연관된다. 따라서, 실리콘 기판(40)의 두께를 변화시켜도, 도 7에 나타낸 실리콘 기판(40)의 두께를 525μm로 설정한 경우와 마찬가지로, Z축 방향에서 인접하는 버퍼층들에 있어서의 a축 방향의 격자 부정합율 LMx가 모두 0.3%≤LMx≤0.8%의 관계를 충족시키도록, 제1 버퍼층 BF1 내지 제5 버퍼층 BF5를 형성할 수 있다. 따라서, 0.3%≤LMx≤0.8%의 관계를 충족시키지 않는 경우에 비해 더 큰 압축 응력을 버퍼부(50)에 인가할 수 있다.
질화물 반도체 웨이퍼(110)에 있어서, 질화물 반도체를 함유하는 기능층(10s) 및 버퍼부(50)의 열팽창 계수는 실리콘 기판(40)의 열팽창 계수와는 상이하다. 따라서, 질화물 반도체 웨이퍼(110)가 성장 온도로부터 실온으로 강하될 때, 기능층(10s) 및 버퍼부(50)에 인장 응력이 인가된다. 종래의 질화물 반도체 웨이퍼에 있어서, 강온 동안에 인가되는 인장 응력에 기인하여, 질화물 반도체 웨이퍼가 하방 볼록 형상으로 휜다. 이것은 기능층(10s)에 균열을 발생시킬 수 있다.
질화물 반도체 웨이퍼(110)에서, 실온으로의 강하 동안에 기능층(10s)에 인가되는 인장 응력은 버퍼부(50)의 압축 응력에 의해 균형잡혀질 수 있다. 예를 들어, 실온으로 강하된 질화물 반도체 웨이퍼(110)의 휨이 억제된다. 따라서, 질화물 반도체 웨이퍼(110)에 있어서, 기능층(10s)에 균열의 발생을 억제할 수 있다.
AlmGa1 - mN (0≤m≤1)을 함유하는 버퍼층이 기판과 기능층 사이에 설치된 반도체 디바이스가 있다. 기판으로부터 기능층으로 향하여 버퍼층의 Al 조성비가 감소된다. 이 참고 예의 반도체 디바이스에서, 예를 들어, Al 조성비는 1.0, 0.8, 0.6, 0.4, 0.2, 및 0으로 저하된다. 즉, 참고 예의 반도체 디바이스의 버퍼층은 Al 조성비가 균등하게 분포된 5개의 버퍼층을 포함한다. 물성값으로부터 얻어지는 AlN과 GaN 간의 a축 방향의 격자 부정합율 LMc는 2.5%이다. 실험값으로부터 얻어지는 AlN과 GaN 간의 a축 방향의 격자 부정합율 LMt는, 예를 들어, 1.9% 이상 2.5% 이하이다. 이것이 Al 조성비가 균등하게 분포된 5개의 버퍼층에 의해 균등하게 분할되면, Z축 방향에서 인접하는 버퍼층들 간의 a축 방향의 격자 부정합율 LMx는 0.38% 이상 0.50% 이하이다.
그러나, AlN과 GaN 간의 a축 방향의 격자 부정합율 LMt가, Al 조성비를 균등하게 분포시키는 5개의 버퍼층에 의해 균등하게 분할되는 경우에, Z축 방향에서 인접하는 버퍼층들 간의 a축 방향의 격자 부정합율 LMx가 모두 반드시 0.3%≤LMx≤0.8%의 범위 내에 들어가지는 않는다. 예를 들어, AlN 상에 100nm의 Al0 .85Ga0 .15N을 형성하면, Al0 .85Ga0 .15N의 왜곡된 성장을 초래한다. 그러면, AlN과 Al0 .85Ga0 .15N 간의 격자 부정합율 LMx는 0.0%가 되고, 0.3%보다 작아진다.
Al 조성비를 균등하게 분포시키는 것이 AlN층과 GaN층 간의 a축 방향의 격자 부정합율 LMt를 균등하게 분포시키는 것과 실질적으로 동일한 경우는, 예를 들어, AlmGa1-mN이 완전히 완화되는 경우이다.
예를 들어, 에피택셜 성장에 의해 버퍼층을 형성하는 경우에, 버퍼층은 하지층의 결정성 및 격자 길이에 의해 영향을 받는다. 따라서, 완전히 완화된 AlmGa1 - mN을 얻기 위해, Al의 조성비에 의존하긴 하지만, 1000nm 이상의 매우 두꺼운 두께를 갖는 AlmGa1 - mN을 성장시킬 필요가 있다.
그러나, 완전히 완화된 AlmGa1 - mN에는, 그의 a축 방향의 완화율 SRi가 1이므로, 압축 응력이 인가되지 않는다. 따라서, 완전히 완화된 AlmGa1 - mN은 균열의 억제에 기여하지 않는다. 그러므로, 제i 버퍼층 BFi 상에 설치된 제(i+1) 버퍼층 BF(i+1)의 a축 방향의 완화율 SRi는 1보다 작을 필요가 있다. 제i 버퍼층 BFi 상에 형성된 제(i+1) 버퍼층 BF(i+1)의 a축 방향의 완화율 SRi는, 예를 들어, 0.65 이하인 것이 바람직하다.
또한, AlmGa1 - mN의 막 두께를 1nm 이상 50nm 이하 정도로 설정할 경우에, AlmGa1-mN이 왜곡된 성장을 하기 쉽다. 그러면, Al 조성비를 균등하게 분포시키는 것이 AlN과 GaN 간의 a축 방향의 격자 부정합율 LMt를 균등하게 분포시키는 것에 대응하지 않는다.
본 실시 형태에 따른 질화물 반도체 웨이퍼(110)에 있어서, 예를 들어, AlN과 GaN 간의 격자 부정합율 LMt는, Z축 방향에서 인접하는 버퍼층들에 있어서의 a축 방향의 격자 부정합율 LMx가 모두 0.3%≤LMx≤0.8%의 관계를 충족시키도록, AlGaN에 의해 분할된다. 따라서, 격자 부정합율 LMx가 0.3%≤LMx≤0.8%의 관계를 충족시키지 않는 경우에 비해 큰 압축 응력을 버퍼부(50)에 인가할 수 있다.
본 실시 형태에 있어서, 두께 t1은, 예를 들어, 120nm(80nm 이상 180nm 이하)이다. 두께 t2는, 예를 들어, 100nm(50nm 이상 150nm 이하)이다. 두께 t3은, 예를 들어, 200nm(150nm 이상 250nm 이하)이다. 두께 t4는, 예를 들어, 250nm(200nm 이상 300nm 이하)이다. 두께 t5는, 예를 들어, 400nm(350nm 이상 450nm 이하)이다.
대안적으로, 두께 t1은, 예를 들어, 240nm(200nm 이상 300nm 이하)이다. 두께 t2는, 예를 들어, 150nm(100nm 이상 200nm 이하)이다. 두께 t3은, 예를 들어, 300nm(250nm 이상 350nm 이하)이다. 두께 t4는, 예를 들어, 400nm(350nm 이상 450nm 이하)이다. 두께 t5는, 예를 들어, 500nm(450nm 이상 550nm 이하)이다.
대안적으로, 두께 t1은, 예를 들어, 360nm(300nm 이상 400nm 이하)이다. 두께 t2는, 예를 들어, 200nm(150nm 이상 250nm 이하)이다. 두께 t3은, 예를 들어, 400nm(350nm 이상 450nm 이하)이다. 두께 t4는, 예를 들어, 500nm(450nm 이상 550nm 이하)이다. 두께 t5는, 예를 들어, 600nm(550nm 이상 650nm 이하)이다.
따라서, 두께 t2, 두께 t3, 두께 t4, 및 두께 t5는 두께 t1에 대응해서 변화될 수 있다. 본 실시 형태에 따르면, 두께 t1 내지 두께 t5는 전술한 특정 값들에 한정되지 않는다. 예를 들어, 두께 t2, 두께 t3, 두께 t4, 및 두께 t5는, 버퍼층의 성장이 진행함에 따라 질화물 반도체 웨이퍼(110)의 곡률 CF가 변화할 수 있는 범위 내에서, 적절하게 설정될 수 있다.
도 8은 제1 실시 형태에 따른 다른 질화물 반도체 웨이퍼의 구성을 예시하는 모식적 단면도이다.
도 8에 도시된 바와 같이, 질화물 반도체 웨이퍼(111)에 있어서, 버퍼부(50)는 4층의 질화물 반도체층, 즉, 제1 버퍼층 BF1 내지 제4 버퍼층 BF4를 포함한다.
이 예에 있어서, 제4 버퍼층 BF4는 Alx4Ga1 -x4N (0≤x4<x3)을 함유한다. 이 예에 있어서, 제4 버퍼층 BF4는, 예를 들어, GaN을 함유한다. 즉, 질화물 반도체 웨이퍼(111)에는, AlN층인 제1 버퍼층 BF1과, GaN층인 제4 버퍼층 BF4 사이에, 제2 버퍼층 BF2와 제3 버퍼층 BF3의 2층의 AlGaN층이 설치된다.
이 질화물 반도체 웨이퍼(111)에 있어서도, Z축 방향의 인접하는 버퍼층들에 있어서의 a축 방향의 격자 부정합율 LMx가 모두 0.3%≤LMx≤0.8%의 관계를 충족시키도록 버퍼부(50)를 형성한다. 따라서, 기능층(10s)의 균열을 억제할 수 있다.
도 9는 제1 실시 형태에 따른 다른 질화물 반도체 웨이퍼의 구성을 예시하는 모식적 단면도이다.
도 9에 도시된 바와 같이, 질화물 반도체 웨이퍼(112)에 있어서, 버퍼부(50)는 6층의 질화물 반도체층, 즉, 제1 버퍼층 BF1 내지 제6 버퍼층 BF6을 포함한다.
이 예에 있어서, 제5 버퍼층 BF5는 Alx5Ga1 -x5N (0<x5<x4)을 함유한다. 이 예에 있어서, 제5 버퍼층 BF5는, 예를 들어, AlGaN을 함유한다. 제6 버퍼층 BF6은 Alx6Ga1-x6N (0≤x6<x5)을 함유한다. 제6 버퍼층 BF6은, 예를 들어, GaN을 함유한다. 제6 버퍼층 BF6은 상기의 제1 방향의 격자 길이(제6 격자 길이 W6)를 갖는다. 제6 버퍼층 BF6은 0.003≤(W6-W5)/W5≤0.008의 관계를 충족시킨다.
질화물 반도체 웨이퍼(112)에는, AlN층인 제1 버퍼층 BF1과, GaN층인 제6 버퍼층 BF6 사이에 제2 버퍼층 BF2 내지 제5 버퍼층 BF5의 4층의 AlGaN층이 설치된다.
또한, 이 질화물 반도체 웨이퍼(112)에 있어서도, Z축 방향에서 인접하는 버퍼층들에 있어서의 a축 방향의 격자 부정합율 LMx가 모두 0.3%≤LMx≤0.8%의 관계를 충족시키도록 버퍼부(50)를 형성한다. 따라서, 기능층(10s)의 균열을 억제할 수 있다.
도 10은 제1 실시 형태에 따른 다른 질화물 반도체 웨이퍼의 구성을 예시하는 모식적 단면도이다.
도 10에 나타낸 바와 같이, 질화물 반도체 웨이퍼(113)에 있어서, 기능층(10s)은 제1 반도체층(10), 제2 반도체층(20), 발광층(30), 및 적층부(32)를 포함한다. 즉, 질화물 반도체 웨이퍼(113)는 반도체 발광 디바이스를 질화물 반도체 디바이스로서 제조하기 위한 웨이퍼이다.
제1 반도체층(10)은 질화물 반도체를 함유한다. 제1 반도체층(10)은, 예를 들어, 제1 도전형의 GaN을 함유한다. 제1 도전형은 n형이며, 제2 도전형은 p형이다. 대안적으로, 제1 도전형이 p형일 수 있으며, 제2 도전형이 n형일 수 있다. 하기에서는, 제1 도전형이 n형이고, 제2 도전형이 p형이라고 가정한다. 예를 들어, 제1 반도체층(10)은 n형 GaN층이다.
제1 반도체층(10)은 버퍼부(50) 상에 설치된다. 적층부(32)는 제1 반도체층(10) 상에 설치된다. 발광층(30)은 적층부(32) 상에 설치된다. 즉, 발광층(30)은 제1 반도체층(10) 상에 설치되고, 적층부(32)는 제1 반도체층(10)과 발광층(30) 사이에 설치된다. 제2 반도체층(20)은 발광층(30) 상에 설치된다. 제2 반도체층(20)은 질화물 반도체를 함유하고, 제2 도전형이다. 제2 반도체층(20)은, 예를 들어, p형 GaN층이다. 제1 반도체층(10)과 제2 반도체층(20)을 통해 발광층(30)에 전류를 흘림으로써, 발광층(30)으로부터 광이 방출된다. 적층부(32)는 기능층(10s)에 적절히 설치되고, 생략될 수 있다.
도 11은 제1 실시 형태에 따른 다른 질화물 반도체 웨이퍼의 일부의 구성을 예시하는 모식적 단면도이다.
도 11에 나타낸 바와 같이, 발광층(30)은 복수의 장벽층(33), 및 복수의 장벽층(33) 사이에 설치된 웰층(34)을 포함한다. 예를 들어, 복수의 장벽층(33)과 복수의 웰층(34)은 Z축 방향을 따라서 교대로 적층된다.
웰층(34)의 수는 1개일 수 있거나 또는 2개 이상일 수 있다. 즉, 발광층(30)은 SQW(Single-Quantum Well) 구조 또는 MQW(Multi-Quantum Well) 구조를 가질 수 있다.
장벽층(33)의 밴드 갭 에너지는 웰층(34)의 밴드 갭 에너지보다 크다. 웰층(34)은, 예를 들어, InαGa1 -αN (0<α<1)에 의해 형성된다. 장벽층(33)은, 예를 들어, GaN에 의해 형성된다.
장벽층(33)은, III족 원소와 V족 원소를 함유하는 질화물 반도체를 함유한다. 웰층(34)은, III족 원소와 V족 원소를 함유하는 질화물 반도체를 함유한다. 웰층(34)은, 예를 들어, 인듐(In)과 갈륨(Ga)을 함유하는 질화물 반도체를 함유한다.
도 12는 제1 실시 형태에 따른 다른 질화물 반도체 웨이퍼의 일부의 구성을 예시하는 모식적 단면도이다.
도 12에 나타낸 바와 같이, 적층부(32)는 교대로 적층된 복수의 고 밴드 갭 에너지층(35)과 복수의 저 밴드 갭 에너지층(36)을 포함한다. 복수의 저 밴드 갭 에너지층(36) 각각은 복수의 고 밴드 갭 에너지층(35)의 인접한 쌍 사이에 설치된다. 복수의 고 밴드 갭 에너지층(35)은 질화물 반도체를 함유한다. 복수의 저 밴드 갭 에너지층(36)은 질화물 반도체를 함유한다. 복수의 저 밴드 갭 에너지층(36) 각각의 밴드 갭 에너지는 복수의 고 밴드 갭 에너지층(35) 각각의 밴드 갭 에너지보다 낮다. 복수의 저 밴드 갭 에너지층(36) 각각의 밴드 갭 에너지는 복수의 웰층(34) 각각의 밴드 갭 에너지보다 높다.
적층부(32)는, 예를 들어, 초격자층(superlattice layer)이다.
고 밴드 갭 에너지층(35)은, III족 원소와 V족 원소를 함유하는 질화물 반도체를 함유한다. 저 밴드 갭 에너지층(36)은, III족 원소와 V족 원소를 함유하는 질화물 반도체를 함유한다. 저 밴드 갭 에너지층(36)은, 예를 들어, In과 Ga를 함유하는 질화물 반도체를 함유한다.
이 예에 있어서, 질화물 반도체 웨이퍼(113)는 중간층(60)을 더 포함한다.
중간층(60)은 버퍼부(50)와 기능층(10s) 사이에 설치된다. 중간층(60)은 제1 층(61), 제2 층(62), 및 제3 층(63)을 포함한다. 제2 층(62)은 제1 층(61) 상에 설치된다. 제3 층(63)은 제1 층(61) 상에 있어서, 제1 층(61)과 제2 층(62) 사이에 설치된다. 예를 들어, 제1 층(61)과 제3 층(63)과 제2 층(62)이 이 순서대로 적층된 세트가 Z축 방향을 따라서 복수개 적층된다.
제1 층(61)은 Al을 함유하는 질화물 반도체를 함유한다. 제2 층(62)은 제1 층(61)보다 낮은 Al 조성비를 갖는 질화물 반도체를 함유한다. 제3 층(63)은 Al을 함유하는 질화물 반도체를 함유한다. 제3 층(63)의 Al 조성비는 제1 층(61)의 Al 조성비보다 낮고, 제2 층(62)의 Al 조성비보다 높다. 제1 층(61)은, 예를 들어, AlN층이다. 제2 층(62)은, 예를 들어, GaN층이다. 제3 층(63)은, 예를 들어, AlGaN층이다.
제1 층(61)의 두께는, 예를 들어, 12nm(예를 들어, 10nm 이상 14nm 이하)이다. 제2 층(62)의 두께는, 예를 들어, 450nm(예를 들어, 300nm 이상 600nm 이하)이다. 제3 층(63)의 두께는, 예를 들어, 20nm(예를 들어, 15nm 이상 25nm 이하)이다.
중간층(60)을 설치함으로써, 예를 들어, 실리콘 기판(40)과 기능층(10s) 사이에 있어서의 격자 부정합에 기인한 관통 전위 등의 결함의 전파가 억제된다. 따라서, 예를 들어, 질화물 반도체 디바이스의 성능이 향상될 수 있다. 중간층(60)에 있어서, 제3 층(63)은 필요에 따라 설치되고, 생략될 수 있다.
이 예에 있어서, 질화물 반도체 웨이퍼(113)는 하지층(70)을 더 포함한다.
하지층(70)은 버퍼부(50)와 기능층(10s) 사이에 설치된다. 이 예에 있어서, 하지층(70)은 중간층(60)과 기능층(10s) 사이에 설치된다. 하지층(70)은 질화물 반도체를 함유한다. 하지층(70)에 함유되는 불순물의 농도는 기능층(10s)에 함유되는 불순물의 농도보다 낮다. 하지층(70)에 함유되는 불순물의 농도는 제1 반도체층(10)에 함유되는 불순물의 농도보다 낮다. 하지층(70)은, 예를 들어, 논-도프의(non-doped) GaN층(i-GaN층)이다. 하지층(70)의 두께는, 예를 들어, 500nm 이상이다. 하지층(70)은 필요에 따라 설치되고, 생략될 수 있다.
질화물 반도체 웨이퍼(113)에 있어서도, Z축 방향에서 인접하는 버퍼층들에 있어서의 a축 방향의 격자 부정합율 LMx가 모두 0.3%≤LMx≤0.8%의 관계를 충족시키도록 버퍼부(50)를 형성한다. 따라서, 기능층(10s)에 균열이 발생하는 것을 억제할 수 있다. 또한, 질화물 반도체 웨이퍼(113)에 중간층(60)을 설치함으로써, 예를 들어, 기능층(10s)에의 전위의 전파가 억제된다.
도 13은 제1 실시 형태에 따른 다른 질화물 반도체 웨이퍼의 구성을 예시하는 모식적 단면도이다.
도 13에 나타낸 바와 같이, 질화물 반도체 웨이퍼(114)에 있어서, 기능층(10s)은 버퍼부(50) 상에 설치된 제3 반도체층(83), 및 제3 반도체층(83) 상에 설치되고 제3 반도체층(83)보다 큰 밴드 갭을 갖는 제4 반도체층(84)을 포함한다. 이 질화물 반도체 웨이퍼(114)는, 예를 들어, GaN계 HEMT를 질화물 반도체 디바이스로서 제조하기 위한 웨이퍼이다.
제3 반도체층(83)은 채널층이다. 제4 반도체층(84)은 배리어층이다. 제3 반도체층(83)과 제4 반도체층(84)은 헤테로접합을 형성한다. 제3 반도체층(83)은, 예를 들어, AlGaN 또는 GaN에 의해 형성된다. 제4 반도체층(84)은, 예를 들어, AlGaN 또는 GaN에 의해 형성된다. 제3 반도체층(83)은, 예를 들어, 논-도프이다. 예를 들어, 제3 반도체층(83)은 불순물을 함유하지 않는다. 제4 반도체층(84)은, 예를 들어, 논-도프 또는 n형이다. 예를 들어, 제4 반도체층(84)은 불순물을 함유하지 않거나 또는 n형의 불순물을 함유한다. 제3 반도체층(83)은, 예를 들어, 논-도프의 GaN층이다. 제4 반도체층(84)은, 예를 들어, 논-도프 또는 n형의 AlGaN층이다.
제4 반도체층(84) 상에 소스 전극(85)과 드레인 전극(86)이 서로 이격되어 설치된다. 소스 전극(85)과 드레인 전극(86)은 각각 제4 반도체층(84)의 표면에 오믹 접촉(ohmic contact)을 한다. 소스 전극(85)과 드레인 전극(86) 사이의 제4 반도체층(84) 상에 게이트 전극(87)이 설치된다. 게이트 전극(87)은 제4 반도체층(84)의 표면에 쇼트키 접촉을 한다.
제4 반도체층(84)의 격자 상수는 제3 반도체층(83)의 격자 상수보다 작다. 이것은 제4 반도체층(84)에 왜곡을 발생시킨다. 피에조 효과(piezoelectric effect)에 의해, 제4 반도체층(84)에 피에조 분극(piezoelectric polarization)이 발생한다. 따라서, 제3 반도체층(83)에 있어서의 제4 반도체층(84)과의 계면 부근에 2차원 전자 가스(88)가 형성된다. 게이트 전극(87)에 인가되는 전압을 제어함으로써, 게이트 전극(87) 아래의 2차원 전자 가스(88)의 농도가 증가 또는 감소된다. 이것은 소스 전극(85)과 드레인 전극(86) 사이에 흐르는 전류를 제어한다.
이 질화물 반도체 웨이퍼(114)에 있어서도, Z축 방향에서 인접하는 버퍼층들에 있어서의 a축 방향의 격자 부정합율 LMx가 모두 0.3%≤LMx≤0.8%의 관계를 충족시키도록 버퍼부(50)를 형성한다. 따라서, 기능층(10s)에 균열이 발생하는 것을 억제할 수 있다.
(제2 실시 형태)
도 14는 제2 실시 형태에 따른 질화물 반도체 디바이스의 구성을 예시하는 모식적 단면도이다.
도 14에 나타낸 바와 같이, 본 실시 형태에 따른 질화물 반도체 디바이스(210)는 버퍼부(50)와 기능층(10s)을 포함한다.
질화물 반도체 디바이스(210)는 질화물 반도체 웨이퍼(110)에 의해 제조된다. 버퍼부(50)는 실리콘 기판(40) 상에 형성된다. 질화물 반도체 디바이스(210)에 있어서, 실리콘 기판(40)은 생략될 수 있다. 버퍼부(50) 및 기능층(10s)은 제1 실시 형태를 참조하여 설명한 구성에 기초할 수 있다.
따라서, 기능층(10s)에 균열의 발생이 억제된 질화물 반도체 디바이스(210)가 제공된다.
(제3 실시 형태)
본 실시 형태는 질화물 반도체 웨이퍼의 제조 방법에 관한 것이다. 본 실시 형태는 질화물 반도체 디바이스의 제조 방법의 일부에 대응한다.
도 15a 내지 도 15d는 제3 실시 형태에 따른 질화물 반도체 웨이퍼의 제조 방법을 예시하는 공정순의 모식적 단면도이다.
도 15a에 나타낸 바와 같이, 실리콘 기판(40) 상에 제1 버퍼층 BF1을 형성한다. 예를 들어, 120nm의 두께를 갖는 AlN층을 제1 버퍼층 BF1로서 형성한다. 제1 버퍼층 BF1 상에 제2 버퍼층 BF2를 형성한다. 예를 들어, 두께 100nm와 Al 조성비 50%를 갖는 AlGaN층을 제2 버퍼층 BF2로서 형성한다. 제2 버퍼층 BF2 상에 제3 버퍼층 BF3을 형성한다. 예를 들어, 두께 200nm와 Al 조성비 30%를 갖는 AlGaN층을 제3 버퍼층 BF3으로서 형성한다. 제3 버퍼층 BF3 상에 제4 버퍼층 BF4를 형성한다. 예를 들어, 두께 250nm와 Al 조성비 15%를 갖는 AlGaN층을 제4 버퍼층 BF4로서 형성한다. 제4 버퍼층 BF4 상에 제5 버퍼층 BF5를 형성한다. 예를 들어, 400nm의 두께를 갖는 GaN층을 제5 버퍼층 BF5로서 형성한다. 이에 의해, 실리콘 기판(40) 상에 버퍼부(50)를 형성한다.
버퍼부(50)에 있어서, 제2 버퍼층 BF2 내지 제4 버퍼층 BF4의 AlGaN층의 Al 조성비를 조정함으로써, 제1 버퍼층 BF1 내지 제5 버퍼층 BF5에 있어서, Z축 방향에서 인접하는 버퍼층들에 있어서의 a축 방향의 격자 부정합율 LMx가 모두 0.3%≤LMx≤0.8%의 관계를 충족시키도록 한다. 이에 의해, 0.3%≤LMx≤0.8%의 관계를 충족시키지 않는 경우의 것보다 큰 압축 응력이 버퍼부(50)에 인가된다. 이것은, 나중에 형성되는 기능층(10s)에 있어서 균열의 발생을 억제한다.
도 15b에 나타낸 바와 같이, 버퍼부(50)(제5 버퍼층 BF5) 상에 제1 층(61)을 형성한다. 예를 들어, 12nm의 두께를 갖는 AlN층을 제1 층(61)으로서 형성한다. 제1 층(61) 상에 제3 층(63)을 형성한다. 예를 들어, 24nm의 두께를 갖는 AlGaN층을 제3 층(63)으로서 형성한다. 제3 층(63) 상에 제2 층(62)을 형성한다. 예를 들어, 350nm의 두께를 갖는 GaN층을 제2 층(62)으로서 형성한다. 제1 층(61), 제3 층(63), 및 제2 층(62)의 형성을 복수회 반복한다. 따라서, 제1 층(61), 제3 층(63), 및 제2 층(62)의 세트를 복수개 적층한다. 이에 따라, 버퍼부(50) 상에 중간층(60)을 형성한다.
도 15c에 나타낸 바와 같이, 중간층(60) 상에 하지층(70)을 형성한다. 예를 들어, 1000nm의 두께를 갖는 i-GaN층을 하지층(70)으로서 형성한다.
도 15d에 나타낸 바와 같이, 하지층(70) 상에 제1 반도체층(10)을 형성한다. 예를 들어, 두께 1000nm를 갖는 n형 GaN층을 제1 반도체층(10)으로서 형성한다.
제1 반도체층(10) 상에 고 밴드 갭 에너지층(35)과 저 밴드 갭 에너지층(36)을 교대로 복수개 적층한다. 고 밴드 갭 에너지층(35)은, 예를 들어, GaN층이다. 저 밴드 갭 에너지층(36)은, 예를 들어, InGaN층이다. 이에 의해, 제1 반도체층(10) 상에 적층부(32)를 형성한다.
적층부(32) 상에 장벽층(33)과 웰층(34)을 교대로 복수개 적층한다. 장벽층(33)은, 예를 들어, GaN층이다. 웰층(34)은, 예를 들어, InGaN층이다. 이에 의해, 적층부(32) 상에 발광층(30)을 형성한다.
발광층(30) 상에 제2 반도체층(20)을 형성한다. 예를 들어, 두께 100nm를 갖는 p형 GaN층을 제2 반도체층(20)으로서 형성한다. 따라서, 하지층(70) 상에 기능층(10s)이 형성된다.
이에 따라, 질화물 반도체 웨이퍼(113)가 완성된다.
본 실시 형태에 있어서, 반도체층의 성장은, 예를 들어, 유기-금속 화학적 기상 퇴적(metal-organic chemical vapor deposition: MOCVD)법, 유기-금속 기상 에피택시(metal-organic vapor phase epitaxy: MOVPE)법, 분자선 에피택시(molecular beam epitaxy: MBE)법, 및 할라이드 기상 에피택시(halide vapor phase epitaxy: HVPE)법 등에 기초할 수 있다.
예를 들어, MOCVD법 또는 MOVPE법을 사용하는 경우에, 각 반도체층의 형성 시에 하기의 원료를 사용할 수 있다. Ga의 원료로서, 예를 들어, TMGa(트리메틸갈륨) 및 TEGa(트리에틸갈륨)를 사용할 수 있다. In의 원료로서, 예를 들어, TMIn(트리메틸인듐) 및 TEIn(트리에틸인듐)을 사용할 수 있다. Al의 원료로서, 예를 들어, TMAl(트리메틸알루미늄)을 사용할 수 있다. N의 원료로서, 예를 들어, NH3(암모니아), MMHy(모노메틸히드라진), 및 DMHy(디메틸히드라진)을 사용할 수 있다. Si의 원료로서, SiH4(모노실란) 및 Si2H6(디실란)을 사용할 수 있다.
도 16은 제3 실시 형태에 따른 질화물 반도체 웨이퍼의 제조 방법을 예시하는 흐름도이다.
도 16에 나타낸 바와 같이, 본 실시 형태에 따른 질화물 반도체 웨이퍼의 제조 방법은 버퍼부(50)를 형성하는 단계 S110과, 기능층(10s)을 형성하는 단계 S120을 포함한다.
단계 S110에서, 예를 들어, 도 15a를 참조하여 설명한 처리를 행한다. 단계 S120에서, 예를 들어, 도 15d를 참조하여 설명한 처리를 행한다.
따라서, 기능층(10s)에 균열의 발생이 억제된 질화물 반도체 웨이퍼가 제조된다.
질화물 반도체 디바이스가 기능층(10s)을 갖는 본 실시 형태에 따른 질화물 반도체 웨이퍼에 의해 제조되는 경우에, 실리콘 기판의 적어도 일부 및/또는 버퍼부(50)의 적어도 일부가 제거될 수 있고, 기능층(10s)과 실리콘 기판의 나머지 부분과 버퍼부(50)는 (있다면) 다른 기판에 접합될 수 있다.
실시 형태들은, 균열이 억제된 질화물 반도체 웨이퍼, 질화물 반도체 디바이스, 및 질화물 반도체 웨이퍼의 제조 방법을 제공한다.
본 명세서에 있어서, "질화물 반도체"는, BxInyAlzGa1 -x-y- zN (0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z≤1)의 화학식에 있어서 조성비 x, y, 및 z를 각각의 범위 내에서 변화시킨 임의의 조성의 반도체를 포함한다. 또한, "질화물 반도체"는, 상기의 화학식에 있어서, N(질소) 이외의 V족 원소도 더 함유하는 것, 도전형 등의 각종 물성을 제어하기 위해 첨가되는 각종 원소를 더 함유하는 것, 및 의도하지 않은 각종 원소를 더 함유하는 것도 포함한다.
이상, 예들을 참조하여 본 발명의 실시 형태들에 대해서 설명했다. 그러나, 본 발명의 실시 형태들은 이 예들에 한정되지 않는다. 예를 들어, 질화물 반도체 웨이퍼 및 질화물 반도체 디바이스에 포함되는 실리콘 기판, 버퍼부, 기능층, 제1 내지 제n 버퍼층, 중간층, 및 하지층 등의 각 요소의 임의의 구체적인 구성은, 당업자가 종래의 공지의 것들로부터 그러한 구성을 적절히 선택함으로써 본 발명을 마찬가지로 실시할 수 있고 마찬가지의 효과를 달성할 수 있는 한, 본 발명의 범위에 포함된다.
특정 실시 형태들이 설명되었지만, 이 실시 형태들은 단지 예로서 제시되는 것이고, 본 발명의 범위를 제한하려는 것이 아니다. 실제로, 본 명세서에 기술된 신규의 실시 형태들은 다양한 다른 형태들로 실시될 수 있고, 또한, 본 명세서에 기술된 실시 형태들에 있어서의 각종 생략, 대체, 및 변형이 본 발명의 사상을 벗어나지 않고서 이루어질 수 있다. 첨부의 청구항들 및 그 등가물들은, 그러한 형태들 또는 변형들을 본 발명의 범위 및 사상 내에 들어오는 것으로서 포괄하고자 한다.

Claims (22)

  1. 질화물 반도체 웨이퍼로서,
    실리콘 기판,
    상기 실리콘 기판 상에 설치되고, 질화물 반도체를 함유하는 제1 내지 제n 버퍼층(n은 4 이상의 정수임)을 포함하는 버퍼부 - 상기 제1 내지 제n 버퍼층 중 제i 버퍼층(i는 1 이상 n 미만의 정수임)은 상기 제1 버퍼층의 주면에 대하여 평행인 제1 방향의 격자 길이 Wi를 갖고, 상기 제i 버퍼층 상에 설치된 제(i+1) 버퍼층은 상기 제1 방향의 격자 길이 W(i+1)을 갖고, 상기 제1 내지 제n 버퍼층에 있어서, 상기 제i 버퍼층과 상기 제(i+1) 버퍼층은 0.003≤(W(i+1)-Wi)/Wi≤0.008의 관계를 충족시킴 - , 및
    상기 버퍼부 상에 설치되고 질화물 반도체를 함유하는 기능층을 포함하는, 질화물 반도체 웨이퍼.
  2. 삭제
  3. 제1항에 있어서,
    상기 제(i+1) 버퍼층은 상기 제i 버퍼층에 접촉하는, 질화물 반도체 웨이퍼.
  4. 제1항에 있어서,
    상기 주면은 c면이며,
    상기 제1 방향은 a축 방향인, 질화물 반도체 웨이퍼.
  5. 제1항에 있어서,
    상기 제1 버퍼층은 Alx1Ga1 -x1N (0<x1≤1)을 함유하고,
    상기 제n 버퍼층은 AlxnGa1 - xnN (0≤xn<1)을 함유하고,
    상기 제1 버퍼층과 상기 제n 버퍼층 사이의 상기 제i 버퍼층은 AlxiGa1 - xiN (0<xi<1)을 함유하는, 질화물 반도체 웨이퍼.
  6. 제5항에 있어서,
    상기 제(i+1) 버퍼층의 Al 조성비는 상기 제i 버퍼층의 Al 조성비보다 낮은, 질화물 반도체 웨이퍼.
  7. 제1항에 있어서,
    상기 제1 버퍼층과 상기 제n 버퍼층 사이의 상기 제1 방향에 있어서의 격자 부정합율은 1.9% 이상 2.5% 이하인, 질화물 반도체 웨이퍼.
  8. 제1항에 있어서,
    상기 n은 9 이하인, 질화물 반도체 웨이퍼.
  9. 제1항에 있어서,
    상기 제(i+1) 버퍼층의 완화율은 0.65 이하인, 질화물 반도체 웨이퍼.
  10. 제1항에 있어서,
    상기 기능층은,
    상기 버퍼부 상에 설치된 제1 도전형의 제1 반도체층,
    상기 제1 반도체층 상에 설치된 발광층, 및
    상기 발광층 상에 설치된 제2 도전형의 제2 반도체층을 포함하는, 질화물 반도체 웨이퍼.
  11. 제10항에 있어서,
    상기 발광층은 복수의 장벽층, 및 상기 복수의 장벽층 사이에 설치된 웰층을 포함하고,
    상기 장벽층의 밴드 갭 에너지는 상기 웰층의 밴드 갭 에너지보다 큰, 질화물 반도체 웨이퍼.
  12. 제11항에 있어서,
    상기 장벽층은, III족 원소와 V족 원소를 함유하는 질화물 반도체를 함유하고,
    상기 웰층은, III족 원소와 V족 원소를 함유하는 질화물 반도체를 함유하는, 질화물 반도체 웨이퍼.
  13. 제10항에 있어서,
    상기 기능층은 상기 제1 반도체층과 상기 발광층 사이에 설치된 적층부를 더 포함하고,
    상기 적층부는 복수의 고 밴드 갭 에너지층, 및 상기 복수의 고 밴드 갭 에너지층 사이에 설치된 저 밴드 갭 에너지층을 포함하고,
    상기 저 밴드 갭 에너지층의 밴드 갭 에너지는 상기 고 밴드 갭 에너지층의 밴드 갭 에너지보다 낮은, 질화물 반도체 웨이퍼.
  14. 제1항에 있어서,
    상기 버퍼부와 상기 기능층 사이에 설치된 중간층을 더 포함하고,
    상기 중간층은 Al을 함유하는 질화물 반도체를 함유하는 제1 층, 및 상기 제1 층 상에 설치되고 상기 제1 층보다 낮은 Al 조성비를 갖는 질화물 반도체를 함유하는 제2 층을 포함하는, 질화물 반도체 웨이퍼.
  15. 제14항에 있어서,
    상기 중간층은, Al을 함유하는 질화물 반도체를 함유하고 상기 제1 층과 상기 제2 층 사이에 설치된 제3 층을 더 포함하고,
    상기 제3 층의 Al 조성비는 상기 제1 층의 Al 조성비보다 낮고 상기 제2 층의 Al 조성비보다 높은, 질화물 반도체 웨이퍼.
  16. 제1항에 있어서,
    상기 버퍼부와 상기 기능층 사이에 설치되고 질화물 반도체를 함유하는 하지층을 더 포함하고,
    상기 하지층의 질화물 반도체에 함유되는 불순물의 농도는 상기 기능층의 질화물 반도체에 함유되는 불순물의 농도보다 낮은, 질화물 반도체 웨이퍼.
  17. 제1항에 있어서,
    상기 기능층은 상기 버퍼부 상에 설치된 제3 반도체층, 및 상기 제3 반도체층 상에 설치되고 상기 제3 반도체층과 헤테로접합을 형성하는 제4 반도체층을 포함하고,
    상기 제4 반도체층의 밴드 갭은 상기 제3 반도체층의 밴드 갭보다 큰, 질화물 반도체 웨이퍼.
  18. 제17항에 있어서,
    상기 제4 반도체층의 격자 상수는 상기 제3 반도체층의 격자 상수보다 작은, 질화물 반도체 웨이퍼.
  19. 질화물 반도체 디바이스로서,
    실리콘 기판 상에 형성되고, 질화물 반도체를 함유하는 제1 내지 제n 버퍼층(n은 4 이상의 정수임)을 포함하는 버퍼부 - 상기 제1 내지 제n 버퍼층 중 제i 버퍼층(i는 1 이상 n 미만의 정수임)은 상기 제1 버퍼층의 주면에 대하여 평행인 제1 방향의 격자 길이 Wi를 갖고, 상기 제i 버퍼층 상에 설치된 제(i+1) 버퍼층은 상기 제1 방향의 격자 길이 W(i+1)을 갖고, 상기 제1 내지 제n 버퍼층에 있어서, 상기 제i 버퍼층과 상기 제(i+1) 버퍼층은 0.003≤(W(i+1)-Wi)/Wi≤0.008의 관계를 충족시킴 - , 및
    상기 버퍼부 상에 설치되고 질화물 반도체를 함유하는 기능층을 포함하는, 질화물 반도체 디바이스.
  20. 질화물 반도체 웨이퍼의 제조 방법으로서,
    질화물 반도체를 함유하는 제1 내지 제n 버퍼층(n은 4 이상의 정수임)을 포함하는 버퍼부 - 상기 제1 내지 제n 버퍼층 중 제i 버퍼층(i는 1 이상 n 미만의 정수임)은 상기 제1 버퍼층의 주면에 대하여 평행인 제1 방향의 격자 길이 Wi를 갖고, 상기 제i 버퍼층 상에 설치된 제(i+1) 버퍼층은 상기 제1 방향의 격자 길이 W(i+1)을 갖고, 상기 제1 내지 제n 버퍼층에 있어서, 상기 제i 버퍼층과 상기 제(i+1) 버퍼층은 0.003≤(W(i+1)-Wi)/Wi≤0.008의 관계를 충족시킴 - 를 실리콘 기판 상에 형성하는 단계, 및
    상기 버퍼부 상에 질화물 반도체를 함유하는 기능층을 형성하는 단계를 포함하는, 질화물 반도체 웨이퍼의 제조 방법.
  21. 제19항에 있어서,
    상기 기능층은 상기 버퍼부 상에 설치된 반도체층, 및 상기 반도체층 상에 설치되고 상기 반도체층과 헤테로접합을 형성하는 다른 반도체층을 포함하고,
    상기 다른 반도체층의 밴드 갭은 상기 반도체층의 밴드 갭보다 큰, 질화물 반도체 디바이스.
  22. 제21항에 있어서,
    상기 다른 반도체층의 격자 상수는 상기 반도체층의 격자 상수보다 작은, 질화물 반도체 디바이스.

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