KR101497822B1 - 반도체 발광 소자 - Google Patents

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Abstract

일 실시예에 따르면, 반도체 발광 소자는: 제1 반도체층; 제2 반도체층; 및 제1 및 제2 반도체층 사이에 제공된 발광층을 포함한다. 제1 반도체층은 질화물 반도체를 포함하며, n형이다. 제2 반도체층은 질화물 반도체를 포함하며, p형이다. 발광층은: 제1 웰층; 제1 웰층과 제2 반도체층 사이에 제공된 제2 웰층; 제1 및 제2 웰층 사이에 제공된 제1 장벽층; 및 제1 장벽층과 제2 웰층 사이에서 제2 웰층과 접하며 Alx1Ga1 -x1N(0.1≤x1≤0.35)을 포함하는 층을 포함하는 제1 Al 함유층을 포함한다.

Description

반도체 발광 소자{SEMICONDUCTOR LIGHT EMITTING DEVICE}
관련 출원에 대한 상호 참조
본 출원은 2012년 8월 13일에 출원된 일본 특허출원 제2012-179522호를 기초로 하고 이로부터 우선권을 주장하며, 그 전체 내용은 본 명세서에 참조로서 원용된다.
본 명세서에 설명된 실시예는 일반적으로 반도체 발광 소자에 관한 것이다.
LD(Laser Diode) 및 LED(Light Emitting Diode)와 같은 반도체 발광 소자에 있어서, 발광 효율의 개선이 요구된다.
반도체 발광 소자에서, 활성층으로는 예를 들어, In을 포함하는 질화물 반도체가 사용된다. 바람직한 발광 파장을 획득하기 위해 활성층의 In 조성비가 증가할 경우, 결정 품질이 저하되고 발광 효율이 감소하는 경향이 관찰된다.
도 1은 실시예 1에 따른 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다.
도 2은 실시예 1에 따른 다른 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다.
도 3은 실시예 1에 따른 또 다른 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다.
도 4는 실시예 1에 따른 또 다른 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다.
도 5는 실시예 1에 따른 또 다른 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다.
도 6a 및 도 6b는 반도체 발광 소자의 투과 전자 현미경(transmission electron microscope) 이미지이다.
도 7a 및 도 7b는 반도체 발광 소자의 시간 분해(time-resolved) 광발광(photoluminescence) 특성을 도시하는 그래프이다.
도 8a 및 도 8b는 반도체 발광 소자의 표면 상태를 예시하는 원자간력 현미경 사진(atomic force photomicrograph) 이미지이다.
도 9a 및 도 9b는 반도체 발광 소자의 특성을 예시하는 그래프이다.
도 10은 실시예 2에 따른 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다.
도 11은 실시예 2에 따른 다른 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다.
도 12는 실시예 2에 따른 또 다른 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다.
도 13은 실시예 2에 따른 또 다른 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다.
일반적으로, 일 실시예에 따르면, 반도체 발광 소자는: 질화물 반도체를 포함하는 n형의 제1 반도체층; 상기 제1 반도체층 위이며 상기 제1 반도체층의 [0001] 방향의 측에 배치된 질화물 반도체를 포함하는 p형의 제2 반도체층; 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 제공된 발광층을 포함하고, 상기 발광층은, 상기 제1 반도체층 위에 제공되며 질화물 반도체를 포함하는 제1 웰층; 상기 제1 웰층 위에 상기 제1 웰층에 접하여 제공되며 상기 제1 웰층의 밴드 갭 에너지보다 큰 밴드 갭 에너지를 갖고 질화물 반도체를 포함하는 제1 장벽층; 상기 제1 장벽층 위에 상기 제1 장벽층에 접하여 제공되는 Alx1Ga1-x1N(0.1≤x1≤0.35)의 제1 Al 함유층; 및 상기 제1 Al 함유층 위에 상기 제1 Al 함유층에 접하여 제공되며, 상기 제1 장벽층의 밴드 갭 에너지보다 작은 밴드 갭 에너지를 갖고 질화물 반도체를 포함하는 제2 웰층을 포함하고, 상기 제2 웰층은 Inp21Ga1-p21N(0.1＜p21≤0.4)을 포함하는 제1 부분을 포함하고, 상기 발광층으로부터 방출되는 광의 피크 파장은 450 nm 이상 670 nm 이하이고, 상기 제1 Al 함유층의 두께는 0.5 nm 이상 2.5 nm 이하이고, 상기 제1 장벽층의 두께는 5 nm 이상 30 nm 이하이고, 상기 제1 장벽층의 적어도 상기 제2 반도체층 측의 부분은 상기 제1 Al 함유층보다 Al 조성비가 낮다.
이후에 첨부 도면을 참조하여 다양한 실시예를 설명하고자 한다.
도면은 개략적 또는 개념적임에 주목한다. 부분들의 두께 및 폭간의 관계, 부분들간의 크기 비율 등은 실제와 반드시 동일하지는 않다. 또한, 동일한 부분을 표현하는 경우에도 도면에 따라 치수 및 부분들 간의 비율이 때로는 상이하게 표현된다.
명세서 및 도면에서, 상기 도면에서 설명되거나 도시된 것들과 유사한 구성요소들은 동일한 참조 부호로 표시되며, 상세한 설명은 적절히 생략된다.
[실시예 1]
도 1은 실시예 1에 따른 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다. 도 1에 도시된 바와 같이, 본 실시예에 따른 반도체 발광 소자(110)는 제1 반도체층(10), 제2 반도체층(20) 및 발광층(30)을 포함한다.
제1 반도체층(10)은 질화물 반도체를 포함하며 n형이다. 제2 반도체층(20)은 질화물 반도체를 포함하며 p형이다. 발광층(30)은 제1 반도체층(10)과 제2 반도체층(20) 사이에 제공된다.
여기서, 제1 반도체층(10)에서 제2 반도체층(20)으로의 방향을 Z축 방향이라 가정한다. 반도체 발광 소자(110)에서, 발광층(30)은 제1 반도체층(10) 상에 제공되며, 제2 반도체층(20)은 발광층(30) 상에 제공된다. 제1 반도체층(10), 발광층(30) 및 제2 반도체층(20)은 Z축 방향으로 이 순서대로 적층된다.
명세서에서, "구성요소가 다른 구성요소 상에 제공되는" 상태는 구성요소가 다른 구성요소 상에 직접 제공되는 상태뿐만 아니라 구성요소들 사이에 다른 요소가 삽입되어 구성요소가 다른 구성요소 상에 제공되는 상태를 포함한다. "구성요소가 다른 구성요소 상에 적층되는" 상태는 구성요소가 다른 구성요소 상에 서로 적층되는 상태뿐만 아니라 구성요소들 사이에 다른 요소가 삽입되어 구성요소가 다른 구성요소 상에 적층되는 상태를 포함한다.
제2 반도체층(20)은 발광층(30)을 통해 제1 반도체층(10)에 대향(oppose)한다. 명세서에서, "구성요소가 다른 구성요소에 대향하는" 상태는 구성요소가 다른 구성요소를 직접적으로 마주하는 상태뿐만 아니라 구성요소들 사이에 다른 요소가 삽입되어 구성요소가 다른 구성요소와 간접적으로 마주하는 상태를 포함한다.
하기에서, 문구 "하측(lower side)" 및 "상측(upper side)"은 설명을 간단히 하기 위해 사용된다. "하측"은 제1 반도체층(10) 측에 상응하고, "상측"은 제2 반도체층(20) 측에 상응한다.
제1 반도체층(10)으로서, 예를 들어, n형 불순물을 포함하는 GaN층이 사용된다. n형 불순물로는 Si, Ge, Te 및 Sn 중 적어도 하나를 사용할 수 있다. 제1 반도체층(10)은 예를 들어 n측 콘택층을 포함한다.
제2 반도체층(20)으로서, 예를 들어 p형 불순물을 포함하는 GaN층이 사용된다. p형 불순물로는 Mg, Zn 및 C 중 적어도 하나를 사용할 수 있다. 제2 반도체층(20)은, 예를 들어, p측 콘택층을 포함한다.
발광층(30)은 복수의 웰층(WL)(예를 들어, 제1 웰층(WL1) 및 제2 웰층(WL2)을 포함함), 장벽층(BL) 및 Al 함유층(AL)을 포함한다. 웰층(WL)은 질화물 반도체를 포함한다. 장벽층(BL)은 웰층(WL)들 사이에 제공된다. 장벽층(BL)의 밴드 갭 에너지는 웰층(WL)의 밴드 갭 에너지보다 크다. 장벽층(BL)은 질화물 반도체를 포함한다.
Al 함유층(AL)은, 단일 장벽층(BL)과, 단일 장벽층(BL)과 제2 반도체층(20) 사이에 제공된 p측 웰층(WL) 사이에 제공되며, p측 웰층(WL)과 접한다. Al 함유층(AL)은, 예를 들어 단일 장벽층(BL)과 접한다. Al 함유층(AL)은 Alx0Ga1 -x0N(0.1≤x0≤0.35)를 포함한다. x0는 Al 함유층(AL)의 Al 조성비이다. Al 함유층(AL)의 두께는, 예를 들어 0.5 nm 이상 2.5 nm 이하이다.
즉, 발광층(30)은 제1 웰층(WL1), 제2 웰층(WL2), 제1 장벽층(BL1) 및 제1 Al 함유층(AL1)을 포함한다. 제1 웰층(WL1) 및 제2 웰층(WL2)은 질화물 반도체를 포함한다. 제2 웰층(WL2)은 제1 웰층(WL1)과 제2 반도체층(20) 사이에 제공된다. 제1 장벽층(BL1)은 제1 웰층(WL1)과 제2 웰층(WL2) 사이에 제공된다. 제1 장벽층(BL1)의 밴드 갭 에너지는 제1 웰층(WL1)의 밴드 갭 에너지 및 제2 웰층(WL2)의 밴드 갭 에너지보다 크다. 제1 장벽층(BL1)은 질화물 반도체를 포함한다.
제1 Al 함유층(AL1)은 제1 장벽층(BL1)과 제2 웰층(WL2) 사이에서 제2 웰층(WL2)과 접한다. 제1 Al 함유층(AL1)은 Alx1Ga1 -x1N(0.1≤x1≤0.35)를 포함한다. 제1 Al 함유층(AL1)은, 예를 들어 제1 장벽층(BL1)과 접한다. 제1 Al 함유층의 두께는, 예를 들어 0.5 nm 이상 2.5 nm 이하이다.
이 예에서, 발광층(30)은 n측 장벽층(BLn) 및 n측 Al 함유층(ALn)을 더 포함한다. n측 장벽층(BLn)은 제1 웰층(WL1)과 제1 반도체층(10) 사이에 제공된다. n측 장벽층(BLn)의 밴드 갭 에너지는 제1 웰층(WL1)의 밴드 갭 에너지 및 제2 웰층(WL2)의 밴드 갭 에너지보다 크다. n측 장벽층(BLn)은 질화물 반도체를 포함한다.
이후에 설명된 바와 같이, 단일 웰층(WL) 내에서 밴드 갭 에너지는 때로는 변화한다. 즉, 때로는 단일 웰층(WL)내에 밴드 갭 에너지가 상대적으로 작은 제1 부분 및 제1 부분보다 밴드 갭 에너지가 큰 다른 부분(상대적으로 밴드 갭 에너지가 큰 부분)이 제공된다. 이들 부분들이 제공되는 경우, "한 부분의 밴드 갭 에너지가 웰층(WL)의 밴드 갭 에너지보다 큰" 상태는 "한 부분의 밴드 갭 에너지가 웰층(WL) 내에서 상대적으로 밴드 갭 에너지가 큰 부분의 밴드 갭 에너지보다 큰" 상태를 지칭한다.
n측 Al 함유층(ALn)은 n측 장벽층(BLn)과 제1 웰층(WL1) 사이에서 제1 웰층(WL1)과 접한다. n측 Al 함유층(ALn)은 AlxnGa1 - xnN(0.1≤xn≤0.35)를 포함한다. n측 Al 함유층(ALn)은, 예를 들어 n측 장벽층(BLn)과 접한다. n측 Al 함유층의 두께는, 예를 들어 0.5 nm 이상 2.5 nm 이하이다.
이 예에서, 반도체 발광 소자(110)는 p측 Al 함유층(ALp)을 더 포함한다. p측 Al 함유층(ALp)은 발광층(30)과 제2 반도체층(20) 사이에 제공된다. p측 Al 함유층(ALp)의 밴드 갭 에너지는 제1 장벽층(BL1)의 밴드 갭 에너지보다 크며, p측 Al 함유층(ALp)은 Al을 포함하는 질화물 반도체를 포함한다. 즉, p측 Al 함유층(ALp)의 밴드 갭 에너지는 웰층(WL)의 밴드 갭 에너지보다 크다.
반도체 발광 소자(110)에서, 전류는 제1 반도체층(10) 및 제2 반도체층(20)을 통해 발광층(30)으로 공급되며, 발광층(30)으로부터 광이 방출된다. 발광층(30)으로부터 방출된 광의 피크 파장은, 예를 들어 400 nm 이상 670 nm 이하이다.
웰층(WL)의 밴드 갭 에너지 및 웰층(WL)의 두께는, 발광층(30)으로부터 방출된 광의 피크 파장이 예를 들어 400 nm 이상 670 nm 이하가 되도록 설정된다.
예를 들어, 웰층(WL)은 Inp0Ga1 -p0N(0.1＜p0≤0.4)을 포함하는 부분을 포함한다. 웰층(WL)의 두께는, 예를 들어 1.5 nm 이상 5 nm 이하이다. 웰층(WL)의 예시적 구성은 이후에 설명될 것이다.
반도체 발광 소자(110)는, 예를 들어 LED이다. 반도체 발광 소자(110)는 LD일 수 있다. 이 경우, 제1 반도체층(10)의 적어도 일부 및 제2 반도체층(20)의 적어도 일부는 발광층(30)으로부터 방출된 광을 도파(guide)하는 기능을 갖는다.
이 실시예에서, 제2 반도체층(20)은, 예를 들어 제1 반도체층(10)의 [0001] 방향 측 상에 배치된다. 그러나, 제2 반도체층(20)과 대향하는 제1 반도체층(10)의 표면(이 표면을 편의상 상면으로 지칭함)은 엄밀히는 (0001)면이 아닐 수 있다. 상면은 엄밀한 (0001)면으로부터 특정 오프셋 각도로 경사진 면일 수 있다. 이러한 오프셋 각도는, 예를 들어 0도 이상 90도 미만의 각도이다. 제2 반도체층(20)이 제1 반도체층(10)의 [0001]방향 측 상에 제공된 상태는 또한 제1 반도체층(10)의 Z축 방향의 표면이 상술한 바와 같이 (0001) 면으로부터 경사진 경우도 포함한다.
제1 반도체층(10)의 주면은, 예를 들어 c-면이다. 예를 들어, 도시되지는 않았지만 버퍼층이 기판(미도시)상에 형성되며, 제1 반도체층(10), 발광층(30) 및 제2 반도체층(20)은 버퍼층 상에 순차적으로 형성된다. 기판으로는, 예를 들어 c-면 사파이어 기판이 사용된다. 기판으로는, 예를 들어 (110), (111) 및 (100) 실리콘(Si) 기판 중 임의의 것을 사용할 수 있다. 이들 층을 형성한 후에, 기판 및 버퍼층을 제거할 수 있다.
실시예에서, Al 함유층(AL)은, 예를 들어 웰층(WL)의 평탄성을 향상시키기 위해 제공되며, 웰층(WL)의 결정 품질도 또한 향상된다. 이에 따라, 발광층(30)에서 전자 및 정공의 재조합 효율이 향상시킨다.
실시예에 따르면, 결정 품질이 높은 고효율 반도체 발광 소자를 제공할 수 있다. Al 함유층(AL)을 제공함으로써 발휘되는 이러한 효과들은 본 발명자들에 의해 수행된 실험을 통해 발견되었다. 이 실험은 후술하고자 한다.
하기에서, 본 실시예에 따른 반도체 발광 소자의 일부 예를 서술하고자 한다.
도 2는 실시예 1에 따른 다른 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 반도체 발광 소자(111)에서, 발광층(30)은 제3 웰층(WL3), 제4 웰층(WL4), 제2 장벽층(BL2), 제3 장벽층(BL3), 제2 Al 함유층(AL2) 및 제3 Al 함유층(AL3)을 더 포함한다. 상기 구성 이외의 구성들은 반도체 발광 소자(110)에서와 동일하며, 설명은 생략한다.
제3 웰층(WL3)은 제2 웰층(WL2)과 제2 반도체층(20) 사이에 제공되며, 질화물 반도체를 포함한다. 제2 장벽층(BL2)은 제2 웰층(WL2)과 제3 웰층(WL3) 사이에 제공된다. 제2 장벽층(BL2)의 밴드 갭 에너지는 제2 웰층(WL2)의 밴드 갭 에너지 및 제3 웰층(WL3)의 밴드 갭 에너지보다 크고, 제2 장벽층(BL2)은 질화물 반도체를 포함한다. 제2 Al 함유층(AL2)은 제2 장벽층(BL2)과 제3 웰층(WL3) 사이에서 제3 웰층(WL3)과 접한다. 제2 Al 함유층(AL2)은 Alx2Ga1 -x2N(0.1≤x2≤0.35)를 포함한다. 제2 Al 함유층(AL2)은, 예를 들어 제2 장벽층(BL2)과 접한다. 제2 Al 함유층(AL2)의 두께는 0.5 nm 이상 2.5 nm 이하이다.
상술한 바와 같이, 예를 들어 N(N은 2 이상의 정수)개의 웰층(WL)이 제공된다.
i번째 웰층(WLi)(i는 2 이상의 정수)은 (i-1)번째 웰층(WL(i-1))과 제2 반도체층(20) 사이에 포함되며, 질화물 반도체를 포함한다. (i-1)번째 장벽층(BL(i-1))은 (i-1)번째 웰층(WL(i-1))과 i번째 웰층(WLi) 사이에 제공된다. (i-1)번째 장벽층(BL(i-1))의 밴드 갭 에너지는 (i-1)번째 웰층(WL(i-1))의 밴드 갭 에너지 및 i번째 웰층(WLi)의 밴드 갭 에너지보다 크며, (i-1)번째 장벽층(BL(i-1))은 질화물 반도체를 포함한다. (i-1)번째 Al 함유층(AL(i-1))은 (i-1)번째 장벽층(BL(i-1))과 i번째 웰층(WLi) 사이에서 i번째 웰층(WLi)과 접한다. (i-1)번째 Al 함유층(AL(i-1))은 Alx (i-1)Ga1-x(i-1)N(0.1≤x(i-1)≤0.35)를 포함한다. (i-1)번째 Al 함유층(AL(i-1))은, 예를 들어 (i-1)번째 장벽층(BL(i-1))과 접한다. (i-1)번째 Al 함유층(AL(i-1))의 두께는 0.5 nm 이상 2.5 nm 이하이다.
이 예에서, 4개의 웰층(WL)이 제공된다. 하지만, 웰층(WL)의 수는 본 실시예에서는 선택적이다.
이 예에서, Al 함유층(AL)은 개별 웰층(WL)의 하측(제1 반도체층(10) 측) 상에 제공된다. 하지만, Al 함유층(AL)은 임의의 한 웰층(WL)의 하측 상에 제공될 수 있다.
예를 들어, Al 함유층(AL)은 웰층(WL) 중에서 제1 반도체층(10)에 가까운(예를 들어, 가장 가까운) 웰층(WL)의 하측 상에 제공될 수 있다. 이 경우에, 결정이 제1 반도체층(10) 측으로부터 성장하는 경우 결정 성장의 초기 단계의 웰층(WL)(예를 들어, 제1 웰층(WL1))의 결정 품질이 향상된다. 따라서, 상기 웰층(WL) 상에 결정성장된 다른 층의 결정 품질이 향상되어, 전체 발광 효율이 향상된다.
한편, 예를 들어, Al 함유층(AL)은 웰층(WL) 중에서 제2 반도체층(20)에 가까운(예를 들어, 가장 가까운) 웰층(WL)의 하측 상에 제공될 수 있다. p형 제2 반도체층(20)에 가까운 웰층(WL)에서 광이 주로 방출됨이 밝혀졌다. 따라서, 제2 반도체층(20)에 가까운(가장 가까운) 웰층(WL) 아래에 Al 함유층(AL)이 제공되어 웰층(WL)의 결정 품질을 향상시킨다. 따라서, 발광 효율이 향상된다.
도 3은 실시예 1에 따른 또 다른 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다.
도 3에 도시된 바와 같이, 본 실시예에 따른 반도체 발광 소자(112)에서, 단일 웰층(WL) 내에서 In 농도(In 조성비)가 변화한다. 상기 구성 이외의 구성들은 반도체 발광 소자(111)에서와 동일하며, 설명은 생략된다.
예를 들어, 웰층(WL)은 Inp01Ga1 -p01N(0.1＜p01≤0.4)을 포함하는 제1 부분(PL01)을 포함한다. 제1 부분(PL01)은 In 농도가 상대적으로 높은 부분이다. 웰층(WL)은 제2 부분(PL02)을 더 포함한다. 제2 부분(PL02)은 제1 부분(PL01)과 제2 반도체층(20) 사이에 제공되며, Inp02Ga1 -p02N(0＜p02＜p01)을 포함한다.
예를 들어, 제2 웰층(WL2)은 Inp21Ga1 -p21N(0.1＜p21≤0.4)을 포함하는 제1 부분(PL21)을 포함한다. 제2 웰층(WL2)은 제2 부분(PL22)을 더 포함한다. 제2 부분(PL22)은 제1 부분(PL21)과 제2 반도체층(20) 사이에 제공되며, Inp22Ga1 -p22N(0＜p22＜p21)을 포함한다.
적어도 일부의 웰층(WL) 상에 In 농도가 상대적으로 높은 부분 및 In 농도가 상대적으로 낮은 부분이 제공될 수 있다.
도 4는 실시예 1에 따른 또 다른 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다.
도 4에 도시된 바와 같이, 본 실시예에 따른 반도체 발광 소자(113)에서, 단일 웰층(WL) 내에서 In 농도가 상대적으로 낮은 두 부분들 사이에 In 농도가 상대적으로 높은(In 조성비가 높은) 부분이 배치된다. 상기 구성 이외의 구성들은 반도체 발광 소자(112)에서와 동일하며, 설명은 생략한다.
예를 들어, 웰층(WL)은 제1 부분(PL01), 제2 부분(PL02) 및 제3 부분(PL03)을 포함한다. 제1 부분(PL01)은 Inp01Ga1 -p01N(0.1＜p01≤0.4)를 포함한다. 제2 부분(PL02)은 제1 부분(PL01)과 제2 반도체층(20) 사이에 제공된다. 제2 부분(PL02)은 Inp02Ga1 -p02N(0＜p02＜p01)를 포함한다. 제3 부분(PL03)은 제1 부분(PL01)과 제1 반도체층(10) 사이에 제공된다. 제3 부분(PL03)은 Inp03Ga1 -p03N(0＜p03＜p01)를 포함한다.
예를 들어, 제2 웰층(WL2)은, Inp21Ga1 -p21N(0.1＜p21≤0.4)을 포함하는 제1 부분(PL21), 제1 부분(PL21)과 제2 반도체층(20) 사이에 제공되며 Inp22Ga1 -p22N(0＜p22＜p21)을 포함하는 제2 부분(PL22), 및 제1 부분(PL21)과 제1 Al 함유층(AL1)(제1 부분(PL21)과 제1 반도체층(10)) 사이에 제공되며 Inp23Ga1 -p23N(0＜p23＜p21)을 포함하는 제3 부분(PL23)을 포함한다.
유사하게, 제3 웰층(WL3)은, Inp31Ga1 -p31N(0.1＜p31≤0.4)을 포함하는 제3 웰층(WL3)의 제1 부분(PL31), 제3 웰층(WL3)의 제1 부분(PL31)과 제2 반도체층(20) 사이에 제공되며 Inp32Ga1 -p32N(0＜p32＜p31)을 포함하는 제3 웰층(WL3)의 제2 부분(PL32), 및 제3 웰층(WL3)의 제1 부분(PL31)과 제1 반도체층(10) 사이에 제공되며 Inp33Ga1 -p33N(0＜p33＜p31)을 포함하는 제3 웰층(WL3)의 제3 부분(PL33)을 포함한다.
유사하게, 제4 웰층(WL4)은, Inp41Ga1 -p41N(0.1＜p41≤0.4)을 포함하는 제4 웰층(WL4)의 제1 부분(PL41), 제4 웰층(WL4)의 제1 부분(PL41)과 제2 반도체층(20) 사이에 제공되며 Inp42Ga1 -p42N(0＜p42＜p41)을 포함하는 제4 웰층(WL4)의 제2 부분(PL42), 및 제4 웰층(WL4)의 제1 부분(PL41)과 제1 반도체층(10) 사이에 제공되며 Inp43Ga1 -p43N(0＜p43＜p41)을 포함하는 제4 웰층(WL4)의 제3 부분(PL43)을 포함한다.
웰층(WL)의 제1 부분(PL01)의 In 조성비는, 예를 들어 0.1 이상 0.4 이하이며, 예를 들어 0.3이다. 제2 부분(PL02) 및 제3 부분(PL03)의 In 조성비는, 예를 들어 0.02 이상 0.2 미만이며, 예를 들어 0.1 이다.
상술한 바와 같이, 웰층(WL)에서는, In 조성비가 높은 제1 부분(PL01), In 조성비가 낮은 제2 부분(PL02), 및 In 조성비가 낮은 제3 부분(PL03)이 제공되어 웰층(WL)에 적절한 변형(strain)을 형성함으로써, 압전 필드(piezoelectric field)가 유효하게 유발될 수 있다. 이에 따라, 전자의 공간 분포 위치를 정공의 공간 분포 위치에 근접하게 하는 것이 가능하다. 따라서, 발광 효율을 향상시키는 것이 가능하다.
상술한 바와 같이, 웰층(WL)은 복수의 서브층(sub layers)을 포함할 수 있다. 서브층에서 In 조성비는 상이하며, 상응하게 밴드 갭 에너지가 변화한다. 서브층의 수는 선택적이다.
웰층(WL)의 In 조성비(분포)의 변화는 연속적일 수 있거나, 단계적(불연속적)일 수 있다. In 조성비의 분포는 웰층(WL)끼리 서로 상이할 수 있다.
웰층(WL)의 밴드 갭 에너지의 분포는 웰층(WL)의 In 조성비의 분포에 따라 변화한다. 웰층(WL)의 밴드 갭 에너지의 변화(분포)는 연속적일 수 있거나, 단계적(불연속적)일 수 있다.
도 5는 실시예 1에 따른 또 다른 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다.
도 5에 도시된 바와 같이, 본 실시예에 따른 반도체 발광 소자(114)에서, 제1 반도체층(10)은 n형 질화물 반도체층(11), 및 질화물 반도체층(11)과 발광층(30) 사이에 제공된 적층체(40)를 포함한다.
n형 질화물 반도체층(11)으로는, 예를 들어 n형 불순물을 포함하는 GaN이 사용된다.
적층체(40)는 서로 교대로 적층된 복수의 제1 막(41) 및 복수의 제2 막(42)을 포함한다. 제1 막(41) 및 제2 막(42)의 적층 방향은 Z축 방향이다. 제2 막(42)의 밴드 갭 에너지는 제1 막(41)의 밴드 갭 에너지보다 크다. 제1 막(41)으로 예를 들어 InGaN이 사용되고, 제2 막으로 예를 들어 GaN이 사용된다. 제1 막(41)의 두께는, 예를 들어 0.5 nm 이상 2 nm 이하이다. 제2 막(42)의 두께는, 예를 들어 0.5 nm 이상 2 nm 이하이다. 적층체(40)는 예를 들어 초격자(superlattice)이다. 적층체(40)는 예를 들어 발광층(30)의 결정 품질을 향상시킨다.
적층체(40)는 예를 들어 n형 불순물을 포함한다. 적층체(40)는 임의의 n형 불순물을 포함하지 않을 수 있다. 본 실시예에서, 결정 품질이 향상되고 발광 효율이 향상된다. 하기에서, 그러한 발견이 획득된 실험을 설명하고자 한다.
하기 실험에서, 반도체 발광 소자(114)를 제조하였다.
실험에서, c-면 사파이어 기판상에 버퍼층을 형성하였다. 버퍼층은 기판상에 형성된 저온 GaN층 및 저온 GaN층 상에 형성된 GaN층을 포함한다. 버퍼층상에 적층체(40)를 형성하였다. 적층체(40) 상에 n형 질화물 반도체 층(11)으로 n형 GaN층을 형성하였다. n형 GaN층 상에 적층체(40)를 형성하고, 적층체(40) 상에 발광층(30)을 형성하고, 발광층(30) 상에 p측 Al 함유층(ALp)을 형성하고, p측 Al 함유층(ALp) 상에 제2 반도체층(20)을 형성하였다. 이들 반도체층을 성장시키기 위한 방법으로서 유기금속 화학증착법(MOCVD)을 사용하였다. 예를 들어, 유기금속 기상 성장(Metal-organic vapor phase epitaxy)를 사용할 수 있다.
실험에서, 웰층(WL)의 수는 4개이다. 개별 웰층(WL) 아래에 Al 함유층(AL)을 형성하였다. 즉, 장벽층(BL)을 형성한 후에 Al 함유층(AL)을 형성하고, Al 함유층(AL) 상에 웰층(WL)을 형성한다. 웰층(WL)의 형성에 있어서, 제1 내지 제3 부분이 형성된다. 적층막을 형성하기 위한 공정을 4회 반복한다. Al 함유층(AL)의 Al 조성비는 0.3이다. Al 함유층(AL)의 두께는 약 1.5 nm이다.
장벽층(BL)은 GaN이며 두께는 약 10 nm이다. 웰층(WL)의 제1 부분의 In 조성비는 0.3이며 제1 부분의 두께는 2 nm이다. 제2 부분의 In 조성비는 0.15이며 제2 부분의 두께는 1 nm이다. 제3 부분의 In 조성비는 0.15이며 제3 부분의 두께는 1 nm이다.
p측 Al 함유층(ALp)이 형성되고, p측 Al 함유층(ALp) 상에 제2 반도체층(20)이 형성된다. 이에 따라, 반도체 발광 소자(114)가 제조된다.
실험에서, 참고예에 따른 반도체 발광 소자(191)를 또한 제조하였다(구조는 미도시). 참고예에 따른 반도체 발광 소자(191)에서, 반도체 발광 소자(114) 구성에서 Al 함유층이 제공되지 않으며 다른 조건은 반도체 발광 소자(114)에서와 동일하다. 즉, 반도체 발광 소자의 제조에 있어서, Al 함유층(AL)을 형성하지 않고 개별 장벽층(BL) 상에 웰층(WL)을 바로 형성하였다.
반도체 발광 소자(114 및 191)에 있어서, 투과 전자 현미경(TEM:Transmission Electron Microscope)을 이용하여 단면을 관찰하였고, 시간분해 광발광 특성을 평가하였다. 원자간력 현미경(AFM)을 이용하여 이들 시료의 표면 상태를 평가하였다.
도 6a 및 도 6b는 반도체 발광 소자의 투과 전자 현미경(TEM) 이미지이다.
도 6a는 반도체 발광 소자(114)에 상응하고, 도 6b는 참고예에 따른 반도체 발광 소자(191)에 상응한다. 복잡하기 때문에 장벽층(BL)의 위치는 도시하지 않는다.
도 6b에 나타나 바와 같이, 웰층(WL) 아래에 Al 함유층(AL)이 제공되지 않은 반도체 발광 소자(191)에서는, 웰층(WL)(제1 웰층(WL1) 내지 제4 웰층(WL4))에 상응하는 어두운 밸트형 이미지가 분명하지 않다. 이는 웰층(WL)과 웰층(WL)의 상하층들(즉, 장벽층(BL)) 간의 경계가 분명하지 않고 원하는 층들이 형성되지 않은 것으로 간주된다. 이들 층들의 결정 품질도 또한 불량한 것으로 간주된다.
반대로, 도 6a에 나타난 바와 같이, 웰층(WL) 아래에 Al 함유층(AL)이 제공된 반도체 발광 소자(114)에서는, 웰층(WL)(제1 웰층(WL1) 내지 제4 웰층(WL4))에 상응하는 어두운 밸트형 이미지가 매우 분명하다. 즉, 웰층(WL)과 웰층(WL) 상하층들(Al 함유층(AL) 및 장벽층(BL)) 간의 경계가 분명하고 원하는 층들이 형성된 것으로 간주된다. 이들 층들의 결정 품질도 또한 우수한 것으로 간주된다.
도 7a 및 7b는 반도체 발광 소자의 시간 분해 광발광 특성을 도시하는 그래프이다.
도 7a는 반도체 발광 소자(114)에 상응하고, 도 7b는 참고예에 따른 반도체 발광 소자(191)에 상응한다. 도 7a 및 도 7b에서, 가로축은 시간(t)을 나타내고, 세로축은 획득된 광발광의 강도(Int)를 나타낸다. 강도(Int)는 반도체 발광 소자(191)의 최대 강도를 1로 규격화한 것이다.
도 7b에 나타난 바와 같이, 반도체 발광 소자(191)에서는, 광발광 강도(Int)가 더 빨리 감쇠된다. 반도체 발광 소자(191)의 광발광의 감쇠 시간 상수(τ)가 짧다. 광발광이 감쇠되는 것은 웰층(WL)의 전자가 층 내의 결함 등에 의해 포획되어 광발광이 소실되기 때문이다. 광발광 강도(Int)의 최대치가 작다.
반대로, 도 7a에 나타난 바와 같이, 반도체 발광 소자(114)에서, 광발광 강도(Int)는 완만하게 감쇠된다. 반도체 발광 소자(114)의 광발광의 감쇠 시간 상수(τ)가 길다. 반도체 발광 소자(191)의 광발광의 감쇠 시간 상수(τ)가 1인 것으로 감쇠 시간 상수(τ)를 규격화하는 경우, 반도체 발광 소자(114)의 광발광의 감쇠 시간 상수(τ)는 1.61이다. 반도체 발광 소자(191)의 광발광 강도(Int)의 최대치가 1인 것으로 강도(Int)를 규격화하는 경우, 반도체 발광 소자(114)의 광발광 강도(Int)의 최대치는 약 2.3으로 높다.
상술한 바와 같이, Al 함유층(AL)이 웰층(WL) 아래에 제공되어, 광발광 강도(Int)의 최대치가 증가하고 광발광의 시간 상수가 연장된다. 이는, 예를 들어, 웰층(WL) 내의 전자가 소실되도록 유발하는 웰층(WL)의 결정 결함이 적음을 의미한다. 즉, 웰층(WL) 아래에 Al 함유층(AL)이 제공되어, 예를 들어 웰층(WL)의 결정 결함을 억제하여 결정 품질을 향상시키는 것으로 나타났다. 이에 따라, 결정 품질이 향상되므로 발광 효율을 향상시킬 수 있다.
도 8a 및 8b는 반도체 발광 소자의 표면 상태를 예시하는 원자간력 현미경사진 이미지이다.
도 8a는 반도체 발광 소자(114)에 상응하고, 도 8b는 참고예에 따른 반도체 발광 소자(191)에 상응한다. 도 8a 및 도 8b는 제1 웰층(WL1)이 형성된 상태에서 반도체층 형성을 종료하고 AFM을 이용하여 그 상태의 시료를 관찰한 이미지이다.
도 8b에 나타난 바와 같이, 웰층(WL) 아래에 Al 함유층(AL)이 제공되지 않은 반도체 발광 소자(191)에서는, 표면상의 요철이 크다. 반도체 발광 소자(191)의 표면 거칠기(roughness)(평균 제곱근 거칠기의 RMS 값)는 약 0.46 nm이다. 반도체 발광 소자(191)의 표면 거칠기(산술 평균 거칠기의 Ra 값)은 0.37 nm이다.
반대로, 도 8a에 나타난 바와 같이, 웰층(WL) 아래에 Al 함유층(AL)이 제공된 반도체 발광 소자(114)에서는, 표면상의 요철이 작다. 반도체 발광 소자(114)의 표면 거칠기(RMS 값)는 약 0.42 nm이다. 반도체 발광 소자(114)의 표면 거칠기(Ra 값)는 0.33 nm이다.
상술한 바와 같이, 웰층(WL)을 형성하기 전에 웰층(WL)의 하부층으로서 Al 함유층(AL)을 형성하여 웰층(WL)의 표면의 평탄도가 향상되는 것으로 나타났다.
Al 함유층(AL)의 Al 조성비를 변화시켜 유사하게 시료를 준비하고, 시간 분해 광발광 특성에 따라 광학 특성을 평가하였다.
도 9a 및 도 9b는 반도체 발광 소자의 특성을 예시하는 그래프이다.
도 9a 및 9b에서 가로축은 Al 함유층(AL)의 Al 조성비(x0)를 나타낸다. 참고예에 따른 반도체 발광 소자(191)의 특성이 Al 조성비(x0)가 0인 위치에 도시된다. 도 9a의 세로축은 시간 분해 광발광 특성의 시간 상수(τ)를 나타낸다. 시간 상수(τ)는 반도체 발광 소자(191)의 시간 상수를 1로 하여 규격화된다. 도 9b의 세로축은 시간 분해 광발광 특성의 광발광 강도(Int)의 최대치(Intmax)를 나타낸다. 최대치(Intmax)는 반도체 발광 소자(191)의 광발광 강도(Int)의 최대치를 1로 하여 규격화된다.
도 9a에 나타난 바와 같이, Al 함유층(AL)의 Al 조성비(x0)가 0.15인 경우, 시간 상수(τ)는 1.44이다. Al 조성비(x0)가 0.3인 경우, 시간 상수(τ)는 1.61이다. Al 조성비(x0)가 0.45인 경우, 시간 상수(τ)는 1.35이다. 상술한 바와 같이, Al 함유층(AL)의 Al 조성비(x0)가 0.1 이상일 경우 시간 상수(τ)가 큰 것으로 나타났다. 더 구체적으로, Al 조성비(x0)가 0.2 이상 0.4 이하인 경우 시간 상수(τ)가 크다.
도 9b에 나타난 바와 같이, Al 함유층(AL)의 Al 조성비(x0)가 0.15인 경우, 광발광 강도(Int)의 최대치(Intmax)는 2.2이다. Al 조성비(x0)가 0.3인 경우, 광발광 강도(Int)의 최대치(Intmax)는 2.3이다. Al 조성비(x0)가 0.45인 경우, 광발광 강도(Int)의 최대치(Intmax)는 1.7이다. 상술한 바와 같이, Al 함유층(AL)의 Al 조성비(x0)가 0.1 이상인 경우 광발광 강도(Int)의 최대치(Intmax)가 큰 것으로 나타났다. 더 구체적으로, Al 조성비(x0)가 0.2 이상 0.4 이하인 경우 광발광 강도(Int)의 최대치(Intmax)가 크다.
웰층(WL)과 장벽층(BL) 사이에 중간층이 제공되는 구성이 존재한다. 상부 및 하부 웰층(WL) 사이에 중간층으로서 AlGaN층이 제공되는 구성도 또한 알려져 있다. 상기 구성에서, AlGaN 중간층의 Al 조성비가 0% 내지 10%(0.1)의 범위로 변경되는 경우, 5% 이하의 Al 조성비에서 발광 효율이 높음이 알려져 있다. Al 조성비가 0%인 경우(즉, 조성이 GaN인 경우), 발광 효율이 더 높음이 알려져 있다. 즉, Al 조성비가 낮을 경우 발광 효율이 높음이 알려져 있다.
반대로, 본 실시예에서는 Al 조성비가 0.05 보다 높은 Al 함유층(AL)이 웰층(WL)의 하측 상에 배치된다. 더 구체적으로, 상기 Al 함유층(AL)의 Al 조성비는 0.1 이상이며, 바람직하게는 0.2 이상 0.4 이하이다.
본 발명자들은, 실험을 실제로 수행하기 전에, 상기와 같이 Al 조성비가 높은 Al 함유층(AL)이 장벽층(BL)과 웰층(WL) 사이에 형성되는 경우, Al 함유층(AL)의 격자 상수와 웰층(WL)의 격자 상수 간의 차이가 지나치게 커서 결정 품질이 저하될 것으로 예측하였다. 하지만, Al 조성비가 상술한 바와 같이 증가한 실제 실험예에 대한 보고가 없었으므로, 본 발명자들은 Al 조성비를 현저하게 변경시킨 실험을 수행하였다. 그 결과, 상술한 바와 같이 Al 조성비가 0.05를 현저하게 초과하는, Al 조성비가 0.1 이상, 더 구체적으로는 0.2 이상 0.4 이하인 범위에서 표면 거칠기(VRMS)가 현저하게 작은 것으로 나타났다. 또한, 이와 동시에 시간 분해 광발광 특성의 시간 상수(τ)도 현저하게 연장되는 것으로 나타났다. 현재까지 보고된 5% 이하의 범위를 현저하게 초과하는 Al 조성비에서 결정 표면이 평탄해지고 결정 내 결함이 감소하는 것으로 나타났다. 즉, 상기 조건하에서, 결정 품질이 향상되고 높은 발광 효율을 획득할 수 있다.
상술한 바와 같이, 종래의 구성에서, 5% 이하의 Al 조성비에서 발광 효율이 높고, 더 구체적으로, 0%의 Al 조성비에서 발광 효율이 증가한 결과를 획득할 수 있었다. 반대로, 본 실험에서는, 0.1 이상, 더 구체적으로 0.2 이상 0.4 이하의 Al 조성비에서 효율이 향상된다. 이는 종래의 공지된 것과는 완전히 상이한 현상이다.
상술한 바와 같이, Al 함유층(AL)이 제공되고 Al 함유층(AL) 상에 웰층(WL)이 형성되는 경우, 표면의 평탄도가 향상되고 웰층(WL)의 결정 품질이 향상된다. 따라서, 본 실시예에 따른 Al 함유층(AL)을 제공하여 웰층(WL)의 In 조성비를 종래의 구성에서보다 증가시킨다.
예를 들어, 웰층(WL)에 In 조성비가 높은 제1 부분(PL01), In 조성비가 낮은 제2 부분(PL02) 및 In 조성비가 낮은 제3 부분(PL03)을 제공함에 있어서, In 조성비가 높은 제1 부분(PL01)의 농도가 지나치게 높거나 제1 부분(PL01)의 두께가 지나치게 두꺼운 경우에 웰층(WL)의 결정 품질이 저하되는 경향이 있다. 이 경우, 본 실시예에 따른 Al 함유층(AL)을 웰층(WL)의 하측 상에 배치하여, 제1 부분(PL01)의 In 조성비가 증가한다 하더라도 높은 결정 품질을 유지한다.
In 조성비가 높은 제1 부분(PL01)(예를 들어, 제1 부분 PL11, PL21, PL31 및PL41)의 두께는, 예를 들어 0.5 nm 이상 2 nm 이하이다. 제1 부분(PL01)의 두께가 2 nm를 초과하는 경우, 예를 들어, 정공의 파동 함수와 전자의 파동 함수의 중첩이 감소하여 발광 효율이 저하되는 경향이 있다.
In 조성비가 낮은 제2 부분(PL02)의 두께 및 제3 부분(PL03)의 두께는, 예를 들어 0.5 nm 이상 2 nm 이하이다.
웰층(WL)의 두께(단일 웰층(WL)의 전체 두께)는, 예를 들어 1 nm 이상 10 nm 이하이다. 웰층(WL)의 두께가 1 nm 미만인 경우에, 웰층(WL)의 캐리어의 구속 효과(confinement effect)가 작아져 발광 효율이 감소한다. 웰층(WL)의 두께가 10 nm를 초과하는 경우, 결정 품질이 현저하게 저하된다. 웰층(WL)의 두께는, 예를 들어 3 nm이다.
본 실시예에서, Al 함유층(AL)의 두께는, 예를 들어 0.5 nm 이상 2.5 nm 이하이다. 더 구체적으로, Al 함유층(AL)의 두께는 예를 들어 약 1.0 nm이다. 또는, Al 함유층(AL)의 두께는 예를 들어 약 1.5 nm이다. Al 함유층(AL)의 두께가 1.0 nm인 경우의 구동 전압은 Al 함유층(AL)의 두께가 1.5 nm인 경우의 구동 전압보다 낮다. Al 함유층(AL)의 두께가 1.0 nm인 경우의 전력-광 변환 효율(wall plug efficiency)은 Al 함유층(AL)의 두께가 1.5 nm인 경우의 전광변환효율보다 높다.
본 실시예에서, 장벽층(BL)의 두께는, 예를 들어 5 nm 이상 30 nm 이하이다. 예를 들어, Al 함유층(AL)의 두께가 1.5 nm인 경우, 장벽층(BL)의 두께는 예를 들어 10 nm이다.
[실시예 2]
도 10은 실시예 2에 따른 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다.
도 10에 도시된 바와 같이, 본 실시예에 따른 반도체 발광 소자(120)도 또한 제1 반도체층(10), 제2 반도체층(20) 및 발광층(30)을 포함한다. 본 실시예에서도, 발광층(30)은 복수의 웰층(WL)(예를 들어, 제1 웰층(WL1) 및 제2 웰층(WL2)을 포함함), 장벽층(BL) 및 Al 함유층(AL)을 포함한다.
웰층(WL)은 Inp01Ga1 -p01N(0.1＜p01≤0.4)을 포함하는 부분(제1 부분(PL01)을 갖는다. 예를 들어, 제1 웰층(WL1)은 Inp11Ga1 -p11N(0.1＜p11≤0.4)을 포함하는 부분(제1 부분(PL11))을 갖는다. 예를 들어, 제2 웰층(WL2)은 Inp21Ga1 -p21N(0.1＜p21≤0.4)을 포함하는 부분(제1 부분(PL21))을 갖는다.
본 실시예에서, 장벽층(BL)은 Al 조성비가 서로 상이한 복수의 부분들(복수의 층들)을 포함한다.
즉, 제1 장벽층(BL1)은 제1 n측층(Bn1) 및 제1 p측층(Bp1)을 포함한다. 제1 n측층(Bn1)은 제1 웰층(WL1)과 접한다. 제1 n측층(Bn1)의 밴드 갭 에너지는 제1 부분(PL01)(제1 부분(PL11))의 밴드 갭 에너지보다 크다. 제1 n측층(Bn1)은 Alq11Inr11Ga1-q11-r11N(0≤q11＜1, 0≤r11＜1, 0≤q11+r11≤1 및 r11＜p21)을 포함한다.
제1 p측층(Bp1)은 제1 n측층(Bn1)과 제2 반도체층(20) 사이(제1 n측층(Bn1)과 제1 Al 함유층(AL1) 사이)에 제공된다. 제1 p측층(Bp1)의 밴드 갭 에너지는 제1 부분(PL01)(제1 부분(PL11))의 밴드 갭 에너지보다 크다. 제1 p측층(Bp1)은 Alq12Inr12Ga1-q12-r12N(0≤q12＜1, 0≤r12＜1, 0≤q12+r12≤1, q12＜q11 및 r12＜p21)을 포함한다.
상기 구성 이외의 구성은 반도체 발광 소자(110)의 구성과 동등하며, 설명은 생략된다.
제1 장벽층(BL1)에서, 제1 p측층(Bp1)은 제1 n측층(Bn1) 상에 배치된다. 제1 p측층(Bp1)의 밴드 갭 에너지는 제1 n측층(Bn1)의 밴드 갭 에너지보다 작다.
제1 n측층(Bn1) 및 제1 p측층(Bp1)의 In 조성비는 예를 들어 0이다. 제1 n측층(Bn1)의 Al 조성비는 예를 들어 0.1 이상 0.3 이하이다. 제1 n측층(Bn1)으로 예를 들어 Al0 .15Ga0 .85N이 사용된다. 또는, 제1 n측층(Bn1)으로 예를 들어 Al0 .3Ga0 .7N이 사용된다. 제1 p측층(Bp1)의 Al 조성비는 예를 들어 0.1 미만이다. 제1 p측층(Bp1)으로 예를 들어 GaN이 사용된다.
제1 n측층(Bn1)의 두께는, 예를 들어 0.1 nm 이상 5 nm 이하이다. 제1 n측층(Bn1)의 두께가 0.1 nm 미만인 경우, 웰층(WL)에 대한 캐리어의 구속 효과가 감소하여 높은 발광 효율을 획득하기가 어렵다. 제1 n측층(Bn1)의 두께가 5 nm를 초과하는 경우, 구동 전압이 현저하게 증가한다. 제1 n측층(Bn1)의 두께는 예를 들어 1 nm이다.
제1 p측층(Bp1)의 두께는, 예를 들어 1 nm 이상 30 nm 이하이다. 제1 p측층(Bp1)의 두께가 1 nm 미만인 경우, 결정 품질이 저하되어 높은 발광 효율을 획득하기가 어렵다. 제1 p측층(Bp1)의 두께가 30 nm를 초과하는 경우, 구동 전압이 증가한다. 제1 p측층(Bp1)의 두께는 예를 들어 10 nm이다.
상술한 바와 같이, 본 실시예에서, 단일 장벽층(BL) 내에 밴드 갭 에너지 분포가 형성된다. 즉, 웰층(WL) 상에 제공된 장벽층(BL)에서, 웰층(WL)과 접하는 부분(제1 n측층(Bn1))의 밴드 갭 에너지는 그 부분 이외의 부분(제1 p측층(Bp1))의 밴드 갭 에너지보다 더 높게 증가한다.
이에 따라, 예를 들어 발광 효율이 향상된다. 더 구체적으로, 발광층(30)으로부터 방출된 광의 피크 파장(λp)이 515 nm보다 긴 반도체 발광 소자에서 특히 높은 발광 효율이 획득될 수 있다.
본 실시예에 따른 구성에 따라 상술한 고효율이 획득될 수 있는 이유는 양자 구속 슈타르크 효과(quantum confinement Stark effect)에 의한 발광 효율의 감소가 억제되기 때문인 것으로 간주된다.
반도체 발광 소자에서, 웰층(WL)은 변형되어 압전 필드를 생성한다. 압전 필드는 때로는 정공의 파동 함수와 전자의 파동 함수의 중첩의 적분값을 감소시켜 발광 효율을 감소시킨다. 예를 들어, 압전 필드가 부적절하게 제어되는 경우, 웰층(WL)의 전자의 파동 함수가 예를 들어 제2 반도체층(20) 측으로 누출된다. 더 구체적으로, 장파장의 웰층(WL)에서 변형이 증가하고 이러한 경향이 현저하다.
변형이 증가하는 경우, 웰층(WL)과 접하는, 제2 반도체층(20) 측의 장벽층(BL) 부분 상에 AlGaN층(예를 들어, 제1 n측층(Bn1))이 제공되어 전자가 제2 반도체층(20) 측으로 누출되는 것을 억제한다. 전자는 유효 질량이 작으므로, AlGaN층을 제공하여 전자의 파동 함수를 정공의 파동 함수보다 더 제1 반도체층(10) 측으로 이동시킨다. 이에 따라, 정공의 파동 함수와 전자의 파동 함수의 중첩의 적분값을 증가시킬 수 있다.
도 11은 실시예 2에 따른 다른 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다.
도 11에 도시된 바와 같이, 본 실시예에 따른 다른 반도체 발광 소자(121)에서도, 개별 장벽층(BL) 상에 Al 조성비가 서로 상이한 복수의 부분들(복수의 층들)이 제공된다. 상기 구성 이외의 구성은 반도체 발광 소자(111)에서와 동일하며, 설명은 생략한다.
제1 장벽층(BL1)은 제1 n측층(Bn1) 및 제1 p측층(Bp1)을 포함한다.
예를 들어, 발광층(30)은 제2 웰층(WL2)과 제2 반도체층(20) 사이에 제공된 제2 장벽층(BL2)을 더 포함한다. 제2 장벽층(BL2)은 제2 n측층(Bn2) 및 제2 p측층(Bp2)을 포함한다. 제2 n측층(Bn2)은 제2 웰층(WL2)과 접하며 밴드 갭 에너지는 제2 웰층(WL2)의 제1 부분(PL21)의 밴드 갭 에너지보다 크다. 제2 장벽층(BL2)은 Alq21Inr21Ga1-q21-r21N(0≤q21＜1, 0≤r21＜1, 0≤q21+r21≤1, 및 r21＜p21)을 포함한다. 제2 p측층(Bp2)은 제2 n측층(Bn2)과 제2 반도체층(20) 사이에 제공되며, 밴드 갭 에너지는 제1 부분(PL21)의 밴드 갭 에너지보다 크다. 제2 p측층(Bp2)은 Alq22Inr22Ga1-q22-r22N(0≤q22＜1, 0≤r22＜1, 0≤q22+r22≤1, q22＜q21 및 r22＜p21)을 포함한다. 즉, 제2 장벽층(BL2)은 제1 반도체층(10) 측 상에 Al 조성비가 높은 부분(제2 n측층(Bn2)) 및 제2 반도체층(20) 측 상에 Al 조성비가 상대적으로 낮은 부분(제2 p측층(Bp2))을 포함한다.
유사하게, 제3 장벽층(BL3)은 제1 반도체층(10) 측 상에 Al 조성비가 높은 부분(제3 n측층(Bn3)) 및 제2 반도체층(20) 측 상에 Al 조성비가 상대적으로 낮은 부분(제3 p측층(Bp3))을 포함한다. n측 장벽층(BLn)은 제1 반도체층(10) 측 상에 Al 조성비가 높은 부분(n측층(Bnn)) 및 제2 반도체층(20) 측 상에 Al 조성비가 상대적으로 낮은 부분(p측층(Bpp))을 포함한다.
반도체 발광 소자(121)에서도, 발광 효율의 감소가 억제되고 높은 효율이 획득될 수 있다.
도 12는 실시예 2에 따른 또 다른 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다.
도 12에 도시된 바와 같이, 본 실시예에 따른 또 다른 반도체 발광 소자(122)에서도, 개별 장벽층(BL) 상에 Al 조성비가 서로 상이한 복수의 부분들(복수의 층들)이 제공된다. 상기 구성 이외의 구성은 반도체 발광 소자(112)에서와 동일하며 설명은 생략한다.
도 13은 실시예 2에 따른 또 다른 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다.
도 13에 도시된 바와 같이, 본 실시예에 따른 또 다른 반도체 발광 소자(123)에서도, 개별 장벽층(BL) 상에 Al 조성비가 서로 상이한 복수의 부분들(복수의 층들)이 제공된다. 상기 구성 이외의 구성은 반도체 발광 소자(113)에서와 동일하며, 설명은 생략한다.
반도체 발광 소자(123)에서도, 반도체 발광 소자(114)에서와 유사하게 적층체(40)가 더 제공될 수 있다.
반도체 발광 소자(122 및 123)에서도, 발광 효율의 감소가 억제되어 고효율이 획득될 수 있다.
본 실시예에 따라, 결정 품질이 높은 고효율 반도체 발광 소자를 제공할 수 있다.
본 명세서에서, "질화물 반도체"는 화학식 BxInyAlzGa1 -x-y- zN(0≤x≤1, 0≤y≤1, 0≤z≤1, 및 x+y+z≤1)의 개별 범위에서 조성비(x,y 및 z)가 변화하는 조성을 갖는 모든 반도체를 포함한다. 또한, "질화물 반도체"는 화학식에서 N(질소) 이외에 V족 원소를 더 포함하는 반도체, 도전형과 같은 각종 물리적 특성을 제어하기 위해 첨가된 각종 원소들을 더 포함하는 반도체, 및 의도치않게 포함된 각종 원소들을 더 포함하는 반도체를 또한 포함한다.
상술한 바와 같이, 본 발명의 실시예는 구체예를 참조로 설명된다. 하지만, 본 발명의 실시예는 이러한 구체예에 한정되지 않는다. 예를 들어, 반도체 발광 소자에 포함된 제1 반도체층, 제2 반도체층, 발광층, 웰층, 장벽층 및 Al 함유층과 같은 구성요소들의 구체적인 구성은, 당업자가 공지의 범위로부터 구성요소들을 적절히 선택하여 유사한 효과를 획득하도록 본 발명을 유사하게 구현할 수 있기만 하면, 본 발명의 범위에 포함된다.
특정 실시예를 설명하였지만, 이들 실시예는 오직 예시로서 제시되었으며 본 발명의 범위를 제한하고자 하는 의도가 아니다. 사실상, 본 명세서에 설명된 신규한 실시예는 다양한 다른 형태로 실시될 수 있으며; 또한, 본 발명의 사상에서 벗어남이 없이 본 명세서에 설명된 실시예의 형태에 대해 각종 생략, 치환 및 변경이 이루어질 수 있다. 첨부된 특허청구범위 및 그의 균등물은 본 발명의 범위 및 사상 이내에 포함되는 바와 같은 그러한 형태 또는 변경을 망라하고자 한다.

Claims (20)

  1. 반도체 발광 소자로서,
    질화물 반도체를 포함하는 n형의 제1 반도체층;
    상기 제1 반도체층 위이며 상기 제1 반도체층의 [0001] 방향의 측에 배치된 질화물 반도체를 포함하는 p형의 제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 제공된 발광층
    을 포함하고,
    상기 발광층은,
    상기 제1 반도체층 위에 제공되며 질화물 반도체를 포함하는 제1 웰층;
    상기 제1 웰층 위에 상기 제1 웰층에 접하여 제공되며 상기 제1 웰층의 밴드 갭 에너지보다 큰 밴드 갭 에너지를 갖고 질화물 반도체를 포함하는 제1 장벽층;
    상기 제1 장벽층 위에 상기 제1 장벽층에 접하여 제공되는 Alx1Ga1-x1N(0.1≤x1≤0.35)의 제1 Al 함유층; 및
    상기 제1 Al 함유층 위에 상기 제1 Al 함유층에 접하여 제공되며, 상기 제1 장벽층의 밴드 갭 에너지보다 작은 밴드 갭 에너지를 갖고 질화물 반도체를 포함하는 제2 웰층
    을 포함하고,
    상기 제2 웰층은 Inp21Ga1-p21N(0.1＜p21≤0.4)을 포함하는 제1 부분을 포함하고,
    상기 발광층으로부터 방출되는 광의 피크 파장은 450 nm 이상 670 nm 이하이고,
    상기 제1 Al 함유층의 두께는 0.5 nm 이상 2.5 nm 이하이고,
    상기 제1 장벽층의 두께는 5 nm 이상 30 nm 이하이고,
    상기 제1 장벽층의 적어도 상기 제2 반도체층 측의 부분은 상기 제1 Al 함유층보다 Al 조성비가 낮은, 반도체 발광 소자.
  2. 제1항에 있어서, 상기 제2 웰층은 상기 제1 부분과 상기 제2 반도체층 사이에 제공되며 Inp22Ga1-p22N(0＜p22＜p21)을 포함하는 제2 부분을 더 포함하는, 반도체 발광 소자.
  3. 제2항에 있어서, 상기 제2 웰층은 상기 제1 부분과 상기 제1 Al 함유층 사이에 제공되며 Inp23Ga1-p23N(0＜p23＜p21)을 포함하는 제3 부분을 더 포함하는, 반도체 발광 소자.
  4. 제1항에 있어서, 상기 제1 부분의 두께는 0.5 nm 이상 2 nm 이하인, 반도체 발광 소자.
  5. 제1항에 있어서,
    상기 제1 장벽층의 적어도 상기 제2 반도체층 측의 상기 부분은, 상기 제1 부분의 밴드 갭 에너지보다 큰 밴드 갭 에너지를 갖고 Alq12Inr12Ga1-q12-r12N(0≤q12＜1, 0≤r12＜1, 0≤q12+r12≤1, q12＜q11 및 r12＜p21)을 포함하는 제1 p측층이고,
    상기 제1 장벽층은,
    상기 제1 p측층과 상기 제1 웰층 사이에서 상기 제1 웰층에 접하며 상기 제1 부분의 상기 밴드 갭 에너지보다 큰 밴드 갭 에너지를 갖고 Alq11Inr11Ga1-q11-r11N(0≤q11＜1, 0≤r11＜1, 0≤q11+r11≤1 및 r11＜p21)을 포함하는 제1 n측층
    을 더 포함하는, 반도체 발광 소자.
  6. 제5항에 있어서,
    상기 제1 n측층의 두께는 0.5 nm 이상 5 nm 이하이고,
    상기 제1 p측층의 두께는 0.5 nm 이상 30 nm 이하인, 반도체 발광 소자.
  7. 제1항에 있어서,
    상기 발광층은 상기 제2 웰층과 상기 제2 반도체층 사이에서 상기 제2 웰층에 접하여 제공된 제2 장벽층을 더 포함하고,
    상기 제2 장벽층은,
    상기 제2 웰층에 접하며 상기 제1 부분의 상기 밴드 갭 에너지보다 큰 밴드 갭 에너지를 갖고 Alq21Inr21Ga1-q21-r21N(0≤q21＜1, 0≤r21＜1, 0≤q21+r21≤1, 및 r21＜p21)을 포함하는 제2 n측층, 및
    상기 제2 n측층과 상기 제2 반도체층 사이에 제공되며 상기 제1 부분의 상기 밴드 갭 에너지보다 큰 밴드 갭 에너지를 갖고 Alq22Inr22Ga1-q22-r22N(0≤q22＜1, 0≤r22＜1, 0≤q22+r22≤1, q22＜q21 및 r22＜p21)을 포함하는 제2 p측층
    을 포함하는, 반도체 발광 소자.
  8. 제7항에 있어서,
    상기 제2 n측층의 두께는 0.5 nm 이상 5 nm 이하이고,
    상기 제2 p측층의 두께는 0.5 nm 이상 30 nm 이하인, 반도체 발광 소자.
  9. 제1항에 있어서, 상기 제1 반도체층의 주면은 c-면인, 반도체 발광 소자.
  10. 제1항에 있어서, 상기 발광층은,
    상기 제2 웰층과 상기 제2 반도체층 사이에 제공되며 질화물 반도체를 포함하는 제3 웰층,
    상기 제2 웰층과 상기 제3 웰층 사이에서 상기 제2 웰층에 접하여 제공되며, 상기 제2 웰층의 밴드 갭 에너지 및 상기 제3 웰층의 밴드 갭 에너지보다 큰 밴드 갭 에너지를 갖고 질화물 반도체를 포함하는 제2 장벽층, 및
    상기 제2 장벽층과 상기 제3 웰층 사이에서 상기 제2 장벽층과 상기 제3 웰층에 접하여 제공된 Alx2Ga1-x2N(0.1≤x2≤0.35)의 제2 Al 함유층
    을 더 포함하고,
    상기 제3 웰층은 Inp31Ga1-p31N(0.1＜p31≤0.4)을 포함하는 상기 제3 웰층의 제1 부분을 포함하고,
    상기 제2 Al 함유층의 두께는 0.5 nm 이상 2.5 nm 이하이고,
    상기 제2 장벽층의 두께는 5 nm 이상 30 nm 이하이고,
    상기 제2 장벽층의 적어도 상기 제2 반도체층 측의 부분은 상기 제2 Al 함유층보다 Al 조성비가 낮은, 반도체 발광 소자.
  11. 제10항에 있어서, 상기 제3 웰층은,
    상기 제3 웰층의 상기 제1 부분과 상기 제2 반도체층 사이에 제공되며 Inp32Ga1-p32N(0＜p32＜p31)을 포함하는 제3 웰층의 제2 부분, 및
    상기 제3 웰층의 상기 제1 부분과 상기 제1 반도체층 사이에 제공되며 Inp33Ga1-p33N(0＜p33＜p31)을 포함하는 상기 제3 웰층의 제3 부분
    을 더 포함하는, 반도체 발광 소자.
  12. 제10항에 있어서, 상기 제3 웰층의 상기 제1 부분의 두께는 1 nm 이상 2 nm 이하인, 반도체 발광 소자.
  13. 제1항에 있어서, 상기 발광층은,
    상기 제1 웰층과 상기 제1 반도체층 사이에 제공되며 상기 제1 웰층의 밴드 갭 에너지 및 상기 제2 웰층의 밴드 갭 에너지보다 큰 밴드 갭 에너지를 갖고 질화물 반도체를 포함하는 n측 장벽층, 및
    상기 n측 장벽층과 상기 제1 웰층 사이에서 상기 제1 웰층에 접하며 AlxnGa1-xnN(0.1≤xn≤0.35)의 n측 Al 함유층
    을 더 포함하는, 반도체 발광 소자.
  14. 제1항에 있어서, 상기 발광층과 상기 제2 반도체층 사이에 제공되며, 상기 제1 장벽층의 밴드 갭 에너지보다 큰 밴드 갭 에너지를 갖고 Al을 포함하는 질화물 반도체를 포함하는 p측 Al 함유층을 더 포함하는, 반도체 발광 소자.
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