KR101487634B1 - 터널 전계 효과 트랜지스터 - Google Patents
터널 전계 효과 트랜지스터 Download PDFInfo
- Publication number
- KR101487634B1 KR101487634B1 KR1020137015373A KR20137015373A KR101487634B1 KR 101487634 B1 KR101487634 B1 KR 101487634B1 KR 1020137015373 A KR1020137015373 A KR 1020137015373A KR 20137015373 A KR20137015373 A KR 20137015373A KR 101487634 B1 KR101487634 B1 KR 101487634B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- layers
- effect transistor
- transition layer
- field effect
- Prior art date
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 38
- 230000007704 transition Effects 0.000 claims abstract description 58
- 238000000034 method Methods 0.000 claims description 24
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims description 22
- 229910052733 gallium Inorganic materials 0.000 claims description 22
- 229910045601 alloy Inorganic materials 0.000 claims description 18
- 239000000956 alloy Substances 0.000 claims description 18
- 229910052738 indium Inorganic materials 0.000 claims description 17
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 17
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical group [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 claims description 9
- 229910052787 antimony Inorganic materials 0.000 claims description 8
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims description 8
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 7
- -1 arsenide Chemical compound 0.000 claims description 7
- 230000000694 effects Effects 0.000 claims description 7
- 229910001245 Sb alloy Inorganic materials 0.000 claims description 5
- 239000002140 antimony alloy Substances 0.000 claims description 5
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical group [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 claims description 4
- 229910000673 Indium arsenide Inorganic materials 0.000 claims description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims 12
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims 6
- 229910052757 nitrogen Inorganic materials 0.000 claims 6
- 229910052698 phosphorus Inorganic materials 0.000 claims 6
- 239000011574 phosphorus Substances 0.000 claims 6
- 238000004519 manufacturing process Methods 0.000 abstract description 10
- 238000004377 microelectronic Methods 0.000 abstract description 8
- 239000010410 layer Substances 0.000 description 42
- 238000010586 diagram Methods 0.000 description 13
- 230000005641 tunneling Effects 0.000 description 11
- 230000006870 function Effects 0.000 description 10
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 8
- 239000000758 substrate Substances 0.000 description 5
- 125000005842 heteroatom Chemical group 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229910000846 In alloy Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 229910052729 chemical element Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Junction Field-Effect Transistors (AREA)
- Thin Film Transistor (AREA)
- Semiconductor Memories (AREA)
Abstract
본 개시물은 마이크로전자 트랜지스터 제조 분야에 관한 것으로, 더 자세하게는, 오프 전류 레벨의 대응하는 증가 없이 향상된 온 전류 레벨을 갖고, 터널 전계 효과 트랜지스터의 소스와 진성 채널 사이에서 전이층의 부가에 의해 달성된 터널 전계 효과 트랜지스터의 제조에 관한 것이다.
Description
본 명세서의 실시예는 전반적으로 마이크로전자장치의 제조 분야에 관한 것이고, 보다 상세하게는, 터널 전계 효과 트랜지스터의 제조에 관한 것이다.
본 개시물의 주제는 본 명세서의 종결부에 특히 지적되고 명백히 주장된다. 본 개시물의 상술한 및 다른 특징은 첨부 도면과 관련지어 다음의 도면과 첨부된 청구범위로부터 더 완전히 명백해질 것이다. 첨부 도면은 본 개시물에 따른 몇 가지의 실시예만을 묘사하는 것이며, 따라서 그 범위를 제한하는 것으로 간주되어서는 안 되는 것으로 이해될 것이다.
본 개시물은, 본 개시물의 이점이 더 쉽게 확인될 수 있도록, 다음과 같은 첨부 도면을 이용하여 추가적인 특이성 및 세부사항으로 설명될 것이다.
도 1(a)는, 종래에 공지된 바와 같이, 터널 전계 효과 트랜지스터의 개략도를 나타내는 도면,
도 1(b)는, 종래에 공지된 바와 같이, "오프(off)" 상태에 있는 도 1(a)의 터널 전계 효과 트랜지스터의 일반화된 그래프를 나타내는 도면,
도 1(c)는, 종래에 공지된 바와 같이, "온(on)" 상태에 있는 도 1(a)의 터널 전계 효과 트랜지스터의 일반화된 그래프를 나타내는 도면,
도 2는 본 명세서의 실시예에 따른 터널 전계 효과 트랜지스터의 개략도를 나타내는 도면,
도 3은 본 명세서의 실시예에 따른 "오프(off)" 상태에 있는 도 2의 터널 전계 효과 트랜지스터의 그래프,
도 4는 본 명세서의 실시예에 따른 "온" 상태에 있는 도 2의 터널 전계 효과 트랜지스터의 그래프,
도 5는 근접한 전이층에 불연속이 존재하는 도 2의 터널 전계 효과 트랜지스터의 전도대(conduction band)의 그래프,
도 6은 본 명세서의 실시예에 따른, 다층의 전이층에 대한 불연속의 평활화의 개략도를 나타내는 도면,
도 7은 본 명세서의 실시예에 따른 휴대용 전자장치의 실시예를 나타내는 도면,
도 8은 본 명세서의 실시예에 따른 컴퓨터 시스템의 실시예를 나타내는 도면,
도 9는 본 명세서의 실시예에 따른 전자 시스템의 블럭도를 나타내는 도면이다.
도 1(b)는, 종래에 공지된 바와 같이, "오프(off)" 상태에 있는 도 1(a)의 터널 전계 효과 트랜지스터의 일반화된 그래프를 나타내는 도면,
도 1(c)는, 종래에 공지된 바와 같이, "온(on)" 상태에 있는 도 1(a)의 터널 전계 효과 트랜지스터의 일반화된 그래프를 나타내는 도면,
도 2는 본 명세서의 실시예에 따른 터널 전계 효과 트랜지스터의 개략도를 나타내는 도면,
도 3은 본 명세서의 실시예에 따른 "오프(off)" 상태에 있는 도 2의 터널 전계 효과 트랜지스터의 그래프,
도 4는 본 명세서의 실시예에 따른 "온" 상태에 있는 도 2의 터널 전계 효과 트랜지스터의 그래프,
도 5는 근접한 전이층에 불연속이 존재하는 도 2의 터널 전계 효과 트랜지스터의 전도대(conduction band)의 그래프,
도 6은 본 명세서의 실시예에 따른, 다층의 전이층에 대한 불연속의 평활화의 개략도를 나타내는 도면,
도 7은 본 명세서의 실시예에 따른 휴대용 전자장치의 실시예를 나타내는 도면,
도 8은 본 명세서의 실시예에 따른 컴퓨터 시스템의 실시예를 나타내는 도면,
도 9는 본 명세서의 실시예에 따른 전자 시스템의 블럭도를 나타내는 도면이다.
다음의 상세한 설명에서, 청구된 본 발명(subject matter)이 실시될 수 있는 특정 실시예를 예시로 도시하는 첨부 도면이 참조된다. 이들 실시예는 당업자가 본 발명을 실시할 수 있게 하기 위해 충분히 세부적으로 기술된다. 여러 가지 실시예는, 상이할지라도 반드시 상호배타적일 필요는 없는 것이 이해될 것이다. 예컨대, 일 실시예와 연관되어, 여기에 기술된 특별한 특징, 구조 또는 특성이 청구된 본 발명의 정신 및 범위에서 벗어나지 않고 다른 실시예 내에서 구현될 수 있다. 부가하여, 각각의 개시된 실시예 안의 개별적 구성요소의 위치 또는 배치는 청구된 본 발명의 정신 및 범위에서 벗어나지 않고 수정될 수 있음이 이해될 것이다. 따라서, 다음의 상세한 설명은 제한적인 의미에서 취해지는 것이 아니며, 본 발명의 범위는 첨부된 청구범위에 의해서만 정의되며, 첨부된 청구범위에 주어지는 등가물의 전체 범위에 따라 적절히 해석된다. 도면에서, 유사한 부호는 다수의 도면에 걸쳐 동일하거나 유사한 구성요소 또는 기능을 지칭하고, 여기서 묘사된 그 구성요소는 다른 것에 비해 반드시 축척에 따르는 것은 아니며, 오히려, 본 명세서의 문맥에서 구성요소를 더 쉽게 이해하기 위해 개별적 구성요소가 확대 또는 축소될 수 있다.
본 명세서의 실시예는 일반적으로 마이크로전자 트랜지스터 제조 분야에 관한 것으로, 더 자세하게는, 오프 전류 레벨의 대응하는 증가 없이 향상된 온 전류(on-current) 레벨을 갖고, 터널 전계 효과 트랜지스터의 소스 구조체와 진성 채널 사이에서 전이층의 부가에 의해 달성된 터널 전계 효과 트랜지스터의 제조에 관한 것이다.
도 1(a)는 터널 전계 효과 트랜지스터의 개략도를 도시하고, 도 1(b) 및 1(c)는 종래에 공지된 바와 같은, 그 동작의 이상적인 그래프를 도시한다. 도 1(a)에 도시된 바와 같이, 터널 전계 효과 트랜지스터(100)는 진성 채널(130)에 인접하여 형성된 게이트(140)를 갖는 진성 채널(130)에 의해 분리된 소스 구조체(110) 및 드레인 구조체(120)를 포함할 수 있다. 도 1(a), 1(b)를 참조하면, 터널 전계 효과 트랜지스터(100)가 "오프" 상태에 있는 경우, 드레인 구조체(120)에서의 전압("Vd")은 양(positive)일 수 있고, 게이트(140)에서의 전압("Vg")은 실질적으로 0일 수 있다. 이 "오프" 상태에서, 전자는 소스 구조체(110)와 드레인 구조체(120) 사이의 진성 채널(130)을 통해 흐르지 않을 것이다. 도 1(c)에 도시된 바와 같이, 트랜지스터가 "온" 상태에 있는 경우, 드레인(120)에서의 전압("Vd")은 양이고, 게이트(140)에서의 전압("Vg")은 양이다. 이 "온" 상태에서는, 게이트(140)에서의 전압("Vg")이 밴드갭("Bs")에 대해 진성 채널(130)의 밴드갭("Bc")을 시프트하고, 이는 전자가 흐르게 함에 따라, 소스 구조체(110)와 드레인 구조체(120) 사이의 진성 채널(130)을 통해 (화살표(150)로 경계를 표시함) 전자가 흐른다.
당업자에게 이해될 수 있는 바와 같이, 터널 전계 효과 트랜지스터는 종래의 MOSFET(metal-on-silicon field effect transistor)보다 더 높은 온 전류/오프 전류를 달성하기 위해 이용될 수 있다. 터널 전계 효과 트랜지스터는 더 낮은 오프 전류 및 더 급격한 임계값 이하의 기울기를 달성할 수 있고, 이는 낮은 동작 전압 및 낮은 전력 애플리케이션에 필요로 될 수 있다. 그러나, 높은 온 전류를 유지하는 것은 어려울 수 있다.
온 전류를 증가시키는 한가지 방법은 더 낮은 밴드갭, 더 낮은 효과적인 매스 시스템으로 이동시키는 것이다. 이것은 온 전류를 증가시키도록 기능할 것이지만, 오프 상태 전류는 증가된 누설로 인해 더 나빠질 것이다.
터널 전계 효과 트랜지스터(100)에서, 온 전류("Ion") 및 오프 전류("Ioff")는 전통적인 MOSFET과 다른 파라미터에 의해 좌우된다. 터널 전계 효과 트랜지스터(100)의 온 전류는 캐리어(즉, 전자 또는 정공)의 유효 질량, 소스 구조체(110)와 진성 채널(130) 사이의 접합에서의 전계, 및 유효 밴드갭(n-타입 터널 전계 효과 트랜지스터에 대해 유효 채널(130)의 전도대("Ec")와 소스 구조체의 가전자대(valence band)("Ev") 또는 소스의 전도대("Ec")에 대한 채널의 가전자대("Ev") 사이의 에너지차)에 의해 정의될 수 있다. 오프 전류("Ioff")는 소스 구조체(110)로부터 드레인 구조체(120)로의 캐리어의 역 주입 및 그 반대, 임의의 애벌란시(avalanche) 캐리어 생성, 및 추가 캐리어의 생성에 의해 정의된다. 이상적인 터널 전계 효과 트랜지스터에 대해, 도 1(a) 및 1(b)에 도시된 에너지 밴드 다이어그램에 도시되는 바와 같이, 좁은 밴드갭 소스("Bs") 및 넓은 밴드갭 채널("Bc")이 사용될 수 있다.
추가적으로, 재료의 선택은 터널 전계 효과 트랜지스터의 온 전류 및 오프 전류에 대해 영향을 미칠 수 있다. 표 1은 2가지 3-5족 터널 전계 효과 트랜지스터의 파라미터를 요약한다. 표 1의 첫번째 예는 갈륨("Ga"), 아세나이드(As) 및 안티몬(Sb)의 합금("GaAsSb")으로 제조된 소스 구조체(110) 및 인화인듐("InP")으로 형성된 진성 채널(130)을 갖는다. 넓은 밴드갭("Bc") 채널을 형성하기 위한 인화인듐의 선택은 유효 밴드갭을 대략 0.54eV로 제한할 것이다. 더 작은 유효 밴드갭을 달성하기 위해, 인화인듐 진성 채널(130)은 인듐(In), 갈륨(Ga) 및 아세나이드(As)의 합금("InGaAs") 등의 더 작은 밴드갭 시스템에 의해 대체될 수 있다. 그러나 그렇게 하는 것은 Ioff를 희생시킬 수 있다.
도 2는 본 명세서의 일 실시예를 도시하고, 전이층(210)은 소스 구조체(110)와 진성 채널(130) 사이에서 형성될 수 있고, 터널 전계 효과 트랜지스터(200)를 형성하기 위해 소스 구조체(110)와 진성 채널(130)로부터 분리될 수 있다(소스 구조체(110) 및 드레인 구조체(130)에 대한 접속은 도시되지 않음). 전이층(210)은 오프 전류에 대한 무시할 수 있는 효과에 의해 온 전류를 효과적으로 증가시킬 수 있다.
일 실시예에서, 터널 전계 효과 트랜지스터(200)는, 알루미늄, 안티몬, 아세나이드, 갈륨, 게르마늄, 주석, 인듐, 질소, 실리콘 및 인을 포함하지만, 이에 한정되지 않는, 화학 원소의 주기율표의 3, 4, 5 족의 반도체 원소로 이루어질 수 있다. 본 명세서의 일 실시예에서, 소스 구조체(110)는 갈륨/아세나이드/안티몬 합금(GaAsSb)일 수 있고, 전이층(210)은 비화 인듐(InAs)일 수 있고, 진성 채널(130)은 인화인듐(InP)일 수 있다. 본 명세서의 다른 실시예에서, 소스 구조체(110)는 갈륨/아세나이드/안티몬 합금(GaAsSb)일 수 있고, 전이층(210)은 인듐 갈륨 아세나이드 합금(InGaAs)일 수 있고, 진성 채널(130)은 인화인듐(InP)일 수 있다. 본 명세서의 또 다른 실시예에서, 소스 구조체(110)는 인듐/갈륨/아세나이드 합금(InGaAs)일 수 있고, 전이층(210)은 비화인듐(InAs)일 수 있고, 진성 채널(130)은 인화인듐(InP)일 수 있다. 본 명세서의 또 다른 실시예에서, 소스 구조체(110)는 인듐/갈륨/아세나이드 합금(InGaAs)일 수 있고, 전이층(210)은 또한 소스 구조체(110)의 인듐/갈륨/아세나이드 합금(InGaAs)보다 높은 인듐 함량을 갖는 인듐/갈륨/아세나이드 합금(InGaAs)일 수 있고, 진성 채널(130)은 인화인듐(InP)일 수 있다. 소스 구조체(110), 전이층(210) 및 진성 채널(130)의 합금의 성분 각각은 각각의 합금 내의 다른 것에 비해 임의의 적절한 원자 비율을 가질 수 있음이 이해된다.
전이층(210)은 단일층 또는 다수의 층으로 구성될 수 있다. 또한, 전이층(210)은, 전이층(210)이 결함을 방지하기 위해 소스 구조체(110) 또는 진성 채널(130)의 어느 것에 격자 매칭될 필요가 없도록 충분히 얇을 수 있다. 더욱이, 당업자에게 이해될 것인 바와 같이, 전이층(210)은 도핑될 수 있다.
도 3 및 4는 오프 상태(도 3) 및 온 상태(도 4)에서 터널 전계 효과 트랜지스터(200)의 실시예를 도시한다. 일반적인 오프 상태의 메커니즘은 도 1(b)의 터널 전계 효과 트랜지스터(100)에 대해 기술된 것과 유사하며, 일반적인 온 상태의 메커니즘은 도 1(c)의 터널 전계 효과 트랜지스터(100)에 대해 기술된 것과 유사하다. 도 3 및 도 4에 포함되는 전이층(210)은 전이층(210)에 대해 임의의 특정 두께를 지정하지 않는 것을 유의한다. 오히려 전이층(210)의 위치는 단지 명료성을 위해 포함된다. 도 3 및 도 4에 도시된 일 실시예에서, 소스층은 갈륨/아세나이드/안티몬 합금(GaAsSb)일 수 있고, 전이층은 인듐 갈륨 아세나이드 합금(InGaAs)일 수 있고, 진성 채널은 인화인듐(InP)일 수 있고, 여기서 소스층 및 전이층은 채널에 대해 격자 매칭된다.
도 5에서 볼 수 있는 바와 같이, 불연속(300)은 전이층(210)에 근접한 전도대("Ec")에 형성될 수 있다(도 2 참조). 불연속(300)은 캐리어를 트랩핑할 수 있고, 이는, 당업자에게 이해될 것인 바와 같이, 터널 전계 효과 트랜지스터(200)의 신뢰성에 부정적인 결과를 가져올 수 있다(도 2 참조).
불연속(300)은 부가적인 헤테로접합(heterojunction)을 제공함으로써 완화될 수 있음이 발견되었다. 당업자에게 공지되는 바와 같이, 헤테로접합은 다른 결정 반도체 및 불규칙한 밴드갭의 두개의 층 또는 영역 사이에서 생기는 경계면이다. 도 6에 도시되는 바와 같이, 전이층(210)(도 2 참조)은 제 1 전이층(210a) 및 제 2 전이층(210b)의 2 개의 층으로 형성될 수 있다. 소스 구조체(110)와 인접하는 제 1 전이층(210a)은 제 1 헤테로접합(220)을 형성한다. 제 1 전이층(210a)과 인접하는 제 2 전이층(210b)은 제 2 헤테로접합(230)을 형성한다. 제 2 전이층(210b)과 인접하는 진성 채널(130)은 제 3 헤테로접합(240)을 형성한다. 다수의 전이층(예컨대, 제 1 전이층(210a) 및 제 2 전이층(210b)) 및 다수의 헤테로접합(예컨대, 제 1 헤테로접합(220), 제 2 헤테로접합(230), 및 제 3 헤테로접합(240))의 형성은, 당업자에게 이해될 것인 바와 같이, 캐리어가 실온에서 열중성자화(thermalize)할 수 있거나 또는 인가된 전계로부터의 불연속을 벗어나는 데 필요한 에너지를 얻을 수 있을만큼 충분히 작은 불연속(300)을 초래하도록 불연속을 매끄럽게 할 수 있다. 도 6에 2개의 전이층이 도시되지만, 임의의 적당한 수의 층이 전이층(210)을 형성하기 위해 사용될 수 있음이 더 이해될 것이다.
터널 전계 효과 트랜지스터(200)를 제조하는 데 사용될 수 있는 방법이 여기서 특정적으로 기술되지 않지만, 그러한 방법은 당업자에게 공지되어 있고, 분자 빔 에피택시, 리소그래피, 에칭, 박막 증착, 화학적 기상 증착, 물리적 기상 증착, 원자층 증착, 평탄화(화학적 기계적 연마(CMP) 등), 확산, 도량형, 희생층의 사용, 에칭 정지층의 사용, 평탄화 정지층의 사용 및/또는 마이크로전자 구성요소 제조에 의한 임의의 다른 연관 조치를 포함할 수 있다.
터널 전계 효과 트랜지스터(200)는, 마이크로프로세서, 주문형 반도체, 칩셋 및 메모리 장치를 포함하지만 이에 한정되지는 않는 다양한 집적 회로 및 장치에 이용될 수 있는 것이 당업자에게 이해될 것이다.
도 7은 셀룰러 전화 또는 개인휴대단말기(PDA), 디지털미디어 플레이어 등등의 휴대용 장치(510)의 실시예를 도시한다. 휴대용 장치(510)는 하우징(530) 내에 기판(520)을 포함할 수 있다. 기판(520)은, 그것에 전기적으로 연결되고, 중앙처리장치(CPU), 칩셋, 그래픽 프로세서, ASIC 또는 다른 커맨드/데이터 처리 장치 등의 마이크로프로세서(540)를 포함하는, 그리고 본 명세서에서 기술된 바와 같은 차단층 부분을 전부 또는 부분적으로 제거한 적어도 하나의 메모리를 갖는 적어도 하나의 메모리 장치(550)를 포함하는 여러가지 전자 부품을 가질 수 있다. 기판(520)은 키패드(560) 등의 입력 장치, 및 LCD 디스플레이(570) 등의 디스플레이 장치를 포함하여 여러가지 주변 장치에 부착될 수 있다.
도 8은 컴퓨터 시스템(610)의 실시예를 도시한다. 컴퓨터 시스템(610)은 하우징(630) 내에 기판 또는 마더보드(620)를 포함할 수 있다. 마더보드(620)는, 그것에 전기적으로 연결되고, 중앙처리장치(CPU), 칩셋, 그래픽 프로세서, ASIC 또는 다른 커맨드/데이터 처리 장치 등의 마이크로프로세서(640), 및 BIOS 칩, 솔리드 스테이트 드라이브(solid state drive) 등을 포함하지만 이에 한정되지 않는 적어도 하나의 메모리 장치(650)를 포함하는 여러가지 전자 부품을 가질 수 있다. 상술한 바와 같이, 마이크로프로세서(640) 및/또는 메모리 장치(650)는 소스 구조체와 진성 채널 사이에서 전이층을 갖는 적어도 하나의 터널 전계 효과 트랜지스터를 갖는다. 기판 또는 마더보드(620)는 키보드(660) 및/또는 마우스(670) 등의 입력 장치, 및, 모니터(680) 등의 디스플레이 장치를 포함하는 여러가지 주변 장치에 부착될 수 있다.
도 9는 전자 시스템(700)의 블럭도를 도시한다. 전자 시스템(700)은, 예컨대, 도 7의 휴대 가능한 시스템(510), 도 8의 컴퓨터 시스템(610), 처리 제어 시스템, 또는 프로세서와 관련 메모리를 이용하는 임의의 다른 시스템에 대응할 수 있다. 전자 시스템(700)은 마이크로프로세서(702)(프로세서 코어(704), 제어 유닛(706)을 가짐), 메모리 장치(708), 및 입출력 장치(710)(물론, 여러 가지 실시예에서 전자 시스템(700)은 복수의 프로세서, 제어 유닛, 메모리 장치 유닛 및/또는 입출력 장치를 가질 수 있는 것이 이해됨)를 가질 수 있다. 일 실시예에서, 전자 시스템(700)은, 프로세서(704), 메모리 장치(708) 및 입출력 장치(710) 사이의 다른 처리뿐만 아니라, 프로세서(704)에 의해 데이터에 수행되어야 할 동작을 정의하는 명령의 세트를 가질 수 있다. 제어 유닛(706)은 명령을 메모리 장치(708)로부터 검색되고 실행되게 하는 동작의 세트를 회전함으로써 프로세서(704), 메모리 장치(708) 및 입출력 장치(710)의 동작을 조정한다. 메모리 장치(708)는 워드선 방향으로 차단층 부분이 전부 또는 일부 제거된 적어도 하나의 마이크로전자 셀을 갖는 플래시 메모리를 포함할 수 있다.
본 발명은 반드시 도 1 내지 9에 도시된 특정 응용에 한정되는 것이 아님이 이해될 것이다. 당업자에게 이해될 것인 바와 같이, 본 발명은 다른 트랜지스터 장치 및 응용에 적용될 수 있다.
상세한 설명은 예시, 블럭도, 흐름도 및/또는 예를 통해 장치 및/또는 프로세스의 여러가지 실시예를 기술하였다. 그러한 예시, 블럭도, 흐름도 및/또는 예가 하나 이상의 기능 및/또는 동작을 포함하는 한, 각각의 예시, 블럭도, 흐름도 및/또는 예의 각 기능 및/또는 동작이 개별적으로 및/또는 집합적으로 하드웨어, 소프트웨어, 펌웨어 또는 사실상 그 임의의 조합의 넓은 범위에 의해 구현될 수 있음이 당업자에게 이해될 것이다.
기술된 본 발명은 때때로 다른 상이한 구성요소 내에 포함된 또는 그와 접속된 다른 구성요소를 나타낸다. 그러한 도시는 단지 예이며, 많은 대안적 구조가 동일한 기능을 달성하도록 구현될 수 있음이 이해된다. 개념적 의미로, 동일한 기능을 달성하기 위한 구성요소의 임의의 배치는, 바람직한 기능이 달성되도록 효과적으로 "연관"된다. 따라서, 특정 기능을 달성하기 위해 여기서 조합된 임의의 2개의 구성요소는, 구조 또는 중간 구성요소에 관계없이, 바람직한 기능이 달성되도록 서로 "연관된다"고 볼 수 있다. 마찬가지로, 그렇게 연관된 임의의 2개의 구성요소는 바람직한 기능을 달성하기 위해 서로 "동작 가능하게 접속" 또는 "동작 가능하게 연결"된 것으로 볼 수 있고, 그렇게 연관될 수 있는 임의의 2개의 구성요소는 바람직한 기능을 달성하기 위해 서로 "동작 가능하게 연결"될 수 있는 것으로 볼 수 있다. 동작 가능하게 연결될 수 있는 것의 특정 예는 물리적으로 정합가능한 및/또는 물리적으로 상호작용하는 구성요소 및/또는 무선으로 상호작용 가능한 및/또는 무선으로 상호작용하는 구성요소 및/또는 논리적으로 상호작용하는 및/또는 논리적으로 상호작용 가능한 구성요소를 포함하지만 이에 한정되지 않는다.
여기서 특히 첨부된 청구범위에 사용된 용어는 일반적으로 "개방된" 용어로서 의도되는 것이 당업자에게 이해될 것이다. 일반적으로 "포함하는" 또는 "포함한다"라는 용어는 각각 "포함하지만 제한되는 것이 아닌" 또는 "포함하지만 제한되는 것이 아니다"로서 해석되어야 한다. 부가적으로 "갖는"이라는 용어는 "적어도 갖는"으로서 해석되어야 한다.
상세한 설명 내의 복수 및/또는 단일의 용어의 사용은, 문맥 및/또는 응용에 적절하다면, 복수부터 단수까지 및/또는 단수부터 복수까지로 해석될 수 있다.
구성요소의 수의 표시가 청구범위에서 사용되면, 그렇게 제한될 청구범위에 대한 의도가 청구범위에 명시적으로 언급될 것이고, 그러한 언급이 없으면 그러한 의도도 없는 것임이 당업자에 의해 더 이해될 것이다. 부가적으로, 도입된 청구범위 언급의 특정 수가 명시적으로 언급되면, 당업자는 일반적으로 그러한 언급이 "적어도" 언급된 수를 의미하도록 해석되어야 할 것임을 인식할 것이다.
명세서에서의 용어 "일 실시예", "하나의 실시예", "일부 실시예", "또 다른 실시예", 또는 "다른 실시예"는, 하나 이상의 실시예와 연관되어 기술된 특정 특징, 구조 또는 특성이 적어도 일부의 실시예에 포함될 수 있지만 반드시 모든 실시예에 포함되는 것은 아님을 의미할 수 있다. 상세한 설명에서의 용어 "일 실시예", "하나의 실시예", "일부 실시예", "또 다른 실시예", 또는 "다른 실시예"의 여러가지 이용은 반드시 모두가 동일한 실시예를 일컫는 것이 아니다.
다양한 방법 및 시스템을 이용하여 임의의 예시적인 기술이 여기에 설명되고 도시되지만, 청구되는 본 발명은 그 정신에서 벗어나지 않고 여러 가지 다른 수정이 이루어질 수 있고, 등가물이 대체될 수 있음이 당업자에 의해 이해될 것이다. 부가적으로, 여기에 설명된 중심 개념으로부터 벗어나지 않고 청구되는 본 발명의 교시에 대한 특정 상황을 적용시키도록 많은 수정이 이루어질 수 있다. 따라서, 청구되는 본 발명이 개시된 특정 예에 제한되는 것이 아니지만, 그러한 청구되는 본 발명 또한 첨부되는 청구범위의 범위 내에 포함되는 모든 구현예 및 그 등가물을 포함할 수 있음이 의도된다.
Claims (20)
- 터널 전계 효과 트랜지스터로서,
소스 구조체와,
상기 소스 구조체에 인접한, 다수의 층으로 형성된 전이층과,
상기 전이층에 인접한 진성 채널층(an intrinsic channel layer)과,
상기 진성 채널층에 인접한 드레인 구조체를 포함하며,
상기 전이층의 다수의 층 중 제 1 층은 상기 소스 구조체에 인접하여 헤테로접합을 형성하며, 상기 전이층의 다수의 층 중 제 2 층은 상기 진성 채널층과 인접하여 헤테로접합을 형성하며, 상기 전이층의 다수의 층 중 상기 제 1 층은 상기 소스 구조체로부터 상기 전이층의 다수의 층 중 상기 제 2 층을 분리시키며, 상기 전이층의 다수의 층 중 상기 제 2 층은 상기 진성 채널층으로부터 상기 전이층의 다수의 층 중 상기 제 1 층을 분리시키며, 상기 전이층의 다수의 층 중 상기 제 1 층과 상기 제 2 층 간에는 헤테로접합이 형성되는
터널 전계 효과 트랜지스터.
- 제 1 항에 있어서,
상기 소스 구조체는 알루미늄, 안티몬(antimony), 아세나이드, 갈륨, 인듐, 질소 또는 인의 합금인
터널 전계 효과 트랜지스터.
- 제 2 항에 있어서,
상기 소스 구조체는 갈륨/아세나이드/안티몬 합금인
터널 전계 효과 트랜지스터.
- 제 2 항에 있어서,
상기 소스 구조체는 인듐/갈륨/아세나이드 합금인
터널 전계 효과 트랜지스터.
- 제 1 항에 있어서,
상기 전이층의 다수의 층 중 상기 제 1 층과 상기 제 2 층 중의 적어도 하나는 알루미늄, 안티몬, 아세나이드, 갈륨, 인듐, 질소 또는 인의 합금인
터널 전계 효과 트랜지스터.
- 제 2 항에 있어서,
상기 전이층의 다수의 층 중 상기 제 1 층과 상기 제 2 층 중의 적어도 하나는 인듐 아세나이드인
터널 전계 효과 트랜지스터.
- 제 2 항에 있어서,
상기 전이층의 다수의 층 중 상기 제 1 층과 상기 제 2 층 중의 적어도 하나는 인듐/갈륨/아세나이드 합금인
터널 전계 효과 트랜지스터.
- 제 1 항에 있어서,
상기 진성 채널층은 알루미늄, 안티몬, 아세나이드, 갈륨, 인듐, 질소 또는 인의 합금인
터널 전계 효과 트랜지스터.
- 제 2 항에 있어서,
상기 진성 채널층은 인듐 인화물인
터널 전계 효과 트랜지스터.
- 제 1 항에 있어서,
상기 진성 채널층은 다수의 층으로 형성되는
터널 전계 효과 트랜지스터.
- 전자 시스템으로서,
프로세서와,
상기 프로세서와 데이터 통신하는 메모리 장치를 포함하고,
상기 프로세서 및 상기 메모리 장치 중 적어도 하나는 적어도 하나의 터널 전계 효과 트랜지스터를 포함하며,
상기 터널 전계 효과 트랜지스터는
소스 구조체와,
상기 소스 구조체에 인접한, 다수의 층으로 형성된 전이층과,
상기 전이층에 인접한 진성 채널층과,
상기 진성 채널층에 인접한 드레인 구조체를 포함하며,
상기 전이층의 다수의 층 중 제 1 층은 상기 소스 구조체에 인접하여 헤테로접합을 형성하며, 상기 전이층의 다수의 층 중 제 2 층은 상기 진성 채널층과 인접하여 헤테로접합을 형성하며, 상기 전이층의 다수의 층 중 상기 제 1 층은 상기 소스 구조체로부터 상기 전이층의 다수의 층 중 상기 제 2 층을 분리시키며, 상기 전이층의 다수의 층 중 상기 제 2 층은 상기 진성 채널층으로부터 상기 전이층의 다수의 층 중 상기 제 1 층을 분리시키며, 상기 전이층의 다수의 층 중 상기 제 1 층과 상기 제 2 층 간에는 헤테로접합이 형성되는
전자 시스템.
- 제 11 항에 있어서,
상기 소스 구조체는 알루미늄, 안티몬, 아세나이드, 갈륨, 인듐, 질소 또는 인의 합금인
전자 시스템.
- 제 12 항에 있어서,
상기 소스 구조체는 갈륨/아세나이드/안티몬 합금인
전자 시스템.
- 제 12 항에 있어서,
상기 소스 구조체는 인듐/갈륨/아세나이드 합금인
전자 시스템.
- 제 11 항에 있어서,
상기 전이층의 다수의 층 중 상기 제 1 층과 상기 제 2 층 중의 적어도 하나는 알루미늄, 안티몬, 아세나이드, 갈륨, 인듐, 질소 또는 인의 합금인
전자 시스템.
- 제 12 항에 있어서,
상기 전이층의 다수의 층 중 상기 제 1 층과 상기 제 2 층 중의 적어도 하나는 인듐 아세나이드인
전자 시스템.
- 제 12 항에 있어서,
상기 전이층의 다수의 층 중 상기 제 1 층과 상기 제 2 층 중의 적어도 하나는 인듐/갈륨/아세나이드 합금인
전자 시스템.
- 제 11 항에 있어서,
상기 진성 채널층은 알루미늄, 안티몬, 아세나이드, 갈륨, 인듐, 질소 또는 인의 합금인
전자 시스템.
- 제 12 항에 있어서,
상기 진성 채널층은 인듐 인화물인
전자 시스템.
- 제 11 항에 있어서,
상기 진성 채널층은 다수의 층으로 형성되는
전자 시스템.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/972,057 US8890118B2 (en) | 2010-12-17 | 2010-12-17 | Tunnel field effect transistor |
| US12/972,057 | 2010-12-17 | ||
| PCT/US2011/061792 WO2012082329A2 (en) | 2010-12-17 | 2011-11-22 | Tunnel field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130086243A KR20130086243A (ko) | 2013-07-31 |
| KR101487634B1 true KR101487634B1 (ko) | 2015-01-29 |
Family
ID=46233196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020137015373A KR101487634B1 (ko) | 2010-12-17 | 2011-11-22 | 터널 전계 효과 트랜지스터 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US8890118B2 (ko) |
| EP (1) | EP2652790A4 (ko) |
| JP (2) | JP5757594B2 (ko) |
| KR (1) | KR101487634B1 (ko) |
| CN (1) | CN103262249B (ko) |
| SG (1) | SG191001A1 (ko) |
| TW (1) | TWI476920B (ko) |
| WO (1) | WO2012082329A2 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101639260B1 (ko) | 2015-05-07 | 2016-07-13 | 서울시립대학교 산학협력단 | 하이브리드 반도체 소자 및 그 제조 방법 |
| KR20160123711A (ko) | 2015-04-17 | 2016-10-26 | 서울시립대학교 산학협력단 | 전계 강화 터널 전계 효과 트랜지스터 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8890118B2 (en) | 2010-12-17 | 2014-11-18 | Intel Corporation | Tunnel field effect transistor |
| JP2013038336A (ja) * | 2011-08-10 | 2013-02-21 | Toshiba Corp | 半導体装置 |
| TWI556430B (zh) | 2013-07-16 | 2016-11-01 | 國立清華大學 | 非對稱閘極的穿隧式電晶體 |
| JP6331375B2 (ja) * | 2013-12-17 | 2018-05-30 | 富士通株式会社 | 電界効果型半導体装置 |
| WO2015099686A1 (en) * | 2013-12-23 | 2015-07-02 | Intel Corporation | Heterogeneous pocket for tunneling field effect transistors (tfets) |
| KR20150085663A (ko) * | 2014-01-16 | 2015-07-24 | 삼성전자주식회사 | 터널링 전계 효과 트랜지스터 |
| EP3123522A4 (en) * | 2014-03-27 | 2017-11-22 | Intel Corporation | Multiplexor logic functions implemented with circuits having tunneling field effect transistors (tfets) |
| CN106062967B (zh) * | 2014-03-27 | 2019-12-31 | 英特尔公司 | 具有袋状部的p隧穿场效应晶体管器件 |
| EP2993696B1 (en) | 2014-09-02 | 2020-08-05 | IMEC vzw | Heterosection tunnel field-effect transistor (TFET) |
| EP3010044B1 (en) * | 2014-10-13 | 2019-02-13 | IMEC vzw | Layered structure of a p-TFET |
| JP6429688B2 (ja) * | 2015-03-12 | 2018-11-28 | 国立研究開発法人物質・材料研究機構 | トンネル電界効果トランジスタ及びその使用方法 |
| CN105047719B (zh) * | 2015-08-11 | 2018-03-06 | 西安电子科技大学 | 基于InAsN‑GaAsSb材料的交错型异质结隧穿场效应晶体管 |
| WO2017088186A1 (zh) * | 2015-11-27 | 2017-06-01 | 华为技术有限公司 | 隧穿场效应晶体管及其制造方法 |
| US11264452B2 (en) * | 2015-12-29 | 2022-03-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Hetero-tunnel field-effect transistor (TFET) having a tunnel barrier formed directly above channel region, directly below first source/drain region and adjacent gate electrode |
| CN106783986B (zh) * | 2016-11-29 | 2020-06-26 | 林伟 | 一种硅基异质结遂穿场效应晶体管 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080067495A1 (en) * | 2006-09-15 | 2008-03-20 | Interuniversitair Microelektronica Centrum (Imec) | Tunnel effect transistors based on silicon nanowires |
| US20090072270A1 (en) * | 2007-05-31 | 2009-03-19 | Peter Asbeck | Low voltage transistors |
| US20100163845A1 (en) | 2008-12-30 | 2010-07-01 | Niti Goel | Tunnel field effect transistor and method of manufacturing same |
| US7772066B2 (en) * | 2005-09-01 | 2010-08-10 | Micron Technology, Inc. | DRAM tunneling access transistor |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4962409A (en) * | 1987-01-20 | 1990-10-09 | International Business Machines Corporation | Staggered bandgap gate field effect transistor |
| US5552330A (en) * | 1994-03-11 | 1996-09-03 | Motorola | Resonant tunneling fet and methods of fabrication |
| DE102004047610B4 (de) * | 2004-09-30 | 2006-08-24 | Infineon Technologies Ag | Integrierte Speicher-Schaltungsanordnung mit Tunnel-Feldeffekttransistor als Ansteuertransistor |
| US8441000B2 (en) * | 2006-02-01 | 2013-05-14 | International Business Machines Corporation | Heterojunction tunneling field effect transistors, and methods for fabricating the same |
| US7880160B2 (en) * | 2006-05-22 | 2011-02-01 | Qimonda Ag | Memory using tunneling field effect transistors |
| EP1900681B1 (en) * | 2006-09-15 | 2017-03-15 | Imec | Tunnel Field-Effect Transistors based on silicon nanowires |
| JP5171161B2 (ja) * | 2006-09-15 | 2013-03-27 | アイメック | ナノワイヤトンネル電界効果トランジスタ半導体装置およびその製造方法 |
| WO2008039534A2 (en) | 2006-09-27 | 2008-04-03 | Amberwave Systems Corporation | Quantum tunneling devices and circuits with lattice- mismatched semiconductor structures |
| JP2008252086A (ja) * | 2007-03-12 | 2008-10-16 | Interuniv Micro Electronica Centrum Vzw | ゲートトンネル障壁を持つトンネル電界効果トランジスタ |
| US8124959B2 (en) * | 2007-06-28 | 2012-02-28 | Intel Corporation | High hole mobility semiconductor device |
| US7812370B2 (en) * | 2007-07-25 | 2010-10-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Tunnel field-effect transistor with narrow band-gap channel and strong gate coupling |
| EP2267782A3 (en) * | 2009-06-24 | 2013-03-13 | Imec | Control of tunneling junction in a hetero tunnel field effect transistor |
| US8143113B2 (en) * | 2009-12-04 | 2012-03-27 | International Business Machines Corporation | Omega shaped nanowire tunnel field effect transistors fabrication |
| US8436422B2 (en) * | 2010-03-08 | 2013-05-07 | Sematech, Inc. | Tunneling field-effect transistor with direct tunneling for enhanced tunneling current |
| US8258031B2 (en) * | 2010-06-15 | 2012-09-04 | International Business Machines Corporation | Fabrication of a vertical heterojunction tunnel-FET |
| US8890118B2 (en) | 2010-12-17 | 2014-11-18 | Intel Corporation | Tunnel field effect transistor |
-
2010
- 2010-12-17 US US12/972,057 patent/US8890118B2/en not_active Expired - Fee Related
-
2011
- 2011-11-22 SG SG2013043294A patent/SG191001A1/en unknown
- 2011-11-22 WO PCT/US2011/061792 patent/WO2012082329A2/en unknown
- 2011-11-22 CN CN201180060425.6A patent/CN103262249B/zh not_active Expired - Fee Related
- 2011-11-22 EP EP11849724.7A patent/EP2652790A4/en not_active Withdrawn
- 2011-11-22 JP JP2013543189A patent/JP5757594B2/ja not_active Expired - Fee Related
- 2011-11-22 KR KR1020137015373A patent/KR101487634B1/ko active IP Right Grant
- 2011-11-23 TW TW100142912A patent/TWI476920B/zh active
-
2015
- 2015-05-28 JP JP2015108813A patent/JP6045636B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7772066B2 (en) * | 2005-09-01 | 2010-08-10 | Micron Technology, Inc. | DRAM tunneling access transistor |
| US20080067495A1 (en) * | 2006-09-15 | 2008-03-20 | Interuniversitair Microelektronica Centrum (Imec) | Tunnel effect transistors based on silicon nanowires |
| US20090072270A1 (en) * | 2007-05-31 | 2009-03-19 | Peter Asbeck | Low voltage transistors |
| US20100163845A1 (en) | 2008-12-30 | 2010-07-01 | Niti Goel | Tunnel field effect transistor and method of manufacturing same |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160123711A (ko) | 2015-04-17 | 2016-10-26 | 서울시립대학교 산학협력단 | 전계 강화 터널 전계 효과 트랜지스터 |
| KR101639260B1 (ko) | 2015-05-07 | 2016-07-13 | 서울시립대학교 산학협력단 | 하이브리드 반도체 소자 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI476920B (zh) | 2015-03-11 |
| KR20130086243A (ko) | 2013-07-31 |
| JP6045636B2 (ja) | 2016-12-14 |
| CN103262249A (zh) | 2013-08-21 |
| JP5757594B2 (ja) | 2015-07-29 |
| SG191001A1 (en) | 2013-07-31 |
| US20120153263A1 (en) | 2012-06-21 |
| WO2012082329A3 (en) | 2012-09-07 |
| CN103262249B (zh) | 2016-11-23 |
| EP2652790A2 (en) | 2013-10-23 |
| WO2012082329A2 (en) | 2012-06-21 |
| JP2014502429A (ja) | 2014-01-30 |
| TW201244091A (en) | 2012-11-01 |
| EP2652790A4 (en) | 2015-10-07 |
| JP2015213175A (ja) | 2015-11-26 |
| US8890118B2 (en) | 2014-11-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101487634B1 (ko) | 터널 전계 효과 트랜지스터 | |
| US20160064540A1 (en) | Iii-n material structure for gate-recessed transistors | |
| US10243069B2 (en) | Gallium nitride transistor having a source/drain structure including a single-crystal portion abutting a 2D electron gas | |
| CN103943674A (zh) | 高电子迁移率晶体管 | |
| US8598636B2 (en) | Heat dissipation structure of SOI field effect transistor | |
| US9012906B2 (en) | Thin film transistor, array substrate, and display apparatus | |
| JP2007311684A (ja) | 電界効果型トランジスタ | |
| US20210296180A1 (en) | Finfet transistor having a doped subfin structure to reduce channel to substrate leakage | |
| US11955560B2 (en) | Passivation layers for thin film transistors and methods of fabrication | |
| US11756998B2 (en) | Source-channel junction for III-V metal-oxide-semiconductor field effect transistors (MOSFETs) | |
| US10680115B2 (en) | P-channel oxide semiconductor thin film transistor | |
| US20120153352A1 (en) | High indium content transistor channels | |
| WO2017126428A1 (en) | Semiconductor device, electronic part, electronic apparatus, and method for fabricating semiconductor device | |
| KR102385238B1 (ko) | 소스 페르미 필터 전계 효과 트랜지스터 | |
| Zhang et al. | 700-V p-GaN gate HEMT with low-voltage third quadrant operation using area-efficient built-in diode | |
| Karboyan et al. | Dynamic Ron in commercial GaN-on-Si HEMTs: HTRB stress and modelling | |
| US20200312973A1 (en) | Dual transistor gate workfunctions and related apparatuses, systems, and methods | |
| Egard et al. | Self-aligned gate-last surface channel In 0.53 Ga 0.47 As MOSFET with selectively regrown source and drain contact layers | |
| CN117578656A (zh) | 电路系统、用于操作电路系统的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20180103 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20190103 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20200103 Year of fee payment: 6 |