KR101471223B1 - 유기 박막 트랜지스터, 유기 박막 트랜지스터 형성 방법 및 유기 발광 장치 - Google Patents

유기 박막 트랜지스터, 유기 박막 트랜지스터 형성 방법 및 유기 발광 장치 Download PDF

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Abstract

유기 박막 트랜지스터 형성 방법으로, 채널 영역을 그들 사이에 갖는 소스(2) 및 드레인(4) 전극, 게이트 전극(1), 소스(2) 및 드레인(4) 전극과 게이트 전극(1) 사이에 배치된 유전체 층(10)을 포함하는 구조를 제공하는 단계와, 채널 영역 내에 채널 영역에 인접한 유전체 물질의 영역보다 얇은 유전체 물질 영역을 형성하도록 소스(2) 및 드레인(4) 전극을 마스크로 이용하여 유전체 층(10)을 패터닝하는 단계를 포함한다.

Description

유기 박막 트랜지스터, 유기 박막 트랜지스터 형성 방법 및 유기 발광 장치{ORGANIC THIN FILM TRANSISTORS}
본 발명은 유기 박막 트랜지스터에 관한 것이다.
트랜지스터는 두 개의 주요한 타입: 바이폴라 접합 트랜지스터(bipolar juction transistors) 및 전계 효과 트랜지스터(field-effect transistors)로 구분될 수 있다. 이 두 개의 타입은 채널 영역 내에서 그들 사이에 배치된 전도성 물질을 갖는 3개의 전극을 포함하는 공통 구조를 공유한다. 바이폴라 접합 트랜지스터의 3개의 전극은 에미터, 컬렉터 및 베이스로 알려져 있으며, 반면에 전계 효과 트랜지스터에서 3개의 전극은 소스, 드레인 및 게이트로 알려져 있다. 바이폴라 접합 트랜지스터는 에미터와 컬렉터간의 전류가 베이스와 에미터간에 흐르는 전류에 의해 제어되는 전류-동작형 장치로 설명된다. 이에 반해, 전계 효과 트랜지스터는 소스와 드레인간에 흐르는 전류가 게이트와 소스간의 전압에 의해 제어되는 전압-동작형 장치로 설명된다.
트랜지스터는 또한 트랜지스터가 각기 양전하 캐리어(정공)를 도전하는 반도 체 물질을 포함하는지 또는 음전하 캐리어(전자)를 도전하는 반도체 물질을 포함하는지에 따라 p 형 및 n 형으로 분류된다. 이 반도체 물질은 반도체 물질의 전하의 수용, 도전 및 공여 능력에 따라 선택된다. 반도체 물질의 정공 또는 전자의 수용, 도전 및 공여 능력은 물질을 도핑함으로써 개선될 수 있다. 소스 및 드레인 전극에 사용되는 물질은 또한 정공 또는 전자의 수용 및 주입 능력에 따라 선택될 수 있다. 예컨대, p 형 트랜지스터 장치는 정공의 수용, 도전 및 공여이 우수한 반도체 물질을 선택하고, 이 반도체 물질로의 정공의 주입 및 이 반도체 물질로부터의 정공의 수용이 우수한 물질을 소스 및 드레인 전극의 물질로 선택함으로써 형성될 수 있다. 에너지 레벨에 있어서 전극의 페르미-레벨을 반도체 물질의 HOMO 레벨과 잘 정합시키면 정공의 주입 및 수용을 향상시킬 수 있다. 반면에, n 형 트랜지스터 장치는 전자의 수용, 도전 및 공여가 우수한 반도체 물질을 선택하고, 이 반도체 물질로의 전자의 주입 및 이 반도체 물질로부터의 전자의 수용이 우수한 물질을 소스 및 드레인 전극의 물질로 선택함으로써 형성될 수 있다. 에너지 레벨에 있어서, 전극의 페르미-레벨을 반도체 물질의 LUMO 레벨과 잘정합시키면 전자의 주입 및 수용을 향상시킬 수 있다.
박막 트랜지스터를 형성하기 위해 박막 내에 구성 부품을 증착함으로써(depositing) 트랜지스터를 형성할 수 있다. 이러한 장치 내에서 유기 물질이 반도체 물질로서 사용되는 경우, 이것은 유기 박막 트랜지스터(an organic thin film transistor(OTFT)로 알려져 있다. OTFT는 용액(solution) 처리와 같은 저 비용, 저 온도 방법으로 제작될 수 있다. 특히, OTFT는 가요성의 플라스틱 기판에 적용될 수 있으며, 롤 대 롤 프로세스(roll-to-roll process)로 가요성의 플라스틱 기판 상에 OTFT를 대규모로 제작할 가능성을 제공한다.
유기 박막 트랜지스터의 다양한 배열(arrangement)이 알려져 있다. 이러한 장치 중의 하나는 채널 영역 내에서 그들 사이에 반도체 물질이 배치되는 소스 전극 및 드레인 전극과, 이 반도체 물질에 근접해서 배치된 게이트 전극과, 채널 영역 내에서 게이트 전극과 반도체 물질 사이에 배치된 절연 물질 층을 포함하는 절연 게이트 전계 효과 트랜지스터이다.
이러한 유기 박막 트랜지스터의 예가 도 1에 도시되어 있다. 도시된 구조는 기판(도시 안됨) 상에 증착되며(deposited), 그들 사이에 위치한 채널 영역(6)으로 분리된 소스 및 드레인 전극(2,4)을 포함할 수 있다. 유기 반도체(organic semiconductor: OSC)(8)는 채널 영역(6) 내에 증착되어 소스 및 드레인 전극(2,4의)의 적어도 일부 위에 연장될 수 있다. 유전체 물질의 절연층(10)은 유기 반도체(8) 상에 증착되며, 소스 및 드레인 전극(2,4)의 적어도 일부 위에 연장될 수 있다. 최종적으로, 게이트 전극(12)이 절연층(10) 상에 증착된다. 게이트 전극(12)은 채널 영역(6) 상에 위치하며 소스 및 드레인 전극(2,4)의 적어도 일부 위에 연장될 수 있다.
상술한 구조는 게이트가 장치의 상면에 위치함으로 상부 게이트 유기 박막 트랜지스터(top-gate organic thin film transistor)로 알려져 있다. 이와는 달리, 소위 하부 게이트 유기 박막 트랜지터(bottom-gate organic thin film transistor)를 형성하도록 게이트를 장치의 바닥면에 제공하는 것도 알려져 있다.
이러한 하부 게이트 유기 박막 트랜지스터의 예가 도 2에 도시되어 있다. 도 1 및 2에 도시된 구조 간의 관계를 보다 명료히 나타내기 위해 유사한 참조 번호가 대응 부분에 사용되었다. 도 2에 도시된 하부 게이트 구조는 기판(1) 상에 증착된 게이트 전극(12) 및 이들 위에 증착된 유전체 물질의 절연층(10)을 포함한다. 소스 및 드레인 전극(2,4)은 유전체 물질의 절연층(10) 위에 증착된다. 소스 및 드레인 전극(2,4)은 게이트 전극 위에서 이들 사이에 위치한 채널 영역(6)에 의해 분리된다. 유기 반도체(OSC)(8)는 채널 영역(6) 내에 증착되며 소스 및 드레인 전극(2,4)의 적어도 일부 위로 연장될 수 있다.
채널의 도전성은 게이트에서 인가되는 전압으로 변경될 수 있다. 이러한 방식으로 트랜지스터는 인가된 게이트 전압을 사용하여 스위칭 온 및 오프될 수 있다. 유기 박막 트랜지스터에서 얻을 수 있는 드레인 전류는 장치의 활성 영역 내(소스 및 드레인 전극 사이의 채널) 유전체의 두께에 반비례한다. 따라서, 낮은 동작 전압으로 높은 드레인 전류를 얻기 위해서는, 유기 박막 트랜지스터는 채널 영역 내에 얇은 유전체층을 가져야만 한다.
따라서, 낮은 동작 전압으로 높은 드레인 전류를 얻기 위해서는 채널 영역 내 얇은 유전체층이 바람직하다. 그러나, 얇은 유전체 막 내의 결함으로 인해, 용액 처리가 종종 게이트 전극으로의 실질적 누설 통로를 야기하기 때문에, 매우 얇은 유전체층(〈100㎚)을 용액 처리하는 것은 일반적으로 어렵다. 따라서, 얇은 유전체 층은 유전체 층의 양측 상의 금속 간에 쇼트 또는 누설 통로를 초래하며 또한 기생 캐패시턴스를 증가시킨다.
종래 기술의 배열(arrangement)에서는, 도 1 및 2에 도시된 바와 같이, 이러한 문제를 게이트 절연 물질의 두께를 증가시킴으로써 해결하였다. 그러나, 게이트 절연 물질의 두께가 채널 영역 내에서 증가하면, 트랜지스터를 턴온하는데 보다 큰 전압이 요구될 것이며, 임의의 전류를 얻기 위해 보다 큰 작동 전압이 요구된다. 예컨대, 유기 유전체 물질에 대해, 양호한 균일 막을 제공하기 위해 대략 1㎛의 막이 신뢰성 있게 스핀되어(spun) 증착될 수 있다. 그러나, 이러한 유전체 층은 합리적인 동작 전류를 얻기 위해서는 대략 30-60 볼트가 게이트에 제공될 필요가 있다.
따라서, 일 해결 방법은 단지 게이트 및 소스/드레인이 중첩되는 영역의 게이트 절연 물질의 두께를 증가시키고, 채널 영역 내에 얇은 층의 유전체 물질의 층을 제공하는 것이다. 이러한 해결 방법은 이하에서 설명되는 문헌으로부터 알려졌다.
미국 공개특허번호 2006/060855는 게이트 및 소스/드레인이 중첩되는 영역 내에만 여분의 절연층을 갖는 상부 게이트 장치를 개시한다. 이 여분의 절연층은 주 게이트 유전체 층 위에 증착되고 게이트의 증착전에 패터닝된다. 이 문헌에 개시된 다른 상부 게이트 장치 배열에서는, 단일 층의 게이트 유전체 물질이 증착된다. 게이트 절연체는, 게이트 전극 밑에 그리고 소스와 드레인 영역의 위에 증착되는 게이트 절연체가 유기 반도체 층의 채널 영역 위에 증착된 게이트 절연체의 부분의 두께보다 크도록 마스킹에 의해 형성된다. 이와는 다르게, 게이트 절연체는 유기 반도체 층의 전체 상부 표면 상에 게이트 절연체를 증착하고 이 후 유기 반도체 층의 채널 영역 위에 증착된 게이트 절연체의 적어도 일부를 제거함으로써 형성될 수 있다.
미국특허공개번호 2006/220022는 가변적인 두께를 구비하는 게이트 절연층을 갖는 상부 게이트 장치를 개시한다. 게이트 절연층은 채널 위의 중앙 영역에서 보다 얇으며 게이트가 소스/드레인을 중첩하는 주변 영역에서 보다 두껍다. 게이트 절연층의 두께 변화는 주변 영역 건조가 채널 위의 중앙 영역보다 보다 빠르게 건조되도록 제조(formation) 도중에 건조 레이트(rate)를 조정함으로써 이루어진다. 결과적으로, 중앙 영역보다 주변 영역에서 보다 많은 물질이 응결(precipitated)된다.
상술한 둘 모두의 구성에서의 문제는, 이들 구성이 여분의 유전체 물질이 유기 반도체 층 위에 증착되는 것을 필요로 하며 이것은 유기 반도체 층을 손상할 수 있다는 것이다. 상술한 둘 모두의 구성에서의 다른 문제는 게이트 유전체 층의 얇은 부분과 채널 영역 간의 정렬과 같이, 장치 내 모든 덮는(overlying) 층을 정렬하기 어렵다는 것이다. 또한, 채널 영역 내 유기 반도체 물질의 오염 역시 문제일 수 있다.
미국특허공개번호 2006/060855에 개시된 구성들의 다른 문제는, 이 구성들이 유전체 층을 패터닝하기 위한 부가적인 마스킹 단계를 필요로 한다는 것이다.
미국특허공개번호 2006/220022에 개시된 구성의 다른 문제는, 가변 두께의 게이트 유전체 층은 동일한 특성을 갖는 장치를 형성하도록 재현성 있는 방식으로 형성하기가 어려울 수 있다는 것이다.
일본특허공개번호 2005-108949는 게이트 유전체 및 유기 반도체간의 접촉 영역이 게이트 유전체와 소오스 및 드레인 전극간의 접촉 영역으로부터 10-40㎚ 의 높이만큼 오프셋(offset)되는 OTFT를 개시한다. 이러한 구성은 기생 캐패시턴스를 감소할 목적으로 제공되지 않았다. 특히, 유기 반도체는 용액 처리 방법이 아닌 열 기화로 증착된다.
본 발명의 실시예의 목적은 상술한 하나 이상의 문제의 해결 방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 사이에 채널 영역을 갖는 소스 및 드레인 전극, 게이트 전극, 소스 및 드레인 전극과 게이트 전극 사이에 배치된 유전체 층을 포함하는 구조물을 제공하는 단계와, 채널 영역에 인접하는 유전체 물질의 영역보다 얇은 유전체 물질 영역을 채널 영역 내에 형성하도록 소스 및 드레인 전극을 마스크로 이용하여 유전체 층을 패터닝하는 단계를 포함하는 유기 박막 트랜지스터 형성 방법이 제공된다.
본 발명의 실시예에 따르면, 기판 상에 게이트 전극을 형성하는 단계와, 게이트 전극 위에 유전체 층을 형성하는 단계와, 유전체 층 위에, 게이트 전극 위에 위치한 그들 사이의 채널 영역으로 분리되어 있는 소스 및 드레인 전극을 형성하는 단계와, 채널 영역 내의 유전체 층의 두께를 감소시키도록 소스 및 드레인 전극을 에칭 마스크로 사용하여 채널 영역 내의 유전체 층을 에칭하는 단계와, 적어도 소스 및 드레인 전극 사이의 채널 영역 내에 유기 반도체 물질의 층을 형성하는 단계를 포함하는 하부 게이트 유기 박막 트랜지스터 형성 방법이 제공된다.
본 발명의 실시예는 소스/드레인 전극 및 게이트 전극이 중첩되는 유기 박막 트랜지스터의 주변 영역 주위에 보다 두꺼운 유전체 영역을 제공한다. 이 두꺼운 영역은 캐패시턴스 그리고 소스 및 드레인으로의 게이트 누설을 최소화하도록 소스 및 드레인으로부터 게이트의 주변 영역을 분리한다. 턴-온(turn-on) 전압을 최소화하기 위해 보다 얇은 유전체 영역이 소스 및 드레인 전극 사이의 채널 영역 내에 제공된다.
또한, 소스 및 드레인 전극을 에칭 마스크로 사용함으로써, 유전체 층의 보다 얇은 영역은 전극 층과 자동적으로 정렬된다. 게다가, 소스 및 드레인 전극을 에칭 마스크로 사용함으로써, 채널 영역 내 유전체 층의 보다 얇은 영역을 형성하기 위해 유전체 층을 패터팅하는데 마스킹 단계가 더 이상 필요하지 않다.
유전체 층을 에칭한 이후에, 채널 영역 내에 반도체 물질을 수용하는 웰이 형성되며 그 내에 유기 반도체 물질이 증착된다. 또한 유전체 층이 유기 반도체 층의 증착 이전에 증착되므로, 유기 반도체층의 손상 없이 증착 및 에칭된다. 이러한 구조물은, 낮은 턴-온 전압, 낮은 캐패시턴스 및 소스 및 드레인으로의 낮은 게이트 누설을 갖는 동일한 특성을 갖는 장치를 제작하도록 공지의 증착 및 에칭 기법을 사용하는 재현 가능한 방식으로 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 투명 기판 위에, 그들 사이의 채널 영역으로 분리되어 있는 소스 및 드레인 전극을 형성 단계와, 적어도 소스 및 드레인 전극 사이의 채널 영역 내에 유기 반도체 물질의 층을 형성하는 단계와, 유기 반도체 물질의 층 위에 유전체 층을 형성하는 단계를 포함하되, 광이 투명 기판을 통하여 투사되어 채널 영역 내의 유전체 층을 처리하여 소스 및 드레인 전극 위의 유전체 층의 영역에 비해 우선적으로 에칭가능한 유전체 층의 영역을 채널 영역 내에 형성하는 단계와, 채널 영역 내의 유전체 층의 두께를 감소시키도록 채널 영역 내의 유전체 층의 영역을 에칭하는 단계와, 적어도 채널 영역 내 유전체 층 위에 게이트 전극을 증착하는 단계를 포함하는 상부 게이트 유기 박막 트랜지스터 형성 방법이 제공된다.
이러한 본 발명의 실시예는 이전에 설명된 본 발명의 실시예에 의해 제공된 하부 게이트 박막 트랜지스터와 유사한 유용한 특성을 갖는 상부 게이트 유기 박막 트랜지스터를 제공한다.
모든 실시예에 따르면, 상부 게이트 및 하부 게이트 둘 모두, 소스 및 드레인 전극이 게이트 전극과 중첩되는 채널 영역 주변 주위의 유전체 물질의 영역보다 얇은 유전체 물질의 영역을 채널 내에 제공하도록 소스 및 드레인 전극이 유전체 물질을 패터닝하는 마스크로 동작한다.
본 발명의 실시예는 소스 및 드레인 전극에 의해 정의된 채널 영역에 유전체 층의 얇은 영역의 자기 정렬(self-alignment)을 제공한다. SAP(self-alignment process)는 프로세싱 단계를 감소시킬 수 있으며 채널 영역과 떨어진 중첩 영역 내 소스/드레인과 게이트 사이에 두꺼운 유전체 층을 형성할 수 있다. 이러한 해결 방법은 또한 캐패시턴스 및 전류 누설의 과다한 증가없이 게이트의 물리적 폭을 확장(즉, 프린팅될 수 있게)할 수 있도록 한다. 즉, 유전체 물질의 보다 두꺼운 영역이 중첩 영역에 제공되므로, 전극간의 넓은 중첩 영역으로 인해 과다하게 캐패시턴스 및 전류 누설이 증가하지 않는다. 따라서, 본 발명의 실시예는 유전체 물질의 얇은 영역이 캐패시턴스 및 게이트 누설을 감소시키면서 소스 및 드레인 전극 사이의 채널 영역과 정렬될 수 있는 간단한 프로세스를 제공한다. 또한, 게이트는 다른 간단한 패터팅 기법을 사용하여 프린팅 또는 증착될 수 있다.
본 방법의 다른 이점은 유전체 층이 예컨대, 발광 장치 내 게이트 금속화 및 소스 드레인 금속화에 의해 정의된 행 및 열 사이에서 절연 스페이서로 동작할 것이 요구될 수도 있다는 것이다. 이 경우보다 기생 캐패시턴스, 누설 및 행/열 크로싱 포인트에서의 쇼트 가능성을 감소시키도록 두꺼운 유전체가 요구된다. 에칭 백 기법을 사용하지 않으면 보다 두꺼운 유전체층을 위해 유기 박막 트랜지스터에 대한 높은 게이트 전압이 필요하게 될 것이다.
또한, 예컨대, 이후 금속화가 기판 상의 금속화로부터 충분히 간격을 두는 것이 (예컨대, 발광 장치의 캐소우드 층) 바람직한 몇몇 영역에는 노출된 유전체가 얇아지지 않는 것이 바람직할 수 있다. 이 경우 에칭을 방지하거나 지연하는 보호 층이 표면 상에 증착 및 패터닝될 수 있다. 보호 층의 예로는 포토리소그래피를 이용하여 패터닝될 수 있는 포터레지스트를 포함한다. 보호 층은 또한 잉크 제트 프린팅으로도 증착될 수 있다.
본 발명의 다른 측면에 따르면, 기판과, 기판 위에 배치된 게이트 전극과, 게이트 전극 위에 배치된 유전체 층과, 유전체 층 위에 배치되고 게이트 전극 위에 위치되는 그들 사이의 채널 영역으로 분리되는 소스 및 드레인 전극과, 적어도 소스 및 드레인 전극 사이의 채널 영역 내에 배치된 유기 반도체 물질의 층을 포함하되, 소스 및 드레인 전극 사이의 채널 영역 내 유전체 층은 소스 및 드레인 전극 아래 영역보다 얇은 유기 박막 트랜지스터가 제공된다.
본 발명의 다른 측면에 따르면, 투명 기판 위에 배치되고 그들 사이의 채널 영역으로 분리되는 소스 및 드레인 전극과, 적어도 소스 및 드레인 전극 사이의 채널 영역 내 배치된 유기 반도체 물질의 층과, 유기 반도체 물질의 층 위에 배치된 유전체 층과, 적어도 채널 영역 내 유전체 층 위에 배치된 게이트 전극을 포함하되, 소스 및 드레인 전극 사이의 채널 영역 내 유전체 층은 소스 및 드레인 전극 위의 영역보다 얇고, 유전체 물질의 보다 얇은 영역은 유전체 층의 보다 두꺼운 영역을 형성하는 물질에 비해 우선적으로 에칭가능한 물질을 포함하는 유기 박막 트랜지스터가 제공된다.
본 발명은 이제 첨부된 도면을 참조하여, 예시로서, 보다 상세히 설명될 것이며,
도 1은 종래 기술의 구성에 따른 상부 게이트 유기 박막 트랜지스터 구조물을 도시하며,
도 2는 종래 기술 구성에 따른 하부 게이트 유기 박막 트랜지스터의 구조물을 도시하고,
도 3은 본 발명의 일 실시예에 따른 유기 박막 트랜지스터를 형성하는데 관련되는 방법 단계를 도시하며,
도 4는 본 발명의 다른 실시예에 따른 유기 박막 트랜지스터를 형성하는데 관련되는 방법 단계를 도시한다.
본 발명의 예시적 수행 방법이 대략적으로 도 3에 도시되어 있다.
게이트 전극(12), 폴리머 또는 SiO2와 같은 무기 물질로 제조될 수 있는 두꺼운 유전체 층(10)(~1-5㎛)을 형성함으로써 기판이 맨처음 마련된다. 이후 소스 및 드레인 콘택(2, 4)이 이후 증착된다(이것은 하부 게이트, 하부 콘택 트랜지스터 구조이다).
유전체층(10)은 이후 에칭에 있어서 자기 정렬 마스크로 동작하는 소스-드레인 콘택(2, 4)을 이용하여, 단계 1에서 제어 방식으로 에칭 백된다. 이것은 유전체 층을 완전히 에칭하지 않도록 에칭이 제어된다면 건식 또는 습식 에칭 기법으로 수행가능하다. 바람직하게는, 유전체 영역은 그 원래 두께의 절반보다 더 얇게 된다(즉, 패터닝 이전 및 이후의 비는 2:1 보다 크다). 기판 표면으로부터 측정되는 유전체 층의 두께는 게이트 전극의 적용 범위(coverage)를 제공하고 동시에 기생 캐패시턴스를 감소시키기 위해 채널 영역 외측에 충분한 두께를 제공하도록 일반적으로 1000㎚을 초과한다. 일반적으로, 게이트 전극을 덮는 유전체 층은 300㎚을 초과하는 두께로 증착되며 이에 따라 보다 얇은 영역을 형성하도록 적어도 300㎚의 깊이로 패터닝된다.
채널 영역에서의 유전체 인터페이스의 물리적 화학적 특성은 장치 동작에 중요할 수 있으므로, 선택적 단계로서, 에칭 단계에서 유발되는 유전체 표면의 손상은 도시된 단계 2에서 치유될 수 있다. 이것은 예컨대, 노출된 유전체 표면 상에 캡핑 층(capping layer)(14) 예컨대, SAM(self-assembled monolayer)을 증착함으로써 수행될 수 있다.
예시적 SAM 물질은 SiO2 및 다른 산화된 표면에 부속물(attachments)을 형성하는 트리클로로실란(trichlorosilane) 종류의 물질을 포함한다. 또한 이러한 트리클로로실란은 옥타데실트리클로로실란(octadecyltrichorsilane) 및 페닐에틸트리클로로실란(phenylethyltrichlorosilane)을 포함한다. 유기 유전체가 사용되면, 트리클로로실란 SAM의 부착을 보증하기 위하여 예컨대, 산화 플라즈마 처리에 의한 산화된 표면의 형성이 필요할 수 있다.
선택된 특정 유전체 물질과 공유 결합을 형성하는 UV 활성 물질을 포함하는 다른 물질이 캡핑 층으로 또한 사용될 수 있다. 이러한 타입의 반응(reaction)은 표면에서 특정 화학 그룹과 상호 작용하는 라디칼 화학(radical chemistry)에 의해 진행될 수 있다. 비록 SAM이 바람직하게는 연속적이며, 고품질 상부 표면을 형성하고, 하부의 에칭된 유전체 표면에 잘 부착하기는 하지만, 이 층을 반드시 형성할 필요는 없다.
유기 박막 트랜지스터는 이후 단계 3에 도시된 바와 같이 유기 반도체 층(8) 을 증착함으로써 완료한다.
결과적인 트랜지스터는, 배경 기술 부분에서 이미 기술되었으며 도 2에 도시된 트랜지스터와 유사한 구조를 가진다. 명료성을 위하여, 공통 층에 대해서는 도 2에서와 같이 동일한 참조 번호가 사용되었다. 중요한 차이는, 도 3의 최종 구조로 도시된 장치 내에서는 유전체 물질의 얇은 영역이 채널 영역 내에 배치되나 유전체 물질의 두꺼운 영역이 소스 및 드레인에 제공되는 것이다. 유전체 물질의 이러한 두꺼운 영역은 캐패시턴스와 소스 및 드레인으로의 게이트 누설을 최소화하기 위해 소스 및 드레인으로부터 게이트 전극 주변 영역을 분리한다. 유전체 물질의 두꺼운 영역은 또한 유기 반도체 물질이 증착되는 웰을 형성한다. 웰이 매우 깊게 형성되면, 소스 및 드레인 간의 도전 통로 길이는 증가된다. 이것은 유기 반도체 내의 전하 캐리어가 유전체에 가까운 채널의 영역에서 전달되는 경향이 있기 때문이다. 따라서, 전하 캐리어는 소스로부터 웰의 아래쪽으로 하강해서 채널 영역을 거쳐 이후 드레인으로 상승한다. 이 경우, 소스 및 드레인 간의 도전 통로 길이를 감축하기 위해 깊은 웰이 바람직하다면, 웰의 측면은 금속화(metallised)될 수 있다.
도 3은 기판(1)이 불투명 또는 투명한 하부 게이트 유기 박막 트랜지스터를 형성하는 방법 단계를 도시한다. 반면에 도 4는 이하에서 설명하는 바와 같이 상부 게이트 유기 박막 트랜지스터를 형성하는데 관련되는 방법 단계를 도시한다.
소스 및 드레인 전극(2,4), 유기 반도체 물질(8)의 층 및 크로스 링크된(cross linked)된 폴리머(이들의 결합(linkage)은 UV 광에 대한 노출로 파괴될 수 있다)로 제조될 수 있는 두꺼운(~1-5㎛)의 유전체 층(10)을 형성하여 투명 기판(1)이 초기에 준비된다.
도 4의 단계 1에서, UV 광이 기판(1)을 통하여 투사된다. 소스 및 드레인 전극(2,4)이 마스크로 작용하여, 소스 및 드레인 사이에 위치하는, 유전체 층(10)의 영역(16) 만이 노출되어 유전체 층을 형성하는 폴리머 내의 크로스 링크가 파괴되도록 한다.
단계 2에서, 유전체 층은 바람직하게는 채널 영역 내의 비 크로스 링크된 유전체 물질(non-cross-linked dieletric material)을 에칭하는 에칭재로 제어가능하게 에칭된다. 결과적으로, 채널 영역에서 유전체 물질의 얇은 부분이 남게되고, 소스 및 드레인 위에는 두꺼운, 크로스 링크된 영역의 유전체 층이 남게된다.
최종적으로, 단계 3에서, 게이트 전극(12)이 증착된다. 선택적으로, 도 3의 단계 2에서 설명된 바와 같이 게이트 전극을 증착하기 전에 수선 단계가 제공될 수 있다.
유전체 층을 크로스 링크하는 단계 및 이 영역 내에서 크로스 링크를 파괴하기 위해 채널 영역 내의 유전체 층의 UV처리에 있어서 소스 및 드레인을 마스크로서 사용하는 단계가 또한 도 3에 도시된 방법에 부가적 단계로서 채용될 수 있다. 이것은 에칭재가 소스 및 드레인을 언더커팅하는 것을 방지하는데 유용하다.
임의의 실시예는 유전체 층용으로 특정 타입의 물질, 예컨대, UV 처리에 의해 크로스 링크가 파괴될 수 있는 크로스 링크가능한 물질을 사용하나, 유전체 층은 증착 및 제어가능하게 에칭될 수 있는 임의의 절연 물질로도 형성될 수 있다. 유전체 물질은 용액 처리할 수 있다. 예컨대, 유전체 층은 용이하게 스핀 코팅되고 패터닝되는 폴리이미드(polyimid)와 같은 유기 포토레지스트일 수 있다. 이와는 다르게, 유전체 층은 SiO2와 같은 무기 물질일 수 있다. 이러한 물질의 증착 및 패터닝은 본 기술 분야에서 잘 알려져 있으며 본 명세서에서는 상세히 설명하지 않을 것이다.
유기 반도체 물질은 용액 처리가능하여 예컨대, 스핀 코팅 또는 잉크 제트 프린팅(ink-jet printing)에 의해 용액으로부터 증착될 수 있다. 유기 반도체 물질은 양호한 용액 처리 물질임이 증명된 폴리머 또는 덴드리머(dentrimer)를 포함할 수 있다. 많은 이러한 반도체 물질 예컨대, 예컨대, 유기 발광 장치에 사용되는 복합(conjugated) 폴리머 및 덴드리머가 본 기술 분야에 알려져 있다.
게이트 전극은 본 기술 분야에서 알려진 다른 간단한 패터닝 기법을 사용하여 프린팅 또는 증착된다.
유전체 층의 보다 두꺼운 영역은 디스플레이(예컨대, 액티브 메트릭스 유기 발광 디스플레이)와 같은 장치에서 하위 및 상위 레벨 금속간의 트랙 누설(track leakage)을 감소하도록 사용될 수 있다.
본 발명에 적용가능한 물질 및 프로세스에 대한 더 상세한 설명이 이하에서 개시된다.
기판
기판은 경성 또는 가요성일 수 있다. 경성 기판은 유리 또는 실리콘으로부터 선택될 수 있으며 가요성 기판은 얇은 유리 또는 폴리(에틸렌 테레프탈레이트(ethylene terephthalate))(PET), 폴리(에틸렌 나프탈레이트(ethylene-naphthalate))(PEN), 폴리카보네이트(polycarbonate) 및 폴리이미드와 같은 플라스틱을 포함한다.
유기 반도체 물질은 적절한 용제의 사용을 통하여 처리가능한 용액으로 만들어질 수 있다. 예시적 용제는 톨루엔(toluene) 및 크실렌(xylene); 테트라린(tetralin); 클로로포름(chloroform)과 같은 모노(mono)- 또는 폴리(poly)-알킬벤젠(alkylbenzenes)을 포함한다. 바람직한 용액 증착 기법은 스핀 코팅 및 잉크 제트 프린팅을 포함한다. 다른 용액 증착 기법은 딥 코팅(dip-coating); 롤 프린팅(roll printing) 및 스크린 프린팅(screen printing)을 포함한다. 용액이 노즐로부터 배출되는 경우, 프린팅 프로세스는 연속적이거나 불연속적 일 수 있다. 예컨대, 연속적 프로세스에서는 유기 반도체 물질의 연속적인 스트립이 노즐로부터 배출될 수 있으나, 불연속적 프린팅 프로세스에서는 불연속적인 액체 방울(drop)이 노즐로부터 배출된다.
유기 반도체 물질
바람직한 유기 반도체 물질은 선택적으로 치환되는 페탄신(optionally substituted pentacene); 폴리아릴린(polyarylenes), 특히 폴리플루오 렌(polyfluorenes) 및 폴리티오펜(polythiophenes)과 같이 선택적으로 치환되는 폴리머 및 올리고머(oligomer)와 같은 저 분자를 포함한다. 상이한 타입의 물질의 혼합(예컨대 폴리머 및 저분자 혼합)을 포함하는 물질의 혼합이 사용될 수 있다.
소스 및 드레인 전극
p 채널 OTFT에 있어서, 바람직하게는 소스 및 드레인 전극은 높은 일함수의 물질, 바람직하게는 3.5eV 보다 큰 일함수를 갖는 금속, 예컨대 금, 백금, 팔라듐, 몰리브덴, 텅스텐 또는 크롬을 포함한다. 이 금속이 4.5 내지 5.5eV 범위 내의 일함수를 갖는 것이 더욱 바람직하다. 몰리브덴 3산화물 및 ITO(indium tin oxide)와 같은 다른 적절한 화합물, 합금 및 산화물이 또한 사용될 수 있다. 소스 및 드레인 전극은 열 기화에 의해 증착되고 본 기술 분야에서 공지된 표준 포토리소그래피 및 리프트 오프 기법에 의해 패터닝될 수 있다.
이와는 달리, 도전 폴리머가 소스 및 드레인 전극으로서 증착될 수 있다. 이러한 도전성 폴리머의 예로는 다른 도전성 폴리머가 본 기술 분야에서 공지되어 있으나, 폴리(에틸렌 디옥시티오펜)(poly(ethylene dioxythiophene)(PEDOT)이 있다. 이러한 도전성 폴리머는 예컨대, 스핀 코팅 또는 잉크 제트 프린팅 기법 및 상술한 다른 용액 증착 기법을 사용하여 용액으로부터 참착될 수 있다.
n채널 OTFT에 있어서, 소스 및 드레인 전극은 바람직하게는 예컨대, 칼슘(calcium) 또는 바륨(barium)과 같이 3.5eV보다 작은 일함수를 갖는 금속 또는 특히, 예컨대, 리튬 플루오라이드, 바륨 플루오라이드 및 바륨 산화물인 알칼리 또 는 알칼리 토금속 (alkali earth metalh)의 산화물 또는 플루오라이드(fluoride) 금속 화합물의 박막을 포함한다. 이와는 다르게 도전성 폴리머가 소스 및 전극으로서 증착될 수 있다.
소스 및 드레인 전극은 용이하게 제조하기 위해 바람직하게는 동일한 물질로 형성된다. 그러나, 소스 및 드레인 전극은 전하 주입 및 추출 각각의 최적화를 위해 상이한 물질로 형성될 수 있음을 알 수 있을 것이다.
소스 및 드레인 전극 사이에 정의된 채널의 길이는 500마이크로미터에 달할 수 있지만, 바람직하게는 이 길이는 200마이크로미터보다 짧으며, 보다 바람직하게는 100 마이크로미터보다 짧고, 가장 바람직하게는 20마이크로미터보다 짧다.
게이트 전극
게이트 전극은 광범위한 도전성 물질 예컨대, 금속(예로서 금) 또는 금속 화합물(예로서 ITO)로부터 선택될 수 있다. 이와는 다르게, 도전성 폴리머가 게이트 전극으로서 증착될 수 있다. 이러한 도전성 폴리머는 예컨대, 스핀 코팅 또는 인크 제트 프린팅 기법 및 상술한 다른 용액 증착 기법을 사용하여 용액으부터 증착될 수 있다.
게이트 전극, 소스 및 드레인 전극의 두께는 예컨대, AFM(Automic Force Microscopy)에 의해 측정시 전형적으로는 50㎚이지만, 5-200㎚ 영역 내일 수 있다.
유전체 층
유전체 층은 높은 저항을 갖는 절연 물질로부터 선택되는 유전체 물질을 포함한다. 유전체의 유전 상수 k는, OTFT에 있어서 얻어지는 캐패시턴스는 k에 대해 직접적으로 비례하고, 드레인 전류(ID)가 이 캐패시턴스에 직접적으로 비례하므로, 높은 k값을 갖는 물질이 바람직하지만, 전형적으로 대략 2-3이다. 따라서, 높은 드레인 전류 및 저동작 전압을 얻기 위해서 채널 영역 내에 얇은 유전체 층을 갖는 OTFT가 바람직하다.
유전체 물질은 유기 또는 무기 물질일 수 있다. 바람직한 무기 물질은 SiO2, SiNX 및 SOG(spin-on-glass)를 포함한다. 바람직한 유기 물질은 일반적으로 폴리머이며, 다우 코닝(Dow Corning)으로부터 입용가능한 PVA(poly vinylalcohol), PVP(polyvinylpyrrolidine) 그리고 PMAA(polymethylmethacrylate)과 같은 아크릴레이트 및 BCB(benzocyclobutanes)같은 폴리머를 포함한다. 절연층은 물질들의 혼합으로 형성되거나 다층 구조를 포함할 수 있다.
유전체 물질은 본 기술 분야에서 공지된 열 기화, 진공 프로세싱 또는 적층 기법으로 증착될 수 있다. 이와는 다르게, 유전체 물질은 예컨대, 스핀 코팅, 잉크 제트 프린팅 기법 및 상술한 다른 용액 증착 기법을 사용하여 용액으로부터 증착될 수 있다.
유전체 물질이 용액으로부터 유기 반도체 위에 증착되어도, 유기 반도체가 용해되어서는 안된다. 유사하게, 유전체 물질은 그 위에 유기 반도체가 용액으로 부터 유전체 물질 위에 증착되어도 유전체 물질은 용해되어서는 안된다. 이러한 용해를 피하는 기법은: 하부층을 용해하지 않는 용제를 상위층의 증착용 용제로 사용하는 직교 용제(orthogonal solvent)의 사용 및 하부 층을 크로스 링킹하는 방법을 포함한다.
절연층의 두께는 바람직하게는 2 마이크로미터보다 작다.
다른 층들
장치 구조 내에는 다른 층들이 포함될 수 있다. 예컨대, SAM(self assembled monolayer)이 필요한 부분에서 결정성(crystallity)을 향상하고, 접촉 저항을 감소시키며, 표면 특성을 정정하고 접촉력을 향상하도록 게이트, 소스 또는 드레인 전극, 기판, 절연층 및 유기 반도체 물질에 증착될 수 있다. 특히, 채널 영역 내 유전체 표면에는, 예컨대, 특히 높은 k의 유전체 표면에 대하여 유기 반도체의 조직(morphology)(특히 폴리머 정열 및 결정성)을 향상시키고, 전하 트랩을 커버링하여 장치 성능을 개선하도록 결합(binding) 영역 및 유기 영역을 포함하는 단일층이 제공될 수 있다. 이러한 단일층의 예시적 물질은 긴 알칼리 체인을 갖는 클로로-실란(chloro-silanes) 또는 알콕시-실란(alkoxy-silanes) 예컨대, 옥타데실트리클로로실란(octadecyltrichlorosilane)을 포함한다.
OTFT 적용 분야(application)
본 발명의 실시예에 따른 OTFT는 넓은 범위의 가능한 적용 분야를 갖는다. 이러한 일 적용 분야는 광학 장치, 바람직하게는 유기 광학 장치 내 픽셀을 구동하는 것이다. 이러한 광학 장치의 예는 특히 광검출기와 같은 광응답(photoresponsive) 장치 및 특히 유기 발광 장치와 같은 발광 장치를 포함한다. OTFT는 예컨대, 디스플레이 적용 분야에 사용되는, 액티브 메트릭스 유기 발광 장치와의 사용에 특히 적합하다. 유기 발광 장치는 애노드, 캐소드 및 애노드 및 캐소드 사이에 전위차가 인가되면 발광하는 이들 사이의 유기 발광 물질을 포함하는 층을 포함한다. 발광 물질 층 외에 전하 전송 또는 차단층(transporting or blocking), 여기자 차단층(exciton blocking layer) 층이 애노드와 캐소드 사이에 제공될 수 있다.
본 발명의 실시예에 따른 유기 박막 트랜직스터는 유기 발광 디스플레이와 많은 공통의 구조적 특징을 가지며 유사한 기법 및 물질을 사용하여 형성될 수 있다. 예컨대, 본 발명의 유전체 층은 유기 발광 장치의 픽셀을 정의하는 뱅크 구조에 사용되는 물질과 동일한 물질로 형성될 수 있으며, 이에 따라 공통 층으로서 형성될 수 있다. 이와 같이, 하나의 유용한 구성(arrangement)에 따르면, 유기 박막 트랜지스터 및 액티브 매트릭스 유기 발광 장치의 유기 발광 픽셀은 공통 기판 상에 형성되며 본 명세서에서 설명된 유전체 층은 유기 발광 픽셀의 뱅크 구조를 형성한다.
OTFT 및 광학적 액티브 픽셀 영역(예컨대, 발광 또는 광 감지 픽셀 영역)을 포함하는 픽셀 회로는 다른 구성 요소를 포함할 수 있음을 알 것이다. 특히, OLED 픽셀 회로는 본 발명에 따른 OTFT를 구동 트랜지스터로서 포함할 수 있으며, 이 구 동 트랜지스터외에 적어도 하나의 다른 (유기 또는 무기의) 트랜지스터 및 적어도 하나의 캐패시터를 전형적으로 포함할 것이다.
본 발명의 바람직한 실시예를 참조하여 본 발명이 도시되고 설명되었으나, 당업자는 첨부된 청구범위에 의해 정의된 발명의 범위를 이탈하지 않고 형상 및 상세한 부분에 있어서 다양한 변경이 이루어질 수 있음을 이해할 것이다.

Claims (17)

  1. 유기 박막 트랜지스터 형성 방법으로서,
    채널 영역을 사이에 갖는 소스 전극 및 드레인 전극과, 게이트 전극과, 상기 소스 전극 및 상기 드레인 전극과 상기 게이트 전극 사이에 배치된 유전체 층을 포함하는 구조물을 제공하는 단계와,
    상기 채널 영역에 인접한 유전체 물질의 영역보다 얇은 유전체 물질의 영역을 상기 채널 영역 내에 형성하도록, 상기 소스 전극 및 상기 드레인 전극을 마스크로 이용하여 상기 유전체 층을 패터닝하는 단계를 포함하며,
    상기 유기 박막 트랜지스터는 상부 게이트 타입(top-gate type)이며,
    상기 구조물을 제공하는 단계는,
    투명 기판 위에 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계 - 상기 소스 전극 및 상기 드레인 전극은, 상기 소스 전극 및 상기 드레인 전극 사이의 채널 영역에 의해 분리됨 - 와,
    적어도 상기 소스 전극 및 상기 드레인 전극 사이의 상기 채널 영역 내에 유기 반도체 물질의 층을 형성하는 단계와,
    상기 유기 반도체 물질의 층 위에 상기 유전체 층을 형성하는 단계를 포함하며,
    상기 패터닝하는 단계는,
    상기 투명 기판을 통하여 광을 투사하여 상기 채널 영역 내의 상기 유전체 층을 처리함으로써, 상기 소스 전극 및 상기 드레인 전극 위의 상기 유전체 층의 영역에 비해 우선적으로 에칭가능한 상기 유전체 층의 영역을 상기 채널 영역 내에 형성하는 단계와,
    상기 채널 영역 내의 상기 유전체 층의 두께를 감소시키도록 상기 채널 영역 내의 상기 유전체 층의 영역을 에칭하는 단계를 포함하고,
    상기 방법은 적어도 상기 채널 영역 내의 상기 유전체 층 위에 상기 게이트 전극을 형성하는 단계를 더 포함하는
    유기 박막 트랜지스터 형성 방법.
  2. 제 1 항에 있어서,
    상기 채널 영역 내의 상기 유전체 물질은 300㎚을 초과하는 두께로 증착되며 적어도 300㎚의 깊이로 에칭되는
    유기 박막 트랜지스터 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 유전체 층의 패터닝 전 및 후의 상기 채널 영역 내 상기 유전체 층의 두께의 비는 적어도 2 : 1인
    유기 박막 트랜지스터 형성 방법.
  4. 삭제
  5. 삭제
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 유전체 층은 유기 물질을 포함하는
    유기 박막 트랜지스터 형성 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 유전체 층은 용액 처리 가능한 물질을 포함하는
    유기 박막 트랜지스터 형성 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 유전체 층은 유기 포토레지스트를 포함하는
    유기 박막 트랜지스터 형성 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 패터닝하는 단계는 상기 유전체 층을 크로스 링크하는(cross-linking) 단계와, 광에 노출하는 단계를 포함하되, 상기 소스 전극 및 상기 드레인 전극이 마스크로서 사용되어, 상기 유전체 층은 상기 채널 영역 내에서 노출되고 상기 소스 전극 및 상기 드레인 전극 뒤에서 감추어져, 상기 광은 상기 채널 영역 내의 상기 유전체 층의 크로스 링크를 파괴하는
    유기 박막 트랜지스터 형성 방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 패터닝하는 단계에 의해 유발된 손상을 복구하도록 상기 채널 영역 내 상기 유전체 물질의 표면을 처리하는 단계를 더 포함하는
    유기 박막 트랜지스터 형성 방법.
  11. 제 10 항에 있어서,
    상기 처리하는 단계는 상기 채널 영역 내 상기 유전체 물질의 상기 표면 위에 캡핑 층(capping layer)을 제공하는 단계를 포함하는
    유기 박막 트랜지스터 형성 방법.
  12. 제 11 항에 있어서,
    상기 캡핑 층은 SAM(self-assembled monolayer)을 포함하는
    유기 박막 트랜지스터 형성 방법.
  13. 제 1 항에 있어서,
    상기 유기 반도체 물질은 상기 유전체 물질의 보다 얇은 영역에 의해 정의된 웰 내에 프린팅되는
    유기 박막 트랜지스터 형성 방법.
  14. 제 1 항 또는 제 2 항의 방법으로 형성되는 유기 박막 트랜지스터.
  15. 제 14 항에 따른 유기 박막 트랜지스터를 포함하는 유기 발광 장치.
  16. 삭제
  17. 삭제
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