KR101415132B1 - 커패시터와 그 제조 방법, 반도체 디바이스, 및액정표시장치 - Google Patents

커패시터와 그 제조 방법, 반도체 디바이스, 및액정표시장치 Download PDF

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Abstract

커패시터는, 순차 적층된 제1 전극, 유전층, 제2 전극을 포함한다. 상기 유전층은 소정 수의 산화하프늄층과 소정 수의 산화탄탈층을 포함한 적층 구조를 가진다. 두께비가, 상기 제1 및 제2 전극간의 인가전압과 리크전류의 관계를 나타내는 전압-리크전류 특성에 있어서, 전압증가에 대한 전류증가의 기울기가 전체로서 불연속으로 증가하기 시작하는 개시 전압이, 소정 수의 산화탄탈층의 전체 두께와 상기 유전층의 전체 두께의 비율을 변화시킬 때에, 전기장 강도가 3[MV/cm] 이상으로 하는 조건을 충족시키는 범위 내에 존재하도록 하는 범위를 가지고, 또한, 두께비가, 상기 개시 전압이 그 범위 이내에 존재할 때의 범위 내에 존재하도록, 상기 층의 개수, 재료, 두께를 결정한다.
커패시터, 반도체, 액정, 산화하프늄, 산화탄탈

Description

커패시터와 그 제조 방법, 반도체 디바이스, 및 액정표시장치{CAPACITOR, METHOD OF PRODUCING THE SAME, SEMICONDUCTOR DEVICE, AND LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은 2006년 8월 3일에 일본 특허청에 출원된 일본 특개 2006-212062, 2006년 10월 4일에 일본 특허청에 출원된 일본 특개 2006-273029, 2007년 1월 24일에 일본 특허청에 출원된 일본 특개 2007-013811에 관한 주제를 포함하고, 그 모든 내용은 여기에 참조로 인용된다.
본 발명은, 제1 전극, 복수의 층의 적층 구조를 가지는 유전층, 제2 전극이 순차 적층되어 있는 커패시터와, 그 커패시터의 제조 방법과, 그 커패시터를 포함한 반도체 디바이스 및 액정표시장치에 관한 것이다.
ＭＩＭ(Metal-Insulator-Metal) 커패시터의 고용량화 기술로서, 비유전율이 높은 Ｔａ2Ｏ5이 검토되고 있다. 그러나, Ｔａ2Ｏ5의 물성으로 인해 리크전류 특성의 개선이 그다지 이루어지지 않고 있다.
따라서, 비유전율은 다소 낮지만, I(전류)-V(인가전압) 특성이 우수한 ＨｆＯ2, Ａｌ2Ｏ3 또는 그것들의 적층이 검토되고 있다. 또한 리크전류 특성이 우수한 Ａｌ2Ｏ3 등과, 비유전율이 높은 Ｔａ2Ｏ5의 적층 구조도 검토되고 있다.
현재 가장 일반적인 재료인 Ａｌ2Ｏ3 사이에 Ｔａ2Ｏ5을 개재하는 커패시터의 유전층 구조가 알려져 있다(예를 들면, Tsuyoshi Ishikawa et al., “high-Capacitance Cu/Ta2O5/Cu MIM Structure for SoC Applications Featuring a Single-Mask Add-on Process”, IEDM 2002(이하 "비특허문헌 1"이라 칭한다)).
ＨｆＯ2과 Ａｌ2Ｏ3의 복수층으로 이루어진 복층 구조(래미네이트 구조)의 유전층을 가지는 커패시터도 알려져 있다(예를 들면, Hang Hu et al., “High performance ALD HfO2-Al2O3 Laminate M IM Capacitors for RF and Mixed Signal IC Applications”, 2003 IEDM(이하 "비특허문헌 2"라 칭한다); Shi-Jin Ding et al., “RF,DC and Reliability Characteristics ALD HfO2-Al2O3 Laminate MIM Capacitors for Si RF IC Applications”, IEEE Trans- Electron devices Vol.51 No.6, June 2004(이하 "비특허문헌 3"이라 칭한다); Shi-Jin Ding et al.,“Evidence and Understanding of ALD HfO 2-Al2O3 Laminate MIM Capacitors Outperforming Sandwich Counterparts”, IEEE Elec tron devices Letter Vol.25 No.10, October 2004(이하 "비특허문헌 4"라 칭한다)).
이 커패시터 구조에서는 리크전류 특성이 개선된다. 특히 상기 비특허문헌 2, 3에 의하면, 저전압영역의 리크전류밀도는 약 5×10-9[A/cm2]로 양호한 특성을 얻을 수 있다.
상기 비특허문헌 4에 의하면, Ａｌ2Ｏ3-ＨｆＯ2-Ａｌ2Ｏ3의 적층 구조의 유전층보다도, Ａｌ2Ｏ3(1[nm])-ＨｆＯ2(12[nm])-Ａｌ2Ｏ3(1[nm])의 반복에 의한 래미네이트 구조가 보다 바람직하다. 후자의 유전층이 바람직한 특성을 지닌다. 보다 구체적으로, 저전압시의 리크전류가 1×10-9[A/cm2]이고, 리크전류가 급격히 증가하는 전압이 약 7[V] 부근이다.
또한, 결정화한 ＨｆＯ2과 Ａｌ2Ｏ3을 복수 적층함으로써 리크전류 특성이 개선된다는 것이 알려져 있다(Shi-Jin Ding et al., “Evidence and Understanding of ALD HfO2-Al2O3 Laminate MIM Capacitors Outperforming Sandwich Counterparts” IEEE EDL vol.25 No.10 Oct 참조).
또한, ＨｆＯ2에 Ｓｉ를 첨가해서 ＨｆＯ2의 리크전류 특성을 개선한 후, ＨｆＯ2층 사이에 Ｔａ2Ｏ5층을 개재한 커패시터의 유전층 구조가 알려져 있다(예를 들면, 일본국 공개특허공보 특개 2004-79687호 참조).
예를 들면, 메모리 장치나 로직 디바이스 또는, 특정한 저전압동작 디바이스에 상기 ＭＩＭ 커패시터를 사용할 경우, 단위용량을 향상하는 데 주력하게 되고, 그 단위용량의 개선은 충분하다.
그러나, ＭＩＭ 커패시터를 아날로그 디바이스(예를 들면, ＲＦ 용도)나 믹스드 시그널 디바이스 등 비교적 높은 전압에서 사용하는 디바이스에 사용하거나, ＭＩＭ 커패시터를 회로 구성상 외부단자에 가까운 부분에 사용할 경우에, 파괴 내압과 저리크 전류의 양립이 요구되고, 이것에 높은 단위용량이 요구된다. 따라서, 이것들을 모두 만족하는 것은, 지금까지의 커패시터 구조로는 항상 충분하지는 않다.
보다 상세하게는, 메모리 장치나 로직 디바이스에 응용하는 경우, 커패시터의 인가전압은 최대 2[V]까지 고려하면 충분하다. 그러나, 믹스드 시그널 디바이스의 경우에는 통상이라도 3[V], 신호 진폭에 따라서는 그 2배, 더욱 마진을 포함하면 7[V] 정도 이상의 파괴 내압을 요구되는 경우도 적지 않다.
예를 들면, 전술한 비특허문헌 1, 2의 커패시터에서는, 약 1.7[MV/cm] 부근에서 ＰＦ전도 기구에 기인하는 리크전류 특성을 나타내고, 전류밀도가 급격히 증가하기 시작한다. 절연막의 전기전도 기구에는 주로, 쇼트키 리크전류, 파울러 노드하임(Fowler-Nordheim)형 터널 전류(ＦＮ전류), 풀·프렌켈(Poole-Frenkel)(ＰＦ) 전류 등에 의해 설명되어 있다. 절연막을 흐르는 리크전류가 급격히 증가하기 시작하는 것은 이 전기전도 기구 중에서 특히 ＰＦ전류가 지배적으로 되기 때문이다. 이 리크전류가 급격히 증가하기 시작하는 개시 전압을 여기에서는 “ＰＦ 전류 개시 전압”이라고 정의한다. 이 ＰＦ전류 개시 전압은, 예를 들면, 6[fF/μm2]을 타겟으로 했을 경우에 약 5.3[V]이며, 3[V] 전원인 경우에는 효과적이다. 그러나 7[V]까지, 또는, 그 이상을 고려할 경우, 만족스럽지 않다.
또한 비특허문헌 3의 커패시터에서는, 단위용량값이 약 3.2[fF/μm2]로 낮은데, 이값은, 고밀도 디바이스가 요구되는 현재, 충분하지 않다.
이렇게, 고비유전율과 함께 높은 파괴 전압을 얻는 것과 낮은 리크전류밀도의 추구, 한층 더 높은 단위용량을 얻는 것에 많은 노력을 기울이고 있다. 그러나 구조가 복잡할 경우, 조성의 제어가 곤란할 경우, 또는 상기 특성 중 어느 하나가 뒤떨어지는 경우가 많다. 따라서 아날로그 용도에 바람직한 고성능 용량소자를 용이하고 저렴하게 형성하는 데에는 미치지 못하고 있다.
예를 들면, 개선책으로서 란타노이드계와 같은 레어 메탈의 채용이 연구되어 왔다. 그러나 이 방법에 따르면 제조 비용이 높아진다. 또 레어 메탈의 첨가에 의한 개선책에서는 그 조성을 제어하기가 어렵다.
ＭＩＭ 커패시터는 가능한 한 그 재료의 용도가 넓고, 단순한 구조를 가지는 것이 바람직하다.
본 발명이 해결하려는 과제는, 단위용량이 높고, 리크전류밀도가 낮은 커패시터와, 그 커패시터를 포함한 디바이스를 실현하는 것이다.
본 발명의 실시예에 따른 커패시터는, 순차 적층된, 제1 전극, 유전층, 제2 전극을 구비한 커패시터로서, 상기 유전층은 미리 결정된 수의 산화하프늄층과 적어도 1개의 산화탄탈층을 포함한 적층 구조를 가지고, 상기 제1 전극에 접하는 층과 상기 제2 전극에 접하는 층은 산화하프늄을 각각 포함하고, 상기 유전층에 포함되는 모든 산화탄탈층의 총 두께의, 상기 유전층의 총 두께에 대한 비율이 0.2 이상, 0.45 이하이고, 상기 산화하프늄층 각각은 적어도 0.6㎚ 등가 산화물 두께의 두께를 갖고, 상기 산화하프늄층의 두께는 동일하지 않은 것을 특징으로 한다.
본 발명에서는, 상기 유전층의 상기 적층 구조에 있어서, 상기 제1 전극에 접하는 층과 상기 제2 전극에 접하는 층은 모두 산화하프늄으로 구성되는 것이 바람직하다.
본 발명에서는, 상기 유전층에 포함되는 소정 수의 상기 산화탄탈층의 총 두께의, 상기 유전층의 총 두께에 대한 비율이 0.05 이상, 0.45 이하인 것이 더 바람직하다.
상기 유전층에 포함되는 소정 수의 상기 산화탄탈층의 총 두께의, 상기 유전층의 총 두께에 대한 비율은 0.2 이상, 0.45 이하인 것이 더 바람직하다.
또한, 상기 유전층에 포함되는 각각의 상기 산화하프늄층의 두께는, 이산화실리콘 환산 층 두께로 1.6[nm] 이상인 것이 바람직하다.
리크전류는 쇼트키 리크전류, 파울러 노드하임형 터널 전류, 풀·프렌켈(ＰＦ) 전류, 또는 상기 전류의 조합 전류이고, 개시 전압은 ＰＦ전류가 증가하여 ＰＦ전류가 리크전류의 지배적인 요소가 되는 전압 범위의 최소 전압이다.
본 발명의 실시예에 따른 커패시터의 제조 방법은, 기판에 형성되어 있는 절연막 위에 제1 전극을 형성하는 스텝과, 상기 제1 전극층 위에, 산화하프늄층과 산화탄탈층을 각각 소정 수 포함한 적층 구조를 가지는 유전층을 형성하는 스텝과, 상기 유전층 위에 제2 전극을 형성하는 스텝을 포함한다. 상기 유전층을 형성하는 스텝에서는, 유전층을 구성하는 층을, 소정 수의 산화탄탈층의 전체 두께의 상기 유전층의 전체 두께에 대한 비율이, 상기 제1 및 제2 전극간의 인가전압과 리크전류의 관계를 나타내는 전압-리크전류 특성에 있어서, 상기 인가전압이 절연파괴전압보다 낮은 영역에서, 전압증가에 대한 전류증가의 기울기가 전체로서 불연속으로 증가하기 시작하는 개시 전압이, 소정 수의 산화탄탈층의 전체 두께와 상기 유전층의 전체 두께의 비율을 변화시킬 때에, 전기장 강도가 3[MV/cm] 이상으로 하는 조건을 충족시키는 범위 내에 존재하도록 하는 범위를 가지고, 또한, 소정 수의 산화탄탈층의 전체 두께의 상기 유전층의 전체 두께에 대한 비율이, 상기 개시 전압이 그 범위 이내에 존재할 때의 두께비 범위 내에 존재하도록 하는 적층 구조를 제공 하는 층 재료, 층 두께, 적층 수로 순차 형성한다.
본 발명의 실시예에 따른 반도체 디바이스는, 반도체 기판과, 반도체 기판 위에 적어도 일층 형성되어 있는 절연막과, 상기 절연막 위에 순차 적층되어 있는 제1 전극, 유전층, 제2 전극으로 이루어진 커패시터를 포함한다. 상기 반도체 디바이스에 있어서, 상기 유전층은 소정 수의 산화하프늄층과 소정 수의 산화탄탈층을 포함한 적층 구조를 가진다. 또한, 상기 반도체 디바이스에 있어서, 상기 적층 구조에서 적층 수, 층 재료, 층 두께는, 소정 수의 산화탄탈층의 전체 두께의 상기 유전층의 전체 두께에 대한 비율이, 상기 제1 및 제2 전극간의 인가전압과 리크전류의 관계를 나타내는 전압-리크전류 특성에 있어서, 상기 인가전압이 절연파괴전압보다 낮은 영역에서, 전압증가에 대한 전류증가의 기울기가 전체로서 불연속으로 증가하기 시작하는 개시 전압이, 소정 수의 산화탄탈층의 전체 두께와 상기 유전층의 전체 두께의 비율을 변화시킬 때에, 전기장 강도가 3[MV/cm] 이상으로 하는 조건을 충족시키는 범위 내에 존재하도록 하는 범위를 가지고, 또한, 소정 수의 산화탄탈층의 전체 두께의 상기 유전층의 전체 두께에 대한 비율이, 상기 개시 전압이 그 범위 이내에 존재할 때의 두께비 범위 내에 존재하도록 결정한다.
본 발명에서는 바람직하게, 상기 제1 전극과 상기 제2 전극의 적어도 한쪽에, 아날로그의 교류 신호가 인가되는 아날로그 회로의 요소로서, 상기 커패시터를 가진다.
본 발명의 실시예에 따른 액정표시장치는, 대향기판이 액정에 전계를 인가하는 구동기판과 겹쳐 있고, 그 2개의 기판 사이의 각 화소에 액정이 채워진 표시부 를 포함한다. 상기 구동기판의 다층 배선구조 내에는, 데이터선과, 그 데이터선으로부터 액정으로의 신호의 공급을 제어하는 트랜지스터와, 상기 액정에의 인가전압을 보유하는 보유 커패시터가 설치된다. 보유 커패시터는 각각 제1 전극, 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 설치된 유전층을 포함하고, 상기 유전층은 소정 수의 산화하프늄층과 소정 수의 산화탄탈층을 포함한 적층 구조를 가진다. 소정 수의 산화탄탈층의 전체 두께의 상기 유전층의 전체 두께에 대한 비율이, 상기 제1 및 제2 전극간의 인가전압과 리크전류의 관계를 나타내는 전압-리크전류 특성에 있어서, 상기 인가전압이 절연파괴전압보다 낮은 영역에서, 전압증가에 대한 전류증가의 기울기가 전체로서 불연속으로 증가하기 시작하는 개시 전압이, 소정 수의 산화탄탈층의 전체 두께와 상기 유전층의 전체 두께의 비율을 변화시킬 때에, 전기장 강도가 3[MV/cm] 이상으로 하는 조건을 충족시키는 범위 내에 존재하도록 하는 범위를 가지고, 또한, 소정 수의 산화탄탈층의 전체 두께의 상기 유전층의 전체 두께에 대한 비율이, 상기 개시 전압이 그 범위 이내에 존재할 때의 두께비 범위 내에 존재하도록, 상기 적층 구조의 적층 수, 층 재료, 층 두께를 결정한다.
이상의 본 발명의 실시예의 구성에 의하면, 소정 수의 산화하프늄층의 총 두께의 소정 수의 산화하프늄층과 소정 수의 산화탄탈층을 포함하는 유전층의 총 두께에 대한 비율이, 이하의 조건을 만족시킨다.
첫 번째, 소정 수의 산화탄탈층의 총 두께의 유전층의 총 두께에 대한 비율은, 개시 전압이, 전기장 강도가 3[MV/cm] 이상인 조건을 충족시키는 두께비 범위를 가진다. 여기에서, "개시전압"이란, 제1 전극 및 제2 전극간의 인가전압과 리크 전류의 관계를 나타내는 전압-리크전류 특성에 있어서, 상기 인가전압이 절연파괴 전압보다 낮은 영역에서, 전압증가에 대한 전류증가의 기울기가 전체로서 불연속으로 증가하기 시작하는 전압이다.
두 번째, 소정 수의 산화탄탈층의 총 두께의 유전층의 총 두께에 대한 비율은, 전기장 강도가 3[MV/cm] 이상인 조건을 충족시키는 범위에 개시 전압이 존재할 때의 두께비 내에 존재한다.
즉, 본 발명의 실시예에 따른 커패시터에서는, 상기 2개의 조건을 충족시키도록, 유전체의 적층 구조에서의 적층 수, 층 재료, 층 두께를 결정한다.
따라서, 제1 전극과 제2 전극간에 전압을 인가해서 상기 커패시터를 사용할 때, 개시 전압이 높은 레벨을 유지함으로써, 리크전류가 억제된다. 이때 전기장 강도는 3[MV/cm] 이상으로 높다. 따라서, 인가전압이 증가해도 리크전류는 증가하지 않는다.
따라서, 그만큼, 단위용량(단위면적당 용량값)이 크다.
본 발명에 의하면, 높은 단위용량을 가지고, 리크전류밀도가 낮은 커패시터와, 그 커패시터를 포함한 디바이스를 실현할 수 있다.
이하, 본 발명의 실시예를, 도면을 참조해서 설명한다.
[커패시터 기본구조]
도 1에, 본 실시예의 커패시터의 기본구조를 나타낸다.
본 실시예의 커패시터(1)에는, 제1 전극(2), 유전층(3), 제2 전극(4)이 순차 적층되고, 유전층(3)은 복수의 금속 산화물층의 적층 구조를 가진다.
이 적층 구조에 있어서의, 적층 수, 각 층의 층 재료 및 층 두께는, 상세한 것은 후술하지만 개시 전압의 관점에서 결정된다.
유전층(3)의 적층 구조는, 제1 전극(2)에 접하는 보텀 유전층(3b)과, 제2 전극(4)에 접하는 톱 유전층(3t)이 산화하프늄(ＨｆＯ2)층으로 이루어지는 점에 큰 특징이 있다. 중간 층(중간 유전층(3i))은, 단층의 금속 산화물층, 또는, 다른 재료의 금속 산화물층을 교대로 반복한 복수의 층으로 형성해도 된다. 중간 유전층(3i)의 구조는 임의로 결정할 수 있기 때문에, 도 1에 도시하지 않는다.
보다 바람직한 실시예로서는, 유전층(3)이, 제1 전극(2) 위에 형성되어 있는 산화하프늄층(보텀 유전층(3b)) 위에, 산화하프늄보다 비유전율이 큰 유전재료의 고유전층과 산화하프늄층의 적층이 1조 이상 반복되어 형성되어 있는 적층 구조를 가진다. 이 반복 형성에 있어서 마지막에 형성하는 산화하프늄층이, 도 1의 톱 유전층(3t)을 구성한다.
산화하프늄보다 비유전율이 큰 상기 유전재료로는, 산화탄탈(Ｔａ2Ｏ5), 산화니오브(Ｎｂ2Ｏ5), 산화지르코늄(ＺｒＯ2) 등을 사용할 수 있다. 특히, 보다 비유전율이 높은 Ｔａ2Ｏ5이 바람직하다.
또한 본 발명의 효과를 얻기 위해서는 유전층의 구성은 3층으로 충분하지만, 실시에 있어서는 이것에 한정하지 않고, 5층, 7층 등 3층 이상의 복수층으로 해도 상관없다.
이하, 산화탄탈(Ｔａ2Ｏ5)층의 상하에 산화하프늄(ＨｆＯ2)층을 배치시킨 3층 구조의 유전층(3)의 특성, 적층 구조의 파라미터, 실시예 등에 대해 설명한다.
본 발명에서 더욱 바람직한 실시예로서, ＨｆＯ2-Ｔａ2Ｏ5-ＨｆＯ2의 적층 구조의 유전층을 가지는 ＭＩＭ 커패시터를 형성한다. 이 유전층 구조는 단순한 3층의 적층 구조로서, 예를 들면, ＭＯＣＶＤ, ＰｌａｓｍａＣＶＤ, ＡＬＤ, 스퍼터 등의 일반적인 ＨｆＯ2 및 Ｔａ2Ｏ5의 성막 장치로 실현할 수 있다.
그리고, 「전 유전층 두께에 대한 Ｔａ2Ｏ5층 두께의 비율(이하 "Ｔａ2Ｏ5층 두께비"라고도 한다)을, 0.05 이상, 0.45 이하, 보다 바람직하게는 0.2 이상, 0.45 이하」로 설정한다. 더욱 바람직하게는, 「ＨｆＯ2의 층 두께를, 1.6[nm](ＥＯＴ:등가산화층 두께) 이상」으로 한다. 여기에서 등가산화층 두께란, 그 층의 비유전율과 이산화실리콘(ＳｉＯ2)층의 비유전율의 비율로 그 층의 두께를 환산한 것이다.
이하, 이 최선의 실시예인 적층 구조의 근거, 그 구조 파라미터의 근거를, 여러 가지 실험 결과를 기초로 나타낸다.
[단층의 절연파괴 특성]
우선, 산화하프늄(ＨｆＯ2)과, 산화탄탈(Ｔａ2Ｏ5)의 단층에 있어서의 절연파 괴 특성에 대해 설명한다.
도 2에 절연파괴 특성을 나타낸다.
도 2의 세로축은 단위면적당 리크전류밀도(단위:[A/cm2], ｌｏｇ스케일), 가로축은 층 두께 방향의 (수직)전기장 강도(단위:[MV/cm])를 나타낸다. 이 절연파괴 특성 그래프를, 이하, "E(수직전계)-J(전류밀도) 특성", 또는, "E-J plot"라고 한다.
도면 중, 부호 “5a”로 나타내는 곡선이, 산화탄탈(Ｔａ2Ｏ5)의 단층에 있어서의 절연파괴 특성 커브(실측치)이다. 또한 부호 “5b”로 나타내는 곡선이, 산화하프늄(ＨｆＯ2)의 단층에 있어서의 절연파괴 특성 커브(실측치)이다.
탄탈(Ｔａ)이나 니오브(Ｎｂ) 등의 금속 산화물층의 경우, 이 금속재료의 산화물 생성 자유에너지가 그다지 높지 않기 때문에, 막중의 산소 공극이나 성층 재료 기인의 유기물 등의 불순물이 전기전도에 기여하고, ＰＦ전도 기구에 기인하는 전류(ＰＦ전류)가 저전계 영역으로부터 흐른다. 이것이 리크전류 특성 저하의 원인이 되고 있다.
도 2의 특성 커브(5a)에 나타낸 바와 같이, 산화탄탈(Ｔａ2Ｏ5)의 단층에서는, 저전계로부터 리크전류가 절연막 내를 흐르고, 그 양이, ＨｆＯ2의 특성 커브(5b)보다 수배∼수자리수 크다. Ｔａ2Ｏ5의 특성 커브(5a)는, 기울기 변화 점 a를 가지는데, 그 점보다 높은 전계 영역에서는 갑자기 전류량 증가의 기울기가 커진 다. 이것은, 변화 점 a를 경계로 이전의 리크전류 기구 내에서 ＰＦ전류가 지배적으로 흐르기 시작한다는 것을 의미한다. 더욱 전기장 강도를 상승시키는 경우, Ｔａ2Ｏ5의 단층은 상당히 높은 전계까지 파괴를 견딘다는 것을 알 수 있다. 도면 중, 파선으로 나타낸 바와 같이, 리크전류밀도가 급격히 증가하는 점 b가 절연파괴 포인트다. 또한, 기울기 변화 점 a는, 앞서 정의한 「ＰＦ전류 개시 전압(또는 전계)」을 나타낸다.
한편, 불순물이 적고 화학량론비에 가까운 Ａｌ2Ｏ3, ＨｆＯ2, ＺｒＯ2 등의 금속 산화물층은, 리크전류 레벨이 작지만, 산화탄탈(Ｔａ2Ｏ5)보다 절연파괴에 약한 특성을 나타낸다.
도 2의 ＨｆＯ2의 특성 커브(5b)에 나타낸 바와 같이, ＨｆＯ2단층에서는, 전계를 상승시키면, Ｔａ2Ｏ5의 특성 커브(5a)에서 ＰＦ전류가 지배적이 되는 기울기 변화 점 a를 지나도, 상당히 양호한 리크전류 특성을 지닌다. 이것은, ＨｆＯ2의 단층 막에서는 ＰＦ전류가 흐르지 않고, 따라서 급격한 전류량의 상승이 없기 때문이다.
그러나, 이 기울기 변화 점 a를 지나면, 비교적 낮은 전기장 강도에서 절연파괴(점 b)가 발생한다. 이렇게, 산화하프늄(ＨｆＯ2)은, 리크는 적지만 절연파괴에 약한 특성이 있다. 이 파괴 전압은 층 두께에 따라 변화된다. 그러나 동일한 재료로 구성된 층에서는, 실질적으로 전계에서 일정한 값으로 결정된다. ＨｆＯ2의 경 우, 대략 2.5[MV/cm] 정도를 얻을 수 있다.
이상과 같이 , Ｔａ2Ｏ5의 경우, ＰＦ전류가 흐르고, 그 때문에 파괴 내압은 높다. 반면, Ａｌ2Ｏ3, ＨｆＯ2, ＺｒＯ2 등은 그 반대로, ＰＦ전류가 흐르지 않기 때문에 저전계 영역에서 파괴되는 특성이 있다.
본 발명의 더욱 바람직한 실시예에 따른 커패시터 유전층의 적층 구조는, 이 층들의 장점을 조합하고, 결점을 서로 보충하는 것으로, ＨｆＯ2과 Ｔａ2Ｏ5의 적층 구조를, 두께비 등의 구조 파라미터에 의해 구체적으로 정의하는 것이다.
[적층의 구조 파라미터]
다음으로, 도 1의 유전층(3)의 적층 구조를 규정하는 파라미터에 관하여 설명한다.
도 3은, ＨｆＯ2(톱 유전층(3t))-Ｔａ2Ｏ5(중간 유전층(3i))-ＨｆＯ2(보텀 유전층(3b)) 구조에 있어서의, 전 층 두께에 대한 Ｔａ2Ｏ5막(중간 유전층(3i))의 층 두께의 비와, 그때의 파괴 내압 및 ＰＦ전류 개시 전압에 있어서의 전계를 플롯한 것이다. 이 전기장 강도는 파괴 전압(Breakdown Voltage)과 관련이 있기 때문에, 도면에서는 부호“ ＥＢＶ”로 나타낸다.
도면 중의 파선은 파괴 내압(절연파괴전압)을 나타내고, 실선은 ＰＦ전류 개시 전압을 의미한다. 여기에서, “ＰＦ전류 개시 전압”이란, 도 2에 있어서, 리크전류의 기울기가 변화되는 점 a의 전기장 강도를 나타낸다.
도 3에 있어서, ＰＦ전류 개시 전압은, 유전층(3) 중의 Ｔａ2Ｏ5막의 비율을 상승시키면 증가하는 것으로 나타난다. 후술하는 바와 같이, 이 영역(A영역)에서는, 파괴 내압이 지배적이기 때문에, 그 파괴 내압과 ＰＦ전류 개시 전압의 곡선이 서로 겹치는 것으로 나타난다. 그리고 A영역부터 상기 두께비 높은 영역(B영역)에서는, 어떤 점(극점) P3a에서부터 ＰＦ전류 개시 전압이 감소로 전환된다.
한편, 파괴 내압시의 전계는, 유전층(3) 중의 Ｔａ2Ｏ5막의 비율을 상승시킴에 따라 증가한다. ＰＦ전류 개시 전압이 크면, 전체적인 리크전류 레벨이 낮아, 리크 저감에 효과적이다. 그리고 파괴 내압시의 전계도 충분히 크다. 단, 파괴 내압시의 전계가 커도, ＰＦ전류 개시 전압이 낮으면, 전체적인 리크전류 레벨이 높아져 바람직하지 못하다.
본 실시예에서는 ＰＦ전류 개시 전압이 극대치를 가지는 영역에 착안하여, ＰＦ전류 개시 전압과 파괴 내압의 밸런스를 잡는 최적 범위를 규정한다.
도 3에는, ＰＦ전류 개시 전압과 파괴 내압의 곡선에 있어서의 점 P1, P2, P3a, P3b, P4a, P4b, P5a, P5b, P6a, P6b를 나타낸다.
도 4에, 이 10개의 점에 ＰＦ전류 개시 전압 또는 파괴 내압을 가지는 전기장 강도와 전류(리크전류밀도)의 관계를 나타내는 특성 커브를 겹쳐서 나타낸다.
이하, 도 3 및 도 4를 사용하여, 더욱 상세하게, 유전층(3)의 전체 두께에 대한 Ｔａ2Ｏ5층 두께의 비율과 전기장 강도 ＥＢＶ의 관계를 설명한다.
하프늄 단층(상기 Ｔａ2Ｏ5막의 비율이 제로)의 경우를 도 3에서 점 P1로 나 타낸다. 이 경우, 도 4에 나타낸 바와 같이, 점 P1에서 절연파괴가 발생하고, ＰＦ전류 개시 전압은 존재하지 않는다. 이는, ＰＦ전류가 증가하기 시작하기 전에 절연파괴가 생기기 때문이다. 도 3에 나타낸 바와 같이, 이 점 P1로부터 Ｔａ2Ｏ5막의 비율을 상승시켜 가면, 그 비율이 0.15 부근인 점 P2까지는, 이 절연파괴가 지배적여서, ＰＦ전류 개시 전압이 특성상 나타나는 영역(A영역)이 계속된다. 따라서, 도 4에 나타내는 점 P2를 가지는 곡선은, 점 P1을 가지는 곡선의 파괴 내압을 높은 방향으로 시프트한 형상을 나타낸다.
도 3에 나타낸 바와 같이, 이 점 P2로부터 더욱 상기 Ｔａ2Ｏ5막의 비율을 상승시키면, 점 P2를 경계로, 파선으로 나타내는 파괴 내압의 곡선과, 실선으로 나타내는 ＰＦ전류 개시 전압의 곡선이 분리되기 시작한다. 더 상세하게는, 파괴 내압은 단조 증가하지만, ＰＦ전류 개시 전압은 점 P3a에서 피크에 달한 후에는 단조 감소한다.
이것을 도 4에서 보면, 점 P2를 가지는 곡선보다 상기 비율이 약간 높은 곡선에서는, ＰＦ전류 개시 전압 P3a가 나타나고, 그것보다 높은 파괴 내압 P3b를 가진다. 이 ＰＦ전류 개시 전압 P3a와 파괴 내압 P3b를 잇는 거의 직선인 영역이, ＰＦ전류가 지배적인 영역이다.
상기 비율이 더욱 증가함에 따라, 파괴 내압은 점 P4b, P5b, P6b로 서서히 증가하지만, ＰＦ전류 개시 전압은 점 P4a, P5a, P6a로 서서히 감소한다. 그 결과, 거의 직선인 ＰＦ전류가 지배적인 영역이 점차 광범위로 확대되는 것을 도 4로부터 알 수 있다.
점 P2에서보다 상기 비율이 큰 영역(B영역)은, 파괴 내압이 큰 점에서는 바람직하지만, 이 영역에서는 ＰＦ전류가 증가한다. 따라서, 이 후자의 관점에서 막 특성이 저하된다. 파괴 내압은, 어떤 원하는 전기장 강도를 만족하는 레벨이면 충분하지만, ＰＦ전류 개시 전압은, 그 값이 작으면 작을수록, 상기 원하는 전기장 강도에 있어서의 리크전류가 증대되어, 바람직하지 못하다. 따라서, B영역은 ＰＦ전류 개시 전압이 막 특성에 지배적인 영역이라고 할 수 있다.
본 실시예에서는 바람직한 비율로서, 「전 유전층 두께에 대한 Ｔａ2Ｏ5층의 두께를, 0.05 이상 0.45 이하」로 규정한다. 도 3에 있어서, 「원하는 전기장 강도」의 값의 일례로서, 3[MV/cm] 이상을 얻기 위해서다.
원하는 전기장 강도를 3[MV/cm] 이상으로 하는 근거를 다음에 설명한다.
도 5에, 각 유전층(3)의 실효적인 비유전율 ε에 있어서의 각 단위면적당 용량(단위용량 Cdens)을 실현하는 층 두께의 관계를 나타낸다. 도 6a 내지 도 6e에, 단위용량(Cdens)과 유전층(3)의 실효적인 비유전율 ε을 변화시켰을 때의 유전층 두께 방향의 전기장 강도(단위:[MV/cm])를 나타낸다. 도 6a는 전원전압 3.3[V]의 경우, 도 6b는 전원전압 5[V]의 경우, 도 6c는 전원전압 6. 6[V]의 경우, 도 6d는 전원전압 7[V]의 경우, 그리고, 도 6e는 전원전압 13.2[V]의 경우다.
일반적인 전자기기, 휴대 기기에 있어서 전원전압 3[V]이 주류이지만, 이 전원전압 환경 하에서 노이즈 등의 파괴 내압의 마진을 포함하면, 전원전압의 2배 정 도, 즉 전원전압 6[V] 내지 7[V] 정도의 전압을 인가했을 때와 같은 특성의 보증이 필요하다.
현재 요구되고 있는 단위용량 Cdens는 6∼8[fF/μm2] 정도이다. ＨｆＯ2(톱 유전층(3t))-Ｔａ2Ｏ5(중간 유전층(3i))-ＨｆＯ2(보텀 유전층(3b)) 구조에 있어서의, 실효적(또는 평균적)인 비유전율 ε은 20∼24의 범위에 있다. 따라서, 고밀도용량화가 가장 엄격한 비유전율 ε:20으로, 목표로서 가장 높은 단위용량 Cdens:8[fF/μm2]을 실현할 경우에 착안한다. 이 경우, 전원전압 2배 정도의 보증을 위해서는 전기장 강도가 3[MV/cm] 이상 보증될 필요가 있다는 것을 도 6c 내지 6e로부터 알 수 있다.
이상, 3[MV/cm] 이상의 전기장 강도에서 구조 파라미터를 규정하는 이유에 대해 서술했다.
본 실시예에서는 보다 바람직한 비율로서 「전 유전층 두께에 대한 Ｔａ2Ｏ5층의 두께를, 0.2 이상 0.45 이하」로 규정한다. 그 이유는, 도 3의 그래프에 있어서, 상기 비율이 0.05인 점에서 ＰＦ전류 개시 전압이 피크가 되는 점 P3a까지의 영역과, 점 P3a로부터 점 P5a까지의 영역에서는 모두 원하는 전기장 강도 3[MV/cm] 이상을 만족하지만, 후자의 점 P3a로부터 점 P5a까지의 영역이, 보다 파괴 내압이 커 바람직하기 때문이다. 또는, 다른 보다 바람직한 비율의 범위를, ＰＦ전류 개시 전압이 피크가 되는 점 P3a를 중심으로 규정하는 것도 가능하다.
이렇게 본 실시예에서는 ＰＦ전류 개시 전압을 기초로 상기 비율의 범위를 규정함으로써, 높은 레벨에서 파괴 전압과 ＦＰ전류 억제의 밸런스를 잡을 수 있다.
다음으로, 「ＨｆＯ2의 층 두께」에 관한 조건과 그 이유에 대해서 서술한다.
불순물이 적고 화학량론비에 가까운 ＨｆＯ2에 있어서 상기 특성을 보유할 수 있는 두께에 한계가 존재한다. ＨｆＯ2의 층 두께의 한계는 ＥＯＴ에서 1.6[nm](ＥＯＴ:등가산화층 두께)이다.
도 7은, 같은 Ｔａ2Ｏ5층 두께비:0.3으로, 톱 유전층(3t) 및 보텀 유전층(3b)의 ＨｆＯ2층 두께를 ＥＯＴ에서 1.5 [nm], 2.0 [nm], 3.0 [nm]로 하는 3개의 커패시터의 E-J plot 그래프다.
이 도면에서, ＨｆＯ2층 두께가 2.0[nm](ＥＯＴ)이나 3.0 [nm](ＥＯＴ)이면 리크전류의 증대는 관찰되지 않는다. 반면, ＨｆＯ2층 두께가 1.5[nm](ＥＯＴ)이면, ＰＦ전류 개시 전압은 전계환산으로 약 3[MV/cm] 내지 2.2[MV/cm] 부근에서 저하된다. 이에 따라, 리크전류가 대폭 증가하고, 리크전류밀도가 수용 범위 내에 있는지의 판정 조건인 「전계 3[MV/cm]에서 1×10-7[A/cm2] 이하의 리크전류밀도」를 만족하지 않는다.
도면에는 나타내지 않았지만, ＨｆＯ2층 두께가 1.6[nm](ＥＯＴ)인 경우, ＰＦ전류 개시 전압에 저하가 나타나지만, 이 ＨｆＯ2층 두께 1.6[nm](ＥＯＴ)이, 필요한 리크전류 특성을 얻을 수 있는 한계인 것을 알 수 있었다.
이상, ＨｆＯ2 기인의 절연파괴를 완화하면서, Ｔａ2Ｏ5 기인의 ＰＦ전류 개시 전압의 저하를 억제함으로써, 리크전류 증대를 막고, 6[fF/μm2] 이상의 높은 단위용량을 보유하면서, 1×10-7[A/cm2] 이하의 리크전류밀도, 3[MV/cm] 이상의 높은 파괴 내압 특성을 실현할 수 있다.
또한, 도 3에 분명히 나타낸 바와 같이, 전 유전층 두께에 대한 Ｔａ2Ｏ5층 두께비를, 0.2 이상 0.45 이하로 설정함으로써 Ｔａ2Ｏ5 기인의 ＰＦ전류 개시 전압의 저하를 초래하지 않고, 파괴 내압을 약 3.7[MV/cm] 이상으로 향상시킬 수 있다.
이하, 보다 구체적인 실시예에 대해 설명한다.
[실시예 1］
Ｔａ2Ｏ5, ＨｆＯ2의 비유전율을 각각 24, 21로 하고 예를 들면, 8[fF/μm2]의 단위용량을 가지는 커패시터를 형성할 경우, Ｔａ2Ｏ5층 두께비를 0.15로 하면, ＨｆＯ2-Ｔａ2Ｏ5-ＨｆＯ2의 각 층 두께는 대략, 10, 3.5, 10[nm]로 결정된다. 상기 경우에서, Ｔａ2Ｏ5층 두께비를 약 0.3으로 하면, 마찬가지로 각 층 두께는 약 8[nm]이 된다. 이 경우, 각 ＨｆＯ2층의 두께는 ＥＯＴ로 1.5[nm]에 해당하기 때문에, 전술한 「1.6[nm](ＥＯＴ) 이상」의 조건을 만족하지 않아, 바람직하지 못하다.
이 2종류의 층 두께 구성으로 유전층(3)을 형성하고, E-J특성을 평가한 결과를, 도 8에 나타낸다.
ＨｆＯ2-Ｔａ2Ｏ5-ＨｆＯ2의 유전층 구조에서, Ｔａ2Ｏ5층 두께비는 약 0.15이고, ＨｆＯ2층의 두께는 ＥＯＴ로 1.9[nm]인 커패시터를 제조했다. 이 커패시터의 특성은, 도 8에 있어서 「ＨＴＨ = 10:3.5:10nm」로 나타낸다.
도 8에 있어서, 「ＨＴＨ = 10:3.5:10nm」로 나타내는 커패시터의 특성은, 도 7의 「ＨｆＯ:1.5nm(ＥＯＴ)」로 나타내는 커패시터와 유전층 구조가 동일한 커패시터의 특성이다.
도 8의 결과에 의해, 도 3에 나타낸 층 두께비가 0.2∼0.45의 가장 바람직한 범위에서 벗어나도, 층 두께비가 0.05∼0.45의 바람직한 범위 내에 있고, 또한, ＨｆＯ2층 두께가 ＥＯＴ로 1.6[nm] 이상이면, 8[fF/μm2]의 고단위용량이, 3[MV/cm] 이상의 파괴 내압을 가지고, 3[MV/cm]에서 1×10-7[A/cm2] 이하의 저리크 전류밀도로 실현되는 것을 확인할 수 있었다.
[실시예 2]
실시예 2에서는, 실시예 1과 같은 비유전율을 가지고, 예를 들면, 6[fF/μ m2]의 단위용량을 가지는 커패시터를 형성한다. 이 경우, Ｔａ2Ｏ5층 두께비로서 0.3을 선택하면, ＨｆＯ2(톱 유전층(3t)), Ｔａ2Ｏ5(중간 유전층(3i)), ＨｆＯ2(보텀 유전층(3b))의 각 층 두께는 대략, 11, 10, 11[nm]로 결정된다.
이 층 두께 구성으로 유전층(3)을 형성하고, E-J 특성을 평가한 결과를, 도 9에 나타낸다.
도 9에 있어서, 이 「ＴＨＴ = 11, 10, 11[nm]」의 커패시터의 특성을, 「Ｔａ2Ｏ5비:0.3」으로 나타낸다. 이 특성에서는, ＰＦ전류 개시 전압은 약 3[MV/cm] 부근이지만, 파괴 내압은 4[MV/cm]를 초과한다.
이에 반해, 같은 단위용량을 목적으로 하면서 Ｔａ2Ｏ5층 두께비를 0.14로 한 커패시터 특성은, ＰＦ전류 개시 전압이 3[MV/cm]을 초과하지만, 3.5[MV/cm]에서 파괴된다.
이렇게 같은 단위용량이라도, Ｔａ2Ｏ5층 두께비를 적절히 선택함으로써 리크전류 특성을 저하시키지 않고, 보다 파괴 내압을 향상시킬 수 있다.
이 실시예 2의 결과는, Ｔａ2Ｏ5층 두께비가 가장 바람직한 범위인 0.2∼0.45의 범위일 때, 보다 파괴 내압의 향상을 꾀할 수 있다는 것을 나타낸다.
상기 실시예 1과 2의 경우, 「전 유전층 두께에 대한 Ｔａ2Ｏ5층 두께비를, 0.05 이상 0.45 이하, 보다 바람직하게는 0.2 이상 0.45 이하로 설정하고, 또한, ＨｆＯ2의 층 두께는, 1.6[nm](ＥＯＴ:등가산화층 두께) 이상」의 조건을 충족시키면, 층 두께의 조합은 자유롭게 결정할 수 있고, 사이에 Ｔａ2Ｏ5층을 개재하는 상하의 ＨｆＯ2층의 두께는 같지 않아도 된다.
예를 들면, 상부에 전극을 형성할 때에 받는 데미지를 방지하기 위해서, 상측의 ＨｆＯ2층(톱 유전층(3t))을 하측의 ＨｆＯ2보다 두껍게 하는 것은 효과적이다. 이 경우, 상기 Ｔａ2Ｏ5층 두께비를 0.05∼0.45의 사이로 설정하고, ＨｆＯ2의 층 두께를 1.6[nm](ＥＯＴ) 이상으로 하는 조건을 충족시키면, 전술한 양호한 특성을 얻을 수 있다.
본 실시예에서, 전술한 양호한 특성을 얻을 수 있을 이유는, 첫 번째, 도 1에 나타낸 바와 같이, 제1 전극(2)에 접하는 유전층과, 제2 전극(4)에 접하는 유전층을 모두 ＨｆＯ2층으로 형성했기 때문이다. 이는, Ｔａ2Ｏ5이 전극에 직접 접하는 유전층 구조에서는 리크전류의 증가가 관찰된다는 점에서 명확하다.
본 실시예에서는, 상기 조건을 충족시키면 양호한 특성을 얻을 수 있다는 것을 나타내는 것이다.
이하에, 디바이스 적용의 두 실시예를 예시한다.
[실시예 3]
실시예 3은, 커패시터를 가지는 반도체 디바이스에 관한 것이다.
도 10은, 반도체 디바이스의 ＭＩＭ 커패시터 부근의 구조 예를 게시하는 단 면도다.
도시하지 않은 반도체 기판(또는 다른 재료의 기판) 위에 형성된 절연막(50) 위에, 전술한 ＨｆＯ2-Ｔａ2Ｏ5-ＨｆＯ2의 적층 구조의 유전층(3)을 가지는 ＭＩＭ 커패시터(1)가 형성되어 있다. 절연막(50) 위에 제1 전극(2)이 형성되고, 그 위에 유전층(3)이 형성되고, 그 위에 제2 전극(4)이 더 형성되어 있다.
ＭＩＭ 커패시터(1)를 덮도록 층간 절연막(51)이 형성된다. 층간 절연막(51) 위에, ＭＩＭ 커패시터(1)의 제2 전극(4)에 접속되는 상층배선(52)이 형성되어 있다. 이 상층배선(52)과 제2 전극(4)의 접속은, 층간 절연막(51) 내의 플러그(53)에 의해 이루어진다. 한편, 제1 전극(2)은, 다른 플러그(54)를 통해, 제1 전극(2)과 동일한 층으로 구성된 도전층(55)이나 상층배선(56)과 접속되어 있다.
이 디바이스 부분은, 예를 들면 이하의 방법에 의해 형성된다.
우선, 절연막(50) 위에, 제1 전극(2) 및 도전층(55)을 별도로 또는 일괄적으로 형성한다. 이 측면 부근의 틈을 절연재료로 채워서 평탄화한 후, 제1 전극(2)의 윗면을 노출한다. 그 위에, 층들을 순차 적층함으로써, 본 발명에 의한 적층 구조의 유전층(3)을 형성한다.
이 유전층(3)의 형성법은 특별히 한정되지 않는다. 그러나, 예를 들면 ＡＬＤ(Atomic Layer Deposition), ＭＯ-ＣＶＤ, ＰＥ-ＣＶＤ, ＰＥ-ＡＬＤ, 스퍼터 등으로 행한다.
이때 최대한, 잔류 불순물이 적고 화학량론비에 가까워지도록 성막 조건이 결정된다. 또한 막질을 개선하기 위한 후처리로서, 열처리나 추가 산화 처리 등을 추가할 경우도 있다. 다만, 열처리를 행하면 금속 산화물층의 결정화가 진행하고, 이것이 리크 증대 요인이 될 경우, 열처리를 필요로 하지 않는 ＰＥ-ＣＶＤ 또는 ＰＥ-ＡＬＤ가 성막 방법으로서 바람직하다.
다음으로, 제2 전극(4)을 성막하고, 원하는 사이즈로 전극을 가공한다.
다음으로, 유전층(3)을 가공해서 불필요한 부분을 제외하면, ＭＩＭ 커패시터(1)의 주요 부분이 완성된다.
그 후에 층간 절연막(51)을 형성하고, 그 표면의 평탄화를 행하고, 플러그(53, 54)의 형성을 위한 비어 홀을 층간 절연막(51)에 형성한다. 형성한 비어 홀 내에 텅스텐(W) 등을 매립해서 플러그(53과 54)를 형성한다. 층간 절연막(51) 위에 플러그(53 또는 54)에 접속하는 상층배선(52나 56)을 형성하고, 그 위에 절연막 또는 보호막을 형성하면, 이 ＭＩＭ 커패시터 부분이 완성된다.
여기에서 제1 전극(2) 및 제2 전극(4)의 재료는, 적어도 ＨｆＯ2층에 접하는 부분에 질화 티타늄(ＴｉＮ) 또는 질화 탄탈(ＴａＮ)로 하는 것이 바람직하다. 특히 질화 탄탈(ＴａＮ)은, ＨｆＯ2층과 궁합이 맞아, 보다 바람직하다.
실시예 3은 적층 구조의 유전층을 가지는 유전층(3)을 사용한 ＭＩＭ 커패시터(1)의 반도체 디바이스에의 적용 예를 게시하는 것으로, 여기에 든 구조 및 형성 방법에 한정되지 않는다. 도 1의 커패시터 구조에 관한 부분 이외에, 어떠한 구조 및 형성 방법이라도 조합할 수 있다.
도 10에 예시되는 구조의 반도체 디바이스는, 본 실시예의 커패시터(1)를 포함하기 때문에, 특히 아날로그 신호를 다루는 용도나, 아날로그 신호와 디지털 신호를 모두 취급하는 믹스 시그널 용도에 바람직하다.
취급하는 신호에 아날로그 신호를 포함하고, 도 1의 구조의 커패시터(1)에, 큰 진폭의 아날로그 신호가 인가될 경우, 높은 절대치와 정밀도를 가지는 단위용량, 양호한 용량값 온도 특성, 높은 파괴 내압, 및, 큰 인가전압 범위에서의 양호한 절연 특성 및 그 절연성에 대한 양호한 온도 특성이 요구된다.
또한, 아날로그 용도에 특유한 요구 특성으로서, 양호한 용량값의 전압 의존성이 요구된다.
여기에서 용량값의 전압 의존성이란, 커패시터에 입력되는 전압이 큰 진폭으로 변화되었을 때에, 용량값 변화의, 입력 전압에 대한 의존성을 의미한다. 이 의존성이 크면, 전압변화의 영향을 받아서 용량값이 변화되기 때문에, 입력되는 아날로그 신호가, 출력시에 왜곡되게 된다. 한편, 용량값의 전압 의존성이 작으면, 큰 진폭의 아날로그 신호가 왜곡 없이 출력될 수 있어 바람직하다.
용량값의 전압 의존성은 커패시터 전압계수(ＶＣＣ:voltage coefficient of capacitor)의 측정으로 판단되고, ＶＣＣ가 작을수록 용량값의 전압 의존성이 좋다. ＶＣＣ는, 커패시터의 유전층(3)(도 1 참조)의 절대층 두께 T에 반비례한다. 따라서, 절대층 두께 T가 클수록 ＶＣＣ를 작게 할 수 있고, 따라서, 용량값의 전압 의존성이 향상된다.
본 발명의 실시예에서는, 도 1의 톱 유전층(3t)과 보텀 유전층(3b)에 산화하 프늄(ＨｆＯ2)을 사용하고, 중간 유전층(3i)에 산화탄탈(Ｔａ2Ｏ5)을 포함한다. 이 ＨｆＯ2과 Ｔａ2Ｏ5의 2개의 금속 산화물층의 조합에서는, 그 두 재료의 비유전율 ε이 모두 20을 초월해서 크다. 따라서, 커패시터(1)의 절대층 두께 T를 두껍게 할 수 있고, 그만큼, ＶＣＣ를 작게 할 수 있다는 이점이 있다. 따라서, 이 재료를 조합해서 사용하는 커패시터(1)는, 아날로그 용도 또는 믹스 시그널 용도에 바람직하다.
[실시예4]
본 실시예 4는, 커패시터(1)를 액정 모니터에 적용하는 예에 대해 서술한다.
도 11에, 액정 모니터의 화소회로의 구성 예를 게시하는 회로도다.
화소(41)는, 도시하지 않은 액정표시 패널 위에 행렬 모양으로 이차원 배치된 것이다. 액정표시 패널은, 액정물질층을 한 쌍(2개)의 기판 사이에 개재해서 구성한다. 이 두 기판 중 어레이 기판의 다층 배선구조에 화소(41)의 주요부가 형성된다.
각 화소(41)는, ＴＦＴ(Thin Film Transistor)(42)와, ＴＦＴ(42)의 드레인에 접속된 액정 셀(43)과, ＴＦＴ(42)의 드레인에 한쪽의 전극이 접속된 축적 용량(44)을 포함한다. ＴＦＴ(42)는, 액정 셀(43)의 화소전극을 스위칭 제어한다. ＴＦＴ(42)의 게이트는 주사선(45)에 접속되고, 그 소스는 데이터선(46)에 접속되어 있다.
축적 용량(44)은, 액정 셀(43)의 화소전극에 인가되는 신호 전압의 전위를 보유하기 위해서, 그 화소전극에 전기적으로 접속되어 있다. 이 축적 용량(44)에는, 높은 단위용량값이 요구된다. 그 요구로 인해, 본 발명이 적용된 도 1과 같은 커패시터 구조를 가지고 구성되어 있다.
액정 셀(43)의 대향전극 및 축적 용량(44)의 다른 쪽 전극은, 각각 공통선(47)에 접속되어 있다. 공통선(47)은, 액정 셀(43)의 대향전극 및 축적 용량(44)의 다른 쪽의 전극, 각 화소 공통의 공통 전압 Ｖｃｏｍ을 공급한다.
도 12는, 어레이 기판 중 축적 용량(44)을 포함한 부분의 단면도다.
어레이 기판(10)은, 예를 들면, 유리 기판, 석영기판, 실리콘 기판으로 이루어지고, 그 기판 위에, 전술한 축적 용량(44), 주사선(45), 데이터선(46), 화소전극(11) 등을 포함한 적층 구조를 가진다.
이 적층 구조에 있어서, 제1층에 주사선(45)을 포함하고, 제2층에 ＴＦＴ(42)를 구성하는 반도체층(12)을 포함하고, 제3층에 ＴＦＴ(42)의 게이트 전극(14)을 포함하고, 제4층에 데이터선(46) 등을 포함한다.
또한, 제5층에 축적 용량(44)의 제1 전극(2)을 포함하고, 제6층에 축적 용량(44)의 제2 전극(4)을 포함하고, 제1 전극(2)과 제2 전극(4) 사이에, 도 1과 같은 막 구조의 유전층(3)을 개재한다.
여기에서는 유전층(3)이, 하층으로부터 순차적으로, ＨｆＯ2-Ｔａ2Ｏ5-ＨｆＯ2의 적층 구조를 가지는 3층의 금속 산화물층으로 형성되어 있다.
제7층에 고정 전극층(17)을 포함하고, 제8층에 화소전극(11)을 포함한다.
다음으로, 축적 용량(44)의 접속 방법에 관하여 설명한다.
ＴＦＴ(42)의 게이트 전극(14)을 형성하고, 층간 절연막(23)을 형성한다. 이어서, 층간 절연막(23)과, 그 아래층의 층간 절연막(22)에 콘택홀(29)을 형성한다. 이 콘택홀(29)은, 데이터선(46)의 콘택홀과 함께 형성한다.
층간 절연막(23) 위에, 제1 전극(2)이 되는 도전막을 형성한다. 이 도전막은, 적어도 ＨｆＯ2층에 접하는 부분은 질화 티타늄(ＴｉＮ) 또는 질화 탄탈(ＴａＮ)로 형성되는 것이 바람직하다. 특히 질화 탄탈(ＴａＮ)은, ＨｆＯ2층과 궁합이 맞아, 보다 바람직하다. 이 도전막의 형성시에 콘택홀(29)을 충분히 매립한다.
도전막을 패터닝해서 제1 전극(2)을 형성한다. 이때 데이터선(46)을 동시에 형성하는 것이 프로세스면에서는 바람직하다. 그러나, 전기 저항률을 하강시키기 위해, 다른 재료로 데이터선(46)을 형성해도 된다.
제1 전극(2) 위에, 실시예 3과 마찬가지로, ＰＥ-ＡＬＤ 등을 사용해서 유전층(3)을 성막하고, 제2 전극(4)을 더 성막하고, 원하는 사이즈로 전극을 가공한다.
다음으로, 유전층(3) 및 제1 전극(2)을 가공해서 불필요한 부분을 제거한다. 이로써, 축적 용량(44)의 주요 부분이 완성된다.
이어서, 층간 절연막(24)의 퇴적, 접속체(25)의 형성, 및 고정 전극층(17)의 퇴적을 행함으로써, 축적 용량(44)의 접속 부분이 완성된다. 그리고, 제8층으로서 화소전극(11) 등을 형성함으로써, 그 어레이 기판이 완성된다.
본 발명의 실시예에 의하면, 높은 단위용량값을 유지하면서, 3[MV/cm] 이상 의 높은 파괴 내압 및 높은 ＰＦ전류 개시 전압을 가지는 ＭＩＭ 커패시터를 ＨｆＯ2이나 Ｔａ2Ｏ5 등의 범용성 높은 재료를 사용하여, 범용 설비로 형성할 수 있다.
그 결과, 고전원전압 디바이스, 고진폭 디바이스 등에 고용량소자를 응용하는 범위가 확대된다. 또한, 정전파괴 강도나 ＰＩＤ(Plasma Induced Damage) 내성 등의 고용량소자의 신뢰성이 향상된다.
첨부된 청구항이나 그 동등 범위 내에 있는 한, 설계 요구나 다른 요소에 따라 다양한 변형, 조합, 하부 조합, 변경이 이루어질 수 있다는 것은 당업자에게 당연하게 이해된다.
도 1은 본 실시예의 커패시터의 기본구조를 나타내는 단면도다.
도 2는 절연파괴 특성을 나타내는 E-J plot 그래프다.
도 3은 Ｔａ2Ｏ5층 두께비와, 파괴 내압 및 ＰＦ전류 개시 전압에 있어서의 전계의 관계를 나타내는 그래프다.
도 4는 전기장 강도와 전류(리크전류밀도)의 관계를 나타내는 그래프다.
도 5는 단위 용량과 실효적인 비유전율을 변화시키는 경우의 층 두께 변화를 나타내는 도표다.
도 6a 내지 6e는, 단위용량과 실효적인 비유전율을 변화시키는 경우의 전기장 강도 변화를 나타내는 도표다.
도 7은 Ｔａ2Ｏ5층의 두께비는 같고 ＨｆＯ2층의 두께를 변화시키는 경우의 E-J plot 그래프다.
도 8은 실시예 1의 E-J plot 그래프다.
도 9는 실시예 2의 E-J plot 그래프다.
도 10은 실시예 3의 디바이스 구조를 나타내는 단면도다.
도 11은 실시예 4의 액정화소의 회로도다.
도 12는 실시예 4의 액정표시장치에 있어서 어레이 기판의 단면도다.

Claims (16)

  1. 순차 적층된,
    제1 전극,
    유전층,
    제2 전극을 구비한 커패시터로서,
    상기 유전층은 미리 결정된 수의 산화하프늄층과 적어도 1개의 산화탄탈층을 포함한 적층 구조를 가지고,
    상기 제1 전극에 접하는 층과 상기 제2 전극에 접하는 층은 산화하프늄을 각각 포함하고,
    상기 유전층에 포함되는 모든 산화탄탈층의 총 두께의, 상기 유전층의 총 두께에 대한 비율이 0.2 이상, 0.45 이하이고, 상기 산화하프늄층 각각은 적어도 0.6㎚ 등가 산화물 두께의 두께를 갖고, 상기 산화하프늄층의 두께는 동일하지 않은 것을 특징으로 하는 커패시터.
  2. 제 1항에 있어서,
    상기 제1 전극과 상기 제2 전극 중 적어도 하나는 질화 티타늄(titanium nitride, TiN) 또는 질화 탄탈(tantalum nitride, TaN)을 포함하는 것을 특징으로 하는 커패시터.
  3. 반도체 기판과,
    상기 반도체 기판 위에 형성되어 있는 적어도 1개의 절연막과,
    상기 절연막 위에 순차 적층되어 있는 제1 전극, 유전층, 제2 전극을 포함한 커패시터를 구비한 반도체 디바이스로서,
    상기 유전층은 미리 결정된 수의 산화하프늄층과 적어도 1개의 산화탄탈층을 포함한 적층 구조를 가지고,
    상기 제1 전극에 접하는 층과 상기 제2 전극에 접하는 층은 산화하프늄을 각각 포함하고,
    상기 유전층에 포함되는 모든 산화탄탈층의 총 두께의, 상기 유전층의 총 두께에 대한 비율이 0.2 이상, 0.45 이하이고, 상기 산화하프늄층 각각은 적어도 0.6㎚ 등가 산화물 두께의 두께를 갖고, 상기 산화하프늄층의 두께는 동일하지 않은 것을 특징으로 하는 반도체 디바이스.
  4. 제 3항에 있어서,
    상기 제1 전극과 상기 제2 전극의 적어도 한쪽에, 아날로그의 교류 신호가 인가되는 아날로그 회로의 요소로서, 상기 커패시터를 구비한 것을 특징으로 하는 반도체 디바이스.
  5. 제 3항에 있어서,
    상기 제1 전극과 상기 제2 전극 중 적어도 하나는 질화 티타늄(titanium nitride, TiN) 또는 질화 탄탈(tantalum nitride, TaN)을 포함하는 것을 특징으로 하는 반도체 디바이스.
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