KR101391910B1 - 에스디알 구현을 위한 디지털 수신기 - Google Patents

Abstract

제안하는 기술은 디지털 수신기에 관한 것이다. 디지털 수신기는 - 패킷화된 데이터를 수신하기 위한 수단(90), - 패킷 검출을 수행하고, 제1 프로그램 가능한 프로세서(15)를 포함하는 제1 프로세싱 모듈(module)(10), - 복조 및 패킷 복호화를 수행하고, 제2 프로그램 가능한 프로세서(55)를 포함하는 제2 프로세싱 모듈(50), - 상기 제1 프로세싱 모듈(10)에 의한 데이터 검출을 통보 받고 상기 제2 프로세서 모듈을 활성화(activatiing) 할 수 있도록 배치되고, 제3 프로세서를 포함하는 제1 디지털 수신 컨트롤러(30)를 포함한다.

SDR, 소프트웨어 정의 무선, software-defined radio

Description

에스디알 구현을 위한 디지털 수신기{DIGITAL RECEIVER FOR SOFTWARE-DEFINED RADIO IMPLEMENTATION}

[0001] 제안하는 기술은, 에스디알(SOFTWARE-DEFINED RADIO, SDR) 플랫폼(platform)에 적합한 디지털 수신기의 구조에 관한 것이다.

[0002] SDR은 무선 네트워크 및 사용자 단말을 위한 시스템 아키텍쳐(architecture)를 재구성하는데 이용될 수 있는 하드웨어 및 소프트웨어의 결합 기술을 의미한다. SDR은 소프트웨어 업그레이드(upgrade)에 의하여, 업데이트 및 개선 가능한 무선 장치의 멀티-모드(multi-mode), 멀티-밴드(multi-band), 다기능 구현에 있어서, 효율적이고 비교적 저렴한 비용의 솔루션(solution)을 제공한다. 따라서, SDR은 무선 통신에 있어서 광범위하게 적용될 수 있는 기술로 간주된다.

[0003] 소형 디지털 수신기의 비용 절감 및 제품의 적시 출시(time-to-market) 향상에는 SDR 구현이 요구된다. 또한, 휴대 가능한 소형 장치에 있어서, SDR은 저전력이 요구된다. 여기서, SDR과 관련된 저전력 및 비용절감의 요구는 아래의 사항을 내포한다.

- 리액티브 멀티-모드(reactive multi-mode) 동작: 디지털 수신기는 다수의 통신 규격에 따른 전송(transmission)을 가능한 동시에 검출할 수 있도록 구성되어야 한다. 이때, 다수의 통신 규격에 따른 전송들은 검출되고, 복호화(decoded)될 수 있어야 한다.

- 스케일러빌리티(scalability): 플랫폼의 다중 버전(multiple version)들은, SP(silicon process)기술의 발전 및 요구에 따라서 스케일러블(scalable) 디자인을 만족하도록 초기부터 유도되어야 한다.

- 프로그램가능성(programmability) 및 목표 재설정 가능성(retargetability) : SDR 플랫폼에 기초하여 어플리케이션(application)을 배치하기 위한 개발 기간은 최소화되어야 한다. 이는, 고 레벨 언어(high-level language)에 기초하는 어플리케이션 맵핑-플로우(mapping flow)와, 집적된 플랫폼-사례화(platform-instantiation) 구현에 의하여 가능하다.

프로그램 가능성 및 에너지 효율은 모바일 장치의 집적화에 요구되는 레벨에서 에너지 효율이 유지될 수 있도록 신중하게 트레이드 오프(trade off)되어야 하고, 프로그램 가능성은 전체 평균 전력에 대한 영향이 충분히 작고, 그것의 용도(utilisation)와 환경에 시스템 작동의 더 나은 매칭(matching)을 통하여 평균 에너지 이득을 산출하기 위한 여분의 유연성(flexibility)이 이용될 수 있는 경우에 한하여 도입될 수 있을 것이다.

[0004] 최신 솔루션들은 다중 표준 규격(multiple standard)과 미래 경쟁력을 갖춘 SDR 플랫폼을 다루며, 예를 들면 플랫폼은 다음에 의하여 SDR 플랫폼을 다 루게 된다:

- 마스터-슬레이브(master-slave) 범용 프로세서(general purpose processor, GPP) - 다중 무선 인터페이스 규격을 갖는 DSP(digital signal processing),

- 단일 또는 이종(homogeneous) 멀티-코어(multi-core) 시스템 온 칩(System on Chip, SoC),

전력 소비는 동적 전력 관리(dynamic power management)를 제외하면, 시스템 레벨(level)에서 다뤄지지 않고 컴퓨터 아키텍쳐 및/또는 회로 레벨에서 다루어진다.

[0005] SDR을 위한 많은 다양한 아키텍쳐 유형이 이미 제안되었다. 대부분의 제안들은 고 데이터 레벨 병행(high data level parallelism) 및 데이터 플로우 우월(data flow dominance) 등의 무선 물리 채널 프로세싱의 가장 중요한 특징들을 고려하여 디자인되었다. 첫 번째 특성에 대하여, 제한된 명령 패치 오버헤드(instruction fetching overhead)를 갖는 데이터 레벨 병행 개발을 위한 하이브리드(hybrid) VLIW(Very Long Instruction Word) 및 벡터(vector)/SIMD(Single Instruction/Multiple Data) 아키텍쳐들이 종종 고려되었다. 그러나, 높은 DLP에도, 그러한 아키텍쳐들에 집적적인 C-코드(code) 매핑(mapping)은, 컴파일러(compiler)에 대한 도전을 남기고 있다. 두 번째 특성은 FGA(fine-grain reconfigurable arrays) 및 CGA(coarse grain reconfigurable arrays)에 의하여 개발된다. FGA들의 주요 병목현상(bottleneck)은 이들의 스케일리빌리티를 방해하고 상당한 에너지 오버헤드를 가져오는 높은 내부 접속(interconnect) 비용이다. CGA들은 이러한 부분에서는 개선되지만 더 복잡한 기능적 유닛들을 제안한다.

[0006] 개인 휴대 통신에서의 SDR의 집적에 큰 영향을 준 몇몇 제안(예를 들어, 'Finding the optimum partitioning for multi-standard radio systems', Bluethgen, Proc. Int'l SDR Technical Conference, Nov.2005)들이 있었으나, 리액티브 라디오(reactive radio)를 가능하도록 하는 특징에 대한 제안은 없었다. 특히, 멀티-모드 리액티비티(reactivity)와 관련된 제안들은 거의 없었다. 또한, 이들 제안들에서 연산에 소비되는 전력은 적절한 에너지 효율을 고려하면, 다중 시그널링(signalling)을 이용하기에는 여전히 너무 제한적이다. 이는, 상기 제안들은 주로 변복조 기저대역(baseband) 처리 특징만을 고려하였기 때문이다. 실질적으로, 무선 표준의 구현은 매체접근제어(medium access control)에 관한 기능들을 포함하고, 버스트-기반(burst-based) 통신에서 신호 검출과 시간 동기화를 포함한다. DLP의 특성은, 정의에 따라 제어 중심이며 RISC 프로세서에 적합한 MAC 프로세싱을 지원하지 않는다. 또한, 패킷 검출및 버스트 기반 전송의 코어스 시간 동기화(coarse time synchronization)는 패킷 변조 및 복조에 비하여 훨씬 높은 듀티 싸이클(duty cycle)을 갖는다. 따라서, 이들은 또 다른 유연성/에너지 효율의 트레이드-오프를 요구한다.

[0007] 이러한 리액티브(reactive) 디지털 수신기의 어플리케이션(application)은, 두개의 베이스 스테이션(base station)간 또는 이동단말의 접속점(access point)간의 핸드오버(hand-over) 매카니즘(mechanism)과 관계가 있다. 상기 베이스 스테이션들은 각각 특정 커버리지(coverage) 영역 또는 커버리지 셀(cell)을 커버할 수 있도록 배치(arrange)된다. 상기 커버리지 영역은 부분적으로 중첩(overlapping)되어 셀룰러(cellular) 네트워크를 지원할 수 있다.

[0008] 핸드오버는, 이동단말이 임의의 시간에 오로지 하나의 베이스 스테이션에 (물리적으로) 접속되고, 현재 베이스 스테이션과의 접속이 새로운 베이스 스테이션과의 접속이 종료되는 하드(hard) 핸드오버일 수 있다. 이는 핸드오버 과정에서 베이스 스테이션과의 접속이 단절되는 구간(period)이 있음을 의미한다. 따라서, 하드 핸드오버는 "차단 후, 구성(break-before-make)"라고 명명될 수 있다. 반면, 소프트 핸드오버는 이동 단말이 동시에 두개의 베이스 스테이션에 접속 가능한 핸드오버 매카니즘이다. 따라서, 소프트 핸드오버는 "구성 후, 차단(make-before-break)"으로 표현할 수 있다.

[0009] 끊어짐 없는(seamless) 핸드오버는, 사용자가 인식하지 못하는 수준에서의 핸드오버, 즉 통신 서비스 진행의 방해가 없는 수준을 의미한다. 따라서, 소프트 핸드오버가 끊어짐 없는 핸드오버에 유리하기는 하지만 끊어짐 없는 핸드오버가 꼭 소프트 핸드오버만을 의미하는 것은 아니다.

[0010] 소프트 핸드오버는 동일 주파수 및 두 개의 서로 다른 CDMA 스크램블링(scrambing) 코드로 구분되어 동작하는 두 개의 3세대 베이스 스테이션간에 가능하다. 3세대 셀룰러 시스템에서, 각 베이스 스테이션과 관련된 스크램블링 코드는 이동 단말들을 분류하는 통상의 CDMA 코드에 중첩된다. 이동 단말은 하나의 프론트-엔드로 동시에 두 개의 베이스 스테이션의 신호를 수신하기 위하여 스크램블링 코 드를 이용할 수 있다.

[0011] 끊어짐 없는 하드 핸드오버는 베이스 스테이션들간의 동기화를 통하여 달성 가능하다. 이러한 동기화에 기반한 베이스 스테이션은 단말이 제한된 시간 내에 이웃 셀을 스캔할 수 있도록 하며, 필요시 상대적으로 빠른 하드 핸드 오버를 트리거(trigger)할 수 있게 한다.

[0012] 802.11 무선 랜의 경우에, 802.11 프로토콜에 의하여 제공되는 전력 절감 메커니즘을 이용한 시분할 기술을 통하여 하나의 단말이 동시에 다중 접속점에 연결될 수 있다. 이러한 기술은 프로토콜과 어플리케이션에 유용하며, 이때 프로토콜은 어플리케이션의 레이턴시 바운드(latency bound) 보다 작은 시간 상수(time constant)로 전력절감 특징을 제공한다.

[0013] 유럽공개특허 EP1328066-A2는, 기능적인 블록으로 분할된 반도체 장치를 개시한다. 상기 블록들의 전원 공급 시스템은 전원이 항상 온(on)으로 되어 있는 비제어(non-controlled) 전원 공급 그룹과, 각각 독립적으로 전원의 온/오프(on/off)가 가능한 복수 개의 제어 전원 공급 그룹으로 구성되어, 상기 비제어 전원 공급 그룹과 제어 전원 공급 그룹은 연속적으로 연결된다. 이는 주어진 블록의 전력은 캐스케이드(cascade) 내에서, 먼저 전력 제어가 된 블록에 의하여 제어됨을 의미한다. 이때, 제어 전원 그룹 각각은 자기의 제어 전원 그룹 내에서 처리된 결과에 따라서 다음 단으로의 처리가 필요한지의 여부를 판단한다. 이때, 구체적인 프로세싱을 수행할 필요가 없는 블록들은 전원 공급이 되지 않는다. 예를 들어, 디코딩 블록은 전단의 복조 블록의 프로세싱이 완료될 때에만 전원 공급이 온(on)된다. 이와 같이, 기능별로 블록들을 분할하는 것은, 에너지 효율과 유연성간의 트레이드 오프, 실제적인(actual) 블록들의 동적(dynamic) 또는 고정적(static) 전력 공급 및 이들의 듀티 사이클(duty cycle)을 고려하지 않고 있다. 구조적으로, 블록의 계층 레벨이 높을수록, 듀티 싸이클은 더 높아진다.

[0014] 미국등록특허 US6978149-B1은, 수신단(receiver part)이 슬립 모드(sleep mode)와 액티브 모드(active mode)간에 스위칭이 가능한 송수신기(transceiver)에 관한 것이다. 상기 미국등록특허는 정보 신호(information signal)의 수신이 감지될 때, 수신기가 슬립 모드로부터 액티브 모드로 스위칭되는 컨트롤 회로(control circuit)를 개시한다. 컨트롤 회로는 정보 신호의 전력 레벨에 기초하여 스위칭을 위한 결정을 내리고, 이때 전력 레벨은 RSSI(received signal strength indicator)로 표현된다.

[0015]제안하는 기술은, 무선 전송의 유입(incoming)에 대응하여 단계적인 시스템 웨이크-업(wake-up) 및 스펙트럼 환경 인식(spectrum environment awareness)이 가능한, 에너지 효율이 좋은 스케일러블 디지털 수신기 구조를 제공하고자 한다.

[0016] 제안하는 기술은, 하기 구성을 포함하는 디지털 수신기에 관한 것이다.

- 패킷화된 데이터를 수신하기 위한 수단,

- 패킷 검출을 수행하고, 제1 프로그램 가능한 프로세서를 포함하는 제1 프로세싱 모듈(module),

- 복조 및 패킷 복호화를 수행하고, 제2 프로그램 가능한 프로세서를 포함하는 제2 프로세싱 모듈,

- 상기 제1 프로세싱 모듈에 의하여 데이터 유용성(availability)을 감지할 수 있고 상기 제2 프로세서 모듈을 활성화(activatiing) 할 수 있도록 배치되고, 제3 프로세서를 포함하는 디지털 수신 컨트롤러.

[0017] 제안하는 기술의 다른 실시예에서, 패킷화된 데이터를 수신하기 위한 수단은 아날로그 프론트 엔드(front end) 이다.

[0018] 이때, 사용에 있어서, 제1 프로세서의 소비 전력은, 제2 프로세서의 소비 전력보다 낮도록 구성된다. 이때, 사용에 있어서, 제1 프로세싱 모듈의 유연성은, 제2 프로세싱 모듈의 유연성 보다 낮도록 구성된다. 특히, 제2 프로세싱 모듈의 명령 집합(instruction set)은, 더 풍부(rich)하고, 고레벨(high-level) 언어 컴파일러(compiler)들의 사용이 더 많이 허용될 수 있다.

[0019] 이때, 제1 프로세서는 ASIS(application specific instruction set) 프로세서일 수 있고, 제2 프로세서는 범용 프로세서일 수 있다.

[0020] 제안하는 기술의 일 실시예에서, 제1 프로세싱 모듈은, 전력 레벨 검출을 위한 제3 프로세싱 모듈 및 동기화를 수행하기 위한 제4 프로세싱 모듈을 포함한다. 상기 제4 프로세싱 모듈은 상기 제1 프로세서를 포함하여 구성될 수 있다.

[0021] 상기 제3 프로세싱 모듈은, 상기 패킷화된 데이터를 수신하기 위한 수단으로부터 패킷화된 데이터를 입력 받을 수 있도록 배치된다. 상기 제3 프로세싱 모듈은 바람직하게는 하드웨어 블록이다.

[0022] 제안하는 기술의 일 실시예에 따르면, 디지털 수신기는 제2 컨트롤러를 더 포함한다. 상기 제2 컨트롤러는 상기 제3 프로세싱 모듈로부터 전력 검출의 입력 알림을 수신하기 위하여 배치되고, 상기 제4 프로세싱 모듈을 활성화하기 위하여 배치된다.

상기 제4 프로세싱 모듈은 상기 제2 컨트롤러로부터 제어 신호들을 수신할 수 있도록 배치될 수 있다. 또한, 제4 프로세싱 모듈은, 상기 패킷화된 데이터를 수신하기 위한 수단으로부터 필터링 유닛을 경유하여 데이터 패킷들을 더 수신할 수 있다. 상기 제2 컨트롤러는 설정 가능(configurable) 하드웨어 블록이다. 이때, 상기 제3 프로세싱 모듈은 상기 패킷화된 데이터를 수신하기 위한 수단을 위한 설정(setting)들을 제공하기 위하여 배치된다. 상기 제4 프로세싱 모듈에 구비되는 제1 프로세서는 상관도(correlation)를 위하여 최적화(optimised) 되어 있을 수 있다.

[0023] 제안하는 기술의 다른 실시예에 따른 디지털 수신기는, 동일 아키텍쳐를 갖는 복수의 상기 제1 프로세싱 모듈을 포함한다. 이때, 상기 복수의 제1 프로세싱 모듈 중 일부는, 동일 버스 인터페이스(bus interface)를 공유할 수 있도록 배치된다. 상기 디지털 수신기는 또한, 패킷화된 데이터를 수신하기 위한 복수의 수단들을 더 포함할 수 있다. 이때, 패킷화된 데이터를 수신하기 위한 각각의 수단들은, 대응하는 안테나와 연결되도록 구성될 수 있다.

[0024] 제안하는 기술의 또 다른 실시예에 따른 디지털 수신기는, 복수의 상기 제2 프로세싱 모듈을 포함하고, 상기 복수의 제2 프로세싱 모듈은 범용 아키텍쳐를 갖거나 복조/복호의 상세한 일부 구성 전용의 아키텍쳐를 가질 수 있다.

[0025] 상기 디지털 수신기는 서로 다른 다양한 모드로 동작할 수 있도록 구성되며, 이때, 각각의 제1 프로세싱 모듈은 서로 다른 다양한 모드 중 어느 하나의 동작을 수행하기 위하여 프로그램 가능하도록 구성된다.

[0026] 제안하는 기술의 또 다른 실시예에 따른 제1 프로세싱 모듈들은, 상기 제2 컨트롤러를 공유한다. 또한, 각각의 제1 프로세싱 모듈들은 자신의 제2 컨트롤러를 구비할 수 있다.

[0027] 상기 제4 프로세싱 모듈은 데이터 패킷들을 버퍼링하기 위한 제1 메모리를 더 포함하고 필터링을 위하여 구성될 수 있다. 상기 제1 메모리는 순환적인(circular) 데이터 버퍼일 수 있다. 또한, 제4 프로세싱 모듈은 설정 가능 하드웨어 상에서 필터링 동작을 더 수행할 수 있도록 구성될 수 있다.

[0028] 제안하는 기술의 또 다른 실시예에 따른 디지털 수신기는 상기 제1 메모리에 병렬로 연결되는 데이터 수신을 위한 제2 메모리를 더 포함한다. 상기 제1 메모리(18) 또는 상기 제2 메모리(19)의 데이터 전송과, 상기 제1 메모리(18) 또는 상기 제2 메모리(19)와 상기 제2 프로세서(55)의 메모리 간의 데이터 전송을 위한 수단을 더 포함할 수 있다. 이때, 상기 데이터 전송을 위한 수단은 버스(bus)와 직접 메모리 접속(direct memory access)을 포함할 수 있다. 이때, 상기 버스는 공유 버스일 수 있으며, 복수의 버스 및 복수의 직접 메모리 접속이 제공될 수 있다.

[0029] 제안하는 기술의 또 다른 실시예에 따른 디지털 수신기는, 상기 제2 프로세싱 모듈로부터 데이터를 입력받기 위한 FEC 코더(coder)를 더 포함하고, 상기 FEC 코더는 상기 제1 디지털 수신 컨트롤러에 의하여 활성화 될 수 있도록 배치된다.

[0030] 이때, 디지털 수신기는 IEEE802.11a, IEEE802.11n, 3GPP-LTE, IEEE802.16e 등의 표준 규격에 따라서 신호를 처리하도록 구성된다.

[0031] 구체적인 사용 유형에 있어서, 제안하는 기술은 무선 통신 시스템의 두 개의 베이스 스테이션간에 소프트 핸드오버를 확립(establishing) 하기 위하여, 상기한 디지털 수신기를 포함하는 이동 단말의 사용과 관련될 수 있다.

[0032]도 1은 플랫폼 아키텍쳐를 탑(top) 레벨 관점으로 보여주는 도면이다.

[0033] 도 2는 플랫폼 아키텍쳐를 탑(top) 레벨 관점으로 보여주는 도면이다.

[0034] 도 3은 제안하는 기술의 실시예에 따른 디지털 수신기의 개략적인 아키텍쳐를 보여주는 도면이다.

[0035] 도 4는 DFE 타일(tile)의 구현예를 보여주는 도면이다.

[0036] 도 5는 도 3과 동일한 아키텍쳐로서, 블록 10의 상세 구성을 보여주는 도면이다.

[0037] 도 6은 제1 프로세서에 대한 ASIP 아키텍쳐의 예를 보여주는 도면이다.

[0038] 도 7은 유효 버스트(valid burst) 검출시의 액티비티 트레이스(activity trace)를 보여주는 도면이다.

[0039] 도 8은 폴스 트리거(false trigger) 검출시의 액티비티 트레이스를 보여주는 도면이다.

[0040] 제한하는 기술의 실시 예에 따른 전력 소비는 시스템 관점에서 고려된다. 보다 상세하게는, 제안하는 기술의 실시 예에 따른 전력 소비는 유연성(flexibility), 전력 소비, 계층적 활성화(hierarchical activation)의 과점에서 기 설정된 성능(performance)를 얻기 위하여 선택되는 파티셔닝(partiioning)을 이용한다. 이러한 기회적인(opportunistic) 파티셔닝은 유연성이 요구되는 것에, 이를 제공하기 위한 것이다. 이러한 타겟화된(targeted) 유연성은 이종의(heterogeneous) 다중-프로세서 시스템 -온-칩(Multi-Processor System-on-Chip, MPSOC) 아키텍쳐를 필요로 한다. 계층적 활성화의 주요 요지는 플랫폼의 전력 소모 파트가 신호를 검출하기 위한 증가된 용량(capability)으로 일련의 태스크(task)를 점진적으로 수행할 수 있도록 하는 것이다. 점진적인 웨이크-업은 일률적으로 증가하는 유연성으로 구현된 기능적 블록들의 캐스케이드들을 이용하며, 이로써 에너지 효율성은 감소하고, 에너지 효율성은 구조적으로 얻어지는 듀티 싸이클의 감소에 의하여 보상된다.

플랫폼은 어플리케이션이 구동하는 프레임워크(framework)를 의미한다. 이는 하드웨어 플랫폼 시스템-온-칩, 하드웨어 추상화(abstraction) 소프트웨어, 상기 플랫폼 시스템-온-칩에 매핑된 어플리케이션 소프트웨어의 획득을 위한 툴(tool) 및 어플리케이션 소프트웨어 라이브러리(library)들을 포함한다. 이하, 하드웨어 플랫폼 시스템-온-칩을 중심으로 살펴본다.

[0041] 낮은 듀티 싸이클을 갖는 어플리케이션의 파트(part)들은 높은 유연성을 갖는 하드웨어에 매핑되기 위하여 함께 그룹화될 수 있다. 유연성의 비용은 낮은 듀티 싸이클을 이용하는 적극적인 전력 관리를 구현함으로써, 적절하게 상환될 수 있다. 높은 듀티 싸이클을 갖는 파트들은 전체 전력에 큰 영향을 주기 때문에, 보다 적은 유연성의 AS(application-specific) 하드웨어가 요구된다. 파라미터화가능한(parametrizable) 하드웨어 블록 또는 다중 특수화된 코어(multiple specialized core)들은 실용적(pragmatic) 솔루션들이다. 프로그램가능한/재구성 가능한 하드웨어에 맞춰진(targeted) 파트에서, 서브-파티션(sub-partition)은 제어 지배적 태스크(control-dominated task)들(제어 브랜치(control branch) 당 낮은 수의 동작들)과 계산 및/또는 전송 지배적 태스크(computation- and/or transfer-dominated task)들 사이에서 달성될 수 있다. 전자는 후에 스칼라 마이크로-아키텍쳐(scalar micro-architecture)에 맞춰지고, 후자는 명령 레벨 병렬(instruction-level parallel) 마이크로-아키텍쳐를 위한 후보가 된다. 최종적으로, DLP 및 메모리 당 동작율(operation per memory ratio)은 상술한 아키텍쳐들이 동시에 고려되어야 하는지의 판단을 위하여 사용된다. 이러한 파티션들로부터 코어들의 유형 및 수를 명확하게 하는 탑-레벨 플랫폼 아키텍쳐를 추출할 수 있다.

[0042] 디지털 수신기는 다수의 빌딩 블록(building block)들로 소분류화될 수 있다. 도 1은 고려된 플랫폼 탬플릿(template)의 탑-레벨 구성을 묘사한다. 고 레벨 플랫폼 아키텍쳐는 다양한 코어들을 포함할 수 있다. 다양한 코어들은 예를 들어, 신호 검출 및 아날로그 프론트 엔드와의 인터페이싱에 할당되는 다중 디지털 프론트-엔드 코어들, 신호 변조/복조 및 다중 안테나 프로세싱에 할당되는 다중 기저대역 엔진(engine)들, FEC 코딩/디코딩을 위한 외부 모뎀 타일(outer modem tile)들, 플랫폼 컨트롤 및 매체 접근 제어를 위한 코어이다.

상기 아날로그 프론트-엔드와 연관되는 디지털 프론트-엔드는 무선 신호 스캐닝, AGC 등과 같은 아날로그 프론트-엔드 조정(steering), 단루프(short-loop) 아날로그 프론트-엔드 제어, I/Q 샘플 인터페이싱(interfacing), 패킷 검출, 수신 모드에서 데시메이션 및 버스트 사전 동기화(pre-synchronisation), 전송 모드에서 신호 내삽(interpolation) 등을 위하여 구비된다. 이러한 기능들은 두 개의 그룹으로 나뉠 수 있다. 따라서, DFE 전력은 중요하다.

남은 모뎀 기능들은 두 개의 그룹으로 나뉠 수 있다. 기저대역 디지털 신호 처리 유닛들은 정확한 동기화, 프론트-엔드 장애(impairment) 보상, 다중 안테나 프로세싱, 복조 등과 관련된 수신 기능을 수행한다. 전송 모드에서, 채널 부호화 및 변조 역시, 기저대역 유닛들에서 수행된다. 제안하는 기술에 따른 프로세서 아키텍쳐는 하이브리드(hybrid) SIMD-CGA 접근에 기반을 두고 있다. 순방향 오류 정정 엔진들은 다중화된 스트림(stream)으로부터 데이터 부호화를 가속화하거나 역다중화된 데이터의 복호화를 가속화한다. 전자는 계산-집중(computing-intensive)이 고, 높은 DLP를 가지며, 고정 소수점 처리(fixed-point complex number manipulation)들에 의하여 특징 지워진다. 상기 기저대역 프로세서 아키텍쳐는 기저대역 코어들을 가질 수 있다. 이러한 아키텍쳐는 프로그램 가능하고 또는 재구성 가능한 하드웨어 블록을 포함할 수 있고, 복수의 병렬 코어들을 포함할 수 있다. 스케일러블 내부 접속(scalable interconnection)은 상기 여러 코어들 간에 구비될 수 있다. 이러한 내부 연결은 세그먼트(segment)로 구분된 버스 내부 접속(bus interconnect)일 수 있다. 상기 기능들의 두 번째 그룹은 전송-집중 (transfer-intensive)이며 특정한 계산 능력을 요구하기도 한다. 이러한 두 가지는 어플리케이션 시나리오에서 합리적으로 낮은 듀티-싸이클을 갖는다. 결론적으로, 매체 접근 제어와 코그니티브(cognitive) 컨트롤 프로세싱은 낮은 듀티 싸이클을 갖는 전송 및 제어 지배적이다. 따라서, 이들은 제4 파티션을 형성한다. 플랫폼 컨트롤 및 매체 접근 제어는 예를 들어 ARM9 프로세서와 같은 범용 코어에 의하여 수행될 수 있다.

[0043] 상기한 바와 같이, 스케일러블 내부연결(도1참조)은 세그먼트로 분할된 버스 내부연결일 수 있다. 도 2A는 가능한 구현 예를 보여준다.

상기 세그먼트로 분할된 버스 아키텍쳐는, 조절가능한 FIFO 깊이(depth)를 갖는 2개의 단일-포트(single-port) 직접 메모리 접속 컨트롤러(DMAC, direct memory access controller)들을 포함한다. 도 2에서, MM은 주 메모리(main memory), DEF은 디지털 프론트-엔드(digital front-end), BBE는 기저대역 엔진(baseband engine), FECE는 순방향 오류 정정(forward error correction) 엔진을 의미한다. 16-word 버스트 길이는, 증가된 버스트 길이가 우선순위가 낮은 전송(transfer)의 접속에 대한 여분의 지연(delay)을 가져오는 만큼 처리량(throughput)과 레이턴시(latency)간에 합당한 트레이트 오프가 가능하게 한다. 양 DMAC들은, 연속적인 병렬 데이터 전송을 수행하기 위하여 상기 세그먼트로 분할된 버스에 접속하는 필요에 따라서, 적절한 버스 접속가능성(connectivity)이 제공되어야 한다. 도 2A에 도시된 바와 같은, 멀티-레이어(multi-layer) AHB(Amba High Performance Bus) 버스가 제공된다. 상기 두개의 세그먼트들 사이의 다중 16-word 버스트 전송들의 동시 수행성(concurrency)이 도 2B에 도시된다. 도 2A에 도시된 상기 세그먼트로 분할된 버스의 처리량(throughput)은 예를 들어, IEEE802.11n 프로세싱이 충분히 가능한 4.3 Gbit/s에 이를 수 있다. 상기 버스 유틸리제이션(utilisation)은, 50% 이상이거나, 바람직하게는 60% 이상이거나, 더 바람직하게는 65% 이상이 될 것이다. 완전성을 위하여 어드레스 페이즈(address phase) 및 수반되는(subsequent) 데이터 페이즈(data phase)로 구성되는 AHB 버스상의 트랜잭션(transaction)은 회수(recall)된다(대기 상태 없이, 단지 2 버스 싸이클). 타겟(target) 장치에 접속은, 비트라이스테이트 멀티플렉서(non-tristate multiplexer)를 통하여 제어되기 때문에, 버스 접속은 하나(one)의 버스-마스터(bus-master) 접속을 허용한다. 상기 AHB 버스는 여러 특징들 중, 버스트 전송들에 대하여, 파이프라인화된(pipelined) 동작들, 몇몇 버스 마스터들, 싱글 사이클 버스 마스터(single-cycle bus master handover) 핸드오버, 비트라이스테이트 구현 및 64/128bit의 큰 버스-폭의 수용이 가능하게 한다.

[0044] 프로그램가능한 솔루션들은 본질적으로, 고정된 목적의(dedicated) 솔루션들에 비하여 고 소비 전력의 문제를 갖고 있다. 제안하는 솔루션에서, 상기 스케일러블 디지털 프론트 엔드는, 멀티플 '타일(tile)'들을 포함하고, 상기한 바와 같이, 이들은 신호 검출 및 사전 동기화(pre-synchronization) 기능들을 수행한다. 멀티플 타일들은, 동일한 타일상에서 다양한 표준의 검출을 수행하기 위하여 높은 고 에너지 효율과 충분한 프로그램가능성을 요한다. 상기 스케일러블 디지털 프론트 엔드, 에너지 효율적인 디지털 수신기는 유입되는 무선 전송에 응답하여 시스템의 점진적인 웨이크-업을 지지함으로써, 플랫폼의 평균 전력 소비에 있어서 주요한 절감을 허용하는 유연한(flexible) 검출/시간 동기화 유닛을 구비한다.

[0045] 일반적인 의미로 디지털 프론트 엔드는 다음과 같이, 시스템의 일부분이다.

- 플랫폼의 다른 파트가 차단(shut off)되는 동안, 스탠바이 모드(stand-by mode)에서 필요한 태스크 즉, 신호 검출 및/또는 스캐닝(scanning)이 진행되도록 함

- 적어도 하나의 신호가 검출되면, 플랫폼의 웨이크-업(wake up)을 위한 인터럽트(interrupt)를 발생시킴

- 플랫폼의 웨이크-업 기간 동안 수신되는 러프(rough) 데이터를 버퍼링함

- 하나 또는 다수의 스트림(stream)이 수신되면, 자동이득제어(AGC, automatic gain control), RX 필터링, 코어스 동기화(coarse synchronisation)를 가능하게 함

- 하나 또는 다수의 스트림이 전송되면, TX 필터링을 가능하게 함

[0046] 디지털 프론트 엔드는 리액티브 라디오 플렛폼의 신호 입출구 포인트(entry/exit point) 이다. 디지털 프론트 엔드는 아날로그 프론트 엔드를 경유하여 하나 또는 멀티플 RF 프론트 엔드/안테나 셀렉션(selection)에 연결된다. 전체 소비 전력을 최소화 하기 위하여 디지털 프론트 엔드의 유연성은 최소로 유지된다. 대다수의 디지털 라디오 기술과의 공용성(commonality)은 일반적인 아키텍쳐를 유도하기 위하여 이용된다. 디지털 무선 표준들간의 동기화 알고리즘의 다양성(versatility)으로 인하여, 동기화 섹션(section)에 대한 유연성은 여전히 요구된다. 자기상관(autocorrelation)과 상호상관(crosscorrelation)을 위한 상세 기능을 지원하는 ASP(application specific processor)가 고려된다.

[0047] 도 3은 하나의 안테나에 대응하는 하나의 검출기(detector) 타일을 위한 디지털 프론트 엔드의 개략적인 아키텍쳐를 보여준다. 도 4는 DFE 타일(tile)의 구현예를 보여준다. 하나의 타일은 하나의 안테나에 인터페이스하기 위한 디지털 송수신 로직(logic)을 구비한다.

수신되는 패킷화된 데이터는 제1 프로세싱 모듈(10) (본 명세서의 설명에 있어서, 검출기 타일과 동일한 의미로 사용)로 입력된다. 상기 제1 프로세싱 모듈(10)은 아날로그 프론트 엔드(90)를 통하여 안테나 섹션(95)과 연결된다. 상기 제1 프로세싱 모듈에 의한 데이터 검출은, 디지털 수신 컨트롤러(30)로 통지된다. 상기 컨트롤러(30)는 이용 가능한(available) 데이터를 제1 프로세싱 모듈 메모리로부터 제2 프로세싱 모듈 메모리로 카피(copy)하고, 데이터 패킷의 복조 및 복호 를 담당하는 제2 프로세싱 모듈(50)을 활성화 시킬 수 있도록 배치된다. 상기 검출기 타일(10)은 제1 프로세서(15), ASIP(application specific instruction set processor)를 포함하여 구성될 수 있다. 상기 제2 프로세싱 모듈(50)은 범용의 제2 프로세서(55) 포함한다. 이때, 데이터 플로우는 상기 컨트롤러(30)을 경유하지 않는다. 데이터 카피는 시스템 버스를 통한 메모리 접속에 의하여 수행된다. DFE 타일의 전송 파트는 버퍼 및 VLSI 내삽(interpolation) 필터로 이루어진다. 시작 명령은 상기 필터들을 통하여 아날로그 프론트 엔드로, 샘플들이 클록 아웃(clocked out) 되도록 내려질 수 있다. 도 4의 전송 버퍼(TX buffer)들은 프로그램 가능한 임계치(threshold)를 가지며, 이용 가능한 샘플들의 수가 임계치 아래로 떨어지면 인터럽트를 트리거(trigger)한다. 이 인터럽트는 플렛폼 컨트롤러에 의하여 조절된다.

도 4에 도시된 상기 DFE 타일의 수신 파트는, 상기 VLSI 데시메이션(decimation) 필터들로 구성되는 체인(chain)을 구비하고, 상기 버퍼들과 DC 오프셋(offset)과 캐리어 주파수 오프셋(CFO)을 위한 보정 유닛(compensation unit)들을 구비한다. 상기 데이터 경로(path) 다음에, 두 개의 전용 마이크로 프로세서 코어(core)가 구비된다. 첫 번째는 프론트 엔드 자동이득제어(AGC) 및 DFE 전력 관리를 조절한다. 두 번째 코어는 시간 동기화를 위하여 최적화(optimised)된다.

[0048] 도 5는 아키텍쳐 상의 보다 상세한 구성을 보여준다. 특정 안테나로부터 상기 DFE로의 데이터 경로는, 데이터 패킷들 내의 필터링 되지 않은 샘플들이 제3 프로세싱 모듈(12)에 의하여 분석되도록 존재한다. 이는, 상기 프론트 엔드를 위한 정확한 설정(setting)들을 계산하게 되는 전형적인 AGC 컨트롤러이다. 제3 프로세싱 모듈은 하드웨어 블록으로 구현된다.

[0049] 일 실시 예에서, 상기 디지털 수신기는 제1 프로세싱 모듈(10)을 위한 리소스 액티비티(resource activity) 컨트롤러(20)를 더 포함하고, 상기 리소스 액티비티 컨트롤러(20)로 상기 제3 프로세싱 모듈에 의한 전력 검출 및/또는 상기 제4 프로세싱 모듈에 의한 데이터 동기화의 성공을 시그널링(signaling)한다. 상기 리소스 액티비티 컨트롤러(20)는 플랫폼의 점직적인 웨이크-업을 지원하기 위한 상기 다양한 블록들이 제공하는 입력들에 기초하여 특정 시점에서 DFE의 어떤 파트가 활성화 되어야 하는지를 제어한다. 상기 리소스 액티비티 컨트롤러(20)는 설정 가능한(configurable) 하드웨어 블록일 수 있다. 상기 리소스 액티비티 컨트롤러(20)는 제4 프로세싱 모듈(16)을 활성화하고, 상기 디지털 수신 컨트롤러를 웨이크-업(wake-up) 시키기 위한 메시지를 생성할 수 있다. 제4 프로세싱 모듈(16)은 상기 제1 프로세싱 모듈(10) 내에 구비될 수 도 있다. 제안하는 기술에 따른 접근에서, 제4 프로세싱 모듈(16)이 제3 프로세싱 모듈로부터 입력을 수신하지 않는다는 것은 중요한 점이다. 제3 (12)과 제4 (16) 프로세싱 모듈의 데이터 경로는 병렬 관계이다.

[0050] 제2 컨트롤러(20)으로부터 제어 신호를 수신하는 것은 제4 프로세싱 모듈(16)이다. 상기 제4 프로세싱 모듈(16)은 또한 패킷화된 데이터 수신 수산들로부터 데이터 패킷들을 수신한다. 제4 프로세싱 모듈(16)은 상기 제1 프로세서(15)을 포함한다. 또한, 제4 프로세싱 모듈(16)은 필터링 수단(17)을 포함한다. 수신 필터들(17)의 출력은 데이터 버퍼(18)에 저장된다. 이는 제1 프로세서(15)가 필터링된 샘플들의 코어스 동기화 알고리즘을 수행하는 동안 데이터들이 버퍼에 대기하기 위하여 구비된다. 프로세서(15)는 구현방식의 선택에 따라서, 데이터 버퍼에 연결되거나, 이 데이터 버퍼의 복제품(replica)에 연결될 수 있다. 또한, 메인 데이터 버스로의 이 데이터 버퍼의 연결은 시스템 버스 인터페이스를 통할 수 있다.

[0051] 일 실시예에서, 상기한 데이터 경로는 시스템에 구비되는 안테나 수만큼 구비될 수 있으며, 이때 각각의 안테나는 패킷화된 데이터를 수신하기 위한 수단(90)을 구비할 수 있고, 상기한 아날로그 프론트 엔드를 구비할 수 있다. 한편, 제1 프로세서 모듈 (10)의 각 타일은 동일한 아키텍쳐를 가질 수 있다. 멀티플 검출 타일들은 MIMO 수신 및/또는 멀티-모드 스캐닝을 유연성 있게 지원할 수 있다. 이러한 검출은 다른 모드들에 대하여 동시에(simultaneously) 수행될 수 있다. 유연성 있는 시간 동기화는 각 타일 내의 제1 프로세서에서 수행된다. 타일 컨피규레이션(configuration) 및 계층적(hierarchical) 활성화(activation)는 공유된 글로벌 리소스 액티비티 컨트롤러(20)에 의하여 수행될 수 있다. 또한, 전용의 리소스 액티비티 컨트롤러가 각 타일에 대하여 분리되어 제공될 수 있다.

[0052] 복수의 검출 타일들을 갖는 실시 예에서, 디지털 수신기는 다른 모드들로 동작하도록 구성될 수 있으며, 각 검출은 가능한 모드들 중 하나의 동작을 위하여 프로그램될 수 있다.

[0053] 디지털 수신기 시스템은 DFE 유닛들과 기저대역 프로세서들로 이루어지는 프로세싱 계층(processing hierarchy)으로 조직되고, 하나 또는 복수의 DFE/ 리소스 액티비티 컨트롤러를 구성하는 컨트롤 계층(control hierarchy)으로 조직된다. 데이터는 입력 인터페이스로부터 다운샘플러/안티-엘리어싱 필터(downsampler/anti-aliasing filter)로, 순환 버퍼 및 동기화 프로세서 스크래치(scratch) 경로로 직접(straight) 이동하고, 싱크로 포인터(synchro pointer)에 의존하여 기저대역 메모리로 이동할 수 있다. 데이터는 플랫폼 컨트롤러로 전달되지 않으며, AGC, 리소스 액티비티 컨트롤러로 전달되지 않는다.

[0054] 상기 제3 제4 프로세싱 모듈의 블록들은 하기에서 보다 상세히 기술될 것이다.

[0055] 아키텍쳐의 기본 아이디어는 메인 데이터 경로가 가능한 스트레이트쓰로우(straight-through)를 유지 하도록 하는 것이다. 이는 상기 제1 프로세서(15)로부터의 명시적인 동작(action)의 요구 없이 수신 필터(7)에서 시스템의 나머지 부분으로 나오는 입력 샘플들을 통과(pass) 시킬 수 있음을 의미한다. 제안 기술에 따른 아키텍쳐는 이러한 점을 고려한다.

[0056] AGC 컨트롤러의 목적은 프로트 엔드의 증폭도(amplification)를 조정하는 것과, 유입(incoming) 가능한 신호를 검출하는 것이다. 특정 워킹 모드(working mode)에 있어서, 상기 AGC 컨트롤러는 신호 검출이 예를 들어, 코어스 동기화 동작 또는 역확산(despreading) 동작 후에 가능하기 때문에, 바이-패스(by-passed)될 필요가 있다. 제3 프로세싱 모듈(12)의 상기 디폴트(default) 워킹 모드에 대하여 상세히 살펴본다. 상기 AGC가 프리-러닝 모드(free-running mode)(디폴트 모드의 스타트 업(start-up))인 경우, 전력 측정을 시작하고, 최대 SNR에 도달 하도록 상기 프론트 엔드 증폭 체인을 조정한다. (최적 이득 분포(optimal gain distribution)) 증폭 테이블은 상기 프로트 엔드에 의존하여 사용된다. 전력 측정은 멀티플 스텝(step)에서 수행된다. 이때, 통상적으로, 미세 전력 추정(fine power estimation)에 의하여 수행되는 전력 조사(exploration)가 존재한다. 상기 전력 추정은 유입되는 샘플들 상에서의 평균화(averaging)이다. 유입(incoming) 전력이 특정 임계값에 도달하게 되면, 시간동기화를 가능하게 함으로써, 상기 AGC 컨트롤러는 이를 시그널링 한다. 이 시간 구간동안, 상기 AGC는 대기 모드(hold mode)에 놓여지고, 제4 프로세싱 모듈(16)에서의 시간 동기화는 가능한 패킷 스타트(start of packet)를 발견하도록 허용한다. 시간 동기화가 패킷 스타트를 발견하지 않으면, 또는 패킷 전송이 종료되면, 상기 AGC는 다시 프리-러닝 모드로 들어갈 것이다. 상기 AGC 릴리즈(release) 신호는 실패한 시간 동기화 또는 패킷 엔드(end of packet)로부터 올 수 있다.

[0057] 상기 수신 안티-엘리어싱 필터들 (17)은 유입되는 신호에 대해서 다운 샘플링을 수행한다. 이들은 높은 수준으로(heavily) 전력 최적화(power-optimised)된다.

[0058] 상기 제1 프로세서(15)는 상기한 바와 같이, ASIP(application specific instruction set processor)일 수 있다. 소위 동기화 프로세서, 즉 제1 프로세서는 코어스 동기화 포인트를 결정하기 위해 분석되어야 하는 필터링된 데이터 샘플을 구비한다. 상기 동기화 프로세서는 AGC 락 이벤트(lock event)에 대한 반응으로, 유입되는 데이터 상의 동기화 서치(search)를 시작한다. 동기화 프로세 서는, 유효한 동기화 시퀀스를 검출하면, 호스트 컨트롤러에 인터럽트를 걸고, 순환(circular) 버퍼 내 데이터의 스타트 어드레스(address)를 플렛폼 컨트롤러로 전달한다. 상기 컨트롤러는 이어서, 순환 버퍼에서 버스 슬레이브 인터페이스를 통하여 시스템의 다른 기저 대역 프로세싱 파트로 데이터의 스타트 버스트를 전송 할 수 있다.

도 6은 코어스 시간 동기화를 수행하기 위한 ASIP의 아키텍쳐 예를 보여준다. ASIP 아키텍쳐는 2-이슈(issue) VLIW 아키텍쳐를 갖는다. 종래의 ALU(Arithmetic Logic Unit)외에, 파이프라인화된 복소수 연산 멀티플라이어(pipelined complex number arithmetic multiplier)(MUL), 컨트롤(CTRL), 브랜칭 (BRANCH), 로드 및 저장(load and store)(L/S) 기능 유닛들이 존재한다. 또한, 3개의 특정(specific) 유닛들은 명시적인 레지스터(register) 이동(move)과 벡터 패킹/언패킹(packing/unpacking)을 구현시키기 위하여 추가된다. 이들은 보다 명확하게, 2개의 벡터를 함께 패킹하는 V_ext_vvv_ex, 벡터를 스칼라 레지스터(scalar register)로 언패킹하는 S_ext_vrr, 스칼라를 백터로 패킹하는 S_ext)rrv이다.

[0059] 상기 RAC(resource activity controller)는 DFE 수신 경로 파트들이 각각 동일한 시점에 활성화되도록 제어한다. 이것은 레지스터 구성 가능한 하드웨어 블록이다. 상기 RAC는 상기 AGC 컨트롤러, 상기 동기화 프로세서 및 상기 플랫폼 컨트롤러에 의하여 생성되는 입력 신호들에 기초하여, 특정 결정을 내린다. 예를 들어, 특정 AGC가 RX 인에이블 신호(enable signal)를 할 때, RAC는 필터, 버퍼, 그리고 대응하는 검출기 타일을 위한 ASIP 클럭을 활성화 할 것이다. 이들 동 작에 대한 예외는, ASIP이 특정 알고리즘을 수행할 필요가 있는 곳에서 동작 모드들이 선택될 때 이다. 이 경우에 완전한(complete) 검출기 타일은 AGC의 상태에 상관없이, 활성화된다. 상기 RAC는 대기 모드로부터 상기 AGC의 릴리즈(release)를 더 고려한다. 따라서, 이것은 (잘못된 AGC 트리거의 경우에) 상기 동기화 프로세서에 의하여 생성되는 정보에 의존하고, (패킷 엔드의 경우에) 상기 디지털 수신 컨트롤러에 의존한다.

[0060] (비)활성화를 수행하는 가능한 방법은, 슬립 모드(sleep mode)에서 클럭 게이팅(clock gating)과 메모리 기판 바이어싱(memory substrate biasing)을 사용하는 것이다. 활성화는 먼저, 메모리들에게 명목상의 바이어스(nominal vias)를 반환한다. 따라서, 이들은 누설(leakage)의 코스트(cost)에서 정상(normal) 속도로 접속할 수 있다. 그리고 코어(core)는 다시 클럭(clocked)된다. 프로세서들의 경우, (항상 클럭킹 된)소규모 웨이크-업 블록은 웨이크 업 처리를 위한 웨이크-업 신호를 감지(catch)한다. 프로세서들은 특정 명령에 의하여 그들 자신을 비활성화 시킬 수 있다.

[0061] 버스 인터페이스는 다른 검출기 타일들의 데이터 버퍼에 디지털 수신 컨트롤러의 접속을 제공한다. 상기 버스 인터페이스를 통하여, 컨트롤러는 데이터 버퍼들로부터 시스템의 나머지 부분으로의 버스트 데이터 전송을 수행할 수 있다.

[0062] DFE RX 서브시스템(subsystem)의 디폴트 워킹 원칙은 다음과 같다.

- RAC 컨트롤러는 프로트-엔드의 출력을 모니터(monitor)한다. 다운 샘플러/필터는 활성화되지 않으며, 데이터는 차단된다. AGC 컨트롤러는 유입되는 신호를 검출하면, 이러한 이벤트를 RAC에게 알려준다.

- 상기 RAC는 상기 수신 필터들, 상기 순환적인 데이터 버퍼, 및 상기 동기화 프로세서의 기능 수행이 가능하게 한다. 후자는 선택되는 동작 모드에 따라서, 동기화 또는 상관 시퀀스를 찾기 시작할 것이다. 상기 동기화 프로세서는 이로써 자신의 메모리에서 데이터 프리엠블(data preamble)(패킷 스타트)을 찾으며, 이는 순환 버퍼와 동기(sync)를 이룬다.

- 상기 ASIP가 데이터 버퍼에 유효한 정보가 존재하는 것으로 결정하면, 플랫폼 컨트롤러에 인터럽트를 걸고, 순환 버퍼 내 데이터의 정확한 스타트 어드레스를 상기 컨트롤러로 전달한다.

- 상기 컨트롤러는, 상기 순환 버퍼로부터 상기 버스 인터페이스를 통한 데이터의 처리가 가능한 FLAI 플랫폼의 모든 파트로의 전송을 초기화 할 수 있다. 이때, 상기 동기화 프로세서는 임의의 동작을 수행할 필요가 없다. 예를 들어, 상기 컨트롤러는 상기 DFE 버퍼로부터 상기 기저대역 프로세서 메모리로 데이터를 카피할 수 있고, 기저대역 프로세서를 웨이크-업시켜 필요한 기능을 수행하기 위한 명령을 내리도록 할 수 있다. 상기 기저대역 프로세서의 동작이 완료되면, 기저대역 프로세서는 데이터가 FEC 프로세서 메모리로 카피될 수 있음을 플랫폼 컨트롤러로 알린다. 여기서, 카피하는 것(copying)은 그것을 통하여 데이터가 이동하는 것을 의미하는 것이 아니다. 이는 실질적으로는 직접 메모리 접속에 기반을 둔다.

상기 AGC 컨트롤러를 제외한 상기 검출기 타일들은, 상기 AGC에 의하여 어떤 신호도 검출되지 않을 때는, 독립적으로, 슬립 모드로 설정될 수 있다.

[0063] 상술한 바와 같이, 제안하는 실시예에 따른 디지털 수신기는, 예를 들어, IEEE802.11a, IEEE802.11n, 3GPP-LTE, IEEE802.16e와 같은 다양한 표준 규격에 따른 신호 처리를 위하여 적절하게 배치된다.

일 예로서, 도 7은 802.11a를 위한 유효한 버스트의 검출 및 시간 동기화를 보장하도록 요구되는 동작 시퀀스를 보여준다. AGC 인에이블 신호는 DFE 타일이 동작하는 구간에서 하이(high)이다. AGC 컨트롤러는 연속적으로 유입되는 신호를 분석한다. 전력 검출은 AGC_done(도시된 예의 시간 인덱스 18025n에서)에 의하여 시그널링된다. 이는 각각 동기화 프로세서, 데시메이션 필터들 및 데이터 FIFO를 활성화하는 sync_enable, filter_enable 및 buffer_enable 신호들의 어써션(assertion)을 가져온다. 고려된 입력 신호를 위해, 동기화 이벤트는 시간 인덱스 27675 (동기) 신호에서 발생한다. 이는 플랫폼 컨트롤러를 웨이크-업시키는 플랫폼 레벨 인터럽트(DFE_int)의 어써션을 발생시킨다. 전력 상태(Power state) 흐름이 도 7에 부가되어 있다. 상태 존속 구간에 의하여 곱해지는 상태 전력의 합산으로, 버스트 검출 시간 구간 동안 소모된 에너지는 용이하게 계산될 수 있다. 특히, 우리는 제1 유효 샘플의 수신에서 DFE_int 인터럽트 발생까지의 사이에 소모된 에너지를 고려한다. 실험에 의하면 이는 228nJ까지 주어진다.

유사하게, 블록커 신호(폴스 트리거, false trigger)의 수신에서 발생하는 동작 시퀀스는 도 8에 묘사된다. 도 8에서, AGC_done 신호가 발생하고 필터, 버퍼 및 동기화 프로세서가 활성화 되어도, 동기화 포인트가 발견되지 않기 때문에 'sync'신호는 어써션되지 않는다. 필터, 버퍼 및 동기화 프로세서는 시간 인덱스 31025ns에서 일어나는 타임-아웃(time-out)후에, 슬립 모드로 돌아간다. 상태 흐름은 도 8에 첨부된 바와 같고, 폴스 트리거 이벤트에서 소모된 에너지는 마찬가지로 계산되며, 300nJ이다. 이때, 폴스 트리거 이벤트 구간 동안의 평균 전력은 15.2mW이다. 그러므로, 폴스 트리거가 확률(probability) p로 발생하는 필드 동작에서, DFE 타일의 전력 소모는 1.1(1-p)+15.2mW가 될 것이다.

[0064] 폴랫폼 시스템-온-칩의 디자인에 관하여 살펴본다. 코어 마이크로-아키텍쳐(cores micro-architecture)와 내부연결, 명령-집합 시뮬레이터들(instruction-set simulator)에 기반을 둔 ESL(Electronic System Level) 플랫폼 모델, CA(cycle-accurate) 내부접속 모델들, 파라미터화가능한 코어들을 위한 작동(behavioural) 모델들은 어셈블(assemble) 될 수 있다. 이는 SDR 소프트웨어의 개발과 집적화를 위한 참조로 사용되고, 부분적으로 플랫폼 하드웨어의 점진적 개량을 위한 테스트 벤치(test bench)로 사용된다. 이로써, 소프트웨어 및 하드웨어의 개발은 분리될 수 있다.

[0065] 가상 플랫폼 디자인은 높은 수준의 방법론 설계(high level methodology design) 과정에서 핵심적인 단계이다. 이것은 소프트웨어 개발(플랫폼 컨트롤 API, 기능적 물리 계층, 기능적 MAC 계층, 데이터 링크 API)과 플랫폼 하드웨어 디자인의 참조로서 적합한, 추상화(abstraction)의 레벨(level)에서 플랫폼 시뮬레이터(simulator)의 어셈블리를 목표로 한다. 추상화의 다른 레벨 사이의 번역(translation)은 소위 트랜잭터(transactor)들을 경유하여 행해진다. 이는 추상화의 다른 레벨에 있는 파트를 갖는 실행가능 모델(model)들이 가능하도록 한다. 가상 플랫폼 개발은 주로 IP 코어 모델들, 내부 연결의 최적화, 실행 컨트롤/핸드셰이킹(control/handshaking) 서브시스템과 플랫폼 모델 집적화의 개발로 이루어진다. 플랫폼 집적화의 가장 중요한 부분은 메모리 맵(memory map)의 결정이다.

[0066] 일 예로서, 제안하는 실시 예에서 기술된 바와 같은 디지털 수신기가 사용될 수 있는 적용 예에 대하여 살펴본다. 이러한 적용 예는, 복수의 안테나를 구비하는 단말의, 동기화 되어 있지 않고 다른 주파수에서 동작하는 두 개의 베이스 스테이션 또는 접속점 사이에서의, 끊어짐 없는(seamless) 핸드-오버에 관한 것이다. 상기 베이스 스테이션은 바람직하게는 단말의 고 이동성의 지원할 수 있는 MIMO(Multiple Input-Multiple output) 통신 기술을 적용할 수 있다.

[0067] 제한하는 솔루션은 다른 네트워크 기술(인터-모드 핸드오버, inter-mode handover)의 두 개의 베이스 스테이션 간 뿐만 아니라, 동일 표준에서 동작하지만 다른 반송 주파수를 사용하는 두 개의 베이스 스테이션 간, 끊어짐 없는 서비스를 가능하게 한다.

[0068] 상기에 기술된 바와 같이, 디지털 수신기 구조가, 다른 통신 모드로 리소스(resource)(안테나들+아날로그 프론트 엔드)들의 유연한 할당을 가능하게 하는 것과 마찬가지로, 스마트(smart) 컨트롤러가 리소스 할당 방식을 리드(lead)할 경우, 이는 사용자 요구/통신 조건에 따라서 전체 통신 성능을 최적화할 수 있게 한다. 이동 단말의 어느 한 안테나는 새로운 기지국으로의 결합을 스캔(scan)하고 초기화하는데 이용될 수 있고, 동시에 다른 안테나들은 현재의 기지국과 통신을 유지하기 때문에 소프트 핸드 오버가 가능하다. 수신기에서 빠른 스위칭 가능한 및/ 또는 재구성가능(reconfigurable)한 블록들은 단말 안테나들이 적어도 하나의 안테나가 핸드 오버 스캐닝을 위하여 사용되고 있는 경우에, 적어도 하나의 안테나를 통하여 통신을 수행할 수 있도록 지원한다.

[0069] 하나의 네트워크에서 듀얼(dual)-안테나 동작으로부터 단일(single) 안테나로 전환하기 위하여, 베이스 스테이션은 링크의 감소된 용량/신뢰도(capacity/reliability)를 통지 받아야 한다. 예를 들어, 공간적으로 멀티플렉스된 스트림들은 더 이상 지지될 수 없고, 성상(constellation) 및/또는 부호화율(coding rate)은 주어진 통신 품질을 보장하기 위해 변환될 수 있다.

소프트 핸드 오버 어플리케이션을 위한 제안하는 실시예의에 따른 디지털 수신기의 적용은, 동일한 하드웨어 블록이 재사용될 수 있는 유용한 효과를 보여준다.

Claims (34)

1. - 패킷화된 데이터를 수신하기 위한 수단(90)

   - 패킷 검출을 수행하고, 제1 프로그램 가능한 프로세서(15)를 포함하는 제1 프로세싱 모듈(module)(10),

   - 복조 및 패킷 복호화를 수행하고, 제2 프로그램 가능한 프로세서(55)를 포함하는 제2 프로세싱 모듈(50),

   - 상기 제1 프로세싱 모듈(10)에 의한 데이터 검출을 통보 받고 상기 제2 프로세서 모듈을 활성화(activatiing) 할 수 있도록 배치되고, 제3 프로세서를 포함하는 제1 디지털 수신 컨트롤러(30)를 포함하고,

   상기 제1 프로세싱 모듈(10)은,

   전력 레벨 검출을 위한 제3 프로세싱 모듈(12) 및 동기화를 수행하기 위한 제4 프로세싱 모듈(16)을 포함하고,

   상기 제4 프로세싱 모듈(16)은,

   상기 제1 프로세서를 포함하는

   디지털 수신기(1).
2. 제1항에 있어서, 상기 패킷화된 데이터를 수신하기 위한 수단(90)은 아날로그 프론트 엔드(front end)인 디지털 수신기.
3. 제1항에 있어서,

   사용에 있어서, 제1 프로세서(15)의 소비 전력은, 제2 프로세서(55)의 소비 전력보다 낮은 디지털 수신기.
4. 제3항에 있어서,

   사용에 있어서, 제1 프로세싱 모듈(10)의 소비 전력은, 제2 프로세싱 모듈(50)의 소비 전력 보다 낮은 디지털 수신기.
5. 제1항에 있어서,

   상기 제1 프로세서(15)는 ASIP(application specific instruction set processor)인 디지털 수신기.
6. 제1항에 있어서,

   상기 제2 프로세서(55)는 범용 프로세서인 디지털 수신기.
7. 삭제
8. 제1항에 있어서,

   상기 제3 프로세싱 모듈(12)은, 상기 패킷화된 데이터를 수신하기 위한 수단으로부터 패킷화된 데이터를 입력 받을 수 있도록 배치되는 디지털 수신기.
9. 제1항에 있어서,

   상기 제3 프로세싱 모듈(12)는 하드웨어 블록인 디지털 수신기.
10. 제1항에 있어서,

    상기 제1 프로세싱 모듈(10)을 위한 제2 컨트롤러(20)를 더 포함하고, 상기 제2 컨트롤러는 상기 제3 프로세싱 모듈(12)로부터 입력을 수신하고 상기 제4 프로세싱 모듈(16)을 활성화 하도록 배치되는 디지털 수신기.
11. 제10항에 있어서,

    상기 제4 프로세싱 모듈(16)은 상기 제2 컨트롤러(20)으로부터 컨트롤 신호를 수신하도록 배치되는 디지털 수신기.
12. 제10항에 있어서,

    상기 제2 컨트롤러(20)는 설정 가능한(configurable) 하드웨어 블록인 디지털 수신기.
13. 제1항에 있어서,

    상기 제3 프로세싱 모듈(12)은 상기 패킷화된 데이터를 수신하기 위한 수단(90)을 위한 설정(setting)들을 제공하기 위하여 배치되는 디지털 수신기.
14. 제1항에 있어서,

    상기 제1 프로세서(15)는 상관(correlation)을 위하여 최적화된 디지털 수신기.
15. 제1항에 있어서,

    복수의 상기 제1 프로세싱 모듈(10)을 포함하는 디지털 수신기.
16. 제15항에 있어서,

    상기 복수의 제1 프로세싱 모듈(10) 중 적어도 일부는 동일 버스 인터페이스를 공유하도록 배치되는 디지털 수신기.
17. 제15항에 있어서,

    상기 복수의 제1 프로세싱 모듈(10)은 동일 아키텍쳐를 갖는 디지털 수신기.
18. 제15항에 있어서,

    복수의 패킷화된 데이터를 수신하기 위한 수단(90)들을 포함하는 디지털 수신기.
19. 제17항에 있어서,

    패킷화된 데이터를 수신하기 위한 각 수단(90)들은 대응되는 안테나(95)에 연결되는 디지털 수신기.
20. 제15항에 있어서,

    상기 디지털 수신기는 여러 가지 모드에서 동작하도록 구성되고, 각각의 상기 제1 프로세싱 모듈(10)은 상기 여러 가지 모드 중 어느 하나의 모드에서 동작하기 위하여 프로그램 가능한 디지털 수신기.
21. 제15항에 있어서,

    모든 상기 제1 프로세싱 모듈(10)은 상기 제2 컨트롤러(20)를 공유하는 디지털 수신기.
22. 제15항에 있어서,

    각각의 상기 제1 프로세싱 모듈(10)은 자기 자신의 제2 컨트롤러(20)을 구비하는 디지털 수신기.
23. 제1항에 있어서,

    상기 제4 프로세싱 모듈(16)은 필터링을 위하여 배치되고, 데이터 패킷을 버퍼링하기 위한 제1 메모리(18)를 더 포함하는 디지털 수신기.
24. 제23항에 있어서,

    상기 제4 프로세싱 모듈(16)은 설정 가능한 하드웨어 블록 상에서 상기 필터 링 동작을 수행하기 위하여 배치되는 디지털 수신기.
25. 제23항에 있어서,

    상기 제1 메모리(18)는 순환적인(circular) 데이터 버퍼인 디지털 수신기.
26. 제23항에 있어서,

    상기 제1 메모리에 병렬로 연결되고 데이터 수신을 위한 제2 메모리(19)를 더 포함하는 디지털 수신기.
27. 제26항에 있어서,

    상기 제1 메모리(18) 또는 상기 제2 메모리(19)의 데이터 전송과, 상기 제1 메모리(18) 또는 상기 제2 메모리(19)와 상기 제2 프로세서(55)의 메모리 간의 데이터 전송을 위한 수단을 더 포함하는 디지털 수신기.
28. 제27항에 있어서,

    상기 데이터 전송을 위한 수단은 버스(bus)와 직접 메모리 접속(direct memory access)을 포함하는 디지털 수신기.
29. 제28항에 있어서,

    상기 버스는 공유 버스(shared bus)인 디지털 수신기.
30. 제28항에 있어서,

    복수의 버스들을 포함하는 디지털 수신기.
31. 제30항에 있어서,

    복수의 직접 메모리 접속을 포함하는 디지털 수신기.
32. 제1항에 있어서,

    상기 제2 프로세싱 모듈(50)으로부터 데이터를 입력 받는 FEC 코더(coder)를 더 포함하고, 상기 FEC 코더는 상기 제1 디지털 수신 컨트롤러(30)에 의하여 활성화되도록 배치되는 디지털 수신기.
33. 제1항에 있어서,

    표준 그룹 {IEEE802.11a, IEEE802.11n, 3GPP-LTE, IEEE802.16e} 중 어느 하나의 표준에 따라서 신호 처리를 수행할 수 있도록 구성되는 디지털 수신기.
34. 이동 단말기의 사용 방법에 있어서,

    무선 통신 시스템의 두 개의 베이스 스테이션간에 소프트 핸드오버를 확립(establishing) 하기 위하여, 제1항 내지 제6항 또는 제8항 내지 제33항 중 어느 한 항의 디지털 수신기를 포함하는 이동 단말기의 사용 방법.

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