JP2013059087A - ソフトウェア無線実装用ディジタル受信機 - Google Patents

Abstract

【課題】着信する無線送信に応答したスペクトル環境の認識及び段階的なシステム復帰（ウェイクアップ）を可能にする、スケーラブルでエネルギー効率のよいディジタル受信機構造物を提供する。
【解決手段】パケットデータを受信する手段９０と、第１のプログラミング可能なプロセッサ１５を備えたパケット検出のための第１の処理モジュール１０と、第２のプログラミング可能なプロセッサ５５を備えた復調及びパケット復号化のための第２の処理モジュール５０と、上記第１の処理モジュール１０によりデータの検出について通知を受けかつ上記第２の処理モジュール５０を起動するように構成された第３のプロセッサを備えた第１のディジタル受信コントローラ３０とを備えた。
【選択図】図３

Description

本発明は、ソフトウェア無線プラットフォームに適するディジタル受信機構造物に関する。

ソフトウェア無線（software-defined radio：ＳＤＲ）は、無線ネットワーク及びユーザ端末装置のための再構成可能なシステムアーキテクチャを可能にするハードウェア及びソフトウェア技術の集まりである。ＳＤＲは、ソフトウェアアップグレードを用いることにより、適応、更新又は拡張可能な多モード、多帯域かつ多機能の無線装置を構築するという課題に対して効率的かつ比較的安価なソリューションを提供する。従って、ＳＤＲは、無線コミュニティ内の広範なエリアにわたって適用可能な実現可能化技術であると考えることができる。

ハンドヘルド型ディジタル受信機に係るコスト削減と、製品化に要する時間の改善とは、ソフトウェア無線（ＳＤＲ）の実装を必要とする。携帯式ハンドヘルド装置において実施可能であるためには、ＳＤＲは低電力でもなければならない。ＳＤＲの低コスト及び低電力要件は、下記を含意する。

− リアクティブな多モード動作：受信機は、多数の通信規格による送信をおそらくは同時的に検出するように構成可能であるべきである。これらの送信は、検出されると復号化されなければならない。
− スケーラビリティ：需要及びシリコン処理技術の発展に適合する複数バージョンのプラットフォームが、初期状態のスケーラブルな設計から導出されなければならない。
− プログラミング可能性及びターゲットの変更可能性：ＳＤＲプラットフォームに基づくアプリケーションの展開のための開発時間は最短化されなければならない。このことは、統合されたプラットフォームのインスタンス化と、高級言語に基づくアプリケーション−マッピングのフローとを行うことによってのみ可能である。

エネルギー効率をモバイル機器の集積化に要求されるレベルに維持するためには、プログラミング可能性とエネルギー効率とのトレードオフを慎重に評価しなければならないので、プログラミング可能性を導入できるのは、合計平均電力に対するその影響が充分に少ない場合、又は、結果的に生じる追加の柔軟性を活用してシステムのふるまいを用途及び環境に対してより良く適合させることにより平均エネルギー利得が生じ得る場合に限られる。

最新技術によるソリューションは、例えば下記の構成を用いて、多様な規格及び将来的に保証されたＳＤＲプラットフォームに取り組んでいる。

− マスタ／スレーブの汎用プロセッサ（general purpose processor：ＧＰＰ）、
− 多様な無線インタフェースを使用するディジタル信号処理（digital signal processing：ＤＳＰ）、
− シングル又は同種マルチコアのシステムオンチップ（System on Chip：ＳｏＣ）。

消費電力については、コンピュータアーキテクチャ及び／又は回路レベルでの取り組みはあるが、システムレベルではない（動的電力管理を除く）。

ＳＤＲに関しては、多くの異なるアーキテクチャスタイルがすでに提案されている。その大部分は、無線物理層処理の最も重要な特性、すなわち高いデータレベル並列性（data level parallelism：ＤＬＰ）及びデータフロー支配（data flow dominance）を念頭に設計されている。最初の特性に関しては、ＶＬＩＷ（Very Long Instruction Word：超長命令語）及びベクトル／ＳＩＭＤ（Single Instruction/Multiple Data：単一命令／複数データ）のハイブリッドアーキテクチャが、限られた命令フェッチングオーバーヘッドでデータレベル並列性を活用すると考えられることが多い。しかしながら、高いＤＬＰであっても、このようなアーキテクチャへＣコードを直接にマッピングすることは、コンパイラにとってやはり難題である。第２の特性は、細粒度の再構成可能アレイ（fine-grain reconfigurable arrays：ＦＧＡ）及び粗粒度の再構成可能アレイ（coarse grain reconfigurable arrays：ＣＧＡ）により活用される。ＦＧＡの主たるボトルネックは、そのスケーラビリティを阻害しかつ大きなエネルギーオーバーヘッドをもたらす高い相互接続コストにある。ＣＧＡはこの点を改良し、より少数であるがより複雑な機能ユニットを提案している。

いくつかの提案（例えば、非特許文献１も参照されたい）は、パーソナル通信ハンドヘルド装置におけるＳＤＲの統合に大きく寄与しているが、提案されているプラットフォームの何れも、リアクティブな無線を可能にするために必要な機能を有していない。具体的には、多モードのリアクティブ性に関して提案されたソリューションは存在しない。また、妥当なエネルギー効率のときのその計算能力は、複数の信号次元を活用するにはいまだ限定的にすぎる。このことは主に、変調／復調ベースバンド処理の特性のみが考慮されるという事実に起因する。実際には、無線規格の実装は、媒体アクセス制御の機能を含み、バーストに基づく通信の場合は信号検出及び時間同期化の機能も含んでいる。データレベル並列性（ＤＬＰ）の所望される特性は、定義により制御支配型である媒体アクセス制御（ＭＡＣ）処理においては有効ではなく、よってＲＩＳＣプロセッサとの適合性のほうが高い。それに加えて、バーストに基づく送信のパケット検出及び粗な時間同期化は、パケットの変調及び復調よりも大幅に高いデューティサイクルを有する。従って、これらは別の柔軟性／効率のトレードオフを必要とする。

このようにリアクティブなディジタル受信機に係る１つの可能な応用例は、このような受信機を備える移動体端末装置の２つの基地局間又はアクセスポイント間のハンドオーバ動作のメカニズムに関連している。基地局は各々、特定の通達範囲エリア又はセルをカバーするように配置されている。通達範囲エリアは部分的に重なり合い、よってその配置がセルラネットワークをサポートする。

ハンドオーバはハードハンドオーバである可能性があり、この場合、移動体端末装置は（物理的に）一度に１つの基地局のみに接続され、よって新しい基地局への接続を達成する前に現行の基地局への接続を終了しなければならない。このことは、ハンドオーバ中の非接続期間（「ブレーク」）を含意する。ハードハンドオーバは、「ブレークビフォアメーク」とも呼ばれる。これに対して、ソフトハンドオーバは、移動体端末装置を同時に２つの基地局へ接続できるハンドオーバメカニズムである。これは、「メークビフォアブレーク」とも呼ばれる。

シームレスなハンドオーバとは、ユーザに知覚されることなく行われる、すなわち実行中のサービスが中断されないハンドオーバを意味する。シームレスなハンドオーバは必ずしもソフトハンドオーバを含意しない（ただし、ソフトハンドオーバはシームレスなハンドオーバを簡単にする）。

ソフトハンドオーバは、同じ周波数で動作しかつ２つの異なるＣＤＭＡスクランブルコードによって区別される２つの３Ｇ基地局間で行うことができる。３Ｇセルラシステムでは、各基地局に関連付けられるスクランブルコードが、移動体端末装置を分離する通常のＣＤＭＡコードへ重畳される。ある移動体端末装置は、複数のスクランブルコードを利用して、単一のフロントエンドにより２つの基地局の信号を同時に受信することができる。

シームレスなハードハンドオーバは、基地局間の同期化によって達成することができる。この同期化に基づいて、基地局は、端末装置が限られた時間内に近傍セルを走査できるようにし、必要であれば、比較的高速で発生可能であるハードハンドオーバをトリガする。この技術は、異なるネットワーク技術間のハードハンドオーバの場合は実行不可能である一方、また他方では、単一のネットワークの複雑なネットワーク同期化を要求する。

８０２．１１無線ＬＡＮの場合、８０２．１１プロトコルが提供する省電力メカニズムを用いた時分割方式により、１つの端末装置を同時に複数のアクセスポイントへ接続する可能性が存在する。この技術は、アプリケーションの待ち時間限界より小さい時定数を有する省電力機能をプロトコルが提供するようなプロトコル及びアプリケーションに有益である。

特許文献１には、機能的に複数のブロックに分割される半導体デバイスが開示されている。これらのブロックの電源システムは、電源が常にオンである非制御型電源グループと、電力供給をそれぞれ独立ではあるが連鎖的にオン／オフできるグループである、カスケード接続された複数の制御型電源グループとに分けられる。このことは、所定のブロックの電力がカスケード内の先行ブロックによって制御されることを意味する。特定の処理部分の実行に不要なブロックには、電力が供給されない。例えば、復号化ブロックは、先行する復調ブロックにおける処理が完了したときのみオンに切り換えられる。様々なブロックへの分割は純粋に機能的なものであり、ブロックの実際の静的もしくは動的電力、そのデューティサイクル、又はエネルギー効率と柔軟性との間におけるそのトレードオフに関するいかなる検討事項についても考慮していない。構成上、ブロックの階層レベルが高いほどデューティサイクルは高くなる。

特許文献２は、スリープモードとアクティブモードとを切り換えできる受信機部分を含むトランシーバに関連している。制御回路は、受信されるべき情報信号が検出されたときに、受信機をスリープモードからアクティブモードへ切り換えるために設けられる。制御回路は情報信号の電力レベルに基づいて切り換えを決定し、ここで、電力レベルは、受信信号強度インジケータ（received signal strength indicator：ＲＳＳＩ）信号によって表される。この場合もやはり、純粋に機能的に区画化されたカスケード式の起動チェーンが予見される。

欧州特許出願公開第ＥＰ１３２８０６６号Ａ２公報。 米国特許第６９７８１４９号Ｂ１明細書。

Bluethgen, "Finding the optimum partitioning for multi-standard radio systems", Proc. Int'l SDR Technical Conference, Nov. 2005。

本発明の目的は、着信する無線送信に応答したスペクトル環境の認識及び段階的なシステム復帰（ウェイクアップ）を可能にする、スケーラブルでエネルギー効率のよいディジタル受信機構造物を提供することにある。

本発明はディジタル受信機に関し、本ディジタル受信機は、
パケットデータを受信する手段と、
第１のプログラミング可能なプロセッサを備えた、パケット検出のための第１の処理モジュールと、
第２のプログラミング可能なプロセッサを備えた、復調及びパケット復号化のための第２の処理モジュールと、
上記第１の処理モジュールによりデータの利用可能性についての通知を受けかつ上記第２の処理モジュールを起動するように構成された、第３のプロセッサを備えたディジタル受信コントローラとを備える。

ある好適な実施形態では、パケットデータを受信する手段はアナログフロントエンドである。

有利なことには、使用時に、第１のプロセッサの消費電力は第２のプロセッサの消費電力より少ない。使用時に、第１の処理モジュールの柔軟性は第２の処理モジュールの柔軟性より小さい。具体的には、第２の処理モジュールの命令セットはより豊富であり、高級言語コンパイラの使用を許容する。

好適には、第１のプロセッサは特定用途向き命令セットプロセッサである。これに対して、第２のプロセッサは、有利なことには汎用プロセッサにされる。

ある好適な実施形態では、第１の処理モジュールは、電力レベル検出のための第３の処理モジュールと、同期化のための第４の処理モジュールとを備える。第４の処理モジュールは、上記第１のプロセッサを備える。

第３の処理モジュールは、パケットデータを受信する手段からパケットデータの供給を受けるように構成される。第３の処理モジュールは、好適にはハードウェアブロックである。

有利なことには、本発明に係るディジタル受信機は、第１の処理モジュールのための第２のコントローラをさらに備え、上記第２のコントローラは、その入力において第３の処理モジュールから電力検出の通知を受信するように構成され、かつ第４の処理モジュールを起動するように構成される。第４の処理モジュールは、典型的には、上記第２のコントローラから制御信号を受信するように構成される。これはさらに、上記パケットデータを受信する手段からフィルタリングユニットを介してデータパケットを受信する。第２のコントローラは、構成可能なハードウェアブロックである。有利なことには、第３の処理モジュールは、上記パケットデータを受信する手段の設定値を準備するように構成される。（第４の処理モジュール内の）上記第１のプロセッサは、好適には相関用に最適化される。

別の好適な実施形態では、ディジタル受信機は複数の上記第１の処理モジュールを備え、これらは、有利なことには同じアーキテクチャを有する。好適には、これらの第１の処理モジュールのうちの少なくともいくつかは、同じバスインタフェースを共有するように構成される。よって受信機は、さらに、パケットデータを受信する複数の手段を備えてもよい。次に、パケットデータを受信する手段は各々、好適には対応するアンテナへ接続される。

別の実施形態では、ディジタル受信機は、汎用アーキテクチャ又は変調／復調に係る特定の下位部分専用のアーキテクチャを有する複数の上記第２の処理モジュールを備える。

ディジタル受信機は複数の異なるモードで動作するように構成され、第１の処理モジュールの各々はこれらのモードのうちの１つで動作するようにプログラミング可能である。

別の実施形態では、複数の第１の処理モジュールが第２のコントローラを共有する。あるいは、第１の処理モジュールの各々は、その固有の第２のコントローラを有する。

好適には、第４の処理モジュールはフィルタリング用に構成され、データパケットをバッファリングするための第１のメモリをさらに備える。上記第１のメモリは、好適には循環データバッファである。有利なことには、第４の処理モジュールはさらに、構成可能なハードウェアブロック上でフィルタリング動作を実行するように構成される。

さらなる実施形態では、ディジタル受信機はさらに、第１のメモリに並列してデータ受信のための第２のメモリを備える。本受信機はさらに、一方の第１又は第２のメモリと他方の第２のプロセッサのメモリとの間でデータを転送する手段を備えてもよい。このデータを転送する手段は、好適にはバス及び直接メモリアクセスを備える。バスは、好適には共有バスである。オプションとして、複数のバスと複数の直接メモリアクセスとを設けることができる。

別の実施形態では、ディジタル受信機は、第２の処理モジュールからデータの供給を受けるように構成されたＦＥＣ符号化器をさらに備え、上記ＦＥＣ符号化器は、第１のディジタル受信コントローラによって起動されるように構成される。

ある好適な実施形態では、先に述べたようなディジタル受信機は、ＩＥＥＥ８０２．１１ａ、ＩＥＥＥ８０２．１１ｎ、３ＧＰＰ−ＬＴＥ、ＩＥＥＥ８０２．１６ｅのうちの任意の規格に係る信号を処理するように構成される。

ある特定の態様において、本発明は、無線通信システムの２つの基地局間でソフトハンドオーバを確立するための、先に述べたようなディジタル受信機を備えた移動体端末装置の使用に関する。

プラットフォームアーキテクチャを示すトップレベル図である。 プラットフォームアーキテクチャを示すトップレベル図である。 プラットフォームアーキテクチャを示すトップレベル図である。 本発明に係るディジタル受信機のアーキテクチャを示す概要図である。 ＤＦＥタイルの実際の実装を示す図である。 図３と同じアーキテクチャを示し、ブロック（１０）を詳細に示す図である。 第１のプロセッサの実施可能なＡＳＩＰアーキテクチャを示す図である。 有効なバーストを検出したとき動作トレースを示す図である。 誤トリガを検出したときの動作トレースを示す図である。

本発明に係るアプローチでは、消費電力をシステムの観点から考慮する。より具体的には、これは、柔軟性及び消費電力に関する既定の性能と、積極的な電力管理による階層的な起動とを達成するように選択される区画化を使用する。このような便宜的な区画化の目的は、いつどこで必要とされるかということについて柔軟性を与えることにある。このようにターゲットが決められた柔軟性は、異種マルチプロセッサシステムオンチップ（Multi-Processor System-on-Chip：ＭＰＳＯＣ）アーキテクチャを必要とする。階層的起動の背後にある主要な発想は、プラットフォームのうちの漸増的に電力を消費する複数の部分を段階的に動作可能化して、向上した信号検出能力で一連のタスクを実行するというものである。段階的復帰は、カスケード接続された複数の機能ブロックを利用し、これらの機能ブロックは、単調増加する柔軟性を備えて実装され、これによりエネルギー効率を低下させるが、これは構造により得られるデューティサイクルを低下させることによって補償される。

プラットフォームとは、アプリケーションを実行可能なフレームワークを意味する。これには、ハードウェアプラットフォーム（hardware platform）のシステムオンチップ（ＳｏＣ）と、ハードウェア抽出層ソフトウェアと、アプリケーションソフトウェアをプラットフォームのシステムオンチップ（ＳｏＣ）上にマップさせるツールと、おそらくはアプリケーションソフトライブラリとが含まれる。以下、ＨＷプラットフォームＳｏＣに注目する。

低いデューティサイクルを有するアプリケーション部分は、ともにグループ化して高度に柔軟なハードウェアにマップすることができる。すると、柔軟性のコストは、低いデューティサイクルを活用する積極的な電力管理を実装することによって十分に償却される。より高いデューティサイクルを有し、よって平均電力に対してより大きく影響する部分に対しては、柔軟性が少ない特定用途向けのハードウェアが必要とされる。パラメータ化可能な複数のハードウェアブロック、又は複数の専用コアが、実際的なソリューションである。プログラミング可能／再構成可能ハードウェアをターゲットとすべき部分内では、制御支配型タスク（制御分岐当たりの演算数が少ない）と計算及び／又は転送支配型タスクとの間に部分区画を実現することができる。前者は、後にスカラマイクロアーキテクチャをターゲットとするものにされ、後者は、命令レベルの並列マイクロアーキテクチャの候補である。最後に、これらのアーキテクチャの複数のフレーバーが同時に考慮されなければならないか否かについて、データレベル並列化の度合いとメモリ毎の演算比とを用いて決定される。この区画化により、コアの数及びタイプを規定するトップレベルのプラットフォームアーキテクチャを抽出することができる。

ディジタル受信機は、いくつかの構成単位に細分割されることが可能である。図１は、考慮されるプラットフォームテンプレートのトップレベル図を示す。高レベルのプラットフォームアーキテクチャには様々なコアが含まれてもよく、例えば、信号検出に割り当てられかつアナログフロントエンドに対してインタフェースをとる複数のディジタルフロントエンドコアと、信号変調／復調及び複数のアンテナ処理に割り当てられる複数のベースバンドエンジンと、ＦＥＣ符号化／復号化に割り当てられる外部モデムタイルと、プラットフォーム制御及び媒体アクセス制御用のコアとが含まれる。

アナログフロントエンドに関連付けられるディジタルフロントエンドは、無線信号走査と、アナログフロントエンド制御（例えば、自動利得制御（ＡＧＣ））と、短ループのアナログフロントエンド制御と、Ｉ／Ｑサンプルインタフェース処理と、パケット検出と、受信モードにおけるデシメーション及びバースト前置同期化と、送信モードにおける信号補間とのために設けられる。これらの機能は、比較的高いデューティサイクルによって特徴付けられる。従って、ＤＦＥ電力は重要である。

残りのモデム機能は、２つのグループに分けられる。ベースバンドディジタル信号処理ユニットは、精密な同期化と、フロントエンド障害補償と、多アンテナ処理と、復調とに対する受信機能を実装する。送信モードでは、ベースバンドユニットにはチャネル符号化及び変調も実装される。考慮されるプロセッサアーキテクチャは、ハイブリッドＳＩＭＤ−ＣＧＡアプローチに基づくものである。前方エラー訂正エンジンは、多重化（多重化解除）されたストリーム（外部モデム）からのデータ符号化（復号化）を高速化する。前者は、高いデータレベルの並列化によって計算集約的であり、飽和固定小数点複素数操作に支配される。ベースバンドプロセッサアーキテクチャは、複数のベースバンドコアを有するものであることが可能である。このアーキテクチャは、おそらくは複数の（並列）コアを含む、プログラミング可能及び／又は再構成可能なハードウェアブロックを備えてもよい。様々なコア間には、スケーラブルな相互接続が設けられてもよい。相互接続は、セグメント化されたバス相互接続であってもよい（詳細は次の段落を参照されたい）。第２の機能グループは転送集約的であり、しばしば特殊な算術演算を必要とする。両方とも、アプリケーションシナリオにおいては十分に低いデューティサイクルを有する。最後に、媒体アクセス制御（ＭＡＣ）及びコグニティブ（認知）制御処理は、ともに転送及び制御支配型であり、デューティサイクルは低い。よって、これらは第４の区画を形成する。プラットフォーム制御及び媒体アクセス制御は、汎用コア（例えば、ＡＲＭ９プロセッサ）によって実行されることが可能である。

すでに述べたように、スケーラブルな相互接続（図１参照）は、有利なことには、セグメント化されたバス相互接続であってもよい。図２Ａは、存在しうる実装を示す。セグメント型のバスアーキテクチャは、調整可能なＦＩＦＯ深さを有する、２つの単一ポートの直接メモリアクセスコントローラ（direct memory access controller：ＤＭＡＣ）を備える。図２においては、ＭＭはメインメモリ（main memory）を意味し、ＤＦＥはディジタルフロントエンド（digital front-end）を意味し、ＢＢＥはベースバンドエンジン（baseband engine）を意味し、ＦＥＣＥは前方エラー訂正エンジン（forward error correction engine）を意味することに留意されたい。バースト長が増大すると、より低い優先度の転送のアクセスに余分な遅延が生じるので、１６ワードのバースト長は、スループットと待ち時間との妥当なトレードオフを与える。両方のＤＭＡＣは連続した並列データ転送を実行するためにバスセグメントへのアクセスを有する必要があるので、適切なバス接続性が提供されなければならない。よって、図２Ａに示すような多層ＡＨＢバス（Amba High Performance Bus：Ａｍｂａハイパフォーマンスバス）が設けられる。図２Ｂは、２つのセグメント間の多重１６ワードバースト転送の同時性を示す。図２Ａのセグメントバスのスループットは合計４．３ギガビット／秒になる可能性があり、これは、例えばＩＥＥＥ８０２．１１ｎの処理には十分である。バスの利用度は、結局のところ５０％を超えるまでになる場合があり、好適には６０％を超え、さらに好適には６５％を超える場合がある。完全を期せば、ＡＨＢバス上のトランザクションはアドレスフェーズ及びこれに続くデータフェーズより成る（待機状態なし：２つのバスサイクルのみ）ことが想起される。ターゲットとなる装置へのアクセスは、マルチプレクサ（非３状態）を介して制御され、これにより一度に１つのバス−マスタアクセスへのバスアクセスが認められる。ＡＨＢバスは、（他の機能のうちでもとりわけ）バースト転送と、パイプライン演算と、複数のバスマスタと、単一サイクルのバスマスタハンドオーバと、非３状態実装と、大きなバス幅（６４／１２８ビット）とを可能にする。

プログラミング可能なソリューションは、専用ソリューションに比べると、本質的に大きな電力を消費してしまう。提案しているプラットフォームでは、スケーラブルなディジタルフロントエンドは複数の「タイル」を備え、すでに述べたようにこれらのタイルが、信号検出及び前置同期化の機能を実装する。これらの複数のタイルは、非常に高いエネルギー効率と、同じタイル上で異なる規格の検出を行うのに十分なプログラミング可能性との双方を必要とする。スケーラブルでありかつエネルギー効率の高いディジタル受信機のディジタルフロントエンドは、着信する無線送信に応答してシステムが段階的に復帰することをサポートすることによってプラットフォームの平均消費電力の大幅な節約を可能にする、柔軟な検出／時間同期化ユニットを有する。

一般的な用語としては、ディジタルフロントエンドは、システム内の下記のような部分である。

− プラットフォームの他の部分が遮断されている間にスタンバイモードにおいて必要とされるタスク、すなわち信号検出及び／又は走査を行う。
− １つ又は複数の信号が検出されると、割り込みを発生してプラットフォームを復帰させる。
− プラットフォームの復帰シーケンスの間に、受信した粗いデータをバッファリングする。
− １つ又は複数のストリームが受信されるとき、自動利得制御（ＡＧＣ）、ＲＸフィルタリング及び粗い同期化を保証する。
− １つ又は複数のストリームが送信されれば、ＴＸフィルタリングを保証する。

ディジタルフロントエンド（ＤＦＥ）は、リアクティブな無線プラットフォームの信号の入口／出口ポイントである。これは、アナログフロントエンドを介して１つ又は複数のＲＦフロントエンド／アンテナセクションへ接続される。全体的な消費電力を最小化するために、その柔軟性は最小に保たれる。ほとんどのディジタル無線方式の共通点が活用され、一般的アーキテクチャが導出される。ディジタル無線規格を通じた同期化アルゴリズムの多用性に起因して、同期化セクションにはなお柔軟性が必要とされる。自己相関及び相互相関に係る特定のサポートを有する特定用途向けプロセッサが考慮される。

図３は、（１つのアンテナに対応する）１つの検出器タイルのディジタルフロントエンドアーキテクチャを示す概要図である。図４は、実施可能な実際の実装の一例を示す。単一のタイルは、単一のアンテナに対してインタフェースをとるディジタル送受信論理を含む。

着信するパケットデータは、第１の処理モジュール（１０）（本明細書においては、この用語を「検出器タイル」の同義語として用いる）へ入力される。この第１の処理モジュール（１０）は、アナログフロントエンド（９０）を介してアンテナセクション（９５）と接続されている。第１の処理モジュールによるデータ検出を通知する信号が、ディジタル受信コントローラ（３０）へ送られる。このコントローラ（３０）は、第１の処理モジュールメモリからの利用可能なデータを第２の処理モジュールメモリへコピーしかつ第２の処理モジュール（５０）を起動するように構成される。第２の処理モジュール（５０）は、データパケットの復調及び復号化を担当する。検出器タイル（１０）は、好適には特定用途向け命令セットプロセッサ（application specific instruction set processor：ＡＳＩＰ）である第１のプロセッサ（１５）を備える。第２の処理モジュール（５０）は、典型的には汎用プロセッサである第２のプロセッサ（５５）を備える。データフローがコントローラ（３０）を通過しないことは留意されるべきである。データのコピーは、システムバス上の直接メモリアクセスによって行われる。

ＤＦＥタイルの送信機部分は、バッファと、ＶＬＳＩ補間フィルタとから成る。クロックされるサンプルがフィルタを介してアナログフロントエンドへ向かって送られることを可能にする開始コマンドを発行することができる。送信（ＴＸ）バッファ（図４参照）は、利用可能なサンプルの数がしきい値より下がったときに割り込みをトリガするための、プログラミング可能なしきい値を有する。この割り込みは、プラットフォームコントローラによって処理される。

図４におけるＤＦＥタイルの受信機部分は、ＶＬＳＩデシメーションフィルタと、バッファと、ＤＣオフセット及び搬送波周波数オフセット（ＣＦＯ）のための補償ユニットとからなる一連の部分を含む。データパスに隣接して、２つの専用マイクロプロセッサコアが実装される。第１のコアは、フロントエンド自動利得制御（ＡＧＣ）及びＤＦＥ電力管理を処理する。第２のコアは、時間同期化用に最適化される。

図５は、アーキテクチャのさらなる詳細図である。あるアンテナからのＤＦＥのデータパスは、データパケットのうちのフィルタリングされていないサンプルが第３の処理モジュール（１２）によって分析されるように構成される。第３の処理モジュール（１２）は、典型的には、フロントエンド（フィルタなど）の正しい設定値を計算するＡＧＣコントローラである。第３の処理モジュールは、ハードウェアブロックとして実装される。

ある好適な実施形態では、ディジタル受信機は第１の処理モジュール（１０）のためのリソース動作コントローラ（２０）をさらに備え、第３の処理モジュールによる電力検出及び／又は第４の処理モジュールによるデータ同期化の成功を通知する信号はこのコントローラ（２０）へ送られる。リソース動作コントローラ（２０）は、プラットフォームの段階的復帰をサポートする複数の別個のブロックにより提供される入力に基づいて、所定の時点においてＤＦＥのどの部分が起動されるかを制御する。コントローラ（２０）は、構成可能なハードウェアブロックであってもよい。リソース動作コントローラ（２０）は、第４の処理モジュール（１６）を起動することができ、またディジタル受信コントローラを復帰させるメッセージを生成することができる。この第４の処理モジュール（１６）は、第１の処理モジュール（１０）にも属する。本発明に係るアプローチにおいて、第４の処理モジュール（１６）が第３の処理モジュール（１２）からの入力を受信しない点に留意することは重要である。第３（１２）及び第４（１６）の処理モジュールにおけるデータパスは、並列している。

第２のコントローラ（２０）から制御信号を受信するのは、この第４の処理モジュール（１６）である。また第４の処理モジュール（１６）は、パケットデータを受信する手段からもデータパケットを受信する。第４の処理モジュール（１６）は、上記第１のプロセッサ（１５）を備える。またこれは、フィルタ手段（１７）も備える。受信フィルタ（１７）の出力は、データバッファ（１８）に格納される。このことが必要であるのは、フィルタリングされるサンプルに対して第１のプロセッサ（１５）が粗い同期化アルゴリズムを実行する間にデータがバッファリングされる必要があるからである。プロセッサ（１５）は、実装上の選択肢に依存して、データバッファへ接続されたり、又はこのデータバッファの複製へ接続されたりすることが可能である。さらに、データバッファからシステムバスインタフェースを介して主データバスへの接続も存在する。

本発明の好適な一実施形態においては、前述のデータパスは、システム内に存在するアンテナの数だけ何度も複製される。各アンテナは、パケットデータを受信するためのそれ自体の手段（９０）を有し、これは好適には、すでに述べたアナログフロントエンドである。よって、各タイル（第１の処理モジュール１０）は同じアーキテクチャを有してもよい。複数の検出タイルは、ＭＩＭＯ受信及び／又は多モード走査の柔軟なサポートを可能にする。よって、検出は、複数の異なるモードに関して同時に実行されることが可能である。各タイルにおける第１のプロセッサにおいて、柔軟な時間同期化が実行される。タイルの構成及び（階層的な）起動は、共有のグローバルなリソース動作コントローラ（２０）によって実行されることが可能である。あるいは、各タイルに対して別個に、専用のリソース動作コントローラが設けられてもよい。

複数の検出タイルを有するこのような実施形態では、ディジタル受信機は異なるモードで動作するように構成されることが可能であり、よって各検出は、存在しうるモードのうちの１つにおいて動作するようにプログラミングされる。

ディジタル受信機システムは、処理階層（ＤＦＥユニット及びベースバンドプロセッサを含む）と、制御階層（１つ又は複数のＤＦＥ／リソース動作コントローラで構成される）とからなる。データは、入力インタフェースからダウンサンプラ／アンチエイリアシングフィルタへ直接に進み、さらに循環バッファ及び同期化プロセッサスクラッチ経路へ進むことができ、次いで、同期化ポインタに依存して、ベースバンドプロセッサメモリへ進むことができる。データはプラットフォームコントローラにも、ＡＧＣにも、リソース動作コントローラにも進むことはない。

次に、第３及び第４の処理モジュールのブロックについてさらに詳しく説明する。

本アーキテクチャの基本的着想は、主データパスを可能な限り直線的に保つことにある。このことは、第１のプロセッサ（１５）からの明示的なアクションを必要とすることなく、受信フィルタ（１７）から到来する入力サンプルをシステムの他の部分へ送ることが可能であるということを意味する。提案しているアーキテクチャは、この点を考慮している。

ＡＧＣコントローラの目的は、フロントエンドの増幅を制御することと、存在しうる着信信号を検出することとにある。ある動作モードでは、信号検出が例えば粗い同期化動作の後又は逆拡散動作の後にのみ可能になるので、ＡＧＣコントローラはバイパスされる必要がある。第３の処理モジュール（１２）のデフォルト動作モードは、次のように詳述することができる。ＡＧＣは、自走（free-running）モード（開始時のデフォルトモード）にあるとき、電力の測定を開始して、最大ＳＮＲに到達するようにフロントエンドの増幅チェーンを制御する。増幅テーブル（最適利得分布）は、使用されるフロントエンドに依存する。電力測定は、複数のステップで実行される。通常は、電力探索の実行に続いて、電力が精密に推定される。電力推定自体は、着信するサンプルの平均化である。着信する電力が所定のしきい値に達すると、ＡＧＣコントローラはこのことを通知する信号を送り、時間同期化を動作可能化する。この間、ＡＧＣは保持モードに設定され、第４の処理モジュール（１６）における時間同期化がパケットの可能な開始を発見することを可能にする。時間同期化がパケット開始を発見しないとき、又はパケット送信が終了したとき、ＡＧＣは再度自走モードになる。ＡＧＣ解放信号は、失敗した時間同期化から、又はパケットの終わりから到来してもよい。

受信アンチエイリアシングフィルタ（１７）は、着信信号に対してダウンサンプリングを実行する。受信アンチエイリアシングフィルタ（１７）は、電力について高度に最適化されている。

第１のプロセッサ（１５）は、先に説明したように、好適には特定用途向け命令セットプロセッサ（ＡＳＩＰ）である。このいわゆる同期化プロセッサ（すなわち、第１のプロセッサ）には、フィルタリングされたデータサンプルであって、粗同期化ポイントを決定するために分析されるべきデータサンプルが供給される。同期化プロセッサは、ＡＣＧロックイベントに反応して、着信データに対してその同期化探索を開始する。有効な同期化シーケンスを検出すると、これはホストコントローラに割り込み、循環バッファ内のデータの開始アドレスをプラットフォームコントローラへ送る。このコントローラは、続いて、循環バッファからバススレーブインタフェースを介してシステム内の他のベースバンド処理部分へデータのバースト転送を開始することができる。

図６は、粗な時間同期化を実行するためのこのようなＡＳＩＰの実施可能なアーキテクチャを示す。これは、２命令同時実行ＶＬＩＷアーキテクチャを有する。それに加えて、伝統的な算術論理演算装置（ＡＬＵ）、パイプライン型複素数演算乗算器（ＭＵＬ）、制御（ＣＴＲＬ）、分岐（ＢＲＡＮＣＨ）、負荷／格納（Ｌ／Ｓ）機能ユニットが存在する。さらに、明示的なレジスタ移動と、ベクトルのパック処理／アンパック処理とを実装するために３つの特別なユニットが追加される。これらは、具体的には、２つのベクトルをパック処理するＶ＿ｅｘｔ＿ｖｖｖ＿ｅｘと、１つのベクトルを複数のスカラレジスタにアンパック処理するＳ＿ｅｘｔ＿ｖｒｒと、複数のスカラをベクトルにパック処理するＳ＿ｅｘｔ＿ｒｒｖとである。

リソース動作コントローラ（resource activity controller：ＲＡＣ）は、各時点でＤＦＥ受信パスのどの部分が起動されるかを制御する。これは、レジスタ構成可能ハードウェアブロックである。ＲＡＣは、ＡＧＣコントローラ、同期化プロセッサ及びプラットフォームコントローラによって発生される入力信号に基づいて決定を下す。例えば、あるＡＧＣがＲＸイネーブル信号をアサートすると、ＲＡＣは、対応する検出器タイルのフィルタ、バッファ及びＡＳＩＰクロックを起動する。この動作の例外は、ＡＳＩＰがまず所定のアルゴリズムを実行する必要があるような動作モードが選択される場合である。この場合は、ＡＧＣの状態に関わりなく、完全な検出器タイルが起動される。ＲＡＣはさらに、保持モードからのＡＧＣの解放を扱う。従って、これは、同期化プロセッサ（誤ＡＧＣトリガの場合）により、又はディジタル受信コントローラ（「パケットの最後」の場合）により発生される情報に依存する。

起動（非活性化）を実行する１つの実施可能な方法は、スリープモードにおいてクロックゲーティング及びメモリ基板バイアシングを使用することである。起動ではまず、公称バイアスをメモリへ復元する（よって、漏れと引き換えに通常速度でこれらにアクセスすることができる）。次に、コアが再度クロックされる。プロセッサに関しては、小さい復帰ブロック（常時クロックされている）が復帰プロセスの復帰信号を捉える。プロセッサは、特定の命令によってそれ自体を非活性化することができる。

バスインタフェースは、ディジタル受信コントローラに、異なる検出器タイルのデータバッファへのアクセスを提供する。このインタフェースを介して、本コントローラは、データバッファからシステムの残りの部分へのバーストデータ転送を実行することができる。

ＤＦＥ ＲＸサブシステムのデフォルト動作原理は、下記の通りである。

− ＡＧＣコントローラは、フロントエンドの出力をモニタリングする。ダウンサンプラ／フィルタは起動されず、よってデータはブロックされる。ＡＧＣコントローラは、存在しうる着信信号を検出すると、このイベントをＲＡＣへ通知する。
− ＲＡＣは、受信機フィルタ、循環データバッファ及び同期化プロセッサを動作可能化する。同期化プロセッサは、選択された動作モードに依存して、同期化又は相関シーケンスを探し始める。これにより、同期化プロセッサは、循環バッファと同期化しているそのメモリ内のデータプリアンブル（パケットの開始）を探す。
− ＡＳＩＰは、データバッファ内に有効な情報が存在していると決定すれば、プラットフォームコントローラに割り込んで循環バッファ内のデータの正しい開始アドレスをコントローラへ送る。
− 次に、コントローラは、そのデータを処理できるＦＬＡＩプラットフォームの任意の部分に向けた、循環バッファからバスインタフェースを介する転送を開始することができる。ここで、同期化プロセッサは何の動作も行う必要がない。例えば、コントローラは、ＤＦＥバッファからベースバンドプロセッサメモリへデータをコピーし、ベースバンドプロセッサを復帰させて、どの機能が実行されなければならないかについてベースバンドプロセッサに指示することができる。ベースバンドプロセッサは、処理の完了後、データをＦＥＣプロセッサメモリへコピーできることをプラットフォームコントローラに通知し、ＦＥＣプロセッサメモリを復帰させて通知する。「コピー」することは、データが通過することを意味しないという点に留意されたい。これは、実際には、直接メモリアクセスに基づくものである。

ＡＧＣにより信号が検出されない場合、ＡＧＣコントローラ以外の複数の検出器タイルは、スリープモードにおいて独立に設定されることが可能である。

すでに述べたように、本発明が開示しているようなディジタル受信機は、好適には、例えばＩＥＥＥ８０２．１１ａ、ＩＥＥＥ８０２．１１ｎ、３ＧＰＰ−ＬＴＥ、ＩＥＥＥ８０２．１６ｅのような様々な規格に従う信号を処理するように構成される。

一例として、図７は、８０２．１１ａの場合の有効バーストの検出及び前置同期化を保証するために必要とされる動作シーケンスを示す。ＤＦＥタイルがアクティブであるとき、ＡＧＣ＿ｅｎａｂｌｅ（ＡＧＣイネーブル）信号はハイレベルである。ＡＧＣコントローラは、着信データを連続的に分析している。電力検出は、ＡＧＣ＿ｄｏｎｅ（ＡＧＣ完了）信号により通知される（図示した例では時間インデックス１８０２５ｎｓで発生する）。これは、同期化プロセッサ、デシメーションフィルタ及びデータＦＩＦＯをそれぞれ起動する、ｓｙｎｃ＿ｅｎａｂｌｅ（同期化イネーブル）信号、ｆｉｌｔｅｒ＿ｅｎａｂｌｅ（フィルタイネーブル）信号及びｂｕｆｆｅｒ＿ｅｎａｂｌｅ（バッファイネーブル）信号のアサートを引き起こす。考察されている入力信号の場合、同期化イベントは時間インデックス２７６７５の（ｓｙｎｃ：同期化）信号において発生する。これはプラットフォームレベルの割り込み（ＤＦＥ＿ｉｎｔ）のアサートを引き起こし、これがプラットフォームコントローラを復帰させる。図７には、電力状態フローが追加されている。状態電力に状態継続時間を乗算したものを合計すれば、バースト検出の間に消費されたエネルギーを容易に計算することができる。具体的には、最初の有効サンプルの受信からＤＦＥ＿ｉｎｔの割り込み発生までに費やされるエネルギーについて考慮する。現行の実験では、計算結果は２２８ｎＪになる。

同様に、図８は、ブロッカ信号の受信時（誤トリガ）に行われる動作シーケンスを示す。ＡＧＣ＿ｄｏｎｅ信号が発生され、フィルタ、バッファ及び同期化プロセッサが起動されているが、同期化ポイントは発見されず、よって、「ｓｙｎｃ」信号はアサートされない。フィルタ、バッファ及び同期化プロセッサは、時間インデックス３１０２５ｎｓでタイムアウトが発生した後、スリープモードに戻される。図８においても状態フローが追加され、誤トリガイベントにおいて費やされたエネルギーを同様に計算すると、３００ｎＪになる。誤トリガイベントの間の平均電力は、１５．２ｍＷである。従って、誤トリガが確率ｐで発生するフィールド動作では、ＤＦＥタイルの消費量は１．１（１−ｐ）＋１５．２ｐ［ｍＷ］になる。

次に、プラットフォームのシステムオンチップの設計に注目する。コアのマイクロアーキテクチャ及び相互接続は既知であり、パラメータ化可能なコアに係る命令セットシミュレータ、サイクル精度の相互接続モデル及び動作モデルに基づく、電子システムレベル（Electronic System Level：ＥＳＬ）のプラットフォームモデルを組み立てることができる。これは、ＳＤＲソフトウェアの開発及び統合化の基準として、及び部分的にはプラットフォームハードウェアの段階的改良の試験台として使用される。よって、ソフトウェア及びハードウェア開発は、分離可能である。

仮想プラットフォーム設計は、高レベル方法論の設計フローにおける重要なステップである。その目的は、ソフトウェア開発（プラットフォーム制御ＡＰＩ、機能物理層、機能媒体アクセス制御及びデータリンクＡＰＩ）に適するとともに、プラットフォームハードウェア設計の基準として適する抽象レベルのプラットフォームシミュレータを組み立てることにある。抽象化の異なるレベル間の変換は、いわゆるトランザクタを介して行われる。これは、抽象化の異なるレベルにおける複数の部分を備えた実行可能なモデルを可能にする。仮想プラットフォームの開発は、主として、ＩＰコアモデルの開発と、相互接続及び実行制御／ハンドシェイキングサブシステムの最適化と、プラットフォームモデルの統合とから成る。プラットフォームの統合の重要部分は、メモリマップの決定である。

次に、例示として、本発明で説明したようなディジタル受信機を有利に使用できる具体的な応用例を取り上げる。本応用例は、時間同期化せずかつ異なる周波数で動作する（同一規格又は異なる規格の）２つの基地局又はアクセスポイント間における、２つ以上のアンテナを有する移動体端末装置のシームレスなハンドオーバの事例に関する。基地局は、有利なことには、端末装置の高い移動性をサポートする可能性のある、多入力−多出力（ＭＩＭＯ）通信方式を適用してもよい。

提案しているソリューションは、異なるネットワーク技術の２つの基地局間のシームレスなハンドオーバ（モード間ハンドオーバ）を可能にするとともに、同じ規格で動作するが異なる搬送波周波数を用いる２つの基地局間のシームレスなハンドオーバを可能にする。

これまでに提示したディジタル受信機構造物は、異なる通信モードへの柔軟なリソースの割り当て（アンテナ＋アナログフロントエンド）を可能にするので、これは、スマートコントローラがリソースの割り当てを導く場合に、ユーザのニーズ／通信状態に従った全体的な通信性能の最適化を可能にする。移動体端末装置のアンテナのうちの１つは、走査を行って、新しい基地局への関連付けを開始するために使用可能である一方、他のアンテナはなお、現行の基地局との通信に使用され、これによりソフトハンドオーバが可能になる。受信機における高速にスイッチング可能な、及び／又は、再構成可能なブロックが通信をサポートすることにより、少なくとも１つのアンテナがハンドオーバの走査に使用される場合では、通信に活用される端末装置のアンテナは少なくとも１つ少なくなる。

１つのネットワークにおいて２アンテナ動作から単一アンテナ動作へ切り換えるためには、基地局は、リンクの容量／信頼性の低下について通知されるべきである。例えば、空間的な多重ストリームをもはやサポートできなくなり、所定の通信品質を保証するためには空間配置位相（コンステレーション）及び／又は符号化レートの変更を行うことができる。

ソフトハンドオーバアプリケーションのための本発明に係るディジタル受信機の応用例は有益な効果を例証し、よって、同じハードウェアを再使用することができる。

Claims (34)

1. パケットデータを受信する手段（９０）と、
   第１のプログラミング可能なプロセッサ（１５）を備えた、パケット検出のための第１の処理モジュール（１０）と、
   第２のプログラミング可能なプロセッサ（５５）を備えた、復調及びパケット復号化のための第２の処理モジュール（５０）と、
   上記第１の処理モジュール（１０）によりデータの検出についての通知を受けかつ上記第２の処理モジュール（５０）を起動するように構成された、第３のプロセッサを備えた第１のディジタル受信コントローラ（３０）とを備えたディジタル受信機（１）。
2. 上記パケットデータを受信する手段（９０）はアナログフロントエンドである請求項１記載のディジタル受信機。
3. 使用時に、上記第１のプロセッサ（１５）の消費電力は上記第２のプロセッサ（５５）の消費電力より少ない請求項１又は２記載のディジタル受信機。
4. 使用時に、上記第１の処理モジュール（１０）の消費電力は上記第２の処理モジュール（５０）の消費電力より少ない請求項３記載のディジタル受信機。
5. 上記第１のプロセッサ（１５）は特定用途向き命令セットプロセッサである請求項１乃至４のうちの任意の請求項記載のディジタル受信機。
6. 上記第２のプロセッサ（５５）は汎用プロセッサである請求項１乃至５のうちの任意の請求項記載のディジタル受信機。
7. 上記第１の処理モジュール（１０）は、電力レベル検出のための第３の処理モジュール（１２）と、同期化のための第４の処理モジュール（１６）とを備え、上記第４の処理モジュール（１６）は上記第１のプロセッサを備えた、先行する請求項のうちの任意の請求項記載のディジタル受信機。
8. 上記第３の処理モジュール（１２）は上記パケットデータを受信する手段からパケットデータの供給を受けるように構成された請求項７記載のディジタル受信機。
9. 上記第３の処理モジュール（１２）はハードウェアブロックである請求項７又は８記載のディジタル受信機。
10. 上記ディジタル受信機は、上記第１の処理モジュール（１０）のための第２のコントローラ（２０）をさらに備え、上記第２のコントローラは、上記第３の処理モジュール（１２）から入力を受信するように構成され、かつ第４の処理モジュール（１６）を起動するように構成された請求項７乃至９のうちの任意の請求項記載のディジタル受信機。
11. 上記第４の処理モジュール（１６）は、上記第２のコントローラ（２０）から制御信号を受信するように構成された請求項１０記載のディジタル受信機。
12. 上記第２のコントローラ（２０）は構成可能なハードウェアブロックである請求項１０又は１１記載のディジタル受信機。
13. 上記第３の処理モジュール（１２）は、上記パケットデータを受信する手段（９０）の設定値を準備するように構成された請求項７乃至１２のうちの任意の請求項記載のディジタル受信機。
14. 上記第１のプロセッサ（１５）は相関用に最適化される請求項１乃至１３のうちの任意の請求項記載のディジタル受信機。
15. 複数の上記第１の処理モジュール（１０）を備えた、先行する請求項のうちの任意の請求項記載のディジタル受信機。
16. 上記複数の第１の処理モジュール（１０）のうちの少なくともいくつかは同じバスインタフェースを共有するように構成された請求項１５記載のディジタル受信機。
17. 上記複数の第１の処理モジュール（１０）は同じアーキテクチャを有する請求項１５又は１６記載のディジタル受信機。
18. パケットデータを受信する複数の手段（９０）を備えた請求項１５、１６又は１７記載のディジタル受信機。
19. パケットデータを受信する各手段（９０）は対応するアンテナ（９５）へ接続される請求項１７記載のディジタル受信機。
20. 上記ディジタル受信機は複数の異なるモードで動作するように構成され、上記第１の処理モジュール（１０）の各々は上記モードのうちの１つで動作するようにプログラミング可能である請求項１５乃至１９のうちの任意の請求項記載のディジタル受信機。
21. 上記第１の処理モジュール（１０）のすべては上記第２のコントローラ（２０）を共有する請求項１５乃至２０のうちの任意の請求項記載のディジタル受信機。
22. 上記第１の処理モジュール（１０）の各々はその固有の第２のコントローラ（２０）を有する請求項１５乃至２０のうちの任意の請求項記載のディジタル受信機。
23. 上記第４の処理モジュール（１６）はフィルタリング用に構成され、データパケットをバッファリングするための第１のメモリ（１８）をさらに備えた請求項７乃至２２のうちの任意の請求項記載のディジタル受信機。
24. 上記第４の処理モジュール（１６）は、構成可能なハードウェアブロック上で上記フィルタリングの動作を実行するように構成された請求項２３記載のディジタル受信機。
25. 上記第１のメモリ（１８）は循環データバッファである請求項２３記載のディジタル受信機。
26. 上記第１のメモリ（１８）に並列な、データ受信のための第２のメモリ（１９）をさらに備えた請求項２３乃至２５のうちの任意の請求項記載のディジタル受信機。
27. 一方の上記第１（１８）又は上記第２（１９）のメモリと他方の上記第２のプロセッサ（５５）のメモリとの間でデータを転送する手段をさらに備えた、先行する請求項のうちの任意の請求項記載のディジタル受信機。
28. 上記データを転送する手段はバス及び直接メモリアクセスを備えた請求項２７記載のディジタル受信機。
29. 上記バスは共有バスである請求項２８記載のディジタル受信機。
30. 複数のバスを備えた請求項２８又は２９記載のディジタル受信機。
31. 複数の直接メモリアクセスを備えた請求項３０記載のディジタル受信機。
32. 上記ディジタル受信機は、上記第２の処理モジュール（５０）からデータの供給を受けるように構成されたＦＥＣ符号化器をさらに備え、上記ＦＥＣ符号化器は第１のディジタル受信コントローラ（３０）によって起動されるように構成された請求項１乃至３１のうちの任意の請求項記載のディジタル受信機。
33. 複数の規格からなるグループ（ＩＥＥＥ８０２．１１ａ、ＩＥＥＥ８０２．１１ｎ、３ＧＰＰ−ＬＴＥ、ＩＥＥＥ８０２．１６ｅ）のうちの任意の規格に係る信号を処理するように構成された、先行する請求項のうちの任意の請求項記載のディジタル受信機。
34. 無線通信システムの２つの基地局間でソフトハンドオーバを確立するための、先行する請求項のうちの任意の請求項記載のディジタル受信機を備えた移動体端末装置の使用。

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