JP2004533176A - 動的サーチおよびマルチパス受信の適応マルチモードレイク受信機 - Google Patents
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Abstract
本発明は、新しいタイプのレイク受信機、すなわちマルチモードレイク受信機に関し、マルチモードレイク受信機は、移動局あるいは基地局内に含めることができ、また、ＣＤＭＡ、ｃｄｍａ２０００、Ｗ−ＣＤＭＡ、または他の移動体通信システムの動的パイロット信号サーチ能力ならびにマルチパス受信および結合能力を有する。適応マルチモードレイク受信機は、ネットワークインタフェースと、複数の適応マルチモードレイクフィンガと、マルチモードプロセッサと、を含む。各適応マルチモードレイクフィンガおよびマルチモードプロセッサは、第１の構成情報（第１のモード信号）に応答してパス受信機能モードに構成され、またさらに、第２の構成情報（第２のモード信号）に応答してサーチャー機能モードに構成され、捕捉モード、トラヒックモード、およびアイドルモードのマルチモードレイク受信機を提供する。好ましい実施形態では、マルチモードレイク受信機は、適応性のある、または再構成可能な計算という新しいカテゴリの集積回路を用いて実施され、相互接続ネットワークに接続される複数の異種の計算素子を提供して、パイロット信号サーチならびにマルチパス受信および結合を含む複数の異なる機能モードの適応型再構成可能マルチモードレイクフィンガおよびマルチモードプロセッサを形成する。
Description
【技術分野】
【０００１】
本発明は、包括的に集積回路に関し、特に、たとえば、ＣＤＭＡ、ｃｄｍａ２０００、Ｗ−ＣＤＭＡ、または他の任意の直接拡散式スペクトラム拡散通信システムにおいて利用される動的サーチおよびマルチパス受信のマルチモードレイク受信のための適応型再構成可能集積回路に関する。
【０００２】
［関連出願の相互参照］
本出願は、２００１年３月２２日に出願され、本発明の譲受人であるQuickSilver Technology, Inc.に譲渡され、参照により本明細書に援用される、Paul L. Master他の「Adaptive Integrated Circuitry With Heterogeneous And Reconfigurable Matrices Of Diverse And Adaptive Computational Units Having Fixed, Application Specific Computational Elements」と題する米国特許出願第０９／８１５，１２２号に関連し、一般に開示されているすべての主題（「関連出願」）について優先権を主張するものである。
【背景技術】
【０００３】
増大し続ける移動体通信技術の使用水準に適応するため、符号分割多重アクセス（「ＣＤＭＡ」）、ｃｄｍａ２０００、および「Ｗ−ＣＤＭＡモバイル通信システムがますます配備（または配備を計画）されている。こういった通信システム内、特に基地局および移動局（またはＣＤＭＡ携帯電話やマルチメディアデバイス等の移動体）内では、マルチパス受信のために「レイク」受信機が採用され、空間ダイバーシティおよび時間ダイバーシティの両方が通信システムに加えられる。
【０００４】
レイク受信機は、このマルチパス受信に使用される複数の「レイクフィンガ」、および指定されたサーチャー（各種サーチウィンドウを有する）を含む。このようなサーチャーは利用可能なマルチパスを決定するために採用され、決定後に、利用可能なマルチパスにレイクフィンガが割り振られる。加えて移動局内でも、システム（パイロット信号）取得、潜在的なソフトハンドオフ機能、また一般に、基地局から伝送されている信号の中で最も強い信号を常に絶えず選択する目的で対応する複数の基地局から伝送される複数のパイロット信号またはチャネルを監視するために、サーチャーが採用される。
【０００５】
レイク受信機の現行のＣＤＭＡ実施は、移動局および基地局に固定数のレイクフィンガを採用している。移動局では、通常３つのレイクフィンガが最大３つのマルチパスの受信に使用され、１つのサーチャーが、たとえば、利用可能な、または到来するマルチパスおよび基地局信号を監視するために使用される。それぞれマルチパス受信あるいはサーチに専用のこのような固定数のフィンガまたはサーチャーはそれぞれ、許容できない遅延（システム捕捉の際の遅延等）、通話断、品質劣化する通話、または他の不十分なシステムパフォーマンス発生させる可能性がある。
【０００６】
加えて、ｃｄｍａ２０００および広帯域ＣＤＭＡ（Ｗ−ＣＤＭＡ）等の提案されている技術の実施は、マルチパス受信のためにトラヒックモードにおいて追加のレイクフィンガおよび信号サーチまたはチャネル選択のために追加のサーチャーを用いる必要があり得るか、またはそうして最適化し得る。これにはそれぞれ、より広い拡散（擬似ランダムノイズまたは「ＰＮ」）コードまたはシーケンス、および直交関数を収容するために複雑性が追加される。しかし、このような追加の固定かつ専用の集積回路（「ＩＣ」）ハードウェアを使用すると、レイク受信機の複雑性およびコストが増大する可能性があるとともに、電力の消費が増大する可能性があり、バッテリの寿命および対応する通話時間またはトラヒック時間に対して潜在的に有害な影響がある。
【０００７】
したがって、マルチパス受信機能およびサーチ機能の両方のマルチモード機能についてリアルタイムで動的に最適化可能な適応性があり再構成可能なレイク受信機を提供する必要性が残っている。このような適応性があり、かつ再構成可能なレイク受信機は、電力の消費を最小化すべきであるとともに、ハンドヘルド装置および他のバッテリ電源装置での使用などの低電力用途に適したものであるべきでもある。
【発明の開示】
【課題を解決するための手段】
【０００８】
本発明は、新しいタイプのレイク受信機、すなわちマルチモードレイク受信機に関し、マルチモードレイク受信機は、移動局あるいは基地局内に含めることができ、ＣＤＭＡ、ＰＣＳ、３Ｇ、または他の移動体通信システムにおいて動的パイロット信号をサーチする能力およびマルチパスを受信し結合する能力を有する。本発明のマルチモードレイク受信機は、既存の形の集積回路を利用して実施する、または好ましくは、適応性があるまたは再構成可能なコンピューティングに新しいカテゴリの集積回路および新しい方法論を利用して実施することができる。
【０００９】
加えて、本発明の好ましいマルチモードレイク受信機は、複数の動作モード：システム捕捉モード、トラヒックモード、およびアイドルモードを提供する。本発明は、特定の動作モード：システム捕捉モードおよびアイドルモードでは通常、２つ以上のレイクフィンガは必要なく（システム捕捉では０であり、アイドルモードでは１つ）、これらモードでの追加のレイクフィンガはいずれもＩＣ材料の無駄であることを認めている。その代わりに、本発明によれば、複数のサーチャーがこれらモードにおいて、システム捕捉速度または近隣サーチを増大させるために有用であり得る。また、トラヒックモードでは、受信するマルチパスまたは基地局信号の厳密な数が、フェージングチャネルにより動的に変動する。このため、本発明は、現在の無線周波数（ＲＦ）環境の状態に応じて受信機のパフォーマンスを向上させるために、レイクフィンガをサーチャーと動的にスワップする能力を提供する。
【００１０】
好ましいＩＣ実施形態は、相互接続ネットワークに接続された複数の異種の計算素子を含み、マルチモードレイクフィンガを形成する。複数の異種計算素子は、メモリ、加算、乗算、複素乗算、減算、構成、再構成、制御、入力、出力、および現場でのプログラム可能性等の種々の機能に、固定のアーキテクチャ等の固定の異なるアーキテクチャを有する、対応する計算素子を含む。構成情報に応答して、相互接続ネットワークは、パイロット信号サーチならびにマルチパス受信および結合を含む複数の異なる機能モードの複数の異種計算素子を構成および再構成するようにリアルタイムで動作可能である。
【００１１】
より具体的に言えば、好ましい装置は、ネットワークインタフェース、複数の適応マルチモードレイクフィンガ、およびマルチモードプロセッサを備える。複数の適応マルチモードレイクフィンガの各適応マルチモードレイクフィンガは、第１の構成情報（第１の信号、またはパスモード信号）に応答して、パス受信機能モードに構成され、またさらに、第２の構成情報（第２の信号またはサーチモード信号）に応答して、サーチャー機能モードに構成される。マルチモードプロセッサもまた第１の構成情報（第１の信号またはパスモード信号）に応答してパス受信機能モードに構成され、またさらに、第２の構成情報（第２の信号またはサーチモード信号）に応答してサーチャー機能モードに構成される。
【００１２】
本発明によれば、マルチモードレイク受信機がシステム捕捉モードであるとき、すべての適応マルチモードレイクフィンガおよびマルチモードプロセッサは、サーチャー機能モードに構成される。トラヒックモードでは、適応マルチモードレイクフィンガの部分集合およびマルチモードプロセッサは、パイロット信号強度および利用可能なマルチパスの数等の要因に応じて、サーチャー機能モードまたはパス受信モードに動的に構成される。アイドルモードでは、適応マルチモードレイクフィンガの部分集合およびマルチモードプロセッサも節電モードに構成することができる。
【００１３】
本発明は、好ましくは、潜在的な欠点を最小限に抑えながら、プロセッサ、特定用途向け集積回路（「ＡＳＩＣ」）およびフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）の様々な利点を効果的かつ効率的に組み合わせて最大化する新しい形またはタイプの集積回路を利用する。本発明によれば、適応計算エンジン（ＡＣＥ）と呼ばれ、プロセッサのプログラミング柔軟性、ＦＰＧＡの組立後の柔軟性、およびＡＳＩＣの高速要素および高利用率要素を提供する、このような新しい形またはタイプの集積回路が開示される。本発明のＡＣＥ集積回路は再構成が容易であり、リアルタイムで、対応する複数の動作モードを有することが可能であり、さらに、パフォーマンスを増大しながら電力の消費を最小限に抑え、ハンドヘルド装置および他のバッテリ電源装置に使用するなど特定の低電力用途に特に適している。
【００１４】
本発明のＡＣＥアーキテクチャは、適応性があるのあるまたは再構成可能な計算のために、同種のＦＰＧＡユニットではなく、相互接続ネットワークに接続された複数の異種計算素子を含む。複数の異種計算素子は、メモリ、加算、乗算、複素乗算、減算、構成、再構成、制御、入力、出力、および現場でのプログラム可能性等の種々の機能に、固定のアーキテクチャ等の固定の異なるアーキテクチャを有する対応の計算素子を含む。構成情報に応答して、相互接続ネットワークは、線形アルゴリズム演算、非線形アルゴリズム演算、有限状態マシン演算、メモリ演算、およびビットレベル処理を含む複数の異なる機能モードに複数の異種計算素子を構成および再構成するようにリアルタイムで動作可能である。
【００１５】
以下にさらに詳細に例示し考察するように、ＡＣＥアーキテクチャは単一ＩＣを提供し、この単一ＩＣは、これら固定の特定用途向け計算素子を使用してリアルタイムで構成および再構成することができ、それによって多種多様なタスクを実行する。好ましい実施形態では、ＡＣＥアーキテクチャは、（基地局信号およびその利用可能なマルチパスの両方の）マルチパス受信およびサーチに動的に構成および再構成することができる、相関器、位相推定器、および位相補正器等の要素を利用して、複数の適応レイクフィンガを形成する。
【００１６】
本発明の他の多くの利点および特徴が、以下の本発明および本発明の実施形態の詳細な説明から、特許請求の範囲から、また添付の図面から容易に明らかになるであろう。
【実施例】
【００１７】
本発明は多くの異なる形の実施形態が可能であるが、本開示は本発明の原理の例示とみなされるべきであり、説明される特定の実施形態に本発明を限定する意図がないという了解の下で、詳細な特定の実施形態を図面に示すとともに本明細書において記載する。
【００１８】
上に示したように、マルチパス受信機能およびサーチ機能の両方のマルチモード機能についてリアルタイムで動的に最適化可能な、適応性があり再構成可能なレイク受信機を提供する必要性が残っている。このような適応性があり、かつ再構成可能なレイク受信機が本発明により提供され、これは適応計算エンジン（「ＡＣＥ」）と呼ばれる新しい形の集積回路を利用する。本発明は、サーチまたはマルチパス受信機能のために、随時必要であり得る、相関器、乗算器、復調器、および結合器等の機能ブロック（計算ユニットおよびマトリックス）を形成するようにリアルタイムで構成および再構成することができる複数の固定計算素子を利用する。このような本発明による適応性があり、再構成可能なレイク受信機はまた、電力の消費も最小化し、ハンドヘルド装置および他のバッテリ電源装置での使用など、低電力用途に特に適している。
【００１９】
図１は、動的なサーチおよびマルチパス受信のための、本発明による好ましい適応型再構成可能マルチモードレイク受信機５０を示すブロック図である。上に述べたように、このようなマルチモードレイク受信機５０は、好ましくは、図４ないし図１０を参照して以下に詳細に考察するように、ＡＣＥ装置１００の１つまたは複数のマトリックス１５０（対応する相互接続ネットワークを有する）１つまたは複数のマトリックス１５０として実施される。本発明の適応マルチモードレイク受信機５０は、以下にさらに詳細に考察する、図２に示すようにも実施することができる。本発明によるマルチモードレイク受信機５０は、ＣＤＭＡ、ｃｄｍａ２０００、およびＷ−ＣＤＭＡ移動体通信システムまたは他のワイヤレス通信システムの基地局および移動局内など、マルチパス受信およびサーチ機能を必要とする任意の通信システムまたは装置内に含めることができる。
【００２０】
図１を参照すると、適応マルチモードレイク受信機５０は、ネットワークインタフェース５に動作可能に接続された複数のマルチモードレイクフィンガ２０、およびマルチモード処理ユニット３０を含む。ネットワークインタフェース５は通常、アンテナ（図１には別個に示されていない）に動作可能に接続され、アナログ／デジタル（Ａ／Ｄ）変換、フィルタリング、および他の中間周波数処理等の機能を含み、ベースバンドデジタル入力信号を適応マルチモードレイクフィンガ２０に提供する。マルチモード処理ユニット３０は、マルチパス（シンボル）結合（３１）機能ブロック（デインタリーブおよびチャネルデコードのための出力信号を生成）と、フィンガおよびモード割り振り処理（３２）機能ブロック（フィンガパス割り振り信号およびモード構成信号（情報）を生成）（後述のように、レイクフィンガ構成をパス受信機能モードおよびサーチ機能モードのいずれか一方に指示する）とを含む。（説明を容易にするために、図１には、普通なら従来のまたは既知のレイク受信機に含まれ得る他の構成要素を別個に示さない）。
【００２１】
これもまた図１に別個に示されないが、図４ないし図１０を参照して以下にさらに詳細に考察するように、各マルチモードレイクフィンガ２０は概して複数の計算ユニット２００を含み、計算ユニット２００はさらに複数の固定計算素子２５０を含む。これら固定計算素子２５０は、拡散（選択された擬似ノイズ（擬似ランダムノイズまたは「ＰＮ」）との乗算および／または直交コードもしくはシーケンス）、相関、位相追跡（推定）、および位相調整（図２に示す）を含むパス受信機能あるいはサーチャー機能を有する計算ユニット２００を形成するように、リアルタイムで適応的に構成および再構成することができる。同様に、マルチモード処理ユニット３０も、計算ユニット２００に構成および再構成することが可能な固定計算素子２５０からなる。したがって、マルチモード処理ユニット３０もまた、パス受信機能またはサーチャー機能に比較的または相対的に重きを置くように、すなわち、図１および図２に示すようにマルチパス結合器３１として、またはモードおよびパス割り振りプロセッサ３２として構成または再構成される。加えて、これら各種計算素子２５０はまったく異なる機能に構成および再構成することも可能であり、これについて以下にさらに詳細に考察する。
【００２２】
上に示したように、マルチモードレイクフィンガ２０はそれぞれ、好ましくは、少なくとも２つの動作モードまたは機能モード、すなわちマルチモードレイクフィンガ２０Ａ、２０Ｂ〜２０Ｍで示すパス受信モードおよびマルチモードレイクフィンガ２０Ｎ、２０Ｐ〜２０Ｚで示すサーチモードを有する。以下にさらに詳細に考察するように、マルチモードレイク受信機５０が捕捉モードであるか、アイドルモードであるか、それともトラヒックモードであるかに応じて、（複数のマルチモードレイクフィンガ２０の）各マルチモードレイクフィンガ２０は、特定のレイク受信機機能モード（パス（またはマルチパス）受信モードまたはサーチモード）に構成または再構成することができるか、アイドルまたは非使用モードに保つことができるか、または別の機能全体（すなわち、ＡＣＥ１００内の異なる機能に使用される）に利用することができる。加えて、好ましい実施形態では、１つの適応レイクフィンガ（２０Ｚ）が常にサーチャーモードに維持される（ＡＣＥ１００（図４）が対応する通信機能に利用される場合）。これに対応して、マルチモードレイク受信機５０が捕捉モードであるか、アイドルモードであるか、それともトラヒックモードであるかに応じて、マルチモード処理ユニット３０も対応する構成または再構成を有することになり、計算素子２５０は、パス受信機能またはサーチャー機能に比較的または相対的な重きを置く、すなわちマルチパス結合器３１として、またはモードおよびパス割り振りプロセッサ３２として構成または再構成される。したがって、マルチモード処理ユニット３０およびマルチモードレイクフィンガ２０がパス受信機能およびサーチ機能に構成されると、マルチモードレイク受信機５０は、当分野で既知のように動作することができる、すなわち拡散、相関、位相調整、マルチパス結合、マルチパス検出、およびパイロット信号サーチを提供することができる。
【００２３】
たとえば、特定のマルチモードレイク受信機５０の実施態様が、最大で７つのマルチモードレイクフィンガ２０を形成するのに十分な複数の計算素子２５０、およびマルチモード処理ユニット３０での対応する処理に適応するのに十分な複数の計算素子２５０を有すると仮定することができる。マルチモードレイク受信機５０が、特定の場所で電源投入されたばかりであり、サービスプロバイダを見つけようとしているときなど、捕捉モードであるとき、本発明によれば、利用可能なマルチレイクフィンガ２０はすべてサーチモードに構成され、利用可能なすべての周波数で利用可能なすべてのＰＮコードを調べて、十分なパイロット信号強度を有する適した基地局を見つける。これに対応して、捕捉モードの場合、マルチモード処理ユニット３０の計算素子２５０もまた単独で、復調またはマルチパス結合に追加の能力を提供することなく、計算資源およびメモリ資源を適切なＰＮサーチウィンドウに提供して利用可能な基地局を見つけて優先順位を付けるなどのサーチモードに構成される。したがって、専用ハードウェアが移動局内の１つのサーチャーの形成に利用され、潜在的に許容できない捕捉時間を有する従来技術による実施と比較して、本発明による捕捉モードのマルチモードレイク受信機５０は、はるかに高速に、上に述べた実施よりもおよそ７倍高速に進行することができ、より短い時間枠内でより高い信頼性でシステム捕捉を提供することができる。
【００２４】
反対に、捕捉に続き、マルチモードレイク受信機５０はトラヒックモードに入ることができ、トラヒックモードでは、ユーザが、たとえば全二重音声またはデータ伝送で関与し得る。環境状況および他の状況に応じて、この伝送はかなりのフェージングを受け得るか、または動的に変動する多くのマルチパスを有し得る。これら状況に応じて、構成および再構成を通して計算素子２５０を割り振り、適切なレベルのマルチパス受信またはパイロットサーチを提供することができる。たとえば、かなりのフェージングであるが利用可能なマルチパスが少ないという状況下、または他のハンドオフ状況下では、マルチモードレイク受信機５０の資源を割り振って、より有意なサーチ、ウィンドウ生成、およびパイロット信号追跡能力を提供し、通話断または品質劣化する通話を減らすことができる。また、たとえば、利用可能なマルチパスが多い状況下では、マルチモードレイク受信機５０の資源を割り振って、より有意なパス受信能力を提供する（すなわち、比較的より多くの数のマルチモードレイクフィンガ２０がパス受信モードに構成され、マルチモード処理ユニット３０の資源の比較的より多くの割り振り分がマルチパス結合（３１）に構成され）、受信品質が高くなるとともに、システムパフォーマンスが向上する。
【００２５】
図２は、本発明による動的なサーチおよびマルチパス受信のための適応型再構成可能マルチモードレイクフィンガ２０をさらに詳細に示すブロック図である。図２に示すように、適応マルチモードレイクフィンガ２０は、１つ（または複数）の基地局から伝送されたパイロット信号のパイロット相関器２１、チャネル（ウォルシュまたは直交コードまたはシーケンス）を決定し選択するためのチャネル（またはトラヒック）相関器２２、およびタイミング調整ブロック２６内に含まれる相関器（一般に２〜３個）等、複数の相関器を含む。マルチモードレイクフィンガ２０は、ダウンサンプラ２７、擬似ランダムノイズ（ＰＮ）シーケンスおよび直交（ウォルシュ）コードまたはシーケンス発生器２５、および他の位相推定または追跡（２３）および位相調整または補正（２４）機能ブロックも含む。タイミング調整ブロック２６は、好ましくは、遅延ロックループとして実施され、チップレートの８倍（８ｘ）のサンプリングレートを使用してチップ期間内でサンプリング時間を微調整し、これがダウンサンプリングブロック（２７）に入力され、相関器２２へのサンプリングデータ入力を提供する際に使用される。タイミング調整ブロック２６はまた、好ましくは、オンタイム（またはリアルタイム）でのパイロットチャネルの逆拡散を実行し、次に逆拡散されたパイロットシンボルが位相推定ブロック２３に入力される。（この他に、ここでも説明を容易にするために、図２に別個に示されていない他の構成要素があり得る）。本発明によれば、適応マルチモードレイクフィンガ２０は、マルチモードレイクフィンガ２０をパス受信モードまたはサーチモードに構成する比較的高位レベル（または概念的）の構成能力の実例であるマルチプレクサ（または他のスイッチ）２８も含み得る。例えば、以下にさらに詳細に考察するように、モードおよびパス割り振りプロセッサ３２は、第１の（またはパス）モード信号を対応するマルチプレクサ２８に送ることによって適応レイクフィンガ２０をパス受信モードに構成することができ、また、第２の（またはサーチ）モード信号を対応するマルチプレクサ２８に送り、それによって相関器２１、相関器２２の出力および／またはタイミング調整ブロック２６の相関器の出力をモードおよびパス割り振りプロセッサ３２（サーチモード）に向けるか、または位相調整器２４の出力をマルチパス結合器３１（パス受信モード）に向けることによって別の適応レイクフィンガ２０をサーチモードに構成することができる。マルチモードレイクフィンガ２０のより詳細かつ細かい適応および再構成能力について、図４ないし図１０を参照して以下に例示し考察する。
【００２６】
図３は、本発明による動的なサーチおよびマルチパス受信の好ましい適応型再構成可能マルチモードレイク受信の方法を示す高位レベルの流れ図である。この方法は開始ステップ５５で始まり、マルチモードレイク受信機５０が捕捉モードにあるか否かを判定する（ステップ６０）。マルチモードレイク受信機５０が捕捉モードである場合、この方法はステップ６５に進み、マルチモードレイク受信機５０をパイロット信号サーチに構成し適合させる。上で考察したように、捕捉モードの好ましい実施形態の場合、すべてのマルチモードレイクフィンガ２０およびマルチモードレイク処理ユニット３０のすべての資源はサーチモードに構成され、パイロット信号（またはシステム）捕捉時間を最小化し、かつ／または捕捉の信頼性を向上させる。
【００２７】
ステップ６０においてマルチモードレイク受信機５０が捕捉モードではない場合、方法はステップ７０に進み、トラヒックモードであるか否かが判定される。マルチモードレイク受信機５０がトラヒックモードの場合、方法はステップ７５に進み、マルチモードレイク受信機５０をトラヒックモードに動的に構成し適合させ、マルチパス受信およびパイロット信号サーチの両方に資源を構成して割り振る。上に述べたように、環境および他の状況に応じて、サーチ機能とマルチパス受信機能とに相対的により多くの、または少ない資源を割り振ることができる。一般に、サーチャー機能モードに構成される適応マルチモードレイクフィンガの数およびパス受信機能モードに構成される適応マルチモードレイクフィンガの数は、パイロット信号相対パワーレベル、識別されたマルチパスの数、識別された基地局の数、受信したトラヒックの信号対雑音比、および受信したトラヒックエラーレートを含むがこれらに限定されない複数のチャネル依存パラメータの１つまたは複数に基づいて動的に決定される。
【００２８】
例えば、ハンドオフが差し迫っている場合、比較的より多くのマルチモードレイクフィンガ２０（および対応するマルチモード処理ユニット３０の資源）をサーチモードに構成することができ、このようなハンドオフ後に、比較的より多くのマルチモードレイクフィンガ２０（および対応するマルチモード処理ユニット３０の資源）をマルチパス受信および結合に構成することができる。また例えば、利用可能なマルチパスが少数の場合、それに対応して、マルチパス受信および結合に構成するマルチモードレイクフィンガ２０（および対応するマルチモード処理ユニット３０の資源）の配分を少なくすることができ、比較的より多くの資源がサーチの構成に残され、また逆の場合も同様である。当業者は、様々なフェージング、マルチパスおよび他の環境状況下でこのようなシステムを割り振り提供する多くのアルゴリズムおよび他の割り振り方法が既知であり利用可能であることを認めよう。
【００２９】
引き続き図３を参照すると、マルチモードレイク受信機５０がステップ６０において捕捉モードではなく、ステップ７０においてトラヒックモードではない場合、方法はステップ８０に進み、マルチモードレイク受信機５０をアイドルモードに動的に構成し適合させ、資源を主に断続パイロット信号サーチおよび断続受信ページチェック（パス受信）に構成して割り振る。加えて、資源を節電モードに割り振ることができ、適応レイクフィンガ２０およびマルチモードプロセッサ３０の資源のいくらかがスリープ、低電力、または電源オフモードに構成される。ステップ６５、７５、または８０の後、方法はステップ６０に戻り、本発明による適応型再構成可能マルチモードレイク受信の方法を繰り返し反復する。
【００３０】
本発明による動的なサーチおよびマルチパス受信の適応型再構成可能マルチモードレイク受信機５０は、多くの利点を提供する。第１に、最も重要なのは、既存のＣＤＭＡまたはＰＣＳシステムの場合、限られた資源をマルチパス受信機能とサーチ機能とに動的に割り振ることで、マルチパス受信の向上により伝送品質が高くなる、またサーチ能力の増大および向上により通話断または品質劣化通話が少なくなるなど、何種類かの向上したシステムパフォーマンスが提供される。加えて、ｃｄｍａ２０００またはＷ−ＣＤＭＡ等次世代システムでは、拡散コード長を増大しながら、同時にマルチパス受信用のレイクフィンガの数を増やす必要がある場合があり、これによりサーチおよび相関要件が加わることになる。本発明による限られた資源をマルチパス受信機能とサーチ機能とに動的に割り振ることは特に有用で時期を得たものであり、費用効率的で節電の解決策を提供してパフォーマンスおよび処理能力を上げる要件に対処する。
【００３１】
本発明の適応マルチモードレイク受信機５０は、専用レイクフィンガ資源の構成および再構成に限定されないことに留意されたい。むしろ、本発明は、集積回路上で現在利用可能であり得る他の追加資源を動的に再構成し割り振ることに拡張されて、現在手元にある問題を解決する。具体的に言えば、マルチパス受信および／またはサーチに利用可能な資源全体の集合を、そのときに利用可能な資源に基づいて、また解決すべき問題の優先度に基づいて、時間の経過に伴って動的に拡張または縮小することができる。例えば、最初に電源が投入されたとき、移動局がシステム捕捉にのみ従事可能である、おそらく、ＩＣ資源のうちの２０パーセントしか関わっていない場合がある。以下に考察する本発明による好ましいＡＣＥ実施形態の場合、通常は非レイク機能に関わっている残りの資源（例えば、ＩＣのうちの８０パーセント）を一時的にサーチ機能に割り振り構成することができ、その後に他の後続機能に再構成することができる。
【００３２】
図４は、本発明による好ましい装置１００の実施形態を示すブロック図である。装置１００は、本明細書では適応計算エンジン（「ＡＣＥ」）と呼ばれ、集積回路として、または他のさらなる構成要素を有する集積回路の一部として実施されることが好ましい。（ＡＣＥ１００については、関連出願にも詳細に説明されている）。好ましい実施形態では、またさらに詳細に以下に考察するように、ＡＣＥ１００は、図示のマトリックス１５０Ａ〜１５０Ｎ等、１つまたは複数の再構成可能マトリックス（またはノード）１５０と、マトリックス相互接続ネットワーク１１０と、を含む。また、好ましい実施形態では、また以下に詳細に考察するように、マトリックス１５０の内の１つまたは複数、例えばマトリックス１５０Ａおよび１５０Ｂはコントローラ１２０として機能するように構成され、別のマトリックスが、例えばマトリックス１５０Ｃおよび１５０Ｄはメモリ１４０として機能するように構成される。各種マトリックス１５０およびマトリックス相互接続ネットワーク１１０は、数個のノードから何千個ものノードまで拡張可能なフラクタルサブユニットとして一緒に実装してもよい。上に述べたように、好ましい実施形態では、本発明のマルチモードレイク受信機５０は、ＡＣＥ１００として、あるいは１つまたは複数のマトリックス１５０として（対応する相互接続ネットワークとともに）具現される。
【００３３】
従来技術からの有意な違いは、ＡＣＥ１００が、再構成可能マトリクス１５０、コントローラ１２０、およびメモリ１４０の間のシグナリングおよび他の伝送、または他の入出力（「Ｉ／Ｏ」）機能のための従来の（かつ通常は別個の）データ、ＤＭＡ、ランダムアクセス、構成および指示の各バスを利用しないことである。むしろ、データ、制御、および構成情報は、以下にさらに詳細に考察するように、マトリックス１５０をコントローラ１２０として、またメモリ１４０として構成することを含め、再構成可能マトリックス１５０間に任意所与の接続を提供するようにリアルタイムで構成および再構成することが可能なマトリックス相互接続ネットワーク１１０を利用してこれらマトリックス１５０素子間で伝送される。
【００３４】
メモリ１４０として機能するように構成されたマトリックス１５０は、計算素子（後述）または固定メモリ素子を利用して任意所望のまたは好ましい方法で実装することができ、また、ＡＣＥ１００内に包含しても、または別のＩＣもしくはＩＣの一部内に組み込んでもよい。好ましい実施形態では、メモリ１４０はＡＣＥ１００内に含まれ、好ましくは、低電力消費ランダムアクセスメモリ（ＲＡＭ）である計算素子からなるが、フラッシュ、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＲＯＭ、ＥＰＲＯＭ、またはＥＥＰＲＯＭ等他の任意の形のメモリの計算素子からなってもよい。好ましい実施形態では、メモリ１４０は、好ましくは、直接メモリアクセス（ＤＡＭ）エンジンを含むが、これは別個に示されていない。
【００３５】
コントローラ１２０は、好ましくは、適応有限状態マシン、縮小命令セット（「ＲＩＳＣ」）プロセッサ、コントローラ、または以下に考察する２つのタイプの機能を実行可能な他のデバイスまたはＩＣとして構成されたマトリックス１５０Ａおよび１５０Ｂを使用して実施される。（代替として、これら機能を従来のＲＩＳＣまたは他のプロセッサを利用して実施することができる）。第１の制御機能は、「カーネル」制御と呼ばれ、マトリックス１５０Ａのカーネル制御（「ＫＡＲＣ」）として示され、第２の制御機能は、「マトリックス」制御と呼ばれ、マトリックス１５０Ｂのマトリックスコントローラ（「ＭＡＲＣ」）として示される。コントローラ１２０のカーネル機能およびマトリックス制御機能については、各種マトリックス１５０の構成可能性および再構成可能性を参照して、また本明細書では「シルバーウェア（silverware）」モジュールと呼ぶ、データ、構成および制御情報の好ましい形の組み合わせを参照して以下にさらに詳細に説明する。
【００３６】
図４のマトリックス相互接続ネットワーク１１０、ならびに本明細書では集合的に、また全体的に「相互接続」、「相互連結」または「相互接続ネットワーク」と呼ばれる、図３および図４に別個に示されるこの部分集合の相互接続ネットワーク（ブール相互接続ネットワーク２１０、データ相互接続ネットワーク２４０、および相互接続２２０）は、かなり多様な様式であるが、フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）相互接続ネットワークまたはスイッチングハブ等、概して当分野において既知のように実施することができる。好ましい実施形態では、様々な相互接続ネットワークが、例えば米国特許第５，２１８，２４０号、米国特許第５，３３６，９５０号、米国特許第５，２４５，２２７号、および米国特許第５，１４４，１６６号に記載されるように、また図７、図８、および図９を参照して以下に考察し図示するように実施される。これら様々な相互接続ネットワークは、コントローラ１２０と、メモリ１４０と、各種マトリックス１５０と、以下考察する計算ユニット２００および計算素子２５０との間に選択可能な（または切換可能な）接続を提供し、それによって本明細書では全体的に「構成情報」と呼ばれる構成シグナリングに応答して、またこの制御下で、本明細書にて言及する構成および再構成に物理的なベースを提供する。加えて、各種相互接続ネットワーク（１１０、２１０、２４０、および２２０）は、任意の形の従来のすなわち別個の入力／出力バス、データバス、ＤＭＡ、ＲＡＭ、構成および命令バスの代わりに、コントローラ１２０と、メモリ１４０と、各種マトリックス１５０と、計算ユニット２００および計算素子２５０との間に選択可能または切換可能なデータ、入力、出力、制御、および構成の各パスを提供する。
【００３７】
しかし、各種相互接続ネットワーク（１１０、２１０、２４０、および２２０）の、またはこれら内の任意所与の切換または選択動作は、当分野にて既知のように実施することができるが、本発明による各種相互接続ネットワーク（１１０、２１０、２４０、および２２０）の設計およびレイアウトは、以下にさらに詳細に考察するように新しく新規のものであることに注意されたい。例えば、以下考察する様々なレベルのマトリックス１５０、計算ユニット２２０、および計算素子２５０に対応して、様々なレベルの相互接続が提供される。マトリックス１５０レベルでは、従来技術によるＦＰＧＡ相互接続と比較して、マトリックス相互接続ネットワーク１１０ははるかに制限されており、「豊富さ」に劣り、所与のエリアでの接続能力が低く、それによって静電容量を低減するとともに動作速度を上げる。しかし、特定のマトリックス１５０または計算ユニット２００内では、相互接続ネットワーク（２１０、２２０、および２４０）ははるかに密かつ豊富であることができ、それによって狭いまたは近い参照局所性でより高い適応能力および再構成能力を提供する。
【００３８】
各種マトリックスまたはノード１５０は再構成可能であるとともに異種であり、すなわち、概して、また所望の条件に応じて、再構成可能マトリックス１５０Ａは概して再構成マトリックス１５０Ｂ〜１５０Ｎと異なり、再構成可能マトリックス１５０Ｂは概して再構成可能マトリックス１５０Ａおよび１５０Ｂ、および１５０Ｄ〜１５０Ｎと異なり、再構成可能マトリックス１５０Ｃは概して再構成可能マトリックス１５０Ａ、１５０Ｂ〜１５０Ｎと異なり、以下同様である。図３および図４を参照して以下にさらに詳細に考察するように、各種再構成可能マトリックス１５０のそれぞれは概して、異なるまたは様々に混じった適応型再構成可能計算（または演算）ユニット（２００）を含み、そして計算ユニット２００は概して、異なるまたは様々に混じった固定の特定用途向け計算素子（２５０）を含み、これらは各種相互接続ネットワークを通して各種機能を実行するように各種方法で適応して接続され、構成および再構成され得る。各種内部構成および再構成に加えて、各種マトリックス１５０は高位レベルにおいて、マトリックス相互接続ネットワーク１１０を通してその他のマトリックス１５０のそれぞれに関して接続、構成、および再構成することができ、これについてもさらに詳細に以下に考察する。
【００３９】
いくつかの異なる、洞察に満ちた新規の概念が本発明のＡＣＥ１００のアーキテクチャ内に組み込まれており、これは、ＡＣＥ１００のリアルタイム動作およびそれに固有の利点に有用で説明的な基礎を提供する。
【００４０】
本発明の第１の新規の概念は、対応する乗算、複素乗算、および加算機能を最適に実行するようにそれぞれ設計された複数の乗算器、複素乗算器、および加算器等、マトリックス１５０の計算ユニット２００（図３）内のこういった特定用途向け、専用、または固定のハードウェアユニット（計算素子２５０）内に含める特定用途向け、専用、または固定のハードウェアユニット（計算素子２５０）の適応的かつ再構成可能な使用、および加速のために特定の機能の選択に関わる。好ましい実施形態では、低電力消費に関してＡＣＥ１００を最適化すべき場合、電力消費に基づいて加速機能が選択される。例えば、移動体通信等、所与の用途では、対応するＣ（Ｃ＋またはＣ＋＋）または他のコードを、電力消費に関して解析することができる。このような経験的な解析により、例えば、かかるノードのほんの一部、例えば１０％等が、実行されると実際には動作電力の９０％を消費していることが明らかになる場合がある。本発明によれば、このような電力使用に基づいて、コードのこのほんの一部が、特定タイプの再構成可能マトリックス１５０内の加速に選択され、残りのコードは、例えば、コントローラ１２０として構成されるマトリックス１５０内で実行するように適合される。加速用にコードをさらに選択することができ、これによりＡＣＥ１００の電力消費が、設計または動作の複雑性に起因する任意の潜在的なトレードオフまで最適化される。加えて、図５に関連して考察するように、有限状態マシンとして構成されている場合は、マトリックス１５０内で制御コード等の他の機能を加速することができる。
【００４１】
これもまた上に示したように、本発明のマルチモードレイク受信機５０の場合、好ましい実施形態では、拡散、タップ付き遅延線、ＰＮ発生器、相関器、および他の復調機能のための乗算器および複素乗算器等、各種固定の特定用途向け計算素子２５０を利用することができる。そして、様々なレベルの相互接続を通して、対応するアルゴリズムが固定計算素子（２５０）の構成および再構成を通して随時実施される、すなわち、効率について最適化され構成されているハードウェア内で実施される。すなわち、特定のアルゴリズムの実行に最適化された「マシン」がリアルタイムで構成される。
【００４２】
本発明の次の、そしておそらく最も重要な概念および従来技術の概念および教示との著しい違いは、上に述べた被選択各種アルゴリズムを実施する際に利用される再構成可能な「異種性」という概念である。関連出願に示されるように、従来技術による再構成可能性は専ら同種のＦＰＧＡに頼っており、この場合、同一の論理ゲートブロックが豊富なプログラマブル相互接続内でアレイとして繰り返され、その後、相互接続が同一ゲート間に接続を提供して特定の機能を実施するが、これは非効率的であるとともに多くの場合はルーティングおよび計算問題が伴う。これとはまったく対照的に、本発明によれば、計算ユニット２００内で、異なる計算素子（２５０）が、専用乗算器、複素乗算器、および加算器等の、対応して異なる固定（または専用の）特定用途向けハードウェアとして直接実施される。そして、相互接続（２１０および２２０）を利用して、これら異なる異種の計算素子（２５０）を、移動体通信で利用されることの多い離散コサイン変換の実行等、選択されたアルゴリズムを実行するようにリアルタイムで適応的に構成することができる。したがって、本発明によれば、異なる（「異種の」）計算素子（２５０）が、所与のアルゴリズムまたは他の機能を最適に実行するように随時構成および再構成される。加えて、繰り返される機能の場合、計算素子の所与のインスタンス化または構成を、時間の経過に伴ってそのままにする、すなわちこのような繰り返し計算の過程全体を通して変更しないこともできる。
【００４３】
ＡＣＥ１００のアーキテクチャの時間的な性質についても留意すべきである。任意所与の瞬間に、異なるレベルの相互接続（１１０、２１０、２４０、および２２０）を利用して、パイロット信号サーチの実施等、所与の機能を実行する、または特定のアルゴリズムを実施するように最適化されている特定の構成がＡＣＥ１００内に存在し得る。別の瞬間に、マルチパス受信等の別の機能またはアルゴリズムを実行するため、この構成が、他の計算素子（２５０）を相互接続するように、または同じ計算素子２５０を別様に接続するように変更され得る。この時間的な再構成可能性から、２つの重要な特徴が生じる。第１に、アルゴリズムが時間の経過に伴い、例えば新しい技術規格を実施するように変更可能なため、ＡＣＥ１００は共進化し、新しいアルゴリズムを実施するように再構成することができる。第２に、計算素子は所与のアルゴリズムのインスタンス化としてある瞬間に相互接続され、またそして別の瞬間に別のアルゴリズムを実行するように再構成されるため、異なるアルゴリズム、ゲート（またはトランジスタ）の利用が最大化され、それによってそれぞれのアクティビティファクター（activity factor)に関して最も効率的なＡＳＩＣよりもはるかに良いパフォーマンスが提供される。
【００４４】
異なる各種アルゴリズムを実行するための、計算素子２５０のこの時間的再構成可能性は、一方では構成および再構成と、他方ではプログラミングまたは再プログラム可能性との間の、本明細書において利用される概念的な相違点も示す。典型的なプログラム可能性は、事前に存在する関数群または関数セットを利用し、これらを様々な順序で経時にわたって呼び出して特定のアルゴリズムを実行することができる。対照的に、本明細書において使用される構成可能性および再構成可能性には、それまでは利用できなかった、または存在していなかった新しい機能を追加または作成する能力がさらに含まれる。
【００４５】
次に、本発明は、１つの効果的に連続した情報ストリーム内でデータと構成（または他の制御）情報との密結合（または交互嵌合）も利用する。データと構成情報とのこの結合または混合は、「シルバーウェア」モジュールと呼ばれ、別の第２の関連特許出願の主題である。しかし、本発明の目的としては、データと構成情報との１つの情報（またはビット）ストリームへのこの結合が、従来技術によるハードウェア相互接続の複数の重なったネットワークを必要とせずに（多くの場合は使用されない）、ＡＣＥ１００のリアルタイムでの再構成可能性に役立つことに留意することで十分である。例えば、類推として、特定の第１の時間期間における特定の第１の構成の計算素子は、その第１の時間期間中または後に対応するアルゴリズムを実行するハードウェアとして、同じアルゴリズムを実行可能な、ソフトウェア中の「呼び出し」サブルーチンに類似するハードウェアとして見る、または概念化することができる。したがって、計算素子の構成が、構成情報により指示されて発生する（すなわち実施される）と、そのアルゴリズムで使用されるデータは、シルバーウェアモジュールの一部としてすぐに利用することができる。そして、同じ計算素子を、第２の時間期間中に、第２の構成情報によって指示されるように、これもまたすぐに利用できるデータを利用して第２の異なるアルゴリズムを実行するように再構成することができる。構成された計算素子で使用する際のデータの即時性により、メモリアドレスを決定し、格納されているデータをアドレス指定されたレジスタからフェッチする複数かつ別個のソフトウェアステップに類似する１つまたは２つのクロックサイクルハードウェアが提供される。これにより、構成された計算素子が比較して少ないクロックサイクルで、従来のマイクロプロセッサまたはＤＳＰにサブルーチンとして呼び出される場合は、実行に何桁も多くのクロックサイクルを必要とし得るアルゴリズムを実行することができるため、さらなる効率性が得られる。
【００４６】
データおよび構成情報の混合としてこのシルバーウェアモジュールを使用することは、複数の異種で固定の計算素子２５０の適応性があり異なる異種の計算ユニット２００およびマトリックス１５０を形成するリアルタイムの再構成可能性と併せて、ＡＣＥ１００のアーキテクチャに複数の異なる動作モードを持たせることを可能にする。例えば、ハンドヘルド装置内に含められる場合、対応するシルバーウェアモジュールが与えられていれば、ＡＣＥ１００は、セルラ方式または他の携帯電話、音楽プレーヤ、ページャ、個人情報端末、および他の新しいもしくは既存の機能等様々な異なる動作モードを有することができる。加えて、装置の物理的な場所に基づいて、これら動作モードを変更することができ、例えば、米国内で使用するＣＤＭＡ携帯電話として構成されている場合、ＡＣＥ１００を欧州で使用するＧＳＭ携帯電話として構成することができる。
【００４７】
再び図４を参照して、コントローラ１２０（好ましくは、有限状態マシンとして構成されたマトリックス（ＫＡＲＣ）１５０Ａおよびマトリックス（ＭＡＲＣ）１５０Ｂ）の機能についてシルバーウェアモジュール、すなわち単一の情報ストリーム内のデータおよび構成情報の密結合を参照して、複数の潜在的な動作モードを参照して、再構成可能マトリックス１５０を参照して、また図３に示す再構成可能計算ユニット２００および計算素子１５０を参照して説明することができる。上に示したように、シルバーウェアモジュールを通して、ＡＣＥ１００は、新しい技術標準へのアップグレードまたはまったく新しい機能の追加、例えば移動体通信装置への音楽機能の追加等、新しいまたは追加の機能を実行するように構成または再構成することができる。このようなシルバーウェアモジュールは、メモリ１４０のマトリックス１５０に格納してもよく、または例えば、マトリックス相互接続ネットワーク１１０を通して外部（有線および無線）ソースから入力してもよい。好ましい実施形態では、複数のマトリックス１５０のうちの１つが、セキュリティ目的のためにこのようなモジュールを解読し、その有効性を確認するように構成される。次に、既存のＡＣＥ１００資源をいずれも構成または再構成する前に、コントローラ１２０は、マトリックス（ＫＡＲＣ）１５０Ａを通して、すでに存在しているいずれの機能にも悪影響を及ぼすことなく、構成または再構成を行うことができること、例えば音楽機能の追加がすでに存在している移動体通信機能に悪影響を及ぼすか否か等、をチェックして確認する。好ましい実施形態では、このような構成または再構成のシステム要件はシルバーウェアモジュール内に含められ、この評価機能を実行する際にマトリックス（ＫＡＲＣ）１５０Ａによって使用される。このような悪影響なしで構成または再構成を行うことができる場合、シルバーウェアモジュールをメモリ１４０のマトリックス１５０内にロードすることが許され、マトリックス（ＫＡＲＣ）１５０Ａが、メモリ１４０のマトリックス１５０Ｃおよび１５０Ｄ内のＤＭＡエンジン（または従来のメモリの他のスタンドアロンＤＭＡエンジン）をセットアップする。構成または再構成がこのような悪影響を有する、または有し得る場合、マトリックス（ＫＡＲＣ）１５０Ａは、新しいモジュールをＡＣＥ１００内に組み込むことを許可しない。
【００４８】
引き続き図４を参照して、マトリックス（ＭＡＲＣ）１５０Ｂは、各種計算素子２５０および計算ユニット２００の任意の構成または再構成を任意の対応する入力データおよび出力データと同期させるように、マトリックス１５０の資源のスケジューリングおよび任意の対応するデータのタイミングを管理する。好ましい実施形態では、タイミング情報もシルバーウェアモジュール内に含まれ、マトリックス（ＭＡＲＣ）１５０Ｂが各種相互接続ネットワークを通して時間通りに、対応するデータが各種再構成後の計算ユニット２００のいずれの入力にも現れる前に再構成が行われるように時を違えず、好ましくはちょうどよいときに各種マトリックス１５０の再構成を指示することができる。加えて、マトリックス（ＭＡＲＣ）１５０Ｂは、各種マトリックス１５０のうちの任意のマトリックス１５０内で加速されていない任意の残留処理も実行することができる。したがって、マトリックス（ＭＡＲＣ）１５０Ｂは、マトリックス１５０、計算ユニット２００、および計算素子２５０の構成および再構成を、これら各種再構成ハードウェアユニットによって利用される任意の対応するデータと同期させてリアルタイムで「呼び出す」とともに、任意の残留または他の制御処理を実行する制御ユニットと見ることができる。他のマトリックス１５０はこの制御機能も含むことができ、任意所与のマトリックス１５０が他のマトリックス１５０の構成および再構成を呼び出す、また制御することが可能である。
【００４９】
図５は、複数の計算ユニット２００（計算ユニット２００Ａ〜２００Ｎとして示す）および複数の計算素子２５０（計算素子２５０Ａ〜２５０Ｚとして示す）を備え、好ましいタイプの計算素子２５０のさらなる実例および本発明の有用なまとめを提供する再構成マトリックス１５０をさらに詳細に示すブロック図である。図５に示すように、任意のマトリックス１５０は概して、マトリックスコントローラ２３０と、複数の計算（または演算）ユニット２００と、マトリックス相互接続ネットワーク１１０の論理的または概念的な部分集合または一部として、データ相互接続ネットワーク２４０およびブール相互接続ネットワーク２１０と、を備える。上に述べたように、好ましい実施形態では、ＡＣＥ１００アーキテクチャ内の「深さ」が増すにつれて、相互接続ネットワークはますます豊富になり、適応可能性および再構成のレベルが増す。上にも述べたように、ブール相互接続ネットワーク２１０は、各種計算ユニット２００間に再構成およびデータ相互接続能力を提供するともに、好ましくは小さい（すなわち、数ビットのみの幅）が、データ相互接続ネットワーク２４０は、各種計算ユニット２００間のデータの入出力について再構成およびデータ相互接続能力を提供するとともに、好ましくは比較的大きい（すなわち、多数ビット幅）。しかし、概念的に再構成およびデータ能力に分けられるが、マトリックス相互接続ネットワーク１１０の任意所与の物理部分は、随時、ブール相互接続ネットワーク２１０、データ相互接続ネットワーク２４０、最下位レベル相互接続２２０（各種計算素子２５０間で）、あるいは他の入力、出力、もしくは接続機能として動作することができることに留意されたい。
【００５０】
引き続き図５を参照して、計算ユニット２００内には、計算素子２５０Ａ〜２５０Ｚ（個々に、また集合的に計算素子２５０と呼ばれる）として示される複数の計算素子２５０と、追加の相互接続２２０と、が含められる。相互接続２２０は、再構成可能な相互接続能力および入力／出力パスを各種計算素子２５０間に提供する。上に示したように、各種計算素子２５０のそれぞれは、所与のタスクまたはある範囲のタスクを実行するように設計された専用の特定用途向けハードウェアからなり、複数の異なる固定計算素子２５０になる。相互接続２２０を利用して、固定計算素子２５０を再構成可能なように一緒に接続して適応性のある可変計算ユニット２００にすることができ、これをさらに再構成し相互接続し、相互接続２２０、ブールネットワーク２１０、およびマトリックス相互接続ネットワーク１１０を利用して、上で考察したパイロット信号サーチまたはマルチパス受信および結合等のアルゴリズムまたは他の機能を随時実行することができる。
【００５１】
好ましい実施形態では、各種計算素子２５０は、各種適応型再構成可能計算ユニット２００（例えば、図５Ａないし図９に示すように）構成され一緒にグループ化される。乗算、相関、または加算等、特定のアルゴリズムまたは機能を実行するように設計された計算素子２５０に加えて、好ましい実施形態では、他のタイプの計算素子２５０も利用される。図３に示すように、計算素子２５０Ａおよび２５０Ｂはメモリを実施して、任意所与の計算または処理機能に（より「リモート」なメモリ１４０と比較して）ローカルなメモリ素子を提供する。加えて、計算素子２５０Ｉ、２５０Ｊ、２５０Ｋ、および２５０Ｌは、有限状態マシンを実施する（例えば、図７、図８、および図９に示す計算素子を使用して）ように構成されて、特に複雑な制御処理に適した（より「リモート」なマトリックス（ＭＡＲＣ）１５０Ｂと比較して）ローカルな処理能力を提供する。
【００５２】
利用可能であり得る各種タイプの異なる計算素子２５０を使用して、ＡＣＥ１００の所望の機能に応じて、計算ユニット２００を大まかに分類することができる。第１の分類の計算ユニット２００は、乗算、加算、有限インパルス応答フィルタリング等々（例えば、図７を参照して以下に示すように）線形演算を実行する計算素子２５０を含む。第２の分類の計算ユニット２００は、離散コサイン変換、三角関数計算、および複素乗算等、非線形演算を実行する計算素子２５０を含む。第３のタイプの計算ユニット２００は、複雑な制御シーケンス、動的スケジューリング、および入力／出力管理等に特に有用な、図５に示し、図７ないし図９に関連して以下にさらに詳細に示す計算ユニット２００Ｃ等の有限状態マシンを実施し、第４のタイプは、図４に示す計算ユニット２００Ａ等のメモリおよびメモリ管理を実施し得る。最後に、暗号化、解読、チャネル符号化、ビタビ復号化、ならびにパケットおよびプロトコル処理（インターネットプロトコル処理等）等のビットレベル処理を実行する第５のタイプの計算ユニット２００を含めることができる。
【００５３】
好ましい実施形態では、他のマトリックスまたはノード１５０からの制御に加えて、マトリックスコントローラ２３０も任意所与のマトリックス１５０内に含めることができ、それによってまた、任意の再構成プロセスおよび任意の対応するデータ処理のより高い参照局所性および制御が提供される。例えば、計算素子２５０の再構成が任意所与の計算ユニット２５０内で行われると、マトリックスコントローラ２３０は、その特定のインスタンス化（または構成）が特定の時間期間中、そのままの状態であり、例えば、所与のアプリケーションの反復データ処理を続けるように指示することができる。
【００５４】
図６は、本発明による、再構成可能マトリックス１５０の例示的なまたは代表的な計算ユニット２００をさらに詳細に示すブロック図である。図６に示すように、計算ユニット２００は通常、複数の多様な異種固定計算素子２５０、例えば複数のメモリ計算素子２５０Ａおよび２５０Ｂ、ならびに計算ユニット（「ＣＵ」）コア２６０を形成する複数のアルゴリズム的または有限状態マシン計算素子２５０Ｃ〜２５０Ｋ、を含む。上で考察したように、複数の多様な計算素子２５０の各計算素子２５０は、加算または乗算等、特定の機能またはアルゴリズムを実行するように構成されるとともに、これに対応するロジックゲートレイアウトを有する固定または専用の特定用途向け回路である。加えて、各種メモリ計算素子２５０Ａおよび２５０Ｂは、ＲＡＭ（有意な深さを有する）または１もしくは２ビットの深さを有するレジスタ等、様々なビット深さで実施することができる。
【００５５】
概念的データおよびブール相互接続ネットワーク２４０および２１０それぞれを形成するため、例示的な計算ユニット２００は、複数の入力マルチプレクサ２８０、複数の入力ライン（またはワイヤ）２８１、およびＣＵコア２６０の出力用としての（ラインまたはワイヤ２７０として示される）複数の出力デマルチプレクサ２８５および２９０、ならびに複数の出力ライン（またはワイヤ）２９１も含む。入力マルチプレクサ２８０を通して、適当な入力ライン２８１を、データ変換ならびに構成および相互接続プロセスに使用する入力として選択することができ、出力デマルチプレクサ２８５および２９０を通して、１つの出力または複数の出力を選択された出力ライン２９１上に配置することができ、これもまたさらなるデータ変換ならびに構成および相互接続プロセスに使用される。
【００５６】
好ましい実施形態では、各種入力および出力ライン２８１および２９１の選択、ならびに相互接続（２１０、２２０、および２４０）を通しての各種接続の作成は、以下に考察するように計算ユニットコントローラ２５５からの制御ビット２６５の制御下にある。これら制御ビット２６５に基づいて、各種入力イネーブル２５１、入力選択２５２、出力選択２５３、ＭＵＸ選択２５４、ＤＥＭＵＸイネーブル２５６、ＤＥＭＵＸ選択２５７、およびＤＥＭＵＸ出力選択２５８のいずれもアクティブ化または非アクティブ化することができる。
【００５７】
例示的な計算ユニット２００は、制御ビット２６５を通して、各計算素子２５０、相互接続（２１０、２２０、および２４０）、および他の素子（上）がクロックサイクル毎に何をするかを制御する計算ユニットコントローラ２５５を含む。別個に示していないが、相互接続（２１０、２２０、および２４０）を通して、各種制御ビット２６５は、必要であり得るときに、各種入力イネーブル２５１、入力選択２５２、出力選択２５３、ＭＵＸ選択２５４、ＤＥＭＵＸイネーブル２５６、ＤＥＭＵＸ選択２５７、およびＤＥＭＵＸ出力選択２５８等、計算ユニット２００の各種部分に配られる。ＣＵコントローラ２９５は、制御（または構成）情報を受け取り、また状態情報を伝送するための１つまたは複数のライン２９５も含む。
【００５８】
上に述べたように、相互接続は、上に述べたように様々なビット幅のデータ相互接続ネットワーク２４０およびブール相互接続ネットワーク２１０という概念的な区分を含み得る。概して、（幅広の）データ相互接続ネットワーク２４０が、構成可能かつ再構成可能な接続の作成、データおよび構成情報の対応するルーティングに利用される。（幅狭の）ブール相互接続ネットワーク２１０は、構成可能かつ再構成可能な接続の作成にも利用されるが、各種データフローグラフのロジック（またはブール）判定の制御、かかるＤＦＧでの判定ノードの生成に利用され、かかるＤＦＧ内のデータルーティングにも使用することができる。
【００５９】
図７は、本発明による、複数の異なる固定計算素子を有する例示的な好ましい多機能適応計算ユニット５００を詳細に示すブロック図である。本発明に従って構成された場合、適応計算ユニット５００は関連出願にて考察される多種多様な機能、例えば有限インパルス応答フィルタ、高速フーリエ変換、および離散コサイン変換等の他の機能を実行する。図示のように、この多機能適応計算ユニット５００は、入力メモリ５２０、データメモリ５２５、レジスタ５３０（レジスタ５３０Ａ〜５３０Ｑとして示される）、乗算器５４０（乗算器５４０Ａ〜５４０Ｄとして示される）、加算器５４５、第１の論理演算装置（ＡＬＵ）５５０（ＡＬＵ＿１ ５５０Ａ〜５５０Ｄとして示される）、第２の論理演算装置（ＡＬＵ）５５５（ＡＬＵ＿２ ５５５Ａ〜５５５Ｄとして示される）、およびパイプライン（長さ１）レジスタ５６０を含む複数の固定計算素子を複数に構成する能力を含み、入力５０５、ライン５１５、出力５７０、およびマルチプレクサ（ＭＵＸまたはＭＸ）５１０（ＭＵＸおよびＭＸ５１０Ａ〜５１０ＫＫとして示される）が相互接続ネットワーク（２１０、２２０、および２４０）を形成する。２つの異なるＡＬＵ５５０および５５５は、例えば並列加算および減算演算に利用されることが好ましく、離散コサイン変換での二進演算に特に有用である。
【００６０】
図８は、本発明による、複数の固定計算素子を有する好ましい適応ロジックプロセッサ（ＡＬＰ）計算ユニット６００を詳細に示すブロック図である。ＡＬＰ６００はかなり高い適応性を有し、好ましくは、入力／出力構成、有限状態マシンの実施、汎用的な現場でのプログラム可能性、およびビット処理に利用される。ＡＬＰ６００の固定計算素子は、図１０には別個に示される、複数の適応コアセル（ＣＣ）６１０（図９）のそれぞれの一部（６５０）である。相互接続ネットワーク（２１０、２２０、および２４０）は、複数の垂直入力（ＶＩ）６１５、垂直中継器（ＶＲ）６２０、垂直出力（ＶＯ）６２５、水平中継器（ＨＲ）６３０、水平終端器（ＨＴ）６３５、および水平コントローラ（ＨＣ）６４０を様々に組み合わせたもの、また並べ替えたものから形成される。
【００６１】
図９は、本発明による、固定計算素子６５０を有する適応ロジックプロセッサ計算ユニット６００の好ましいコアセル６１０をさらに詳細に示すブロック図である。固定計算素子は、図１０に別個に示される３入力−２出力関数発生器５５０である。好ましいコアセル６１０は、制御ロジック６５５、制御入力６６５、制御出力６７０（出力相互接続を提供）、出力６７５、および入力（相互接続ＭＵＸを有する）６６０（入力相互接続を提供）も含む。
【００６２】
図１０は、本発明による、適応ロジックプロセッサ計算ユニット６００のコアセル６１０の好ましい固定計算素子６５０をさらに詳細に示すブロック図である。固定計算素子６５０は、固定レイアウトの複数の排他的ＮＯＲ（ＸＮＯＲ）ゲート６８０、ＮＯＲゲート６８５、ＮＡＮＤゲート６９０、および排他的ＯＲ（ＸＯＲ）ゲート６９５からなり、３つの入力７２０および２つの出力７１０を有する。構成および相互接続は、ＭＵＸ７０５および相互接続入力７３０を通して提供される。
【００６３】
上の考察から明らかであり得るように、異種の計算ユニット（２００）を形成するように構成および再構成可能であり、またさらに異種のマトリックス１５０を形成するように構成および再構成可能なこの複数の固定で異種の計算素子（２５０）の使用は、様々なレベルの相互接続（１１０、２１０、２４０、および２２０）を通して、適応計算アーキテクチャと呼ぶことのできるまったく新しいクラスまたはカテゴリの集積回路が作成される。本発明の適応計算アーキテクチャは、ＦＰＧＡ、ＡＳＩＣ、またはプロセッサの範疇またはカテゴリ内では、概念の観点または名称の観点から適宜特徴付けることができないことに留意されたい。例えば、適応計算アーキテクチャは同一論理装置のアレイも、より単純には任意の種類の反復アレイも含まないため、適応計算アーキテクチャの非ＦＰＧＡ特徴が速やかに認められる。また、例えば、適応計算アーキテクチャは特定用途向けではなく、複数の機能モードを提供し、リアルタイムで再構成可能であるため、適応計算アーキテクチャの非ＡＳＩＣ特徴も速やかに認められる。例を続けると、適応計算アーキテクチャは、命令の実行に焦点を合わせ、データ処理が副産物として行われるのではなく、直接データに対して働くように構成されるため、適応計算アーキテクチャの非プロセッサ特徴が速やかに認められる。
【００６４】
本発明のさらなる追加の利点が当業者にさらに明らかになろう。本発明のＡＣＥ１００アーキテクチャは、潜在的な欠点を最小限に抑えながら、プロセッサ、ＡＳＩＣおよびＦＰＧＡの様々な利点を効果的かつ効率的に組み合わせて最大化する。ＡＣＥ１００は、プロセッサのプログラミング柔軟性、ＦＰＧＡの組立後柔軟性、およびＡＳＩＣの高速要素および高利用率要素を含む。ＡＣＥ１００は、リアルタイムで容易に再構成可能であり、対応する複数の動作モードを有することが可能である。加えて、再構成可能加速に特定の機能を選択することにより、ＡＣＥ１００は電力の消費を最小限に抑え、ハンドヘルド装置および他のバッテリ電源装置に使用するなど低電力消費に適している。
【００６５】
本発明による動的なサーチおよびマルチパス受信の適応型再構成可能マルチモードレイク受信機５０は、さらに多くの利点を提供する。限られた計算素子資源をマルチパス受信機能とサーチ機能とに動的に割り振ることで、マルチパス受信の向上により伝送品質が高くなる、またサーチ能力の増大および向上により通話断または品質劣化通話が少なくなるなど、数種類かの向上したシステムパフォーマンスが提供される。加えて、拡散コード長を増大しながら、同時にマルチパス受信用のレイクフィンガの数を増やす必要がある場合があり、これによりサーチおよび相関要件が加わることになる３ＧまたはＣＤＭＡ２０００等の次世代システムには、本発明による限られた計算素子資源をマルチパス受信機能とサーチ機能とに動的に割り振ることは特に有用で時期を得たものであり、費用効率的で節電の解決策を提供してパフォーマンスおよび処理能力を上げる要件に対処する。
【００６６】
上記から、本発明の新規概念の精神および範囲から逸脱することなく、多くの変形および変更を行い得ることが観察されよう。本明細書に示した特定の方法および装置に関しての限定を意図していない、またはそのように推論すべきではないことを理解されたい。もちろん、併記の特許請求の範囲により、特許請求の範囲内にあるこのような変更がすべてを網羅することを意図する。
【図面の簡単な説明】
【００６７】
【図１】動的なサーチおよびマルチパス受信のための、本発明による好ましい適応型再構成可能マルチモードレイク受信機を示すブロック図である。
【図２】動的なサーチおよびマルチパス受信のための、本発明による適応型再構成可能マルチモードレイクフィンガを示すブロック図である。
【図３】動的なサーチおよびマルチパス受信のための、本発明による好ましい適応型再構成可能マルチモードレイク受信の方法を示す流れ図である。
【図４】本発明による好ましい適応計算エンジン（ＡＣＥ）の実施形態を示すブロック図である。
【図５】本発明による再構成可能マトリックス、複数の計算ユニット、および複数の計算素子を示すブロック図である。
【図６】本発明による再構成可能マトリックスの計算ユニットをさらに詳細に示すブロック図である。
【図７】複数の異なる固定の計算素子を有する、本発明による好ましい多機能適応計算ユニットを詳細に示すブロック図である。
【図７Ａ】複数の異なる固定の計算素子を有する、本発明による好ましい多機能適応計算ユニットを詳細に示すブロック図である。
【図７Ｂ】複数の異なる固定の計算素子を有する、本発明による好ましい多機能適応計算ユニットを詳細に示すブロック図である。
【図７Ｃ】複数の異なる固定の計算素子を有する、本発明による好ましい多機能適応計算ユニットを詳細に示すブロック図である。
【図７Ｄ】複数の異なる固定の計算素子を有する、本発明による好ましい多機能適応計算ユニットを詳細に示すブロック図である。
【図８】複数の固定の計算素子を有する、本発明による好ましい適応ロジックプロセッサ計算ユニットを詳細に示すブロック図である。
【図９】本発明による、固定計算素子を有する適応ロジックプロセッサ計算ユニットの好ましいコアセルをさらに詳細に示すブロック図である。
【図１０】本発明による、適応ロジックプロセッサ計算ユニットのコアセルの好ましい固定計算素子をさらに詳細に示すブロック図である。
【０００１】
本発明は、包括的に集積回路に関し、特に、たとえば、ＣＤＭＡ、ｃｄｍａ２０００、Ｗ−ＣＤＭＡ、または他の任意の直接拡散式スペクトラム拡散通信システムにおいて利用される動的サーチおよびマルチパス受信のマルチモードレイク受信のための適応型再構成可能集積回路に関する。
【０００２】
［関連出願の相互参照］
本出願は、２００１年３月２２日に出願され、本発明の譲受人であるQuickSilver Technology, Inc.に譲渡され、参照により本明細書に援用される、Paul L. Master他の「Adaptive Integrated Circuitry With Heterogeneous And Reconfigurable Matrices Of Diverse And Adaptive Computational Units Having Fixed, Application Specific Computational Elements」と題する米国特許出願第０９／８１５，１２２号に関連し、一般に開示されているすべての主題（「関連出願」）について優先権を主張するものである。
【背景技術】
【０００３】
増大し続ける移動体通信技術の使用水準に適応するため、符号分割多重アクセス（「ＣＤＭＡ」）、ｃｄｍａ２０００、および「Ｗ−ＣＤＭＡモバイル通信システムがますます配備（または配備を計画）されている。こういった通信システム内、特に基地局および移動局（またはＣＤＭＡ携帯電話やマルチメディアデバイス等の移動体）内では、マルチパス受信のために「レイク」受信機が採用され、空間ダイバーシティおよび時間ダイバーシティの両方が通信システムに加えられる。
【０００４】
レイク受信機は、このマルチパス受信に使用される複数の「レイクフィンガ」、および指定されたサーチャー（各種サーチウィンドウを有する）を含む。このようなサーチャーは利用可能なマルチパスを決定するために採用され、決定後に、利用可能なマルチパスにレイクフィンガが割り振られる。加えて移動局内でも、システム（パイロット信号）取得、潜在的なソフトハンドオフ機能、また一般に、基地局から伝送されている信号の中で最も強い信号を常に絶えず選択する目的で対応する複数の基地局から伝送される複数のパイロット信号またはチャネルを監視するために、サーチャーが採用される。
【０００５】
レイク受信機の現行のＣＤＭＡ実施は、移動局および基地局に固定数のレイクフィンガを採用している。移動局では、通常３つのレイクフィンガが最大３つのマルチパスの受信に使用され、１つのサーチャーが、たとえば、利用可能な、または到来するマルチパスおよび基地局信号を監視するために使用される。それぞれマルチパス受信あるいはサーチに専用のこのような固定数のフィンガまたはサーチャーはそれぞれ、許容できない遅延（システム捕捉の際の遅延等）、通話断、品質劣化する通話、または他の不十分なシステムパフォーマンス発生させる可能性がある。
【０００６】
加えて、ｃｄｍａ２０００および広帯域ＣＤＭＡ（Ｗ−ＣＤＭＡ）等の提案されている技術の実施は、マルチパス受信のためにトラヒックモードにおいて追加のレイクフィンガおよび信号サーチまたはチャネル選択のために追加のサーチャーを用いる必要があり得るか、またはそうして最適化し得る。これにはそれぞれ、より広い拡散（擬似ランダムノイズまたは「ＰＮ」）コードまたはシーケンス、および直交関数を収容するために複雑性が追加される。しかし、このような追加の固定かつ専用の集積回路（「ＩＣ」）ハードウェアを使用すると、レイク受信機の複雑性およびコストが増大する可能性があるとともに、電力の消費が増大する可能性があり、バッテリの寿命および対応する通話時間またはトラヒック時間に対して潜在的に有害な影響がある。
【０００７】
したがって、マルチパス受信機能およびサーチ機能の両方のマルチモード機能についてリアルタイムで動的に最適化可能な適応性があり再構成可能なレイク受信機を提供する必要性が残っている。このような適応性があり、かつ再構成可能なレイク受信機は、電力の消費を最小化すべきであるとともに、ハンドヘルド装置および他のバッテリ電源装置での使用などの低電力用途に適したものであるべきでもある。
【発明の開示】
【課題を解決するための手段】
【０００８】
本発明は、新しいタイプのレイク受信機、すなわちマルチモードレイク受信機に関し、マルチモードレイク受信機は、移動局あるいは基地局内に含めることができ、ＣＤＭＡ、ＰＣＳ、３Ｇ、または他の移動体通信システムにおいて動的パイロット信号をサーチする能力およびマルチパスを受信し結合する能力を有する。本発明のマルチモードレイク受信機は、既存の形の集積回路を利用して実施する、または好ましくは、適応性があるまたは再構成可能なコンピューティングに新しいカテゴリの集積回路および新しい方法論を利用して実施することができる。
【０００９】
加えて、本発明の好ましいマルチモードレイク受信機は、複数の動作モード：システム捕捉モード、トラヒックモード、およびアイドルモードを提供する。本発明は、特定の動作モード：システム捕捉モードおよびアイドルモードでは通常、２つ以上のレイクフィンガは必要なく（システム捕捉では０であり、アイドルモードでは１つ）、これらモードでの追加のレイクフィンガはいずれもＩＣ材料の無駄であることを認めている。その代わりに、本発明によれば、複数のサーチャーがこれらモードにおいて、システム捕捉速度または近隣サーチを増大させるために有用であり得る。また、トラヒックモードでは、受信するマルチパスまたは基地局信号の厳密な数が、フェージングチャネルにより動的に変動する。このため、本発明は、現在の無線周波数（ＲＦ）環境の状態に応じて受信機のパフォーマンスを向上させるために、レイクフィンガをサーチャーと動的にスワップする能力を提供する。
【００１０】
好ましいＩＣ実施形態は、相互接続ネットワークに接続された複数の異種の計算素子を含み、マルチモードレイクフィンガを形成する。複数の異種計算素子は、メモリ、加算、乗算、複素乗算、減算、構成、再構成、制御、入力、出力、および現場でのプログラム可能性等の種々の機能に、固定のアーキテクチャ等の固定の異なるアーキテクチャを有する、対応する計算素子を含む。構成情報に応答して、相互接続ネットワークは、パイロット信号サーチならびにマルチパス受信および結合を含む複数の異なる機能モードの複数の異種計算素子を構成および再構成するようにリアルタイムで動作可能である。
【００１１】
より具体的に言えば、好ましい装置は、ネットワークインタフェース、複数の適応マルチモードレイクフィンガ、およびマルチモードプロセッサを備える。複数の適応マルチモードレイクフィンガの各適応マルチモードレイクフィンガは、第１の構成情報（第１の信号、またはパスモード信号）に応答して、パス受信機能モードに構成され、またさらに、第２の構成情報（第２の信号またはサーチモード信号）に応答して、サーチャー機能モードに構成される。マルチモードプロセッサもまた第１の構成情報（第１の信号またはパスモード信号）に応答してパス受信機能モードに構成され、またさらに、第２の構成情報（第２の信号またはサーチモード信号）に応答してサーチャー機能モードに構成される。
【００１２】
本発明によれば、マルチモードレイク受信機がシステム捕捉モードであるとき、すべての適応マルチモードレイクフィンガおよびマルチモードプロセッサは、サーチャー機能モードに構成される。トラヒックモードでは、適応マルチモードレイクフィンガの部分集合およびマルチモードプロセッサは、パイロット信号強度および利用可能なマルチパスの数等の要因に応じて、サーチャー機能モードまたはパス受信モードに動的に構成される。アイドルモードでは、適応マルチモードレイクフィンガの部分集合およびマルチモードプロセッサも節電モードに構成することができる。
【００１３】
本発明は、好ましくは、潜在的な欠点を最小限に抑えながら、プロセッサ、特定用途向け集積回路（「ＡＳＩＣ」）およびフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）の様々な利点を効果的かつ効率的に組み合わせて最大化する新しい形またはタイプの集積回路を利用する。本発明によれば、適応計算エンジン（ＡＣＥ）と呼ばれ、プロセッサのプログラミング柔軟性、ＦＰＧＡの組立後の柔軟性、およびＡＳＩＣの高速要素および高利用率要素を提供する、このような新しい形またはタイプの集積回路が開示される。本発明のＡＣＥ集積回路は再構成が容易であり、リアルタイムで、対応する複数の動作モードを有することが可能であり、さらに、パフォーマンスを増大しながら電力の消費を最小限に抑え、ハンドヘルド装置および他のバッテリ電源装置に使用するなど特定の低電力用途に特に適している。
【００１４】
本発明のＡＣＥアーキテクチャは、適応性があるのあるまたは再構成可能な計算のために、同種のＦＰＧＡユニットではなく、相互接続ネットワークに接続された複数の異種計算素子を含む。複数の異種計算素子は、メモリ、加算、乗算、複素乗算、減算、構成、再構成、制御、入力、出力、および現場でのプログラム可能性等の種々の機能に、固定のアーキテクチャ等の固定の異なるアーキテクチャを有する対応の計算素子を含む。構成情報に応答して、相互接続ネットワークは、線形アルゴリズム演算、非線形アルゴリズム演算、有限状態マシン演算、メモリ演算、およびビットレベル処理を含む複数の異なる機能モードに複数の異種計算素子を構成および再構成するようにリアルタイムで動作可能である。
【００１５】
以下にさらに詳細に例示し考察するように、ＡＣＥアーキテクチャは単一ＩＣを提供し、この単一ＩＣは、これら固定の特定用途向け計算素子を使用してリアルタイムで構成および再構成することができ、それによって多種多様なタスクを実行する。好ましい実施形態では、ＡＣＥアーキテクチャは、（基地局信号およびその利用可能なマルチパスの両方の）マルチパス受信およびサーチに動的に構成および再構成することができる、相関器、位相推定器、および位相補正器等の要素を利用して、複数の適応レイクフィンガを形成する。
【００１６】
本発明の他の多くの利点および特徴が、以下の本発明および本発明の実施形態の詳細な説明から、特許請求の範囲から、また添付の図面から容易に明らかになるであろう。
【実施例】
【００１７】
本発明は多くの異なる形の実施形態が可能であるが、本開示は本発明の原理の例示とみなされるべきであり、説明される特定の実施形態に本発明を限定する意図がないという了解の下で、詳細な特定の実施形態を図面に示すとともに本明細書において記載する。
【００１８】
上に示したように、マルチパス受信機能およびサーチ機能の両方のマルチモード機能についてリアルタイムで動的に最適化可能な、適応性があり再構成可能なレイク受信機を提供する必要性が残っている。このような適応性があり、かつ再構成可能なレイク受信機が本発明により提供され、これは適応計算エンジン（「ＡＣＥ」）と呼ばれる新しい形の集積回路を利用する。本発明は、サーチまたはマルチパス受信機能のために、随時必要であり得る、相関器、乗算器、復調器、および結合器等の機能ブロック（計算ユニットおよびマトリックス）を形成するようにリアルタイムで構成および再構成することができる複数の固定計算素子を利用する。このような本発明による適応性があり、再構成可能なレイク受信機はまた、電力の消費も最小化し、ハンドヘルド装置および他のバッテリ電源装置での使用など、低電力用途に特に適している。
【００１９】
図１は、動的なサーチおよびマルチパス受信のための、本発明による好ましい適応型再構成可能マルチモードレイク受信機５０を示すブロック図である。上に述べたように、このようなマルチモードレイク受信機５０は、好ましくは、図４ないし図１０を参照して以下に詳細に考察するように、ＡＣＥ装置１００の１つまたは複数のマトリックス１５０（対応する相互接続ネットワークを有する）１つまたは複数のマトリックス１５０として実施される。本発明の適応マルチモードレイク受信機５０は、以下にさらに詳細に考察する、図２に示すようにも実施することができる。本発明によるマルチモードレイク受信機５０は、ＣＤＭＡ、ｃｄｍａ２０００、およびＷ−ＣＤＭＡ移動体通信システムまたは他のワイヤレス通信システムの基地局および移動局内など、マルチパス受信およびサーチ機能を必要とする任意の通信システムまたは装置内に含めることができる。
【００２０】
図１を参照すると、適応マルチモードレイク受信機５０は、ネットワークインタフェース５に動作可能に接続された複数のマルチモードレイクフィンガ２０、およびマルチモード処理ユニット３０を含む。ネットワークインタフェース５は通常、アンテナ（図１には別個に示されていない）に動作可能に接続され、アナログ／デジタル（Ａ／Ｄ）変換、フィルタリング、および他の中間周波数処理等の機能を含み、ベースバンドデジタル入力信号を適応マルチモードレイクフィンガ２０に提供する。マルチモード処理ユニット３０は、マルチパス（シンボル）結合（３１）機能ブロック（デインタリーブおよびチャネルデコードのための出力信号を生成）と、フィンガおよびモード割り振り処理（３２）機能ブロック（フィンガパス割り振り信号およびモード構成信号（情報）を生成）（後述のように、レイクフィンガ構成をパス受信機能モードおよびサーチ機能モードのいずれか一方に指示する）とを含む。（説明を容易にするために、図１には、普通なら従来のまたは既知のレイク受信機に含まれ得る他の構成要素を別個に示さない）。
【００２１】
これもまた図１に別個に示されないが、図４ないし図１０を参照して以下にさらに詳細に考察するように、各マルチモードレイクフィンガ２０は概して複数の計算ユニット２００を含み、計算ユニット２００はさらに複数の固定計算素子２５０を含む。これら固定計算素子２５０は、拡散（選択された擬似ノイズ（擬似ランダムノイズまたは「ＰＮ」）との乗算および／または直交コードもしくはシーケンス）、相関、位相追跡（推定）、および位相調整（図２に示す）を含むパス受信機能あるいはサーチャー機能を有する計算ユニット２００を形成するように、リアルタイムで適応的に構成および再構成することができる。同様に、マルチモード処理ユニット３０も、計算ユニット２００に構成および再構成することが可能な固定計算素子２５０からなる。したがって、マルチモード処理ユニット３０もまた、パス受信機能またはサーチャー機能に比較的または相対的に重きを置くように、すなわち、図１および図２に示すようにマルチパス結合器３１として、またはモードおよびパス割り振りプロセッサ３２として構成または再構成される。加えて、これら各種計算素子２５０はまったく異なる機能に構成および再構成することも可能であり、これについて以下にさらに詳細に考察する。
【００２２】
上に示したように、マルチモードレイクフィンガ２０はそれぞれ、好ましくは、少なくとも２つの動作モードまたは機能モード、すなわちマルチモードレイクフィンガ２０Ａ、２０Ｂ〜２０Ｍで示すパス受信モードおよびマルチモードレイクフィンガ２０Ｎ、２０Ｐ〜２０Ｚで示すサーチモードを有する。以下にさらに詳細に考察するように、マルチモードレイク受信機５０が捕捉モードであるか、アイドルモードであるか、それともトラヒックモードであるかに応じて、（複数のマルチモードレイクフィンガ２０の）各マルチモードレイクフィンガ２０は、特定のレイク受信機機能モード（パス（またはマルチパス）受信モードまたはサーチモード）に構成または再構成することができるか、アイドルまたは非使用モードに保つことができるか、または別の機能全体（すなわち、ＡＣＥ１００内の異なる機能に使用される）に利用することができる。加えて、好ましい実施形態では、１つの適応レイクフィンガ（２０Ｚ）が常にサーチャーモードに維持される（ＡＣＥ１００（図４）が対応する通信機能に利用される場合）。これに対応して、マルチモードレイク受信機５０が捕捉モードであるか、アイドルモードであるか、それともトラヒックモードであるかに応じて、マルチモード処理ユニット３０も対応する構成または再構成を有することになり、計算素子２５０は、パス受信機能またはサーチャー機能に比較的または相対的な重きを置く、すなわちマルチパス結合器３１として、またはモードおよびパス割り振りプロセッサ３２として構成または再構成される。したがって、マルチモード処理ユニット３０およびマルチモードレイクフィンガ２０がパス受信機能およびサーチ機能に構成されると、マルチモードレイク受信機５０は、当分野で既知のように動作することができる、すなわち拡散、相関、位相調整、マルチパス結合、マルチパス検出、およびパイロット信号サーチを提供することができる。
【００２３】
たとえば、特定のマルチモードレイク受信機５０の実施態様が、最大で７つのマルチモードレイクフィンガ２０を形成するのに十分な複数の計算素子２５０、およびマルチモード処理ユニット３０での対応する処理に適応するのに十分な複数の計算素子２５０を有すると仮定することができる。マルチモードレイク受信機５０が、特定の場所で電源投入されたばかりであり、サービスプロバイダを見つけようとしているときなど、捕捉モードであるとき、本発明によれば、利用可能なマルチレイクフィンガ２０はすべてサーチモードに構成され、利用可能なすべての周波数で利用可能なすべてのＰＮコードを調べて、十分なパイロット信号強度を有する適した基地局を見つける。これに対応して、捕捉モードの場合、マルチモード処理ユニット３０の計算素子２５０もまた単独で、復調またはマルチパス結合に追加の能力を提供することなく、計算資源およびメモリ資源を適切なＰＮサーチウィンドウに提供して利用可能な基地局を見つけて優先順位を付けるなどのサーチモードに構成される。したがって、専用ハードウェアが移動局内の１つのサーチャーの形成に利用され、潜在的に許容できない捕捉時間を有する従来技術による実施と比較して、本発明による捕捉モードのマルチモードレイク受信機５０は、はるかに高速に、上に述べた実施よりもおよそ７倍高速に進行することができ、より短い時間枠内でより高い信頼性でシステム捕捉を提供することができる。
【００２４】
反対に、捕捉に続き、マルチモードレイク受信機５０はトラヒックモードに入ることができ、トラヒックモードでは、ユーザが、たとえば全二重音声またはデータ伝送で関与し得る。環境状況および他の状況に応じて、この伝送はかなりのフェージングを受け得るか、または動的に変動する多くのマルチパスを有し得る。これら状況に応じて、構成および再構成を通して計算素子２５０を割り振り、適切なレベルのマルチパス受信またはパイロットサーチを提供することができる。たとえば、かなりのフェージングであるが利用可能なマルチパスが少ないという状況下、または他のハンドオフ状況下では、マルチモードレイク受信機５０の資源を割り振って、より有意なサーチ、ウィンドウ生成、およびパイロット信号追跡能力を提供し、通話断または品質劣化する通話を減らすことができる。また、たとえば、利用可能なマルチパスが多い状況下では、マルチモードレイク受信機５０の資源を割り振って、より有意なパス受信能力を提供する（すなわち、比較的より多くの数のマルチモードレイクフィンガ２０がパス受信モードに構成され、マルチモード処理ユニット３０の資源の比較的より多くの割り振り分がマルチパス結合（３１）に構成され）、受信品質が高くなるとともに、システムパフォーマンスが向上する。
【００２５】
図２は、本発明による動的なサーチおよびマルチパス受信のための適応型再構成可能マルチモードレイクフィンガ２０をさらに詳細に示すブロック図である。図２に示すように、適応マルチモードレイクフィンガ２０は、１つ（または複数）の基地局から伝送されたパイロット信号のパイロット相関器２１、チャネル（ウォルシュまたは直交コードまたはシーケンス）を決定し選択するためのチャネル（またはトラヒック）相関器２２、およびタイミング調整ブロック２６内に含まれる相関器（一般に２〜３個）等、複数の相関器を含む。マルチモードレイクフィンガ２０は、ダウンサンプラ２７、擬似ランダムノイズ（ＰＮ）シーケンスおよび直交（ウォルシュ）コードまたはシーケンス発生器２５、および他の位相推定または追跡（２３）および位相調整または補正（２４）機能ブロックも含む。タイミング調整ブロック２６は、好ましくは、遅延ロックループとして実施され、チップレートの８倍（８ｘ）のサンプリングレートを使用してチップ期間内でサンプリング時間を微調整し、これがダウンサンプリングブロック（２７）に入力され、相関器２２へのサンプリングデータ入力を提供する際に使用される。タイミング調整ブロック２６はまた、好ましくは、オンタイム（またはリアルタイム）でのパイロットチャネルの逆拡散を実行し、次に逆拡散されたパイロットシンボルが位相推定ブロック２３に入力される。（この他に、ここでも説明を容易にするために、図２に別個に示されていない他の構成要素があり得る）。本発明によれば、適応マルチモードレイクフィンガ２０は、マルチモードレイクフィンガ２０をパス受信モードまたはサーチモードに構成する比較的高位レベル（または概念的）の構成能力の実例であるマルチプレクサ（または他のスイッチ）２８も含み得る。例えば、以下にさらに詳細に考察するように、モードおよびパス割り振りプロセッサ３２は、第１の（またはパス）モード信号を対応するマルチプレクサ２８に送ることによって適応レイクフィンガ２０をパス受信モードに構成することができ、また、第２の（またはサーチ）モード信号を対応するマルチプレクサ２８に送り、それによって相関器２１、相関器２２の出力および／またはタイミング調整ブロック２６の相関器の出力をモードおよびパス割り振りプロセッサ３２（サーチモード）に向けるか、または位相調整器２４の出力をマルチパス結合器３１（パス受信モード）に向けることによって別の適応レイクフィンガ２０をサーチモードに構成することができる。マルチモードレイクフィンガ２０のより詳細かつ細かい適応および再構成能力について、図４ないし図１０を参照して以下に例示し考察する。
【００２６】
図３は、本発明による動的なサーチおよびマルチパス受信の好ましい適応型再構成可能マルチモードレイク受信の方法を示す高位レベルの流れ図である。この方法は開始ステップ５５で始まり、マルチモードレイク受信機５０が捕捉モードにあるか否かを判定する（ステップ６０）。マルチモードレイク受信機５０が捕捉モードである場合、この方法はステップ６５に進み、マルチモードレイク受信機５０をパイロット信号サーチに構成し適合させる。上で考察したように、捕捉モードの好ましい実施形態の場合、すべてのマルチモードレイクフィンガ２０およびマルチモードレイク処理ユニット３０のすべての資源はサーチモードに構成され、パイロット信号（またはシステム）捕捉時間を最小化し、かつ／または捕捉の信頼性を向上させる。
【００２７】
ステップ６０においてマルチモードレイク受信機５０が捕捉モードではない場合、方法はステップ７０に進み、トラヒックモードであるか否かが判定される。マルチモードレイク受信機５０がトラヒックモードの場合、方法はステップ７５に進み、マルチモードレイク受信機５０をトラヒックモードに動的に構成し適合させ、マルチパス受信およびパイロット信号サーチの両方に資源を構成して割り振る。上に述べたように、環境および他の状況に応じて、サーチ機能とマルチパス受信機能とに相対的により多くの、または少ない資源を割り振ることができる。一般に、サーチャー機能モードに構成される適応マルチモードレイクフィンガの数およびパス受信機能モードに構成される適応マルチモードレイクフィンガの数は、パイロット信号相対パワーレベル、識別されたマルチパスの数、識別された基地局の数、受信したトラヒックの信号対雑音比、および受信したトラヒックエラーレートを含むがこれらに限定されない複数のチャネル依存パラメータの１つまたは複数に基づいて動的に決定される。
【００２８】
例えば、ハンドオフが差し迫っている場合、比較的より多くのマルチモードレイクフィンガ２０（および対応するマルチモード処理ユニット３０の資源）をサーチモードに構成することができ、このようなハンドオフ後に、比較的より多くのマルチモードレイクフィンガ２０（および対応するマルチモード処理ユニット３０の資源）をマルチパス受信および結合に構成することができる。また例えば、利用可能なマルチパスが少数の場合、それに対応して、マルチパス受信および結合に構成するマルチモードレイクフィンガ２０（および対応するマルチモード処理ユニット３０の資源）の配分を少なくすることができ、比較的より多くの資源がサーチの構成に残され、また逆の場合も同様である。当業者は、様々なフェージング、マルチパスおよび他の環境状況下でこのようなシステムを割り振り提供する多くのアルゴリズムおよび他の割り振り方法が既知であり利用可能であることを認めよう。
【００２９】
引き続き図３を参照すると、マルチモードレイク受信機５０がステップ６０において捕捉モードではなく、ステップ７０においてトラヒックモードではない場合、方法はステップ８０に進み、マルチモードレイク受信機５０をアイドルモードに動的に構成し適合させ、資源を主に断続パイロット信号サーチおよび断続受信ページチェック（パス受信）に構成して割り振る。加えて、資源を節電モードに割り振ることができ、適応レイクフィンガ２０およびマルチモードプロセッサ３０の資源のいくらかがスリープ、低電力、または電源オフモードに構成される。ステップ６５、７５、または８０の後、方法はステップ６０に戻り、本発明による適応型再構成可能マルチモードレイク受信の方法を繰り返し反復する。
【００３０】
本発明による動的なサーチおよびマルチパス受信の適応型再構成可能マルチモードレイク受信機５０は、多くの利点を提供する。第１に、最も重要なのは、既存のＣＤＭＡまたはＰＣＳシステムの場合、限られた資源をマルチパス受信機能とサーチ機能とに動的に割り振ることで、マルチパス受信の向上により伝送品質が高くなる、またサーチ能力の増大および向上により通話断または品質劣化通話が少なくなるなど、何種類かの向上したシステムパフォーマンスが提供される。加えて、ｃｄｍａ２０００またはＷ−ＣＤＭＡ等次世代システムでは、拡散コード長を増大しながら、同時にマルチパス受信用のレイクフィンガの数を増やす必要がある場合があり、これによりサーチおよび相関要件が加わることになる。本発明による限られた資源をマルチパス受信機能とサーチ機能とに動的に割り振ることは特に有用で時期を得たものであり、費用効率的で節電の解決策を提供してパフォーマンスおよび処理能力を上げる要件に対処する。
【００３１】
本発明の適応マルチモードレイク受信機５０は、専用レイクフィンガ資源の構成および再構成に限定されないことに留意されたい。むしろ、本発明は、集積回路上で現在利用可能であり得る他の追加資源を動的に再構成し割り振ることに拡張されて、現在手元にある問題を解決する。具体的に言えば、マルチパス受信および／またはサーチに利用可能な資源全体の集合を、そのときに利用可能な資源に基づいて、また解決すべき問題の優先度に基づいて、時間の経過に伴って動的に拡張または縮小することができる。例えば、最初に電源が投入されたとき、移動局がシステム捕捉にのみ従事可能である、おそらく、ＩＣ資源のうちの２０パーセントしか関わっていない場合がある。以下に考察する本発明による好ましいＡＣＥ実施形態の場合、通常は非レイク機能に関わっている残りの資源（例えば、ＩＣのうちの８０パーセント）を一時的にサーチ機能に割り振り構成することができ、その後に他の後続機能に再構成することができる。
【００３２】
図４は、本発明による好ましい装置１００の実施形態を示すブロック図である。装置１００は、本明細書では適応計算エンジン（「ＡＣＥ」）と呼ばれ、集積回路として、または他のさらなる構成要素を有する集積回路の一部として実施されることが好ましい。（ＡＣＥ１００については、関連出願にも詳細に説明されている）。好ましい実施形態では、またさらに詳細に以下に考察するように、ＡＣＥ１００は、図示のマトリックス１５０Ａ〜１５０Ｎ等、１つまたは複数の再構成可能マトリックス（またはノード）１５０と、マトリックス相互接続ネットワーク１１０と、を含む。また、好ましい実施形態では、また以下に詳細に考察するように、マトリックス１５０の内の１つまたは複数、例えばマトリックス１５０Ａおよび１５０Ｂはコントローラ１２０として機能するように構成され、別のマトリックスが、例えばマトリックス１５０Ｃおよび１５０Ｄはメモリ１４０として機能するように構成される。各種マトリックス１５０およびマトリックス相互接続ネットワーク１１０は、数個のノードから何千個ものノードまで拡張可能なフラクタルサブユニットとして一緒に実装してもよい。上に述べたように、好ましい実施形態では、本発明のマルチモードレイク受信機５０は、ＡＣＥ１００として、あるいは１つまたは複数のマトリックス１５０として（対応する相互接続ネットワークとともに）具現される。
【００３３】
従来技術からの有意な違いは、ＡＣＥ１００が、再構成可能マトリクス１５０、コントローラ１２０、およびメモリ１４０の間のシグナリングおよび他の伝送、または他の入出力（「Ｉ／Ｏ」）機能のための従来の（かつ通常は別個の）データ、ＤＭＡ、ランダムアクセス、構成および指示の各バスを利用しないことである。むしろ、データ、制御、および構成情報は、以下にさらに詳細に考察するように、マトリックス１５０をコントローラ１２０として、またメモリ１４０として構成することを含め、再構成可能マトリックス１５０間に任意所与の接続を提供するようにリアルタイムで構成および再構成することが可能なマトリックス相互接続ネットワーク１１０を利用してこれらマトリックス１５０素子間で伝送される。
【００３４】
メモリ１４０として機能するように構成されたマトリックス１５０は、計算素子（後述）または固定メモリ素子を利用して任意所望のまたは好ましい方法で実装することができ、また、ＡＣＥ１００内に包含しても、または別のＩＣもしくはＩＣの一部内に組み込んでもよい。好ましい実施形態では、メモリ１４０はＡＣＥ１００内に含まれ、好ましくは、低電力消費ランダムアクセスメモリ（ＲＡＭ）である計算素子からなるが、フラッシュ、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＲＯＭ、ＥＰＲＯＭ、またはＥＥＰＲＯＭ等他の任意の形のメモリの計算素子からなってもよい。好ましい実施形態では、メモリ１４０は、好ましくは、直接メモリアクセス（ＤＡＭ）エンジンを含むが、これは別個に示されていない。
【００３５】
コントローラ１２０は、好ましくは、適応有限状態マシン、縮小命令セット（「ＲＩＳＣ」）プロセッサ、コントローラ、または以下に考察する２つのタイプの機能を実行可能な他のデバイスまたはＩＣとして構成されたマトリックス１５０Ａおよび１５０Ｂを使用して実施される。（代替として、これら機能を従来のＲＩＳＣまたは他のプロセッサを利用して実施することができる）。第１の制御機能は、「カーネル」制御と呼ばれ、マトリックス１５０Ａのカーネル制御（「ＫＡＲＣ」）として示され、第２の制御機能は、「マトリックス」制御と呼ばれ、マトリックス１５０Ｂのマトリックスコントローラ（「ＭＡＲＣ」）として示される。コントローラ１２０のカーネル機能およびマトリックス制御機能については、各種マトリックス１５０の構成可能性および再構成可能性を参照して、また本明細書では「シルバーウェア（silverware）」モジュールと呼ぶ、データ、構成および制御情報の好ましい形の組み合わせを参照して以下にさらに詳細に説明する。
【００３６】
図４のマトリックス相互接続ネットワーク１１０、ならびに本明細書では集合的に、また全体的に「相互接続」、「相互連結」または「相互接続ネットワーク」と呼ばれる、図３および図４に別個に示されるこの部分集合の相互接続ネットワーク（ブール相互接続ネットワーク２１０、データ相互接続ネットワーク２４０、および相互接続２２０）は、かなり多様な様式であるが、フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）相互接続ネットワークまたはスイッチングハブ等、概して当分野において既知のように実施することができる。好ましい実施形態では、様々な相互接続ネットワークが、例えば米国特許第５，２１８，２４０号、米国特許第５，３３６，９５０号、米国特許第５，２４５，２２７号、および米国特許第５，１４４，１６６号に記載されるように、また図７、図８、および図９を参照して以下に考察し図示するように実施される。これら様々な相互接続ネットワークは、コントローラ１２０と、メモリ１４０と、各種マトリックス１５０と、以下考察する計算ユニット２００および計算素子２５０との間に選択可能な（または切換可能な）接続を提供し、それによって本明細書では全体的に「構成情報」と呼ばれる構成シグナリングに応答して、またこの制御下で、本明細書にて言及する構成および再構成に物理的なベースを提供する。加えて、各種相互接続ネットワーク（１１０、２１０、２４０、および２２０）は、任意の形の従来のすなわち別個の入力／出力バス、データバス、ＤＭＡ、ＲＡＭ、構成および命令バスの代わりに、コントローラ１２０と、メモリ１４０と、各種マトリックス１５０と、計算ユニット２００および計算素子２５０との間に選択可能または切換可能なデータ、入力、出力、制御、および構成の各パスを提供する。
【００３７】
しかし、各種相互接続ネットワーク（１１０、２１０、２４０、および２２０）の、またはこれら内の任意所与の切換または選択動作は、当分野にて既知のように実施することができるが、本発明による各種相互接続ネットワーク（１１０、２１０、２４０、および２２０）の設計およびレイアウトは、以下にさらに詳細に考察するように新しく新規のものであることに注意されたい。例えば、以下考察する様々なレベルのマトリックス１５０、計算ユニット２２０、および計算素子２５０に対応して、様々なレベルの相互接続が提供される。マトリックス１５０レベルでは、従来技術によるＦＰＧＡ相互接続と比較して、マトリックス相互接続ネットワーク１１０ははるかに制限されており、「豊富さ」に劣り、所与のエリアでの接続能力が低く、それによって静電容量を低減するとともに動作速度を上げる。しかし、特定のマトリックス１５０または計算ユニット２００内では、相互接続ネットワーク（２１０、２２０、および２４０）ははるかに密かつ豊富であることができ、それによって狭いまたは近い参照局所性でより高い適応能力および再構成能力を提供する。
【００３８】
各種マトリックスまたはノード１５０は再構成可能であるとともに異種であり、すなわち、概して、また所望の条件に応じて、再構成可能マトリックス１５０Ａは概して再構成マトリックス１５０Ｂ〜１５０Ｎと異なり、再構成可能マトリックス１５０Ｂは概して再構成可能マトリックス１５０Ａおよび１５０Ｂ、および１５０Ｄ〜１５０Ｎと異なり、再構成可能マトリックス１５０Ｃは概して再構成可能マトリックス１５０Ａ、１５０Ｂ〜１５０Ｎと異なり、以下同様である。図３および図４を参照して以下にさらに詳細に考察するように、各種再構成可能マトリックス１５０のそれぞれは概して、異なるまたは様々に混じった適応型再構成可能計算（または演算）ユニット（２００）を含み、そして計算ユニット２００は概して、異なるまたは様々に混じった固定の特定用途向け計算素子（２５０）を含み、これらは各種相互接続ネットワークを通して各種機能を実行するように各種方法で適応して接続され、構成および再構成され得る。各種内部構成および再構成に加えて、各種マトリックス１５０は高位レベルにおいて、マトリックス相互接続ネットワーク１１０を通してその他のマトリックス１５０のそれぞれに関して接続、構成、および再構成することができ、これについてもさらに詳細に以下に考察する。
【００３９】
いくつかの異なる、洞察に満ちた新規の概念が本発明のＡＣＥ１００のアーキテクチャ内に組み込まれており、これは、ＡＣＥ１００のリアルタイム動作およびそれに固有の利点に有用で説明的な基礎を提供する。
【００４０】
本発明の第１の新規の概念は、対応する乗算、複素乗算、および加算機能を最適に実行するようにそれぞれ設計された複数の乗算器、複素乗算器、および加算器等、マトリックス１５０の計算ユニット２００（図３）内のこういった特定用途向け、専用、または固定のハードウェアユニット（計算素子２５０）内に含める特定用途向け、専用、または固定のハードウェアユニット（計算素子２５０）の適応的かつ再構成可能な使用、および加速のために特定の機能の選択に関わる。好ましい実施形態では、低電力消費に関してＡＣＥ１００を最適化すべき場合、電力消費に基づいて加速機能が選択される。例えば、移動体通信等、所与の用途では、対応するＣ（Ｃ＋またはＣ＋＋）または他のコードを、電力消費に関して解析することができる。このような経験的な解析により、例えば、かかるノードのほんの一部、例えば１０％等が、実行されると実際には動作電力の９０％を消費していることが明らかになる場合がある。本発明によれば、このような電力使用に基づいて、コードのこのほんの一部が、特定タイプの再構成可能マトリックス１５０内の加速に選択され、残りのコードは、例えば、コントローラ１２０として構成されるマトリックス１５０内で実行するように適合される。加速用にコードをさらに選択することができ、これによりＡＣＥ１００の電力消費が、設計または動作の複雑性に起因する任意の潜在的なトレードオフまで最適化される。加えて、図５に関連して考察するように、有限状態マシンとして構成されている場合は、マトリックス１５０内で制御コード等の他の機能を加速することができる。
【００４１】
これもまた上に示したように、本発明のマルチモードレイク受信機５０の場合、好ましい実施形態では、拡散、タップ付き遅延線、ＰＮ発生器、相関器、および他の復調機能のための乗算器および複素乗算器等、各種固定の特定用途向け計算素子２５０を利用することができる。そして、様々なレベルの相互接続を通して、対応するアルゴリズムが固定計算素子（２５０）の構成および再構成を通して随時実施される、すなわち、効率について最適化され構成されているハードウェア内で実施される。すなわち、特定のアルゴリズムの実行に最適化された「マシン」がリアルタイムで構成される。
【００４２】
本発明の次の、そしておそらく最も重要な概念および従来技術の概念および教示との著しい違いは、上に述べた被選択各種アルゴリズムを実施する際に利用される再構成可能な「異種性」という概念である。関連出願に示されるように、従来技術による再構成可能性は専ら同種のＦＰＧＡに頼っており、この場合、同一の論理ゲートブロックが豊富なプログラマブル相互接続内でアレイとして繰り返され、その後、相互接続が同一ゲート間に接続を提供して特定の機能を実施するが、これは非効率的であるとともに多くの場合はルーティングおよび計算問題が伴う。これとはまったく対照的に、本発明によれば、計算ユニット２００内で、異なる計算素子（２５０）が、専用乗算器、複素乗算器、および加算器等の、対応して異なる固定（または専用の）特定用途向けハードウェアとして直接実施される。そして、相互接続（２１０および２２０）を利用して、これら異なる異種の計算素子（２５０）を、移動体通信で利用されることの多い離散コサイン変換の実行等、選択されたアルゴリズムを実行するようにリアルタイムで適応的に構成することができる。したがって、本発明によれば、異なる（「異種の」）計算素子（２５０）が、所与のアルゴリズムまたは他の機能を最適に実行するように随時構成および再構成される。加えて、繰り返される機能の場合、計算素子の所与のインスタンス化または構成を、時間の経過に伴ってそのままにする、すなわちこのような繰り返し計算の過程全体を通して変更しないこともできる。
【００４３】
ＡＣＥ１００のアーキテクチャの時間的な性質についても留意すべきである。任意所与の瞬間に、異なるレベルの相互接続（１１０、２１０、２４０、および２２０）を利用して、パイロット信号サーチの実施等、所与の機能を実行する、または特定のアルゴリズムを実施するように最適化されている特定の構成がＡＣＥ１００内に存在し得る。別の瞬間に、マルチパス受信等の別の機能またはアルゴリズムを実行するため、この構成が、他の計算素子（２５０）を相互接続するように、または同じ計算素子２５０を別様に接続するように変更され得る。この時間的な再構成可能性から、２つの重要な特徴が生じる。第１に、アルゴリズムが時間の経過に伴い、例えば新しい技術規格を実施するように変更可能なため、ＡＣＥ１００は共進化し、新しいアルゴリズムを実施するように再構成することができる。第２に、計算素子は所与のアルゴリズムのインスタンス化としてある瞬間に相互接続され、またそして別の瞬間に別のアルゴリズムを実行するように再構成されるため、異なるアルゴリズム、ゲート（またはトランジスタ）の利用が最大化され、それによってそれぞれのアクティビティファクター（activity factor)に関して最も効率的なＡＳＩＣよりもはるかに良いパフォーマンスが提供される。
【００４４】
異なる各種アルゴリズムを実行するための、計算素子２５０のこの時間的再構成可能性は、一方では構成および再構成と、他方ではプログラミングまたは再プログラム可能性との間の、本明細書において利用される概念的な相違点も示す。典型的なプログラム可能性は、事前に存在する関数群または関数セットを利用し、これらを様々な順序で経時にわたって呼び出して特定のアルゴリズムを実行することができる。対照的に、本明細書において使用される構成可能性および再構成可能性には、それまでは利用できなかった、または存在していなかった新しい機能を追加または作成する能力がさらに含まれる。
【００４５】
次に、本発明は、１つの効果的に連続した情報ストリーム内でデータと構成（または他の制御）情報との密結合（または交互嵌合）も利用する。データと構成情報とのこの結合または混合は、「シルバーウェア」モジュールと呼ばれ、別の第２の関連特許出願の主題である。しかし、本発明の目的としては、データと構成情報との１つの情報（またはビット）ストリームへのこの結合が、従来技術によるハードウェア相互接続の複数の重なったネットワークを必要とせずに（多くの場合は使用されない）、ＡＣＥ１００のリアルタイムでの再構成可能性に役立つことに留意することで十分である。例えば、類推として、特定の第１の時間期間における特定の第１の構成の計算素子は、その第１の時間期間中または後に対応するアルゴリズムを実行するハードウェアとして、同じアルゴリズムを実行可能な、ソフトウェア中の「呼び出し」サブルーチンに類似するハードウェアとして見る、または概念化することができる。したがって、計算素子の構成が、構成情報により指示されて発生する（すなわち実施される）と、そのアルゴリズムで使用されるデータは、シルバーウェアモジュールの一部としてすぐに利用することができる。そして、同じ計算素子を、第２の時間期間中に、第２の構成情報によって指示されるように、これもまたすぐに利用できるデータを利用して第２の異なるアルゴリズムを実行するように再構成することができる。構成された計算素子で使用する際のデータの即時性により、メモリアドレスを決定し、格納されているデータをアドレス指定されたレジスタからフェッチする複数かつ別個のソフトウェアステップに類似する１つまたは２つのクロックサイクルハードウェアが提供される。これにより、構成された計算素子が比較して少ないクロックサイクルで、従来のマイクロプロセッサまたはＤＳＰにサブルーチンとして呼び出される場合は、実行に何桁も多くのクロックサイクルを必要とし得るアルゴリズムを実行することができるため、さらなる効率性が得られる。
【００４６】
データおよび構成情報の混合としてこのシルバーウェアモジュールを使用することは、複数の異種で固定の計算素子２５０の適応性があり異なる異種の計算ユニット２００およびマトリックス１５０を形成するリアルタイムの再構成可能性と併せて、ＡＣＥ１００のアーキテクチャに複数の異なる動作モードを持たせることを可能にする。例えば、ハンドヘルド装置内に含められる場合、対応するシルバーウェアモジュールが与えられていれば、ＡＣＥ１００は、セルラ方式または他の携帯電話、音楽プレーヤ、ページャ、個人情報端末、および他の新しいもしくは既存の機能等様々な異なる動作モードを有することができる。加えて、装置の物理的な場所に基づいて、これら動作モードを変更することができ、例えば、米国内で使用するＣＤＭＡ携帯電話として構成されている場合、ＡＣＥ１００を欧州で使用するＧＳＭ携帯電話として構成することができる。
【００４７】
再び図４を参照して、コントローラ１２０（好ましくは、有限状態マシンとして構成されたマトリックス（ＫＡＲＣ）１５０Ａおよびマトリックス（ＭＡＲＣ）１５０Ｂ）の機能についてシルバーウェアモジュール、すなわち単一の情報ストリーム内のデータおよび構成情報の密結合を参照して、複数の潜在的な動作モードを参照して、再構成可能マトリックス１５０を参照して、また図３に示す再構成可能計算ユニット２００および計算素子１５０を参照して説明することができる。上に示したように、シルバーウェアモジュールを通して、ＡＣＥ１００は、新しい技術標準へのアップグレードまたはまったく新しい機能の追加、例えば移動体通信装置への音楽機能の追加等、新しいまたは追加の機能を実行するように構成または再構成することができる。このようなシルバーウェアモジュールは、メモリ１４０のマトリックス１５０に格納してもよく、または例えば、マトリックス相互接続ネットワーク１１０を通して外部（有線および無線）ソースから入力してもよい。好ましい実施形態では、複数のマトリックス１５０のうちの１つが、セキュリティ目的のためにこのようなモジュールを解読し、その有効性を確認するように構成される。次に、既存のＡＣＥ１００資源をいずれも構成または再構成する前に、コントローラ１２０は、マトリックス（ＫＡＲＣ）１５０Ａを通して、すでに存在しているいずれの機能にも悪影響を及ぼすことなく、構成または再構成を行うことができること、例えば音楽機能の追加がすでに存在している移動体通信機能に悪影響を及ぼすか否か等、をチェックして確認する。好ましい実施形態では、このような構成または再構成のシステム要件はシルバーウェアモジュール内に含められ、この評価機能を実行する際にマトリックス（ＫＡＲＣ）１５０Ａによって使用される。このような悪影響なしで構成または再構成を行うことができる場合、シルバーウェアモジュールをメモリ１４０のマトリックス１５０内にロードすることが許され、マトリックス（ＫＡＲＣ）１５０Ａが、メモリ１４０のマトリックス１５０Ｃおよび１５０Ｄ内のＤＭＡエンジン（または従来のメモリの他のスタンドアロンＤＭＡエンジン）をセットアップする。構成または再構成がこのような悪影響を有する、または有し得る場合、マトリックス（ＫＡＲＣ）１５０Ａは、新しいモジュールをＡＣＥ１００内に組み込むことを許可しない。
【００４８】
引き続き図４を参照して、マトリックス（ＭＡＲＣ）１５０Ｂは、各種計算素子２５０および計算ユニット２００の任意の構成または再構成を任意の対応する入力データおよび出力データと同期させるように、マトリックス１５０の資源のスケジューリングおよび任意の対応するデータのタイミングを管理する。好ましい実施形態では、タイミング情報もシルバーウェアモジュール内に含まれ、マトリックス（ＭＡＲＣ）１５０Ｂが各種相互接続ネットワークを通して時間通りに、対応するデータが各種再構成後の計算ユニット２００のいずれの入力にも現れる前に再構成が行われるように時を違えず、好ましくはちょうどよいときに各種マトリックス１５０の再構成を指示することができる。加えて、マトリックス（ＭＡＲＣ）１５０Ｂは、各種マトリックス１５０のうちの任意のマトリックス１５０内で加速されていない任意の残留処理も実行することができる。したがって、マトリックス（ＭＡＲＣ）１５０Ｂは、マトリックス１５０、計算ユニット２００、および計算素子２５０の構成および再構成を、これら各種再構成ハードウェアユニットによって利用される任意の対応するデータと同期させてリアルタイムで「呼び出す」とともに、任意の残留または他の制御処理を実行する制御ユニットと見ることができる。他のマトリックス１５０はこの制御機能も含むことができ、任意所与のマトリックス１５０が他のマトリックス１５０の構成および再構成を呼び出す、また制御することが可能である。
【００４９】
図５は、複数の計算ユニット２００（計算ユニット２００Ａ〜２００Ｎとして示す）および複数の計算素子２５０（計算素子２５０Ａ〜２５０Ｚとして示す）を備え、好ましいタイプの計算素子２５０のさらなる実例および本発明の有用なまとめを提供する再構成マトリックス１５０をさらに詳細に示すブロック図である。図５に示すように、任意のマトリックス１５０は概して、マトリックスコントローラ２３０と、複数の計算（または演算）ユニット２００と、マトリックス相互接続ネットワーク１１０の論理的または概念的な部分集合または一部として、データ相互接続ネットワーク２４０およびブール相互接続ネットワーク２１０と、を備える。上に述べたように、好ましい実施形態では、ＡＣＥ１００アーキテクチャ内の「深さ」が増すにつれて、相互接続ネットワークはますます豊富になり、適応可能性および再構成のレベルが増す。上にも述べたように、ブール相互接続ネットワーク２１０は、各種計算ユニット２００間に再構成およびデータ相互接続能力を提供するともに、好ましくは小さい（すなわち、数ビットのみの幅）が、データ相互接続ネットワーク２４０は、各種計算ユニット２００間のデータの入出力について再構成およびデータ相互接続能力を提供するとともに、好ましくは比較的大きい（すなわち、多数ビット幅）。しかし、概念的に再構成およびデータ能力に分けられるが、マトリックス相互接続ネットワーク１１０の任意所与の物理部分は、随時、ブール相互接続ネットワーク２１０、データ相互接続ネットワーク２４０、最下位レベル相互接続２２０（各種計算素子２５０間で）、あるいは他の入力、出力、もしくは接続機能として動作することができることに留意されたい。
【００５０】
引き続き図５を参照して、計算ユニット２００内には、計算素子２５０Ａ〜２５０Ｚ（個々に、また集合的に計算素子２５０と呼ばれる）として示される複数の計算素子２５０と、追加の相互接続２２０と、が含められる。相互接続２２０は、再構成可能な相互接続能力および入力／出力パスを各種計算素子２５０間に提供する。上に示したように、各種計算素子２５０のそれぞれは、所与のタスクまたはある範囲のタスクを実行するように設計された専用の特定用途向けハードウェアからなり、複数の異なる固定計算素子２５０になる。相互接続２２０を利用して、固定計算素子２５０を再構成可能なように一緒に接続して適応性のある可変計算ユニット２００にすることができ、これをさらに再構成し相互接続し、相互接続２２０、ブールネットワーク２１０、およびマトリックス相互接続ネットワーク１１０を利用して、上で考察したパイロット信号サーチまたはマルチパス受信および結合等のアルゴリズムまたは他の機能を随時実行することができる。
【００５１】
好ましい実施形態では、各種計算素子２５０は、各種適応型再構成可能計算ユニット２００（例えば、図５Ａないし図９に示すように）構成され一緒にグループ化される。乗算、相関、または加算等、特定のアルゴリズムまたは機能を実行するように設計された計算素子２５０に加えて、好ましい実施形態では、他のタイプの計算素子２５０も利用される。図３に示すように、計算素子２５０Ａおよび２５０Ｂはメモリを実施して、任意所与の計算または処理機能に（より「リモート」なメモリ１４０と比較して）ローカルなメモリ素子を提供する。加えて、計算素子２５０Ｉ、２５０Ｊ、２５０Ｋ、および２５０Ｌは、有限状態マシンを実施する（例えば、図７、図８、および図９に示す計算素子を使用して）ように構成されて、特に複雑な制御処理に適した（より「リモート」なマトリックス（ＭＡＲＣ）１５０Ｂと比較して）ローカルな処理能力を提供する。
【００５２】
利用可能であり得る各種タイプの異なる計算素子２５０を使用して、ＡＣＥ１００の所望の機能に応じて、計算ユニット２００を大まかに分類することができる。第１の分類の計算ユニット２００は、乗算、加算、有限インパルス応答フィルタリング等々（例えば、図７を参照して以下に示すように）線形演算を実行する計算素子２５０を含む。第２の分類の計算ユニット２００は、離散コサイン変換、三角関数計算、および複素乗算等、非線形演算を実行する計算素子２５０を含む。第３のタイプの計算ユニット２００は、複雑な制御シーケンス、動的スケジューリング、および入力／出力管理等に特に有用な、図５に示し、図７ないし図９に関連して以下にさらに詳細に示す計算ユニット２００Ｃ等の有限状態マシンを実施し、第４のタイプは、図４に示す計算ユニット２００Ａ等のメモリおよびメモリ管理を実施し得る。最後に、暗号化、解読、チャネル符号化、ビタビ復号化、ならびにパケットおよびプロトコル処理（インターネットプロトコル処理等）等のビットレベル処理を実行する第５のタイプの計算ユニット２００を含めることができる。
【００５３】
好ましい実施形態では、他のマトリックスまたはノード１５０からの制御に加えて、マトリックスコントローラ２３０も任意所与のマトリックス１５０内に含めることができ、それによってまた、任意の再構成プロセスおよび任意の対応するデータ処理のより高い参照局所性および制御が提供される。例えば、計算素子２５０の再構成が任意所与の計算ユニット２５０内で行われると、マトリックスコントローラ２３０は、その特定のインスタンス化（または構成）が特定の時間期間中、そのままの状態であり、例えば、所与のアプリケーションの反復データ処理を続けるように指示することができる。
【００５４】
図６は、本発明による、再構成可能マトリックス１５０の例示的なまたは代表的な計算ユニット２００をさらに詳細に示すブロック図である。図６に示すように、計算ユニット２００は通常、複数の多様な異種固定計算素子２５０、例えば複数のメモリ計算素子２５０Ａおよび２５０Ｂ、ならびに計算ユニット（「ＣＵ」）コア２６０を形成する複数のアルゴリズム的または有限状態マシン計算素子２５０Ｃ〜２５０Ｋ、を含む。上で考察したように、複数の多様な計算素子２５０の各計算素子２５０は、加算または乗算等、特定の機能またはアルゴリズムを実行するように構成されるとともに、これに対応するロジックゲートレイアウトを有する固定または専用の特定用途向け回路である。加えて、各種メモリ計算素子２５０Ａおよび２５０Ｂは、ＲＡＭ（有意な深さを有する）または１もしくは２ビットの深さを有するレジスタ等、様々なビット深さで実施することができる。
【００５５】
概念的データおよびブール相互接続ネットワーク２４０および２１０それぞれを形成するため、例示的な計算ユニット２００は、複数の入力マルチプレクサ２８０、複数の入力ライン（またはワイヤ）２８１、およびＣＵコア２６０の出力用としての（ラインまたはワイヤ２７０として示される）複数の出力デマルチプレクサ２８５および２９０、ならびに複数の出力ライン（またはワイヤ）２９１も含む。入力マルチプレクサ２８０を通して、適当な入力ライン２８１を、データ変換ならびに構成および相互接続プロセスに使用する入力として選択することができ、出力デマルチプレクサ２８５および２９０を通して、１つの出力または複数の出力を選択された出力ライン２９１上に配置することができ、これもまたさらなるデータ変換ならびに構成および相互接続プロセスに使用される。
【００５６】
好ましい実施形態では、各種入力および出力ライン２８１および２９１の選択、ならびに相互接続（２１０、２２０、および２４０）を通しての各種接続の作成は、以下に考察するように計算ユニットコントローラ２５５からの制御ビット２６５の制御下にある。これら制御ビット２６５に基づいて、各種入力イネーブル２５１、入力選択２５２、出力選択２５３、ＭＵＸ選択２５４、ＤＥＭＵＸイネーブル２５６、ＤＥＭＵＸ選択２５７、およびＤＥＭＵＸ出力選択２５８のいずれもアクティブ化または非アクティブ化することができる。
【００５７】
例示的な計算ユニット２００は、制御ビット２６５を通して、各計算素子２５０、相互接続（２１０、２２０、および２４０）、および他の素子（上）がクロックサイクル毎に何をするかを制御する計算ユニットコントローラ２５５を含む。別個に示していないが、相互接続（２１０、２２０、および２４０）を通して、各種制御ビット２６５は、必要であり得るときに、各種入力イネーブル２５１、入力選択２５２、出力選択２５３、ＭＵＸ選択２５４、ＤＥＭＵＸイネーブル２５６、ＤＥＭＵＸ選択２５７、およびＤＥＭＵＸ出力選択２５８等、計算ユニット２００の各種部分に配られる。ＣＵコントローラ２９５は、制御（または構成）情報を受け取り、また状態情報を伝送するための１つまたは複数のライン２９５も含む。
【００５８】
上に述べたように、相互接続は、上に述べたように様々なビット幅のデータ相互接続ネットワーク２４０およびブール相互接続ネットワーク２１０という概念的な区分を含み得る。概して、（幅広の）データ相互接続ネットワーク２４０が、構成可能かつ再構成可能な接続の作成、データおよび構成情報の対応するルーティングに利用される。（幅狭の）ブール相互接続ネットワーク２１０は、構成可能かつ再構成可能な接続の作成にも利用されるが、各種データフローグラフのロジック（またはブール）判定の制御、かかるＤＦＧでの判定ノードの生成に利用され、かかるＤＦＧ内のデータルーティングにも使用することができる。
【００５９】
図７は、本発明による、複数の異なる固定計算素子を有する例示的な好ましい多機能適応計算ユニット５００を詳細に示すブロック図である。本発明に従って構成された場合、適応計算ユニット５００は関連出願にて考察される多種多様な機能、例えば有限インパルス応答フィルタ、高速フーリエ変換、および離散コサイン変換等の他の機能を実行する。図示のように、この多機能適応計算ユニット５００は、入力メモリ５２０、データメモリ５２５、レジスタ５３０（レジスタ５３０Ａ〜５３０Ｑとして示される）、乗算器５４０（乗算器５４０Ａ〜５４０Ｄとして示される）、加算器５４５、第１の論理演算装置（ＡＬＵ）５５０（ＡＬＵ＿１ ５５０Ａ〜５５０Ｄとして示される）、第２の論理演算装置（ＡＬＵ）５５５（ＡＬＵ＿２ ５５５Ａ〜５５５Ｄとして示される）、およびパイプライン（長さ１）レジスタ５６０を含む複数の固定計算素子を複数に構成する能力を含み、入力５０５、ライン５１５、出力５７０、およびマルチプレクサ（ＭＵＸまたはＭＸ）５１０（ＭＵＸおよびＭＸ５１０Ａ〜５１０ＫＫとして示される）が相互接続ネットワーク（２１０、２２０、および２４０）を形成する。２つの異なるＡＬＵ５５０および５５５は、例えば並列加算および減算演算に利用されることが好ましく、離散コサイン変換での二進演算に特に有用である。
【００６０】
図８は、本発明による、複数の固定計算素子を有する好ましい適応ロジックプロセッサ（ＡＬＰ）計算ユニット６００を詳細に示すブロック図である。ＡＬＰ６００はかなり高い適応性を有し、好ましくは、入力／出力構成、有限状態マシンの実施、汎用的な現場でのプログラム可能性、およびビット処理に利用される。ＡＬＰ６００の固定計算素子は、図１０には別個に示される、複数の適応コアセル（ＣＣ）６１０（図９）のそれぞれの一部（６５０）である。相互接続ネットワーク（２１０、２２０、および２４０）は、複数の垂直入力（ＶＩ）６１５、垂直中継器（ＶＲ）６２０、垂直出力（ＶＯ）６２５、水平中継器（ＨＲ）６３０、水平終端器（ＨＴ）６３５、および水平コントローラ（ＨＣ）６４０を様々に組み合わせたもの、また並べ替えたものから形成される。
【００６１】
図９は、本発明による、固定計算素子６５０を有する適応ロジックプロセッサ計算ユニット６００の好ましいコアセル６１０をさらに詳細に示すブロック図である。固定計算素子は、図１０に別個に示される３入力−２出力関数発生器５５０である。好ましいコアセル６１０は、制御ロジック６５５、制御入力６６５、制御出力６７０（出力相互接続を提供）、出力６７５、および入力（相互接続ＭＵＸを有する）６６０（入力相互接続を提供）も含む。
【００６２】
図１０は、本発明による、適応ロジックプロセッサ計算ユニット６００のコアセル６１０の好ましい固定計算素子６５０をさらに詳細に示すブロック図である。固定計算素子６５０は、固定レイアウトの複数の排他的ＮＯＲ（ＸＮＯＲ）ゲート６８０、ＮＯＲゲート６８５、ＮＡＮＤゲート６９０、および排他的ＯＲ（ＸＯＲ）ゲート６９５からなり、３つの入力７２０および２つの出力７１０を有する。構成および相互接続は、ＭＵＸ７０５および相互接続入力７３０を通して提供される。
【００６３】
上の考察から明らかであり得るように、異種の計算ユニット（２００）を形成するように構成および再構成可能であり、またさらに異種のマトリックス１５０を形成するように構成および再構成可能なこの複数の固定で異種の計算素子（２５０）の使用は、様々なレベルの相互接続（１１０、２１０、２４０、および２２０）を通して、適応計算アーキテクチャと呼ぶことのできるまったく新しいクラスまたはカテゴリの集積回路が作成される。本発明の適応計算アーキテクチャは、ＦＰＧＡ、ＡＳＩＣ、またはプロセッサの範疇またはカテゴリ内では、概念の観点または名称の観点から適宜特徴付けることができないことに留意されたい。例えば、適応計算アーキテクチャは同一論理装置のアレイも、より単純には任意の種類の反復アレイも含まないため、適応計算アーキテクチャの非ＦＰＧＡ特徴が速やかに認められる。また、例えば、適応計算アーキテクチャは特定用途向けではなく、複数の機能モードを提供し、リアルタイムで再構成可能であるため、適応計算アーキテクチャの非ＡＳＩＣ特徴も速やかに認められる。例を続けると、適応計算アーキテクチャは、命令の実行に焦点を合わせ、データ処理が副産物として行われるのではなく、直接データに対して働くように構成されるため、適応計算アーキテクチャの非プロセッサ特徴が速やかに認められる。
【００６４】
本発明のさらなる追加の利点が当業者にさらに明らかになろう。本発明のＡＣＥ１００アーキテクチャは、潜在的な欠点を最小限に抑えながら、プロセッサ、ＡＳＩＣおよびＦＰＧＡの様々な利点を効果的かつ効率的に組み合わせて最大化する。ＡＣＥ１００は、プロセッサのプログラミング柔軟性、ＦＰＧＡの組立後柔軟性、およびＡＳＩＣの高速要素および高利用率要素を含む。ＡＣＥ１００は、リアルタイムで容易に再構成可能であり、対応する複数の動作モードを有することが可能である。加えて、再構成可能加速に特定の機能を選択することにより、ＡＣＥ１００は電力の消費を最小限に抑え、ハンドヘルド装置および他のバッテリ電源装置に使用するなど低電力消費に適している。
【００６５】
本発明による動的なサーチおよびマルチパス受信の適応型再構成可能マルチモードレイク受信機５０は、さらに多くの利点を提供する。限られた計算素子資源をマルチパス受信機能とサーチ機能とに動的に割り振ることで、マルチパス受信の向上により伝送品質が高くなる、またサーチ能力の増大および向上により通話断または品質劣化通話が少なくなるなど、数種類かの向上したシステムパフォーマンスが提供される。加えて、拡散コード長を増大しながら、同時にマルチパス受信用のレイクフィンガの数を増やす必要がある場合があり、これによりサーチおよび相関要件が加わることになる３ＧまたはＣＤＭＡ２０００等の次世代システムには、本発明による限られた計算素子資源をマルチパス受信機能とサーチ機能とに動的に割り振ることは特に有用で時期を得たものであり、費用効率的で節電の解決策を提供してパフォーマンスおよび処理能力を上げる要件に対処する。
【００６６】
上記から、本発明の新規概念の精神および範囲から逸脱することなく、多くの変形および変更を行い得ることが観察されよう。本明細書に示した特定の方法および装置に関しての限定を意図していない、またはそのように推論すべきではないことを理解されたい。もちろん、併記の特許請求の範囲により、特許請求の範囲内にあるこのような変更がすべてを網羅することを意図する。
【図面の簡単な説明】
【００６７】
【図１】動的なサーチおよびマルチパス受信のための、本発明による好ましい適応型再構成可能マルチモードレイク受信機を示すブロック図である。
【図２】動的なサーチおよびマルチパス受信のための、本発明による適応型再構成可能マルチモードレイクフィンガを示すブロック図である。
【図３】動的なサーチおよびマルチパス受信のための、本発明による好ましい適応型再構成可能マルチモードレイク受信の方法を示す流れ図である。
【図４】本発明による好ましい適応計算エンジン（ＡＣＥ）の実施形態を示すブロック図である。
【図５】本発明による再構成可能マトリックス、複数の計算ユニット、および複数の計算素子を示すブロック図である。
【図６】本発明による再構成可能マトリックスの計算ユニットをさらに詳細に示すブロック図である。
【図７】複数の異なる固定の計算素子を有する、本発明による好ましい多機能適応計算ユニットを詳細に示すブロック図である。
【図７Ａ】複数の異なる固定の計算素子を有する、本発明による好ましい多機能適応計算ユニットを詳細に示すブロック図である。
【図７Ｂ】複数の異なる固定の計算素子を有する、本発明による好ましい多機能適応計算ユニットを詳細に示すブロック図である。
【図７Ｃ】複数の異なる固定の計算素子を有する、本発明による好ましい多機能適応計算ユニットを詳細に示すブロック図である。
【図７Ｄ】複数の異なる固定の計算素子を有する、本発明による好ましい多機能適応計算ユニットを詳細に示すブロック図である。
【図８】複数の固定の計算素子を有する、本発明による好ましい適応ロジックプロセッサ計算ユニットを詳細に示すブロック図である。
【図９】本発明による、固定計算素子を有する適応ロジックプロセッサ計算ユニットの好ましいコアセルをさらに詳細に示すブロック図である。
【図１０】本発明による、適応ロジックプロセッサ計算ユニットのコアセルの好ましい固定計算素子をさらに詳細に示すブロック図である。
Claims (50)
- ネットワークインタフェースと、
該ネットワークインタフェースに動作可能に接続された複数の適応マルチモードレイクフィンガであって、該複数の適応マルチモードレイクフィンガの各適応マルチモードレイクフィンガは、第１のモード信号に応答してパス受信機能モードに構成され、またさらに第２のモード信号に応答してサーチャー機能モードに構成される、該複数の適応マルチモードレイクフィンガと、
該複数の適応マルチモードレイクフィンガに動作可能に接続されたマルチモードプロセッサであって、前記第１のモード信号に応答して前記パス受信機能モードに構成され、またさらに前記第２のモード信号に応答して前記サーチャー機能モードに構成される、該マルチモードプロセッサと、
を備えるマルチモードレイク受信機。 - 捕捉モードの場合、前記複数の適応マルチモードレイクフィンガのすべての適応マルチモードレイクフィンガは前記サーチャー機能モードに構成され、前記マルチモードプロセッサは前記サーチャー機能モードに構成される、請求項１記載のマルチモードレイク受信機。
- トラヒックモードの場合、
前記複数の適応マルチモードレイクフィンガの第１の部分集合の適応マルチモードレイクフィンガは前記サーチャー機能モードに構成され、前記マルチモードプロセッサの第１の部分は前記サーチャー機能モードに構成され、
前記複数の適応マルチモードレイクフィンガの第２の部分集合の適応マルチモードレイクフィンガは前記パス受信機能モードに構成され、前記マルチモードプロセッサの第２の部分は前記パス受信機能モードに構成される、請求項１記載のマルチモードレイク受信機。 - パス受信機能モードに構成される前記第２の部分集合の適応マルチモードレイクフィンガは、前記サーチャー機能モードに構成されたときの前記第１の部分集合のマルチモードレイクフィンガおよび前記マルチモードプロセッサの前記第１の部分によって決まるマルチパスの数に対応する、請求項３記載のマルチモードレイク受信機。
- 前記サーチャー機能モードに構成される前記第１の部分集合の適応マルチモードレイクフィンガおよび前記パス受信機能モードに構成される第２の部分集合の適応マルチモードレイクフィンガは、複数のチャネル依存パラメータから選択される少なくとも１つのチャネル依存パラメータに基づいて動的に決定され、前記複数のチャネル依存パラメータは、パイロット信号相対パワーレベル、識別されたマルチパスの数、識別された基地局の数、受信したトラヒックの信号対雑音比、および受信したトラックのエラーレートを含む、請求項３記載のマルチモードレイク受信機。
- アイドルモードの場合、
前記複数の適応マルチモードレイクフィンガの第１の部分集合の適応マルチモードレイクフィンガは前記サーチャー機能モードに構成され、前記マルチモードプロセッサの第１の部分は前記サーチャー機能モードに構成され、
前記複数の適応マルチモードレイクフィンガの第２の部分集合の適応マルチモードレイクフィンガは前記パス受信機能モードに構成され、前記マルチモードプロセッサの第２の部分は前記パス受信機能モードに構成され、
前記複数の適応マルチモードレイクフィンガの第３の部分集合の適応マルチモードレイクフィンガおよび前記マルチモードプロセッサの第３の部分は、比較的低電力消費に構成される、請求項１記載のマルチモードレイク受信機。 - 前記複数の適応マルチモードレイクフィンガは、
第１の計算素子および第２の計算素子を含む複数の異種計算素子をさらに備え、前記第１の計算素子は第１の固定アーキテクチャを有し、前記第２の計算素子は第２の固定アーキテクチャを有し、前記第１の固定アーキテクチャは前記第２の固定アーキテクチャと異なる、請求項１記載のマルチモードレイク受信機。 - 前記複数の適応マルチモードレイクフィンガは、
前記複数の異種計算素子に接続された相互接続ネットワークをさらに備え、該相互接続ネットワークは、第１の構成情報に応答して前記複数の異種計算素子を前記パス受信機能モードに構成するように動作し、またさらに、第２の構成情報に応答して前記複数の異種計算素子を前記サーチャー機能モードに再構成するように動作する、請求項７記載のマルチモードレイク受信機。 - 前記複数の異種計算素子は、
擬似ランダムノイズシーケンスおよび直交コード発生器と、
該擬似ランダムノイズシーケンスおよび直交コード発生器に動作可能に接続されたタイミング調整器と、
前記擬似ランダムノイズシーケンスおよび直交コード発生器に動作可能に接続されたパイロット信号相関器と、
該パイロット信号相関器に動作可能に接続された位相推定器と、
前記擬似ランダムノイズシーケンスおよび直交コード発生器ならびに前記タイミング調整器に動作可能に接続されたチャネル相関器と、
該チャネル相関器に動作可能に接続された位相調整器と、
をさらに備える、請求項７記載のマルチモードレイク受信機。 - 前記タイミング調整器からの第１の出力、前記パイロット信号相関器からの第２の出力、前記チャネル相関器からの第３の出力、および前記位相調整器からの第４の出力を含む複数の出力がさらに動作可能にマルチプレクサに接続され、該マルチプレクサは、前記第１の構成情報に応答して前記複数の出力から前記第４の出力を選択し、それによって前記パス受信機能モードを提供し、また、前記第２の構成情報に応答して前記複数の出力から前記第１の出力、前記第２の出力、および前記第３の出力を選択し、それによって前記サーチャー機能モードを提供する、請求項９記載のマルチモードレイク受信機。
- 前記第１の固定アーキテクチャおよび前記第２の固定アーキテクチャは、複数の特定のアーキテクチャから選択され、該複数の特定のアーキテクチャは、メモリ、加算、乗算、複素乗算、減算、構成、再構成、制御、入力、出力、および現場でのプログラム可能性の各機能を含む、請求項７記載のマルチモードレイク受信機。
- 前記マルチモードプロセッサは、
第１の計算素子および第２の計算素子を含む複数の異種計算素子をさらに備え、前記第１の計算素子は第１の固定アーキテクチャを有し、前記第２の計算素子は第２の固定アーキテクチャを有し、前記第１の固定アーキテクチャは前記第２の固定アーキテクチャと異なる、請求項１記載のマルチモードレイク受信機。 - 前記マルチモードプロセッサは、
前記複数の異種計算素子に接続された相互接続ネットワークをさらに備え、該相互接続ネットワークは、前記第１の構成情報に応答して前記複数の異種計算素子を前記パス受信機能モードに構成するように動作し、またさらに、第２の構成情報に応答して前記複数の異種計算素子を前記サーチャー機能モードに再構成するように動作する、請求項１２記載のマルチモードレイク受信機。 - 前記複数の異種計算素子は、
マルチパス結合器と、
モードおよびパス割り振りプロセッサと、
をさらに備える、請求項１２記載のマルチモードレイク受信機。 - 前記第１の固定アーキテクチャおよび前記第２の固定アーキテクチャは、複数の特定のアーキテクチャから選択され、該複数の特定のアーキテクチャは、メモリ、加算、乗算、複素乗算、減算、構成、再構成、制御、入力、出力、および現場でのプログラム可能性の各機能を含む、請求項１２記載のマルチモードレイク受信機。
- 移動局内に組み入れられる請求項１記載のマルチモードレイク受信機。
- 基地局内に組み入れられる請求項１記載のマルチモードレイク受信機。
- 第１の計算素子および第２の計算素子を含む複数の異種計算素子であって、前記第１の計算素子は第１の固定アーキテクチャを有し、前記第２の計算素子は第２の固定アーキテクチャを有し、前記第１の固定アーキテクチャは前記第２の固定アーキテクチャと異なる、該複数の異種計算素子と、
該複数の異種計算素子に接続された相互接続ネットワークであって、第１の構成情報に応答して前記複数の異種計算素子をマルチパス受信機能モードに構成するように動作し、またさらに、第２の構成情報に応答して前記複数の異種計算素子をサーチャー機能モードに再構成するように動作する該相互接続ネットワークと、
を備える、直接拡散式スペクトラム拡散受信装置。 - 前記第１の固定アーキテクチャおよび前記第２の固定アーキテクチャは、複数の特定のアーキテクチャから選択され、該複数の特定のアーキテクチャは、メモリ、加算、乗算、複素乗算、減算、構成、再構成、制御、入力、出力、および現場でのプログラム可能性の各機能を含む、請求項１８記載の直接拡散式スペクトラム拡散受信装置。
- 前記相互接続ネットワークは、前記複数の異種計算素子間でデータおよび制御情報を再構成可能なようにルーティングする、請求項１８記載の直接拡散式スペクトラム拡散受信装置。
- 前記複数の異種計算素子および前記相互接続ネットワークに接続されたコントローラをさらに備え、該コントローラは、前記複数の異種計算素子を前記マルチパス受信機能モードに構成すること、および前記複数の異種計算素子を前記サーチャー機能モードに再構成することを指示しスケジューリングするように動作する、請求項１８記載の直接拡散式スペクトラム拡散受信装置。
- 前記複数の異種計算素子および前記相互接続ネットワークに接続されたメモリをさらに備え、該メモリは、前記第１の構成情報および前記第２の構成情報を格納するように動作する、請求項１８記載の直接拡散式スペクトラム拡散受信装置。
- 前記複数の異種計算素子および前記相互接続ネットワークは、複数の適応マルチモードレイクフィンガを形成するように構成されるとともに、前記複数の適応マルチモードレイクフィンガに動作可能に接続されたマルチモードプロセッサを形成するように構成され、
前記複数の適応マルチモードレイクフィンガの各適応マルチモードレイクフィンガは、前記第１の構成情報に応答して前記マルチパス受信機能モードに構成され、またさらに、前記第２の構成情報に応答して前記サーチャー機能モードに構成され、
前記マルチモードプロセッサは、前記第１の構成情報に応答して前記マルチパス受信機能モードに構成され、またさらに、第２の構成情報に応答して前記サーチャー機能モードに構成される、請求項１８記載の直接拡散式スペクトラム拡散受信装置。 - 捕捉モードの場合、前記複数の適応マルチモードレイクフィンガのすべての適応マルチモードレイクフィンガは前記サーチャー機能モードに構成され、前記マルチモードプロセッサは前記サーチャー機能モードに構成される、請求項２３記載の直接拡散式スペクトラム拡散受信装置。
- トラヒックモードの場合、
前記複数の適応マルチモードレイクフィンガの第１の部分集合の適応マルチモードレイクフィンガは前記サーチャー機能モードに構成され、前記マルチモードプロセッサの第１の部分は前記サーチャー機能モードに構成され、
前記複数の適応マルチモードレイクフィンガの第２の部分集合の適応マルチモードレイクフィンガは前記パス受信機能モードに構成され、前記マルチモードプロセッサの第２の部分は前記パス受信機能モードに構成される、請求項２３記載の直接拡散式スペクトラム拡散受信装置。 - パス受信機能モードに構成される前記第２の部分集合の適応マルチモードレイクフィンガは、前記サーチャー機能モードに構成されたときの前記第１の部分集合のマルチモードレイクフィンガおよび前記マルチモードプロセッサの前記第１の部分によって決まるマルチパスの数に対応する、請求項２５記載の直接拡散式スペクトラム拡散受信装置。
- 前記サーチャー機能モードに構成される前記第１の部分集合の適応マルチモードレイクフィンガおよび前記パス受信機能モードに構成される第２の部分集合の適応マルチモードレイクフィンガは、複数のチャネル依存パラメータから選択される少なくとも１つのチャネル依存パラメータに基づいて動的に決定され、前記複数のチャネル依存パラメータは、パイロット信号相対パワーレベル、識別されたマルチパスの数、識別された基地局の数、受信したトラヒックの信号対雑音比、および受信したトラックのエラーレートを含む、請求項２５記載の直接拡散式スペクトラム拡散受信装置。
- アイドルモードの場合、
前記複数の適応マルチモードレイクフィンガの第１の部分集合の適応マルチモードレイクフィンガは前記サーチャー機能モードに構成され、前記マルチモードプロセッサの第１の部分は前記サーチャー機能モードに構成され、
前記複数の適応マルチモードレイクフィンガの第２の部分集合の適応マルチモードレイクフィンガは前記パス受信機能モードに構成され、前記マルチモードプロセッサの第２の部分は前記パス受信機能モードに構成され、
前記複数の適応マルチモードレイクフィンガの第３の部分集合の適応マルチモードレイクフィンガおよび前記マルチモードプロセッサの第３の部分は、比較的低電力消費に構成される、請求項２３記載の直接拡散式スペクトラム拡散受信装置。 - 前記複数の異種計算素子は、
擬似ランダムノイズシーケンスおよび直交コード発生器と、
該擬似ランダムノイズシーケンスおよび直交コード発生器に動作可能に接続されたパイロット信号相関器と、
該パイロット信号相関器に動作可能に接続された位相推定器と、
前記擬似ランダムノイズシーケンスおよび直交コード発生器に動作可能に接続されたタイミング調整器と、
前記擬似ランダムノイズシーケンスおよび直交コード発生器ならびに前記タイミング調整器に動作可能に接続されたチャネル相関器と、
該チャネル相関器に動作可能に接続された位相調整器と、
をさらに備える、請求項１８記載の直接拡散式スペクトラム拡散受信装置。 - 前記複数の異種計算素子は、
マルチパス結合器と、
モードおよびパス割り振りプロセッサと、
をさらに備える、請求項１８記載の直接拡散式スペクトラム拡散受信装置。 - 前記第１の固定アーキテクチャおよび前記第２の固定アーキテクチャは、複数の特定のアーキテクチャから選択され、該複数の特定のアーキテクチャは、メモリ、加算、乗算、複素乗算、減算、構成、再構成、制御、入力、出力、および現場でのプログラム可能性の各機能を含む、請求項１８記載の直接拡散式スペクトラム拡散受信装置。
- 前記相互接続ネットワークに接続された第２の複数の異種計算素子をさらに含み、
前記相互接続ネットワークは、前記第２の複数の異種計算素子を前記マルチパス受信機能モードに構成し、前記第２の複数の異種計算素子を前記サーチャー機能モードに構成し、また前記第２の複数の異種計算素子を第３の機能モードに構成するようにさらに動作し、前記第３の機能モードは複数の機能モードから選択され、また前記第３の機能モードは非レイク受信モードである、請求項１８記載の直接拡散式スペクトラム拡散受信装置。 - 移動局内に組み入れられる請求項１８記載の直接拡散式スペクトラム拡散受信装置。
- 基地局内に組み入れられる請求項１８記載の直接拡散式スペクトラム拡散受信装置。
- 入力信号を受け取ること、
第１の構成情報に応答して、複数の適応マルチモードレイクフィンガをパス受信機能モードに構成することであって、それにより前記入力信号のマルチパス受信を提供する、パス受信機能モードに構成すること、
第２の構成情報に応答して、前記複数の適応マルチモードレイクフィンガをサーチャー機能モードに構成することであって、それにより前記入力信号からの複数のパイロット信号の決定を提供する、サーチャー機能モードに構成すること、
とを含む、適応レイク受信方法。 - 前記第１の構成情報に応答して、マルチモードプロセッサをマルチパス結合器として前記パス受信機能モードに構成することであって、それにより前記入力信号の前記マルチパス受信から出力データを供給する、パス受信機能モードに構成すること、
第２に構成情報に応答して、前記マルチモードプロセッサをサーチャー機能モードに構成することであって、それにより前記入力信号から決定された前記複数のパイロット信号から好ましいパイロット信号を選択する、サーチャー機能モードに構成すること、
とをさらに含む、請求項３５記載の適応レイク受信方法。 - 捕捉モードにおいて、前記複数の適応マルチモードレイクフィンガのすべての適応マルチモードレイクフィンガを前記サーチャー機能モードに構成するとともに、前記マルチモードプロセッサを構成することは前記サーチャー機能モードに構成することをさらに含む、請求項３６記載の適応レイク受信方法。
- トラヒックモードにおいて、前記複数の適応マルチモードレイクフィンガの第１の部分集合の適応マルチモードレイクフィンガを前記サーチャー機能モードに構成するとともに、前記マルチモードプロセッサの第１の部分を前記サーチャー機能モードに構成すること、
前記トラヒックモードにおいて、前記複数の適応マルチモードレイクフィンガの第２の部分集合の適応マルチモードレイクフィンガを前記パス受信機能モードに構成するとともに、前記マルチモードプロセッサの第２の部分を前記パス受信機能モードに構成すること、
とをさらに含む、請求項３６記載の適応レイク受信方法。 - パス受信機能モードに構成される前記第２の部分集合の適応マルチモードレイクフィンガは、前記サーチャー機能モードに構成されたときの前記第１の部分集合のマルチモードレイクフィンガおよび前記マルチモードプロセッサの前記第１の部分によって決まるマルチパスの数に対応する、請求項３８記載の適応レイク受信方法。
- 前記サーチャー機能モードに構成される前記第１の部分集合の適応マルチモードレイクフィンガおよび前記パス受信機能モードに構成される前記第２の部分集合の適応マルチモードレイクフィンガは、複数のチャネル依存パラメータから選択される少なくとも１つのチャネル依存パラメータに基づいて動的に決定され、前記複数のチャネル依存パラメータは、パイロット信号相対パワーレベル、識別されたマルチパスの数、識別された基地局の数、受信したトラヒックの信号対雑音比、および受信したトラックのエラーレートを含む、請求項３８記載の適応レイク受信方法。
- アイドルモードにおいて、前記複数の適応マルチモードレイクフィンガの第１の部分集合の適応マルチモードレイクフィンガを前記サーチャー機能モードに構成するとともに、前記マルチモードプロセッサの第１の部分を前記サーチャー機能モードに構成し、
前記アイドルモードにおいて、前記複数の適応マルチモードレイクフィンガの第２の部分集合の適応マルチモードレイクフィンガを前記パス受信機能モードに構成するとともに、前記マルチモードプロセッサの第２の部分を前記パス受信機能モードに構成し、また、
前記アイドルモードにおいて、前記複数の適応マルチモードレイクフィンガの第３の部分集合の適応マルチモードレイクフィンガおよび前記マルチモードプロセッサの第３の部分を比較的低電力消費に構成する、請求項３６記載の適応レイク受信方法。 - 移動局内で行われる請求項３５記載の適応レイク受信方法。
- 基地局内で行われる請求項３５記載の適応レイク受信方法。
- 第１の計算素子および第２の計算素子を含む複数の異種計算素子であって、前記第１の計算素子は第１の固定アーキテクチャを有し、前記第２の計算素子は第２の固定アーキテクチャを有し、前記第１の固定アーキテクチャは前記第２の固定アーキテクチャと異なる、複数の異種計算素子と、
該複数の異種計算素子に接続された相互接続ネットワークであって、前記複数の異種計算素子を、複数の適応マルチモードレイクフィンガを形成するとともに、該複数の適応マルチモードレイクフィンガに動作可能に接続されたマルチモードプロセッサを形成するように構成するように動作する該相互接続ネットワークと、
を備える、直接拡散式スペクトラム拡散符号分割多重アクセス無線受信装置。 - 前記複数の適応マルチモードレイクフィンガの各適応マルチモードレイクフィンガは、第１の構成情報に応答してマルチパス受信機能モードに構成され、またさらに、第２の構成情報に応答してサーチャー機能モードに構成され、
前記マルチモードプロセッサは、前記第１の構成情報に応答して前記マルチパス受信機能モードに構成され、またさらに、第２の構成情報に応答して前記サーチャー機能モードに構成される、請求項４４記載の直接拡散式スペクトラム拡散符号分割多重アクセス無線受信装置。 - 捕捉モードの場合、前記複数の適応マルチモードレイクフィンガのすべての適応マルチモードレイクフィンガは前記サーチャー機能モードに構成され、前記マルチモードプロセッサは前記サーチャー機能モードに構成される、請求項４５記載の直接拡散式スペクトラム拡散符号分割多重アクセス無線受信装置。
- トラヒックモードの場合、
前記複数の適応マルチモードレイクフィンガの第１の部分集合の適応マルチモードレイクフィンガは前記サーチャー機能モードに構成され、前記マルチモードプロセッサの第１の部分は前記サーチャー機能モードに構成され、
前記複数の適応マルチモードレイクフィンガの第２の部分集合の適応マルチモードレイクフィンガは前記パス受信機能モードに構成され、前記マルチモードプロセッサの第２の部分は前記パス受信機能モードに構成される、請求項４５記載の直接拡散式スペクトラム拡散符号分割多重アクセス無線受信装置。 - 前記サーチャー機能モードに構成される前記第１の部分集合の適応マルチモードレイクフィンガおよび前記パス受信機能モードに構成される第２の部分集合の適応マルチモードレイクフィンガは、複数のチャネル依存パラメータから選択される少なくとも１つのチャネル依存パラメータに基づいて動的に決定され、前記複数のチャネル依存パラメータは、パイロット信号相対パワーレベル、識別されたマルチパスの数、識別された基地局の数、受信したトラヒックの信号対雑音比、および受信したトラックのエラーレートを含む、請求項４７記載の直接拡散式スペクトラム拡散符号分割多重アクセス無線受信装置。
- アイドルモードの場合、
前記複数の適応マルチモードレイクフィンガの第１の部分集合の適応マルチモードレイクフィンガは前記サーチャー機能モードに構成され、前記マルチモードプロセッサの第１の部分は前記サーチャー機能モードに構成され、
前記複数の適応マルチモードレイクフィンガの第２の部分集合の適応マルチモードレイクフィンガは前記パス受信機能モードに構成され、前記マルチモードプロセッサの第２の部分は前記パス受信機能モードに構成され、
前記複数の適応マルチモードレイクフィンガの第３の部分集合の適応マルチモードレイクフィンガおよび前記マルチモードプロセッサの第３の部分は、比較的低電力消費に構成される、請求項４５記載の直接拡散式スペクトラム拡散符号分割多重アクセス無線受信装置。 - ネットワークインタフェースと、
該ネットワークインタフェースに動作可能に接続された複数の適応マルチモードレイクフィンガであって、該複数の適応マルチモードレイクフィンガの各適応マルチモードレイクフィンガは、第１のモード信号に応答してパス受信機能モードに構成され、またさらに第２のモード信号に応答してサーチャー機能モードに構成される、該複数の適応マルチモードレイクフィンガと、
該複数の適応マルチモードレイクフィンガに動作可能に接続されたマルチモードプロセッサであって、前記第１のモード信号に応答して前記パス受信機能モードに構成され、またさらに前記第２のモード信号に応答して前記サーチャー機能モードに構成される、該マルチモードプロセッサと、を備え、
捕捉モードの場合、前記複数の適応マルチモードレイクフィンガのすべての適応マルチモードレイクフィンガは前記サーチャー機能モードに構成され、前記マルチモードプロセッサは前記サーチャー機能モードに構成され、
トラヒックモードの場合、前記複数の適応マルチモードレイクフィンガの第１の部分集合の適応マルチモードレイクフィンガは前記サーチャー機能モードに構成され、前記マルチモードプロセッサの第１の部分は前記サーチャー機能モードに構成され、前記複数の適応マルチモードレイクフィンガの第２の部分集合の適応マルチモードレイクフィンガは前記パス受信機能モードに構成され、前記マルチモードプロセッサの第２の部分は前記パス受信機能モードに構成され、
前記サーチャー機能モードに構成される前記第１の部分集合の適応マルチモードレイクフィンガおよび前記パス受信機能モードに構成される第２の部分集合の適応マルチモードレイクフィンガは、複数のチャネル依存パラメータから選択される少なくとも１つのチャネル依存パラメータに基づいて動的に決定され、前記複数のチャネル依存パラメータはさらに、パイロット信号相対パワーレベル、識別されたマルチパスの数、識別された基地局の数、受信したトラヒックの信号対雑音比、および受信したトラックのエラーレートを含む、マルチモードレイク受信機。
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