KR101379137B1 - ＦｉｎＦＥＴ 및, ＦｉｎＦＥＴ를 제조하는 방법 - Google Patents

ＦｉｎＦＥＴ 및, ＦｉｎＦＥＴ를 제조하는 방법 Download PDF

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Abstract

본 발명 개시는 핀 전계 효과 트랜지스터(FinFET: fin field effect transistor)에 대한 것이다. FinFET를 위한 예시적인 구조는 주요 표면을 포함하는 기판과; 기판의 주요 표면으로부터 제1 높이로 위로 연장되는 제2 핀과; 기판의 주요 표면으로부터 제1 높이 미만의 제2 높이로 위로 연장되는 상단면을 포함하는 절연층을 포함하며, 이에 따라 핀의 일부분은 절연층의 상단면을 지나 연장되고, 각 핀은 인접 핀들 사이의 모래시계 형태의 공동을 한정하는 둥글납작한 에피택샬층에 의해 덮혀지고, 공동의 하부 부분을 접하는 에피택샬층은 규화물로 변환된다.

Description

ＦｉｎＦＥＴ 및, ＦｉｎＦＥＴ를 제조하는 방법{FINFET AND METHOD OF FABRICATING THE SAME}
본 발명은 집적 회로 제조에 대한 것이고, 보다 구체적으로는 핀 전계 효과 트랜지스터(FinFET: fin field effect transistor)에 대한 것이다.
반도체 산업이 더 높은 장치 밀도, 더 높은 성능, 및 더 낮은 비용을 추구해서 나노미터 기술 공정 노드로 진행함에 따라, 제조 및 설계 이슈로부터의 도전은 핀 전계 효과(FinFET)와 같은 3차원 설계의 발전을 초래하였다. 통상적인 FinFET는 예를 들면 기판의 실리콘층의 일부분을 에칭하여 제거함(etching away)으로써 기판으로부터 연장되는 얇은 수직 "핀"(또는 핀 구조)을 사용해서 제조된다. FinFET의 채널은 이러한 수직 핀에서 형성된다. 게이트는 핀 위에(예, 둘러싸서) 제공된다. 채널의 양쪽 상에 게이트를 구비함으로써 양쪽으로부터 채널의 게이트 제어가 가능하게 된다. 또한, 선택적으로 성장한 실리콘 게르마늄(SiGe)을 활용하는 FinFET의 소스/드레인(S/D) 부분 내의 변형되는(strained) 물질은 캐리어 이동도를 강화하기 위해 사용될 수 있다.
하지만, 상보형 금속산화 반도체(CMOS: complementary metal-oxide-semiconductor) 제조시에 이러한 특징부 및 공정의 구현에는 어려움이 있다. 예를 들면, 변형된 물질상의 규화물의 비균일한 분포는 FinFET의 소스/드레인 영역의 높은 접촉 저항을 야기하여, 장치 성능을 저하시킨다.
본 발명은 주요 표면을 포함하는 기판; 상기 기판의 주요 표면으로부터 제1 높이로 위로 연장되는 제1 핀 및 제2 핀; 및 상기 기판의 주요 표면으로부터 제1 높이보다 작은 제2 높이로 위로 연장되는 상단면(216t)을 포함하여, 상기 핀의 일부분이 상기 절연층의 상단면을 지나 연장되는 절연층을 포함하고, 각 핀은 인접 핀들 사이에 모래시계(hourglass) 형태의 공동을 한정하는 둥글납작한(bulbous) 에피택샬층에 의해 덮히고, 상기 공동은 상부 부분과 하부 부분을 포함하고, 상기 공동의 하부 부분을 접하는 둥글납작한 에피택샬층은 규화물로 변환되는 것인, 핀 전계 효과 트랜지스터(FinFET: fin field effect transistor)를 제공한다.
또한, 본 발명은 핀 전계 효과 트랜지스터(FinFET: fin field effect transistor)를 제조하는 방법을 제공하고, 이 방법은 주요 표면을 포함하는 기판을 제공하는 단계; 상기 기판의 주요 표면으로부터 제1 높이로 위로 연장되는 제1 핀 및 제2 핀을 형성하는 단계; 상기 기판의 주요 표면으로부터 제1 높이보다 작은 제2 높이로 위로 연장되는 상단면을 포함하는 절연층을 형성하는 단계 - 이러한 절연층을 형성하는 단계에 의해 상기 핀의 일부분이 상기 절연층의 상단면을 지나 연장됨 -; 에피택샬층을 선택적으로 성장시켜 각 핀을 덮게 하는 단계; 인접 핀들 사이에서 모래시계(hourglass) 형태의 공동을 한정하는 둥글납작한(bulbous) 에피택샬층에 의해 각 핀이 덮혀지도록 상기 기판을 어닐링하는 단계 - 상기 공동은 상부 부분 및 하부 부분을 포함함 -; 상기 둥글납작한 에피택샬층 위에 금속 물질을 형성하는 단계; 및 상기 공동의 하부 부분을 접하는 둥글납작한 에피택샬층을 규화물로 변환하도록 기판을 어닐링하는 단계를 포함한다.
본 출원인의 방법은 에피택샬층의 하단 부분에서 규화물의 형성을 도울 수 있어서, FinFET(200)의 낮은 접촉 저항의 S/D 영역을 제조하게 하며, 따라서 장치 성능을 개선시킬 수 있는 효과가 있다.
본 발명 개시는 첨부된 도면들과 함게 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 실행에 따라, 다양한 특징은 실제 크기에 따라 그려지 않고 단지 예증적인 목적을 위해 사용된다는 것이 강조된다. 사실상, 다양한 특징부의 크기는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 본 발명 개시의 적어도 일실시예에 따라 FinFET를 제조하는 방법을 예증하는 흐름도이다.
도 2의 (a) 내지 도 14의 (b)는 본 발명 개시의 다양한 실시예에 따른 다양한 제조 스테이지에 있는 FinFET의 사시도 및 단면도이다.
하기의 설명은 본 발명 개시의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예시를 제공한다는 것으로 이해된다. 본 발명의 개시를 간략화하기 위해, 컴포넌트 및 배열의 특정 예시들이 이하에서 설명된다. 물론, 이런 것들은 단지 예시일 뿐이고, 제한하는 것으로 의도되지는 않는다. 예를 들면, 이하 설명에서, 제2 특징부 위 또는 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 특징부가 제1 및 제2 특징부 사이에서 형성될 수 있어 그 결과 제1 및 제2 특징부가 직접 접촉할 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 발명의 개시는 다양한 예시들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략화와 명료함의 목적을 위한 것이고, 논의된 다양한 실시예들 및/또는 구성 사이의 관계를 그 자체가 명시하지는 않는다.
도 1을 참조하면, 본 발명 개시의 적어도 하나의 실시예에 따라 핀 전계 효과 트랜지스터(FinFET)를 제조하는 방법(100)의 흐름도가 예증된다. 방법(100)은 주요 표면을 포함하는 기판이 제공되는 단계(102)에서 시작한다. 방법(100)은 제1 핀 및 제2 핀이 기판의 주요 표면으로부터 제1 높이까지 위로 연장되어 형성되는 단계(104)로 진행한다. 방법(100)은 상단면을 포함하는 절연층이 기판의 주요 표면으로부터 제1 높이보다 낮은 제2 높이까지 위로 연장되어 형성되는 단계(106)로 진행하고, 이러한 형성에 의해 핀의 일부분이 절연층의 상단면을 지나 연장된다. 방법(100)은 에피택샬층이 선택적으로 성장되어 각 핀을 덮는 단계(108)로 진행한다. 방법(100)은 인접 핀들 사이에서 모래시계(hourglass) 형태의 공동을 한정하는 둥글납작한(bulbous) 에피택샬층에 의해 각 핀이 덮혀지도록 어닐링되는 단계(110)로 진행하며, 공동은 상부 및 하부 부분을 포함한다. 방법(100)은 금속 물질이 둥글납작한 에피택샬층 위에 형성되는 단계(112)로 진행한다. 방법(100)은 공동의 하부 부분을 접하고 있는 둥글납작한 에피택샤층을 규화물로 변환하도록 어닐링되는 단계(114)로 진행한다. 이하의 논의는 도 1의 방법에 따라 제조될 수 있는 FinFET의 실시예들을 예증한다.
도 2의 (a) 내지 도 14의 (b)는 본 발명 개시의 다양한 실시예에 따른 다양한 제조 스테이지에 있는 핀 전계 효과 트랜지스터(FinFET)의 사시도 및 단면도이다. 본 발명 개시에서 사용된 것과 같이, FinFET(200)는 임의의 핀-기반의 다중-게이트 트랜지스터를 지칭한다. FinFET(200)는 마이크로프로세서, 메모리 셀, 및/또는 다른 집적회로(IC) 내에 포함될 수 있다. 도 1의 방법은 완성된 FinFET(200)를 생산하지는 않는다는 것이 주목된다. 완성된 FinFET(200)는 상보형 금속산화 반도체(CMOS) 기술 처리를 사용해서 제조될 수 있다. 따라서, 추가적인 공정은 도 1의 방법(100) 이전, 동안, 및 이후에 제공될 수 있고, 일부 다른 공정은 본 명세서에서 단지 간단히 설명될 수 있다는 것으로 의도된다. 또한, 도 2의 (a) 내지 14b는 본 발명 개시의 개념의 더 나은 이해를 위해 단순화된다. 예를 들면, 비록 도면들이 FinFET(200)를 예증하지만, IC는 저항, 커패시터, 인덕터, 퓨즈 등을 포함하는 다수의 다른 장치를 포함할 수 있다는 것으로 이해된다.
도 2의 (a)는 일 실시예에 따라 다양한 제조 스테이지들 중 한 스테이지에서 기판(202)을 구비한 FinFET(200)의 사시도이고, 도 2의 (b)는 도 2의 (a)의 라인 a-a를 따라 얻어지는 FinFET의 단면도이다. 일 실시예에서, 기판(202)은 결정질 실리콘 기판(예, 웨이퍼)을 포함한다. 기판(202)은 설계 요구사항에 따르는 다양한 도핑된 영역(예, p형 기판 또는 n형 기판)을 포함할 수 있다. 일부 실시예에서, 도핑된 영역은 p형 또는 n형 도펀트를 사용해 도핑될 수 있다. 예를 들면, 도핑된 영역은 붕소 또는 BF2와 같은 p형 도펀트와, 인 또는 비소와 같은 n형 도펀트, 및/또는 이것들의 조합을 사용해서 도핑될 수 있다. 도핑된 영역은 n형 FinFET를 위해 구성될 수 있거나, 대안적으로 p형 FinFET를 위해 구성될 수 있다.
일부 대안적인 실시예에서, 기판(202)은 다이아몬드 또는 게르마늄과 같은 일부 다른 적절한 원소 반도체; 갈륨비화물, 실리콘탄화물, 인듐비화물, 또는 인듐인화물과 같은 적합한 화합물 반도체; 또는 실리콘 게르마늄 탄화물, 갈륨비소인화물, 또는 갈륨인듐인화물과 같은 적절한 합금 반도체로 제조될 수 있다. 또한, 기판(202)은 에피택샬층(epi-layer)을 포함할 수 있고, 성능 강화를 위해 변형될(strained) 수 있고/있거나, 절연체상 실리콘(SOI: silicon-on-insulator) 구조를 포함할 수 있다.
핀은 기판(202) 안으로 에칭함으로써 형성된다. 일 실시예에서, 패드층(204a) 및 마스크층(204b)은 반도체 기판(202)상에 형성된다. 패드층(204a)은 예를 들면, 열 산화 공정을 사용해서 형성되는 실리콘산화물을 포함하는 박막일 수 있다. 패드층(204a)은 반도체 기판(202)과 마스크층(204b) 사이에서 접착층으로서 작용할 수 있다. 패드층(204a)은 마스크층(204b)을 에칭하기 위한 에칭 정지층으로서 또한 작용할 수 있다. 일 실시예에서, 마스크층(204b)은 예를 들면, 저압 화학 증기 증착(LPCVD: low-pressure chemical vapor deposition) 또는 플라즈마 강화 화학 증기 증착(PECVD: plasma enhanced chemical vapor deposition)을 사용해서 실리콘질화물로부터 형성된다. 마스크층(204b)은 후속 포토리소그래피 공정 동안 하드 마스크로서 사용된다. 광민감층(206)은 마스크층(204b)상에 형성되고, 그런 다음 패터닝되어 광민감층(206) 내에 개구(208)를 형성한다.
도 3의 (a)는 일 실시예에 따라 다양한 제조 스테이지들 중 한 스테이지에서 FinFET(200)의 사시도이고, 도 3의 (b)는 도 3의 (a)의 라인 a-a를 따라 얻어지는 FinFET의 단면도이다. 마스크층(204b)과 패드층(204a)은 하부 반도체 기판(202)을 노출시키도록 개구(208)를 통해 에칭된다. 그런 다음, 노출된 반도체 기판(202)은 반도체 기판(202)의 주요 표면(202s)을 갖는 트렌치(210)를 형성하도록 에칭된다. 트렌치들(210) 사이의 반도체 기판(202)의 일부분은 반도체 핀(212)을 형성한다. 반도체 핀(212)은 기판의 주요 표면(202s)으로부터 제1 높이(H1)까지 위로 연장되는 제1 핀(212a)과 제2 핀(212b)을 포함한다. 트렌치(210)는 {FinFET(200)의 상단으로부터 보았을 때) 서로 평행하고, 서로 근접하게 이격된 스트립일 수 있다. 트렌치(210) 각각은 폭(W)과 제1 높이(H1)를 가지며 공간(S)만큼 인접 트렌치로부터 이격되어 있다. 예를 들면, 트렌치들(210) 사이의 공간(S)는 약 30 nm보다 작을 수 있다. 그런 다음, 광민감층(206)이 제거된다. 다음으로, 반도체 기판(202)의 자연발생 산화층(native oxide)을 제거하도록 세정이 수행될 수 있다. 세정은 희석된 불화수소(DHF)산을 사용해서 수행될 수 있다.
일부 실시예에서, 트렌치(210)의 제1 높이(H1)는 약 2100Å 에서 약 2500Å의 범위일 수 있으며, 트렌치(210)의 폭(W)은 약 300Å에서 약 1500Å의 범위이다. 예시적인 실시예에서, 트렌치(210)의 종횡비(H1/W)는 약 7.0보다 크다. 일부 다른 실시예에서, 종횡비는 심지어 약 8.0보다 클 수 있다. 또 다른 실시예에서, 종횡비는 약 7.0보다 작거나, 7.0에서 8.0 사이이다. 하지만, 본 발명 설명 전체에 걸쳐 기재된 치수 및 값은 단지 예시일뿐이고, 집적회로의 상이한 크기에 적합하도록 변경될 수 있다는 것을 당업자가 인식할 것이다.
그런 다음, 라이너 산화물(미도시)이 트렌치(210) 내에 선택적으로 형성된다. 일 실시예에서, 라이너 산화물은 약 20Å에서 약 500Å까지의 범위의 두께를 갖는 열 산화물일 수 있다. 일부 실시예에서, 라이너 산화물은 현장에서의 증기 생성(ISSG: in-situ steam generation) 등을 사용해서 형성될 수 있다. 라이너 산화물의 형성은 전계를 감소시키는 트렌치(210)의 모서리를 둥글게 하여, 생산되는 집적회로의 성능을 향상시킨다.
도 4의 (a)는 일 실시예에 따라 다양한 제조 스테이지들 중 한 스테이지에서 FinFET(200)의 사시도이고, 도 4의 (b)는 도 4의 (a)의 라인 a-a를 따라 얻어지는 FinFET의 단면도이다. 트렌치(210)는 유전물질(214)를 사용해서 채워진다. 유전물질(214)은 실리콘산화물을 포함할 수 있고, 따라서 본 발명 개시에서 산화물(214)로서 지칭된다. 일부 실시예에서, 실리콘질화물, 실리콘산화질화물, 불소-도핑된 규산염 글라스(FSG: fluoride-doped silicate glass), 또는 로우-K 유전물질과 같은 다른 유전물질이 또한 사용될 수 있다. 일 실시예에서, 산화물(214)은 실란(SiH4) 및 산소(O2)를 반응 전구체로서 사용하는 고밀도 플라즈마(HDP: high-density-plasma) CVD 공정을 사용해서 형성될 수 있다. 다른 실시예에서, 산화물(214)은 아대기 CVD(SACVD: sub-atmospheric CVD) 공정 또는 높은 종횡비 공정(HARP: high aspect-ratio process)을 사용해서 형성될 수 있으며, 공정 가스는 TEOS(tetraethylorthosilicate)와 오존(O3)을 포함할 수 있다. 또 다른 실시에에서, 산화물(214)은 HSQ(hydrogen silsesquioxane) 또는 MSQ(methyl silsesquioxane)와 같은 스핀-온-유전(SOD: spin-on-dielectric) 공정을 사용해서 형성될 수 있다.
도 4의 (a)와 도 4의 (b)는 유전물질(214)의 증착 후에 생성된 구조를 묘사한다. 그런 다음, 화학 기계적 폴리싱이 수행되고, 마스크층(204b)과 패드층(204a)의 제거가 수행된다. 생성되는 구조가 도 5의 (a) 및 5b에서 도시된다. 도 5의 (a)는 일 실시예에 따라 다양한 제조 스테이지들 중 한 스테이지에서의 FinFET(200)의 사시도이고, 도 5의 (b)는 도 5의 (a)의 라인 a-a를 따라 얻어진 FinFET의 단면도이다. 트렌치(210) 내에 산화물(214)의 잔여 부분은 이제부터 절연층(216)이라고 지칭된다. 일 실시예에서, 마스크층(204b)은 실리콘질화물로부터 형성되고, 마스크층(204b)은 고온의 H3PO4를 사용하는 습식 공정을 사용해서 제거될 수 있는 한편, 패드층(204a)이 실리콘산화물로부터 형성되면 이러한 패드츠은 희석된 HF산을 사용해서 제거될 수 있다. 일부 대안적인 실시예에서, 마스크층(204b) 및 패드층(204a)의 제거는 절연층(216)의 리세싱 단계 후에 수행될 수 있으며, 이러한 리세싱 단계는 도 6의 (a) 및 6b에 도시되어 있다.
마스크층(204b)과 패드층(204a)의 CMP 공정과 제거는 도 5의 (a) 및 5b에 도시된 구조를 생성한다. 도 6의 (a)는 일 실시예에 따른 다양한 제조 스테이지들 중 한 스테이지에 있는 FinFET(200)의 사시도이고, 도 6의 (b)는 도 6의 (a)의 라인 a-a를 따라 취해진 FinFET의 단면도이다. 도 6의 (a) 및 6b에 도시된 바와 같이, 절연층(216)은 에칭 단계에 의해 리세싱되어, 리세스(218)를 생성한다. 일 실시예에서, 에칭 단계는 습식 에칭 공정을 사용해서, 예를 들면, 불화수소산(HF) 안에 기판(202)을 담금으로써 수행될 수 있다. 다른 실시예에서, 에칭 단계는 건식 에칭 공정을 사용해서 수행될 수 있고, 예를 들면, 건식 공정은 에칭 가스로서 CHF3 또는 BF3를 사용해서 수행될 수 있다.
잔여 절연층(216)은 기판의 주요 표면(202s)으로부터 제1 높이 H1보다 작은 제2 높이 H2까지 위로 연장되는 상단면(216t)을 포함하며, 이에 따라 핀(212)의 상부 부분(222)은 절연층(216)의 상단면(216t)을 지나 연장된다. 일 실시예에서, 제2 높이 H2 대 제1 높이 H1의 비율은 약 0.5에서 약 0.8까지이다. 묘사된 실시예에서, 핀(212)의 상부 부분(222)은 채널 부분(222a)과 소스/드레인(S/D) 부분(222b)을 포함할 수 있다. 채널 부분(222a)은 FinFET(200)의 채널 영역을 형성하기 위해 사용된다. 핀(212)의 상부 부분(222)의 제3 높이 H3는 15 nm에서 약 50 nm 사이에 있을 수 있지만, 더 크거나 더 작은 높이도 또한 가능할 수 있다.
도 7의 (a)는 일 실시예에 따라 다양한 제조 스테이지들 중 한 스테이지에서 FinFET(200)의 사시도이고, 도 7의 (b)는 도 7의 (a)의 라인 a-a를 따라 얻어지는 FinFET의 단면도이다. 게이트 스택(220)은 핀(212)의 상부 부분(222)의 채널 부분(222a) 위에 형성되고, 절연층(216)의 상단면(216t)까지 연장된다. 일부 실시예에서, 게이트 스택(220)은 통상적으로 게이트 유전층(220a)과, 게이트 유전층(220a) 위에 배치된 게이트 전극층(220b)을 포함한다.
도 7의 (a) 및 7b에서, 게이트 유전체(220a)는 핀(212)의 상부 부분(222)의 채널 부분(222c)을 덮기 위해 형성된다. 일부 실시예에서, 게이트 유전층(220a)은 실리콘산화물, 실리콘질화물, 실리콘산화질화물, 또는 하이-k 유전체를 포함할 수 있다. 하이-k 유전체는 금속산화물을 포함한다. 하이-k 유전체를 위해 사용되는 금속산화물의 예시는 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및 이것들의 혼합물의 산화물을 포함한다. 실시예에서, 게이트 유전층(220a)은 약 10 내지 30 옹스트롬 범위 내의 두께를 갖는 하이-k 유전층이다. 게이트 유전층(220a)은 원자층 증착(ALD: atomic layer deposition), 화학적 증기 증착(CVD), 물리적 증기 증착(PVD), 열산화, UV-오존 산화 또는 이것들의 조합과 같은 적절한 공정을 사용해서 형성될 수 있다. 게이트 유전층(220a)은 게이트 유전층(220a)과, 핀(212)의 상부 부분(222)의 채널 부분(222a) 사이의 손상을 감소시키도록 계면층(미도시)을 더 포함할 수 있다. 계면층은 실리콘산화물을 포함할 수 있다.
그런 다음, 게이트 전극층(220b)은 게이트 유전층(220a) 상에 형성된다. 일 실시예에서, 게이트 전극층(220b)은 하나 이상의 반도체 핀(212)의 상부 부분(222)을 덮어서, 생성되는 FinFET(200)가 하나 이상의 핀을 포함하게 된다. 일부 대안적인 실시예에서, 반도체 핀(212)의 상부 부분(222) 각각은 분리된 FinFET(200)을 형성하도록 사용될 수 있다. 일부 실시예에서, 게이트 전극층(220b)은 단일 층 또는 다중층 구조를 포함할 수 있다. 실시예에서, 게이트 전극층(220b)은 폴리실리콘을 포함할 수 있다. 또한, 게이트 전극층(220b)은 균일 또는 비균일 도핑을 사용해서 도핑된 폴리실리콘일 수 있다. 일부 대안적 실시예에서, 게이트 전극층(220b)은 Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlN, TaN, NiSi, CoSi과 같은 금속, 기판 물질과 호환되는 일함수를 갖는 다른 전도물질, 또는 이것들의 조합을 포함할 수 있다. 실시예에서, 게이트 전극층(220b)은 약 30 nm에서 약 60 nm의 범위 내의 두께를 포함한다. 게이트 전극층(220b)은 ALD, CVD, PVD, 도금, 또는 이것들의 조합과 같은 적절한 공정을 사용해서 형성될 수 있다.
도 7의 (a)를 여전히 참조하면, FinFET(200)은 기판(202) 위에서, 그리고 게이트 스택(220)의 측면을 따라 형성된 유전층(224)을 더 포함한다. 일부 실시예에서, 유전층(224)은 실리콘산화물, 실리콘질화물, 실리콘산화질화물, 또는 다른 적절한 물질을 포함할 수 있다. 유전층(224)은 단일층 또는 다중층 구조를 포함할 수 있다. 유전층(224)의 블랭킷층은 CVD, PVD, ALD, 또는 다른 적절한 기술에 의해 형성될 수 있다. 그런 다음, 이방성 에칭이 게이트 스택(220)의 두 쪽 측면상에 한 쌍의 스페이서를 형성하도록 유전층(224) 상에 형성된다. 유전층(224)은 약 5 내지 15 nm 범위의 두께를 포함한다.
도 8의 (a)는 일 실시예에 따라 다양한 제조 스테이지들 중 한 스테이지에서 FinFET(200)의 사시도이고, 도 8의 (b)는 도 8의 (a)의 라인 b-b를 따라 얻어지는 FinFET의 단면도이다. 도 8의 (a) 및 8b에 묘사된 구조는 반도체 핀(212)의 상부 부분(222)의 S/D 부분을 덮는 에피택샬층(230)을 선택적으로 성장시켜서 생성되고, S/D 부분(222b)은 게이트 스택(220)과 유전층(224)에 의해 덮혀지지 않는다. 에피택샬층(230)의 격자 상수가 기판(202)의 격자 상수와는 다르므로, 핀(212)의 상부 부분(222)의 채널 부분(222a)은 장치의 캐리어 이동도를 가능케 하고, 장치 성능을 강화시키도록 변형되거나(strained) 응력이 가해진다.
열역학적으로, 에피택샬층(230)의 조밀한(111) 결정 평면의 성장 속도는 에피택샬층(230)의 다른 결정 평면의 성장률보다 훨씬 크다. 그러므로, 에피택샬층(230)은 면(230a, 230b, 230c, 230d, 230e, 230f, 230g, 및 230h)으로부터 성장되어 S/D 부분(222b)을 덮는다. 묘사된 실시예에서, 에피택샬층(230)이 핀(212)의 상부 부분(222)의 S/D 부분(222b) 위의 거리만큼 수직으로 연장되고, 절연층(216)의 상단면(216t) 위에서 서로 1 nm 미만인 공간 S1만큼 횡으로 연장될 때까지, 각 핀(212) 위에서 에피택샬층(230)의 선택적 성장이 계속되어, 인접 에피택샬층들(230) 사이에 공동(cavity)(240)을 형성하게 된다.
묘사된 실시예에서, 에피택샬층(230)은 단일층 또는 다중층 구조를 포함할 수 있다. 단일층 실시예에서, 에피택샬층(230)은 실리콘-함유 물질을 포함할 수 있다. 일부 실시예에서, 실리콘-함유 물질은 SiP, SiC, 또는 SiGe을 포함한다. 일 실시예에서, 실리콘탄화물(SiC)과 같은 에피택샬층(230)은 n형 FinFET의 S/D 영역을 형성하도록 LPCVD 공정에 의해 에피택샬하게 성장된다. LPCVD 공정은 반응 가스로서 Si3H8와 SiH3CH를 사용해서 약 400℃ 내지 800℃의 온도에서 약 1 토르 내지 200 토르의 압력 하에 수행된다. 다른 실시예에서, 실리콘게르마늄(SiGe)과 같은 에피택샬층(230)은 p형 FinFET의 S/D 영역을 형성하도록 LPCVD 공정에 의해 에피택샬하게 성장된다. LPCVD 공정은 반응 가스로서 SiH4와 GeH4를 사용해서 약 400℃ 내지 800℃의 온도에서 약 1 토르 내지 200 토르의 압력 하에 수행된다.
다중층 실시예에서, 에피택샬층(230)은 반도체 핀(212)의 상부 부분(222)의 S/D 부분(222b)과 실리콘-함유 물질 사이에 II-VI 반도체 물질 또는 III-V 반도체 물질을 더 포함할 수 있다. 일부 실시예에서, II-VI 반도체 물질은 ZeSe, ZnO, CdTe, 및 ZnS로 이루어진 그룹으로부터 선택된 물질을 포함한다. 일부 실시예에서, III-V 반도체 물질은 GaAs, InAs, InGaAs, AlAs, AlGaAs, InP, AlInP, InGaP, GaN, AlGaN, InN, InGaN, InSb, InGaAsSb, InGaAsN, 및 InGaAsP으로 이루어진 그룹으로부터 선택된 물질을 포함한다. 묘사된 실시예에서, 갈륨비화물(GaAs)과 같은 에피택샬층(230)은 금속-유기 화학적 증기 증착(MOCVD: metal-organic chemical vapor deposition) 공정에 의해 에피택샬하게 성장된다. MOCVD 공정은 반응 가스로서 TMGa(trimethylgallium)와 GeH4(monogerman)을 사용해서 약 400? 내지 500?의 온도에서 수행된다.
이 시점까지의 공정 단계들은 절연층(216)의 상단면(216t) 위에서 서로 1 nm 미만의 공간 S1만큼 횡으로 연장되는, 각 핀(212) 위에 에피택샬층(230)을 갖는 기판(202)을 제공하였다. 통상적으로, 에피택샬층(230) 위의 규화물 영역은 니켈, 티타늄, 코발트 및 이것들의 조합과 같은 금속 물질의 박막층을 블랭킷 증착시킴으로써 형성될 수 있다. 그런 다음, 기판(202)이 가열되어, 실리콘으로 하여금 접촉되는 금속과 반응하게 한다. 반응 후에, 금속 규화물층은 실리콘-함유 물질과 금속 사이에 형성된다. 반응하지 않은 금속은 금속 물질을 침범하지만, 규화물은 침범하지 않는 에천트의 사용을 통해 선택적으로 제거된다. 하지만, 인접 에피택샬층들(230)간의 작은 공간은 금속 물질이 공동(240) 안으로 진입하는 것을 방해하여, 에피택샬층(230)의 상부 부분에서 규화물이 형성되고, 에피택샬층(230)의 하단 부분에서 규화물이 형성되지 않게 할 수 있다. 에피택샬층(230)(즉, 변형된 물질) 상에서 규화물의 이러한 비균일 분포는 FinFET의 S/D 영역의 높은 접촉 저항을 야기하고, 따라서 장치 성능을 저하시킨다.
따라서, 도 9의 (a) 및 9b를 참조해서 이하에서 논의되는 처리는 에피택샬층(230)의 적어도 하나의 측부를 제거하여, 인접 에피택샬층들(230)간의 공간을 확장시켜서 공동(240) 안으로의 금속 증착을 더 쉽게 할 수 있다. 이러한 동작은 에피택샬층(230)의 하단 부분 내의 규화물 형성을 도와서, 낮은 접촉 저항을 갖는 FinFET(200)의 S/D 영역을 제조하게 하고, 따라서 장치 성능을 개선시킬 수 있다.
도 9의 (a)는 일 실시예에 따라 다양한 제조 스테이지들 중 한 스테이지에서 FinFET(200)의 사시도이고, 도 9의 (b)는 도 9의 (a)의 라인 b-b를 따라 얻어지는 FinFET의 단면도이다. 도 9의 (a) 및 9b에 묘사된 구조는 인접 핀들(212) 사이에서 모래시계(hourglass) 형태의 공동(250)을 한정하는 둥글납작한(bulbous) 에피택샬층(232)에 의해 각 핀이 덮혀지도록 기판을 어닐링함으로써 생성되며, 공동(250)은 상부 부분(250a) 및 하부 부분(250b)을 포함한다. 묘사된 실시예에서, 에피택샬층(230)의 면(230a, 230b, 230c, 230d, 230e, 230f, 230g, 및 230h)은 둥글납작한 에피택샬층(232)을 형성하도록 둥글게 된다. 따라서, 둥글납작한 에피택샬층(232)은 절연층(216)의 상단면(216t) 위에서 서로 공간 S1보다 큰 공간 S2만큼 횡으로 연장된다. 더 큰 공간(S2)은 모래시계 형태의 공동(250)으로의 금속 증착을 위해 더 쉽게 한다. 일 실시예에서, 모래시계 형태의 공동의 최소 폭{즉, 공간(S2)}은 약 3 nm에서 약 10 nm까지이다. 다른 실시예에서, 모래시계 형태의 공동(250)의 최소 폭{즉, 공간(S2)} 대 모래시계 형태의 공동(250)의 최대 폭(S3)의 비율은 약 0.1에서 약 0.5까지이다.
일부 실시예에서, 각 핀(212)이 둥글납작한 에피택샬층(232)에 의해 덮히게 하도록 기판(202)을 어닐링하는 단계는 H2 또는 D2를 반응 가스로서 사용해서, 약 800℃에서 1100℃ 사이의 온도에서, 약 5 토르 내지 760 토르의 압력 하에, 약 5 sccm에서 200 sccm의 유속으로 수행된다. 대안적인 실시예에서, 각 핀(212)이 둥글납작한 에피택샬층(232)에 의해 덮히도록 기판(202)을 어닐링하는 단계는 기판(202) 위에 캐리어 가스를 흐르게 하는 단계를 더 포함할 수 있다. 일부 실시예에서, 캐리어 가스는 N2, He, 또는 Ar을 포함한다.
도 10 내지 14b는 또한 일 실시예에 따른 다양한 제조 스테이지들 중 한 스테이지에서 도 9의 (a)의 라인 b-b를 따라 취해진 FinFET(200)의 단면도이다. 도 10을 참조하면, 둥글납작한 에피택샬층(232)의 형성 이후에, 제1 금속 물질(260)이 약 15 옹스트롬에서 50 옹스트롬 사이의 두께로 둥글납작한 에피택샬층(232) 위에서 형성된다. 묘사된 실시예에서, 제1 금속 물질(260)은 티타늄, 코발트, 니켈, 백금, 에르븀, 및 팔라듐으로 이루어지는 그룹으로부터 선택된 물질을 포함한다. 제1 금속 물질(260)은 CVD, PVD, 도금, ALD, 또는 다른 적절한 기술에 의해 형성될 수 있다.
그런 다음, 도 11의 (a) 내지 12b에 묘사된 구조는 공동(250)의 하부 부분(250b)을 접하고 있는 둥글납작한 에피택샬층(232)을 규화물(262)로 변환하도록 기판(202)을 어닐링함으로써 생성된다. 다른 말로 하면, 그런 다음, 둥글납작한 에피택샬층(232)과 접촉하고 있는 제1 금속 물질(260)은 급속 열 어닐링(RTA: rapid thermal anneal) 공정과 같은 열 처리에 의해 규화물(262)로 변환된다. 일 실시예에서, 만약 둥글납작한 에피택샬층(232)이 규화물(262)로 부분적으로 변환되면, 규화물(262)은 등각(conformal)이다. 다른 실시예에서, 만약 둥글납작한 에피택샬층(232)이 규화물(262)로 완전히 변환되면, 규화물(262)은 균일하다. 단일층 실시예에서, 규화물(262)은 등각이거나 균일할 수 있다. 다중층 실시예에서, 규화물(262)은 등각이고, II-VI 반도체 물질 또는 III-V 반도체 물질 위에 배치된다.
등각의 실시예에서, 도 11의 (a) 및 11b에 묘사된 구조는 공동(250)의 하부 부분(250b)을 접하는 둥글납작한 에피택샬층(232)을 규화물(262)로 변환하도록 기판(202)을 어닐링하는 단계에 의해 생산되며, 공동(250)의 상부 부분(250a)을 접하는 둥글납작한 에피택샬층(232)은 공동(250)의 하부 부분(250b)을 접하는 규화물(262)보다 두꺼운 규화물(262)로 변환된다. 일부 실시예에서, 규화물(262)은 티타늄규화물, 코발트규화물, 니켈규화물 백금규화물, 에르븀규화물, 및 팔라듐규화물로 이루어진 그룹으로부터 선택된 물질을 포함한다.
등각의 실시예에서, 제1 RTA 공정은 약 200℃에서 300℃ 사이의 온도에서, 약 10초에서 20초 사이의 시간 동안 기판(202)에 적용된다. 둥글납작한 에피택샬층(232)을 접촉하는 제1 금속 물질(260)은 고-저항 규화물을 형성할 것이다. 그런 다음, 나머지 반응하지 않은 제1 금속 물질(260)은 예를 들면, NH4OH, H2O2, 및 탈이온수를 포함하는 용액을 사용해서 에칭하여 제거될 수 있다. 고-저항 규화물을 저-저항 규화물(262)로 변환하기 위해, 실시예에서, 제2 RTA 공정이 약 300℃에서 500℃ 사이의 온도에서, 약 10초에서 30초 사이의 시간 동안 기판(202)에 적용된다(도 11의 (a) 참조). 적어도 하나의 대안적인 실시예에서, 만약 나머지 반응하지 않은 제1 금속 물질(260)이 완전히 에칭되어 제거되지 않으면, 공동(250)의 하부 부분(250b)은 공동(250)의 하부 부분(250b)을 접하는 규화물 아래에 제1 금속 물질(260)을 포함한다(도 11의 (b)에 도시됨).
균일 실시예에서, 도 12의 (a) 및 12b에 묘사된 구조는 공동(250)의 하부 부분(250b)을 접하는 둥글납작한 에피택샬층(232)을 규화물(262)로 변환하도록 기판(202)을 어닐링하는 단계에 의해 생산되며, 공동(250)의 하부 부분(250b)을 접하는 둥글납작한 에피택샬층(232)은 규화물(262)로 완전히 변환된다. 일부 실시예에서, 규화물(262)은 티타늄규화물, 코발트규화물, 니켈규화물, 백금규화물, 에르븀규화물, 및 팔라듐규화물로 이루어진 그룹으로부터 선택된 물질을 포함한다.
균일 실시예에서, 제1 RTA 공정은 약 200℃에서 300℃ 사이의 온도에서, 약 10초에서 30초 사이의 시간 동안 기판(202)에 적용된다. 둥글납작한 에피택샬층(232)을 접촉하는 제1 금속 물질(260)은 고-저항 규화물을 형성할 것이다. 그런 다음, 나머지 반응하지 않은 제1 금속 물질(260)은 예를 들면, NH4OH, H2O2, 및 탈이온수를 포함하는 용액을 사용해서 에칭하여 제거될 수 있다. 고-저항 규화물을 저-저항 규화물(262)로 변환하기 위해, 제2 RTA 공정이 약 300℃에서 500℃ 사이의 온도에서, 약 30초에서 60초 사이의 시간 동안 기판(202)에 적용된다(도 12의 (a) 에 도시됨). 대안적인 실시예에서, 만약 나머지 반응하지 않은 제1 금속 물질(260)이 완전히 에칭되어 제거되지 않으면, 공동(250)의 하부 부분(250b)은 공동(250)의 하부 부분(250b)을 접하는 규화물(262) 아래에 제1 금속 물질(260)을 포함한다(도 12의 (b)에 도시됨).
도 13의 (a), 13b, 14a, 및 14b는 공동(250)의 상부 부분(250a)와 하부 부분(250b)을 채우도록 제2 금속 물질(270)을 규화물(262)과, 절연층(216)의 상단면(216t) 위에 증착한 후의 도 11의 (a), 11b, 12a, 및 12b의 FinFET(200)를 보여 주는데, 즉, 공동(250)의 상부 및 하부 부분(250a, 250b)은 제2 금속 물질(270)을 포함한다. 묘사된 실시예에서, 제2 금속 물질(270)은 Al, Cu, 또는 W를 포함한다. 일부 실시예에서, 제2 금속 물질(270)은 CVD, PVD, ALD, 또는 다른 적절한 기술에 의해 형성될 수 있다.
FinFET(200)는 접촉부/비아, 상호연결 금속층, 유전층, 패시베이션층 등과 같은 다양한 특징부를 형성하도록 추가적인 CMOS 공정을 거치게 될 수 있다. 따라서, 본 출원인의 방법은 에피택샬층의 하단 부분에서 규화물의 형성을 도울 수 있어서, FinFET(200)의 낮은 접촉 저항의 S/D 영역을 제조하게 하며, 따라서 장치 성능을 개선시킬 수 있다는 것이 이해된다.
일 실시예에서, 핀 전계 효과 트랜지스터(FinFET)는 주요 표면을 포함하는 기판과; 기판의 주요 표면으로부터 제1 높이로 위로 연장되는 제2 핀과; 기판의 주요 표면으로부터 제1 높이 미만의 제2 높이로 위로 연장되는 상단면을 포함하는 절연층을 포함하며, 이에 따라 핀의 일부분은 절연층의 상단면을 지나 연장되고, 각 핀은 인접 핀들 사이의 모래시계 형태의 공동을 한정하는 둥글납작한 에피택샬층에 의해 덮혀지고, 공동의 하부 부분을 접하는 에피택샬층은 규화물로 변환된다.
다른 실시예에서, 핀 전계 효과 트랜지스터(FinFET)를 제조하는 방법은 주요 표면을 포함하는 기판을 제공하는 단계와; 기판의 주요 표면으로부터 제1 높이로 위로 연장되는 제1 핀 및 제2 핀을 형성하는 단계와; 기판의 주요 표면으로부터 제1 높이 미만의 제2 높이로 위로 연장되는 상단면을 포함하는 절연층을 형성하는 단계 - 이러한 형성에 따라 핀의 일부분은 절연층의 상단면을 지나 연장됨 -와; 선택적으로 에피택샬층을 성장시켜서 각 핀을 덮게 하는 단계와; 인접 핀들 사이에 있는 모래시계 형태의 공동을 한정하는 둥글납작한 에피택샬층에 의해 각 핀이 덮히도록 기판을 어닐링하는 단계 - 공동은 상부 및 하부 부분을 포함함 -와; 둥글납작한 에피택샬층 위에 금속 물질을 형성하는 단계와; 공동의 하부 부분을 접하는 둥글납작한 에피택샬층을 규화물로 변환하도록 기판을 어닐링하는 단계를 포함한다.
본 발명 개시가 예시에 의해 그리고 특정 실시예의 견지에서 설명되었지만, 본 발명은 이러한 개시된 실시예에 제한되지 않는 것을 이해해야 한다. 이와 달리, 본 발명은 (당업자에게 명백한) 다양한 변형과 유사한 배열을 포괄하도록 의도된다. 그러므로, 첨부된 청구항들의 범위는 모든 이러한 변형 및 유사한 배열을 포괄하도록 가장 넓게 해석되어야 한다.

Claims (10)

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  7. 핀 전계 효과 트랜지스터(FinFET: fin field effect transistor)를 제조하는 방법에 있어서,
    주요 표면을 포함하는 기판을 제공하는 단계;
    상기 기판의 주요 표면으로부터 제1 높이로 위로 연장되는 제1 핀 및 제2 핀을 형성하는 단계;
    상기 기판의 주요 표면으로부터 제1 높이보다 작은 제2 높이로 위로 연장되는 상단면(top surface)을 포함하는 절연층을 형성하는 단계 - 이러한 절연층을 형성하는 단계에 의해 상기 핀의 일부분이 상기 절연층의 상단면을 지나 연장됨 -;
    각 핀을 덮는 에피택샬층을 선택적으로 성장시키는 단계;
    인접 핀들 사이에서 모래시계(hourglass) 형태의 공동 - 상기 공동은 상부 부분 및 하부 부분을 포함함 - 을 한정하는 둥글납작한(bulbous) 에피택샬층에 의해 각 핀이 덮혀지도록 상기 기판을 어닐링함으로써, 인접한 핀들을 덮는 에피택샬층들 간의 거리를 증가시키는 단계;
    상기 둥글납작한 에피택샬층 위에 금속 물질을 형성하는 단계; 및
    상기 공동의 하부 부분에 접하는(bordering) 둥글납작한 에피택샬층을 규화물로 변환하도록 상기 기판을 어닐링하는 단계를
    포함하는, 핀 전계 효과 트랜지스터를 제조하는 방법.
  8. 제7항에 있어서, 상기 둥글납작한 에피택샬층에 의해 각 핀이 덮혀지도록 상기 기판을 어닐링하는 것은, H2 또는 D2를 반응 가스로 사용해서 수행되는 것인, 핀 전계 효과 트랜지스터를 제조하는 방법.
  9. 제8항에 있어서, 상기 기판 위에 캐리어 가스를 흐르게 하는 단계를 더 포함하는, 핀 전계 효과 트랜지스터를 제조하는 방법.
  10. 제9항에 있어서, 상기 캐리어 가스는 N2, He, 또는 Ar을 포함하는 것인, 핀 전계 효과 트랜지스터를 제조하는 방법.
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Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9142400B1 (en) 2012-07-17 2015-09-22 Stc.Unm Method of making a heteroepitaxial layer on a seed area
US8957476B2 (en) * 2012-12-20 2015-02-17 Intel Corporation Conversion of thin transistor elements from silicon to silicon germanium
KR102049774B1 (ko) * 2013-01-24 2019-11-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8921191B2 (en) 2013-02-05 2014-12-30 GlobalFoundries, Inc. Integrated circuits including FINFET devices with lower contact resistance and reduced parasitic capacitance and methods for fabricating the same
US9209066B2 (en) * 2013-03-01 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure of semiconductor device
US9752251B2 (en) * 2013-04-15 2017-09-05 International Business Machines Corporation Self-limiting selective epitaxy process for preventing merger of semiconductor fins
US9214556B2 (en) 2013-08-09 2015-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned dual-metal silicide and germanide formation
CN104347709B (zh) * 2013-08-09 2018-09-04 联华电子股份有限公司 半导体装置
CN104425269B (zh) * 2013-08-27 2017-07-14 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
US9165767B2 (en) * 2013-11-04 2015-10-20 Globalfoundries Inc. Semiconductor structure with increased space and volume between shaped epitaxial structures
CN104616992A (zh) * 2013-11-05 2015-05-13 中芯国际集成电路制造(上海)有限公司 FinFET器件的制作方法
US9472652B2 (en) * 2013-12-20 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
KR102155181B1 (ko) 2014-01-28 2020-09-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9048303B1 (en) 2014-01-30 2015-06-02 Infineon Technologies Austria Ag Group III-nitride-based enhancement mode transistor
US9337279B2 (en) 2014-03-03 2016-05-10 Infineon Technologies Austria Ag Group III-nitride-based enhancement mode transistor
US9123826B1 (en) 2014-03-24 2015-09-01 International Business Machines Corporation Single crystal source-drain merged by polycrystalline material
KR102146469B1 (ko) 2014-04-30 2020-08-21 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US9257505B2 (en) 2014-05-09 2016-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Structures and formation methods of finFET device
US9312364B2 (en) 2014-05-27 2016-04-12 International Business Machines Corporation finFET with dielectric isolation after gate module for improved source and drain region epitaxial growth
CN105280496B (zh) 2014-06-05 2019-06-11 联华电子股份有限公司 具有鳍状结构的半导体元件及其制作方法
US20160005868A1 (en) * 2014-07-01 2016-01-07 Globalfoundries Inc. Finfet with confined epitaxy
TWI615976B (zh) 2014-07-07 2018-02-21 聯華電子股份有限公司 鰭式場效電晶體及其製造方法
CN104157574B (zh) * 2014-07-31 2018-06-05 上海集成电路研发中心有限公司 双重图形化鳍式晶体管的鳍结构线顶端切断方法
US9716160B2 (en) 2014-08-01 2017-07-25 International Business Machines Corporation Extended contact area using undercut silicide extensions
US9530661B2 (en) 2014-08-06 2016-12-27 Applied Materials, Inc. Method of modifying epitaxial growth shape on source drain area of transistor
CN105514161B (zh) * 2014-09-26 2019-05-03 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN105514162B (zh) * 2014-09-26 2018-08-10 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
US9312274B1 (en) * 2014-10-15 2016-04-12 Globalfoundries Inc. Merged fin structures for finFET devices
KR20170070281A (ko) * 2014-10-30 2017-06-21 어플라이드 머티어리얼스, 인코포레이티드 저온에서 얇은 에피택셜 필름들을 성장시키는 방법
CN105702579B (zh) * 2014-11-24 2018-09-11 中国科学院微电子研究所 鳍上外延沟道、鳍式场效应晶体管的制造方法
US9431534B2 (en) 2014-12-02 2016-08-30 Globalfoundries Inc. Asymmetric field effect transistor cap layer
US9362405B1 (en) * 2014-12-04 2016-06-07 Globalfoundries Inc. Channel cladding last process flow for forming a channel region on a FinFET device
US10032912B2 (en) 2014-12-31 2018-07-24 Stmicroelectronics, Inc. Semiconductor integrated structure having an epitaxial SiGe layer extending from silicon-containing regions formed between segments of oxide regions
US9543441B2 (en) * 2015-03-11 2017-01-10 Globalfoundries Inc. Methods, apparatus and system for fabricating high performance finFET device
KR102330757B1 (ko) * 2015-03-30 2021-11-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9576796B2 (en) * 2015-05-15 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9577096B2 (en) 2015-05-19 2017-02-21 International Business Machines Corporation Salicide formation on replacement metal gate finFet devices
KR102387919B1 (ko) * 2015-05-21 2022-04-15 삼성전자주식회사 반도체 장치
US10062779B2 (en) * 2015-05-22 2018-08-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN106252392B (zh) 2015-06-09 2020-08-18 联华电子股份有限公司 半导体元件及其制作方法
EP3311399A4 (en) * 2015-06-22 2019-02-27 Intel Corporation DOUBLE HEIGHT GLASS FOR DOPING FINFET
US9548361B1 (en) 2015-06-30 2017-01-17 Stmicroelectronics, Inc. Method of using a sacrificial gate structure to make a metal gate FinFET transistor
US9679899B2 (en) 2015-08-24 2017-06-13 Stmicroelectronics, Inc. Co-integration of tensile silicon and compressive silicon germanium
US9397215B1 (en) 2015-09-04 2016-07-19 International Business Machines Corporation FinFET with reduced source and drain resistance
US9472669B1 (en) 2015-09-04 2016-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Fin FET device with epitaxial source/drain
US9679978B2 (en) * 2015-09-24 2017-06-13 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
WO2017052610A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Techniques for bottom-up filling of three-dimensional semiconductor device topographies
US9755047B2 (en) 2015-10-27 2017-09-05 United Microelectronics Corp. Semiconductor process and semiconductor device
US9735274B2 (en) 2015-11-20 2017-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including a stacked wire structure
JP6539578B2 (ja) 2015-12-22 2019-07-03 株式会社Ｓｃｒｅｅｎホールディングス 熱処理装置および熱処理方法
JP6200983B2 (ja) * 2016-01-25 2017-09-20 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． ワンタイムプログラマブルメモリセル、該メモリセルを含むメモリアレイのプログラム方法及び読み込み方法
US20170250268A1 (en) * 2016-02-25 2017-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US10205025B2 (en) * 2016-03-11 2019-02-12 Samsung Electronics Co., Ltd. Methods to achieve strained channel finFET devices
US9929268B2 (en) * 2016-04-15 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
JP6786307B2 (ja) * 2016-08-29 2020-11-18 株式会社ニューフレアテクノロジー 気相成長方法
US10453943B2 (en) * 2016-11-29 2019-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. FETS and methods of forming FETS
US10707328B2 (en) * 2016-11-30 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming epitaxial fin structures of finFET
KR102373630B1 (ko) * 2017-05-26 2022-03-11 삼성전자주식회사 반도체 장치
US10727131B2 (en) * 2017-06-16 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain epitaxy re-shaping
US10607841B2 (en) * 2017-12-17 2020-03-31 Applied Materials, Inc. Silicide films through selective deposition
CN110047926B (zh) * 2018-01-15 2023-08-29 联华电子股份有限公司 半导体装置以及其制作方法
CN110364483B (zh) * 2018-03-26 2021-08-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102612196B1 (ko) 2018-06-20 2023-12-12 삼성전자주식회사 반도체 장치
KR102456669B1 (ko) 2018-07-16 2022-10-20 삼성전자주식회사 반도체 소자
KR20200141142A (ko) 2019-06-10 2020-12-18 삼성전자주식회사 반도체 장치
CN113394269A (zh) * 2021-06-10 2021-09-14 上海集成电路制造创新中心有限公司 源漏接触金属的工艺方法、器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7300837B2 (en) * 2004-04-30 2007-11-27 Taiwan Semiconductor Manufacturing Co., Ltd FinFET transistor device on SOI and method of fabrication
US20100224943A1 (en) 2009-03-06 2010-09-09 Toshiba America Electronic Components, Inc. Semiconductor device and manufacturing methods with using non-planar type of transistors
KR20110036505A (ko) * 2009-10-01 2011-04-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 전계효과 트랜지스터 및 이를 형성하기 위한 방법
KR20110098594A (ko) * 2010-02-26 2011-09-01 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 ＦｉｎＦＥＴ를 위한 에피택시 프로파일 엔지니어링

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5043300A (en) * 1990-04-16 1991-08-27 Applied Materials, Inc. Single anneal step process for forming titanium silicide on semiconductor wafer
US5874342A (en) * 1997-07-09 1999-02-23 Lsi Logic Corporation Process for forming MOS device in integrated circuit structure using cobalt silicide contacts as implantation media
US6319728B1 (en) * 1998-06-05 2001-11-20 Applied Materials, Inc. Method for treating a deposited film for resistivity reduction
JP3415602B2 (ja) * 2000-06-26 2003-06-09 鹿児島日本電気株式会社 パターン形成方法
JP4473889B2 (ja) * 2007-04-26 2010-06-02 株式会社東芝 半導体装置
KR20100073601A (ko) * 2008-12-23 2010-07-01 주식회사 오킨스전자 칩 패키지용 소켓 및 이의 커스터마이즈 방법
WO2011067821A1 (ja) * 2009-12-04 2011-06-09 株式会社 東芝 半導体装置の製造方法
US8362574B2 (en) * 2010-06-04 2013-01-29 Kabushiki Kaisha Toshiba Faceted EPI shape and half-wrap around silicide in S/D merged FinFET
US8853862B2 (en) * 2011-12-20 2014-10-07 International Business Machines Corporation Contact structures for semiconductor transistors
US8703556B2 (en) * 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7300837B2 (en) * 2004-04-30 2007-11-27 Taiwan Semiconductor Manufacturing Co., Ltd FinFET transistor device on SOI and method of fabrication
US20100224943A1 (en) 2009-03-06 2010-09-09 Toshiba America Electronic Components, Inc. Semiconductor device and manufacturing methods with using non-planar type of transistors
KR20110036505A (ko) * 2009-10-01 2011-04-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 전계효과 트랜지스터 및 이를 형성하기 위한 방법
KR20110098594A (ko) * 2010-02-26 2011-09-01 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 ＦｉｎＦＥＴ를 위한 에피택시 프로파일 엔지니어링

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