KR101573108B1 - 반도체 소자의 스트레인드 구조 - Google Patents

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Abstract

반도체 소자는 주 표면을 포함하는 기판; 주 표면 위의 p-게이트 스택, P-게이트 스택의 일 측면에 가까운 기판 내의 P-스트레인드 영역(P-스트레인드 영역의 격자 상수는 기판의 격자 상수와 상이하고, P-스트레인드 영역은 주 표면보다 높은 제 1 상단 표면을 가짐); 및 P-스트레인드 영역 상의 P-규화물 영역을 포함하는 p-형 전계 효과 트랜지스터(pFET); 및 주 표면 위의 N-게이트 스택, N-게이트 스택의 일 측면에 가까운 기판 내의 N-스트레인드 영역(N-스트레인드 영역의 격자 상수는 기판의 격자 상수와 상이하고, N-스트레인드 영역은 주 표면보다 낮은 제 2 상단 표면을 가짐) 및 N-스트레인드 영역 상의 N-규화물 영역을 포함하는 n-형 전계 효과 트랜지스터(nFET)를 포함한다.

Description

반도체 소자의 스트레인드 구조{STRAINED STRUCTURE OF A SEMICONDUCTOR DEVICE}
본 개시는 집적 회로 제조에 관한 것으로서, 보다 구체적으로는 스트레인드(strained) 구조를 갖는 반도체 소자에 관한 것이다.
금속-산화물-반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET)와 같은 반도체 소자는 다양한 기술 노드들을 통해 축소(scale down)될 때, 고-k 게이트 유전체층 및 금속 게이트 전극층은 감소된 피처(feature) 크기들과 더불어 소자 성능을 개선하기 위해 MOSFET의 게이트 스택내로 통합된다. 또한, 선택적으로 성장된 실리콘 게르마늄(SiGe)을 활용하는 MOSFET의 소스 및 드레인(S/D) 리세스 공동들(recess cavities)의 스트레인드 구조들(strained structures)이 캐리어 이동성을 강화하는데 이용될 수 있다.
그러나 상보적 금속-산화물-반도체(complementary metal-oxide-semiconductor; CMOS) 제조에서 이러한 특징들 및 프로세스들을 구현하는데는 도전과제들이 존재한다. 예를 들어, 스트레인드 재료들이 전계-효과 트랜지스터(field-effect transistor; FET)의 채널 영역 내로 정해진 양의 스트레인을 전달할 수 없을 수 있고, 그에 의해 소자 불안정성 및/또는 소자 장애의 가능성이 증가하기 때문에 FET에 대한 강화된 캐리어 이동성을 달성하는 것은 어렵다. 게이트 길이 및 소자들 간의 간격이 감소하면, 이 문제들은 심화된다.
본 발명은 반도체 소자를 제공하며, 이 반도체 소자는 주 표면(major surface)을 포함하는 기판; p-형 전계 효과 트랜지스터(p-type Field Effect Transistor; pFET)로서, 상기 주 표면 위의 P-게이트 스택, 상기 P-게이트 스택의 일 측면에 가까운 기판 내의 P-스트레인드 영역(P-strained region)으로서, 상기 P-스트레인드 영역의 격자 상수는 상기 기판의 격자 상수와 상이하고, 상기 P-스트레인드 영역은 상기 주 표면보다 높은 제 1 상단 표면을 갖는, 상기 P-스트레인드 영역, 및 상기 P-스트레인드 영역 상의 P-규화물 영역(P-silicide region)을 포함하는, 상기 p-형 전계 효과 트랜지스터; 및 n-형 전계 효과 트랜지스터(n-type Field Effect Transistor; nFET)로서, 상기 주 표면 위의 N-게이트 스택, 상기 N-게이트 스택의 일 측면에 가까운 기판 내의 N-스트레인드 영역으로서, 상기 N-스트레인드 영역의 격자 상수는 상기 기판의 격자 상수와 상이하고, 상기 N-스트레인드 영역은 상기 주 표면보다 낮은 제 2 상단 표면을 갖는, 상기 N-스트레인드 영역, 및 상기 N-스트레인드 영역 상의 N-규화물 영역을 포함하는, 상기 n-형 전계 효과 트랜지스터를 포함한다.
또한, 본 발명은 반도체 소자를 제조하기 위한 방법을 제공하며, 이 방법은 주 표면을 포함하는 기판을 제공하는 단계; 상기 주 표면 아래에 공동(cavity)을 형성하는 단계; 상기 공동에서 스트레인드 재료(strained material)를 에피-성장(epi-growing)시키는 단계로서, 상기 스트레인드 재료의 격자 상수는 상기 기판의 격자 상수와 상이한, 상기 스트레인드 재료를 에피-성장시키는 단계; 상기 스트레인드 재료 위에 제 1 금속층을 형성하는 단계; 제 1 규화물 영역을 형성하도록 상기 제 1 금속층 및 상기 스트레인드 재료를 가열하는 단계; 상기 제 1 규화물 영역 위에 배치되고 상기 기판 위에서 연장하는 층간 유전체(interlayer dielectric; ILD) 층을 형성하는 단계; 상기 ILD 층에 개구를 형성하는 단계로서, 상기 개구는 상기 제 1 규화물 영역 상에 있는, 상기 개구를 형성하는 단계; 상기 개구 내의 상기 제 1 규화물 영역 상에 제 2 금속층을 형성하는 단계; 및 상기 제 1 규화물 영역보다 낮은 제 2 규화물 영역을 형성하도록 상기 제 2 금속층 및 상기 스트레인드 재료를 가열하는 단계를 포함한다.
본 개시는 첨부 도면들과 함께 이해될 때 이어지는 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 특징들이 제 축적대로 그려진 것이 아니며 단지 예시 목적들을 위해 이용된다는 것이 강조된다. 사실상, 도면들에서 다양한 특징들의 치수들은 논의의 명확성을 위해 임의의 증가 또는 감소될 수 있다.
도 1은 본 개시의 다양한 양상들에 따라 반도체 소자의 스트레인드 구조를 제조하는 방법을 예시하는 흐름도.
도 2 내지 도 12는 본 개시의 다양한 양상들에 따라 다양한 제조 단계들에서의 스트레인드 구조를 포함하는 반도체 소자의 개략적인 단면도들.
이하의 개시는 본 개시의 상이한 특징들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다고 이해된다. 컴포넌트들 및 배열(arrangement)들의 특정한 예들은 본 개시를 단순하게 하기 위해 아래에서 기술된다. 물론, 이들은 단지 예들이며 제한하는 것으로 의도되지 않는다. 예를 들어, 이어지는 설명에서 제 2 피처 상의 또는 그 위의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고 제 1 피처 및 제 2 피처가 직접 접촉하지 않을 수 있도록 제 1 피처와 제 2 피처 사이에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 다양한 피처들이 단순함 및 명료함을 위해 상이한 축적들로 임의로 그려질 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순함 및 명료함을 목적으로 하며 그 자체가 논의되는 구성들 및/또는 다양한 실시예들 간의 관계를 지시하는 것은 아니다.
도 1을 참조하면, 본 개시의 다양한 양상들에 따라 반도체 소자의 스트레인드 구조(strained structure)를 제조하는 방법(100)의 흐름도가 예시된다. 방법(100)은 주 표면을 포함하는 기판이 제공되는 단계(102)에서 시작한다. 방법(100)은 주 표면 아래에 공동(cavity)이 형성되는 단계(104)로 이어진다. 방법(100)은 스트레인드 재료가 공동에서 에피-성장(epi-grown)되는 단계(106)로 이어지며, 여기서 스트레인드 재료의 격자 상수(lattice constant)는 기판의 격자 상수와 상이하다. 방법(100)은 제 1 금속층이 스트레인드 재료 위에 형성되는 단계(108)로 이어진다. 방법(100)은 제 1 금속층 및 스트레인드 재료가 제 1 규화물(silicide) 영역을 형성하도록 가열되는 단계(110)로 이어진다. 방법(100)은 층간 유전체(interlayer dielectric; ILD) 층이 제 1 규화물 영역 위에 형성되고 기판 위에서 연장하는 단계(112)로 이어진다. 방법(100)은 개구가 ILD 층에 형성되는 단계(114)로 이어지고, 여기서 상기 개구는 제 1 규화물 영역 상에 있다(즉, 개구는 적어도 부분적으로 제 1 규화물 영역을 노출함). 방법(100)은 제 2 금속층이 개구내의 제 1 규화물 영역 상에 형성되는 단계(116)로 이어진다. 방법(100)은 제 2 금속층 및 스트레인드 재료가 제 1 규화물 영역보다 낮은 제 2 규화물 영역을 형성하도록 가열되는 단계(118)로 이어진다. 이어지는 논의는 도 1의 방법(100)에 따라 제조될 수 있는 반도체 소자들의 실시예들을 예시한다.
도 2 내지 도 12는 본 개시의 다양한 양상들에 따른 다양한 제조 단계들에서 스트레인드 구조(250)(도 12를 참조)를 포함하는 반도체 소자(200)의 개략적인 단면도들을 도시한다. 본 개시에서 이용되는 바와 같이, 용어 반도체 소자(200)는 평면 전계 효과 트랜지스터(field effect transistor; FET)를 지칭한다. 대안적으로 용어 반도체 소자(200)는 FinFET(fin field effect transistor)를 지칭한다. FinFET는 임의의 핀(fin)-기반의 다중-게이트 트랜지스터를 지칭한다. 다른 트랜지스터 구조들 및 유사한 구조들이 본 개시의 예견되는 범위 내에 있다. 반도체 소자(200)는 마이크로프로세서, 메모리 셀 및/또는 다른 집적 회로(IC)에 포함될 수 있다. 도 1의 방법은 완전한 반도체 소자(200)를 생성하는 것은 아니란 점에 주의한다. 완전한 반도체 소자(200)는 상보적 금속-산화물-반도체(complementary metal-oxide-semiconductor; CMOS) 기술 프로세싱을 이용하여 제조될 수 있다. 이에 따라, 부가적인 프로세스들은 도 1의 방법(100) 이전에, 그 중간에, 및 그 이후에 제공될 수 있고 몇몇 다른 프로세스들이 여기서 간략히만 기술될 수 있다는 것이 이해된다. 또한, 도 2 내지 도 12는 본 개시의 개념들의 더 나은 이해를 위해 단순화된다. 예를 들어, 반도체 소자(200)만이 도 2 내지 도 12에서 도시되지만, IC는 레지스터들, 커패시터들, 인덕터들, 퓨즈들 등을 포함하는 다수의 다른 소자들을 포함할 수 있다는 것이 이해된다.
도 2 및 도 1의 단계(102)를 참조하면, 기판(202)이 제공된다. 기판(202)은 실리콘 기판을 포함할 수 있다. 몇몇 실시예들에서, 기판(202)은 대안적으로 실리콘 게르마늄, 갈륨 비소, 또는 다른 적합한 반도체 재료들을 포함할 수 있다. 기판(202)은 다양한 도핑된 영역들, 매립층 및/또는 에피택시 층과 같은 다른 피처들을 또한 포함할 수 있다. 또한, 기판(202)은 절연체 상의 실리콘(silicon on insulator; SOI)과 같이 절연체 상의 반도체일 수 있다. 다른 실시예들에서, 반도체 기판(202)은 도핑된 에피층(epi layer), 경사진(gradient) 반도체층을 포함할 수 있고, 그리고/또는 실리콘 게르마늄 층 상의 실리콘 층과 같이 상이한 타입의 다른 반도체 층 위에 놓이는 반도체 층을 또한 포함할 수 있다. 다른 예들에서, 화합물 반도체 기판이 다중층 실리콘 구조를 포함할 수 있거나, 또는 실리콘 기판은 다중층 화합물 반도체 구조를 포함할 수 있다. 도시되는 실시예에서, 기판(202)은 주 표면(202s)을 포함한다.
몇몇 실시예들에서, 반도체 기판(202)은 분리 영역(206)에 의해 분리되는 P-활성 영역(204p) 및 N-활성 영역(204n)을 포함한다. 활성 영역들(204p, 204n)은 설계 요건들에 의존하여 다양한 도핑 구성들을 포함할 수 있다. 예를 들어, P-활성 영역(204p)은 인 또는 비소와 같은 n-형 도펀트들로 도핑되고; N-활성 영역(204n)은 붕소 또는 BF2와 같은 p-형 도펀트들로 도핑된다. 그럼으로써, P-활성 영역(204p)은 p-형 전계 효과 트랜지스터(pFET)(200p)를 형성하는데 유용할 수 있는 반면에, N-활성 영역(204n)은 n-형 전계 효과 트랜지스터(nFET)(200n)를 형성하는데 유용할 수 있다. 따라서 반도체 소자(200)는 pFET(200p) 및 nFET(200n) 둘 다를 포함한다.
분리 영역들(206)은 다양한 활성 영역들(204p, 204n)을 서로로부터 분리하기 위해 기판(202) 상에 형성될 수 있다. 분리 영역들(206)은 다양한 활성 영역들(204p, 204n)을 한정하고 전기적으로 분리하기 위해 실리콘의 로컬 산화물(local oxidation of silicon; LOCOS) 또는 쉘로우 트랜치 분리(shallow trench isolation; STI)와 같은 분리 기술을 활용할 수 있다. 본 실시예에서, 분리 영역들(206)은 STI를 포함한다. 분리 영역들(206)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(silicon oxynitride), 불소-도핑된 규산염 유리(fluoride-doped silicate glass; FSG), 저-k 유전체 재료, 및/또는 이들의 조합들과 같은 재료들을 포함할 수 있다. 분리 영역들(206) 및 본 실시예에서, STI는 임의의 적합한 프로세스에 의해 형성될 수 있다. 일 예로서, STI의 형성은 포토리소그라피 프로세스에 의해 반도체 기판(202)을 패터닝하고, 기판(202)에 트랜치(trench)를 에칭하고(예를 들어, 건식 에칭, 습식 에칭 및/또는 플라즈마 에칭 프로세스를 이용함으로써), 및 유전체 재료로 트랜치를 채우는(예를 들어, 화학 증기 증착 프로세스를 이용함으로써)하는 것을 포함할 수 있다. 몇몇 실시예들에서, 채워진 트랜치는 실리콘 질화물 또는 실리콘 산화물로 채워진 열적 산화물 라이너 층(thermal oxide liner layer)과 같은 다중-층 구조를 가질 수 있다.
도 2를 계속 참조하면, P-게이트 스택(210p)이 주 표면(202s)의 하나의 부분(즉, P-활성 영역(204p)의 채널 부분) 위에 형성되는 반면에, N-게이트 스택(210n)은 주 표면(202s)의 다른 부분(즉, N-활성 영역(204n)의 채널 부분) 위에 형성된다. 몇몇 실시예들에서, P-게이트 스택(210p) 및 N-게이트 스택(210n) 각각은 게이트 유전체 층(212)과, 이러한 게이트 유전체 층(212) 위의 게이트 전극층(214)을 포함한다. P-게이트 스택들(210p) 및 N-게이트 스택(210n)은 여기서 기술된 프로세스를 포함해서 임의의 적합한 프로세스를 이용하여 형성될 수 있다.
일 예에서, 게이트 유전체층(212) 및 게이트 전극층(214)은 기판(202) 위에 순차적으로 증착된다. 몇몇 실시예들에서, 게이트 유전체 층(212)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 고-k 유전체를 포함할 수 있다. 고-k 유전체들은 금속 산화물들을 포함할 수 있다. 고-k 유전체들을 위해 이용되는 금속 산화물들의 예들은 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및 이들의 혼합물의 산화물들을 포함할 수 있다. 본 실시예에서, 게이트 유전체층(212)은 약 10 내지 30 옹스트롬의 범위의 두께를 갖는 고-k 유전체 층이다. 게이트 유전체 층(212)은 원자층 증착(atomic layer deposition; ALD), 화학 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 열산화, UV-오존 산화, 또는 이들의 조합과 같은 적합한 프로세스를 이용하여 수행될 수 있다. 게이트 유전체 층(212)은 게이트 유전체 층(212)과 기판(202) 사이의 손상(damage)을 감소시키기 위해 계면층(도시되지 않음)을 또한 포함할 수 있다. 계면층은 실리콘 산화물을 포함할 수 있다.
몇몇 실시예들에서, 게이트 전극층(214)은 단일층 또는 다중층 구조를 포함할 수 있다. 본 실시예에서, 게이트 전극층(214)은 폴리-실리콘(poly-silicon)을 포함할 수 있다. 또한, 게이트 전극층(214)은 균일하거나 비-균일한 도핑을 갖는 도핑된 폴리-실리콘일 수 있다. 몇몇 실시예들에서, 게이트 전극층(214)은 N-게이트 스택(210n)에 대한 N-일함수(N-work-function) 금속을 포함할 수 있다. N-일함수 금속은 Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, 또는 Zr을 포함한다. 몇몇 실시예들에서, 게이트 전극층(214)은 P-게이트 스택(210p)에 대한 P-일함수 금속을 포함할 수 있다. P-일함수 금속은 TiN, WN, TaN, 및 Ru를 포함한다. 본 실시예에서, 게이트 전극층(214)은 약 30nm 내지 약 60nm의 범위의 두께를 포함한다. 게이트 전극층(214)은 ALD, CVD, PVD, 도금, 또는 이들의 조합들과 같은 적합한 프로세스를 이용하여 형성될 수 있다.
그 후, 포토레지스트 층(도시되지 않음)이 스핀-온 코팅(spin-on coating)과 같은 적합한 프로세스에 의해 게이트 전극층(214) 위에 형성되고 적절한 리소그라피 패터닝 방법에 의해 패터닝된 포토레지스트 피처(feature)를 형성하도록 패터닝된다. 적어도 하나의 실시예에서, 패터닝된 포토레지스트 피처의 폭은 약 5 내지 45nm의 범위에 있다. 패터닝된 포토레지스트 피처는 이어서 P-게이트 스택(210p) 및 N-게이트 스택들(210n)을 형성하기 위해 건식 에칭 프로세스를 이용하여 아래 놓이는 층들(즉, 게이트 전극층(214) 및 게이트 유전체 층(212))에 전사(transfer)될 수 있다. 포토레지스트 층은 이후에 벗겨질 수 있다.
다른 예에서, 하드 마스크 층(216)이 게이트 전극층(214) 위에 형성되고; 패터닝된 포토레지스트 층(도시되지 않음)이 하드 마스크 층(216) 상에 형성되고 포토레지스트 층의 패턴은 하드 마스크 층(216)에 전사되고 이어서 게이트 전극층(214) 및 게이트 유전체층(212)에 전사되어 P-게이트 스택(210p) 및 N-게이트 스택(210n)을 형성한다. 하드 마스크 층(216)은 실리콘 산화물을 포함한다. 몇몇 대안적인 실시예들에서, 하드 마스크 층(216)은 실리콘 질화물, 실리콘 산화질화물, 및/또는 다른 적합한 유전체 재료들을 포함할 수 있고, CVD 또는 PVD와 같은 방법을 이용하여 형성될 수 있다. 하드 마스크 층(216)은 약 100 내지 800 옹스트롬의 범위의 두께를 갖는다. 포토레지스트 층은 이후에 벗겨질 수 있다.
도 2를 계속 참조하면, 반도체 소자(200)는 P-게이트 스택(210p)의 2개의 측면들 상의 한 쌍의 측벽 스페이서들(218p) 및 N-게이트 스택(210n)의 2개의 측면들 상의 한 쌍의 측벽 스페이서들(218n)을 또한 포함한다. 몇몇 실시예들에서, 측벽 스페이서들(218p, 218n)은 우선 P-게이트 스택(210p), N-게이트 스택들(210n), 및 기판(202) 위에 형성된 유전체 층을 형성하고, P-게이트 스택(210p)의 측벽들 및 N-게이트 스택(210n)의 측벽들을 덮음으로써 형성된다. 유전체 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 다른 적합한 재료를 포함할 수 있다. 유전체 층은 단일층 또는 다중층 구조를 포함할 수 있다. 유전체 층은 CVD, PVD, ALD 또는 다른 적합한 기법에 의해 형성될 수 있다. 유전체 층은 약 5 내지 약 15nm의 범위에 있는 두께를 갖는다. 이어서 이방성 에칭이 P-게이트 스택(210p)의 2개의 측면들 상의 한 쌍의 측벽 스페이서들(218p) 및 N-게이트 스택(210n)의 2개의 측면들 상의 한 쌍의 측벽 스페이서들(218n)을 형성하도록 유전체 층 상에서 수행된다.
이 시점까지의 프로세스 단계들은 P-활성 영역(204p)의 채널 부분 위의 P-게이트 스택(210p) 및 N-활성 영역(204n)의 채널 부분 위의 N-게이트 스택(210n)을 갖는 기판(202)을 제공한다. 종래에, (N-게이트 스택(210n) 및 한 쌍의 측벽 스페이서들(218n)이 형성되는 곳 이외의) N-활성 영역의 부분들은 N-활성 영역(204n)에 N-소스 및 드레인(S/D) 공동(cavity)들을 형성하기 위해 오목화(recess)된다. 이어서 N-스트레인드(N-strained) 재료는 nFET(200n)의 캐리어 이동성을 강화하기 위해 nFET(200n)의 채널 영역에 스트레인 또는 응력을 가하기 위해 N-S/D 영역들을 형성하도록 N-S/D 공동들에서 에피-성장된다(epi-grown). 또한, (P-게이트 스택(210p) 및 한 쌍의 측벽 스페이서들(218p)이 위에 형성되는 곳 이외의) P-활성 영역(204p)의 부분들은 P-활성 영역(204p)에 P-소스 및 드레인(S/D) 공동들을 형성하도록 오목화된다. 이어서, P-스트레인드 재료는 pFET(200p)의 캐리어 이동성을 강화하기 위해 pFET(200p)의 채널 영역에 스트레인 또는 응력을 가하기 위해 P-S/D 영역들을 형성하도록 P-S/D 공동들에서 에피-성장된다. 그러나 스트레인드 재료(즉, N-스트레인드 재료 또는 P-스트레인드 재료)는 정해진 양의 스트레인을 반도체 소자의 채널 영역에 전달할 수 없고, 결과적으로 반도체 소자의 도통-전류(on-current)를 불충분하게 한다.
이에 따라, 도 3 내지 도 12를 참조하여 아래에서 논의되는 프로세싱은 반도체 소자의 S/D 영역들에서 스트레인드 구조를 제조할 수 있고, 그럼으로써 정해진 양의 스트레인을 반도체 소자의 채널 영역에 전달한다. 반도체 소자의 불충분한 도통-전류와 연관된 문제들이 방지될 수 있고, 그럼으로써 소자 성능을 강화한다.
반도체 소자(200)의 스트레인드 구조(250)(도 12에서 도시됨)의 일 실시예를 제조하기 위해, 도 3의 구조는 N-활성 영역(204n)에 N-소스 및 드레인(S/D) 공동들(208n)을 형성하기 위해(도 1의 단계(104) 참조) (N-게이트 스택(210n) 및 한 쌍의 측벽 스페이서들(218n)이 형성되는 곳 이외의) N-활성 영역(204n)의 부분들을 후퇴시킴으로써 생성된다. N-S/D 공동들(208n) 각각은 주 표면(202s) 아래에 그리고 N-게이트 스택(210n)의 한 측면에 가까이 있다.
도시된 실시예에서 실리콘 산화물과 같은 재료를 포함하는 더미(dummy) 유전체 층은 CVD 프로세스에 의해 기판(202) 위에 형성되고 적절한 리소그라피 및 에칭 방법들에 의해 더미 유전체 피처(220p)를 형성하도록 패터닝된다. 더미 유전체 피처(220p)는 P-활성 영역(204p)을 덮고 (N-게이트 스택(210n) 및 한 쌍의 측벽 스페이서들(218n)이 위에 형성된 곳 이외의) N-활성 영역(204n)의 부분들을 노출한다. 이어서, 더미 유전체 피처(220p) 및 한 쌍의 측벽 스페이서들(218n)을 하드 마스크들로서 이용하여, 바이어싱된 에칭 프로세스는 N-활성 영역(204n)에 N-S/D 공동들(208n)을 형성하도록 보호되지 않거나 노출된 기판(202)의 주 표면(208s)을 오목화하도록 수행된다. 일 실시예에서, 에칭 프로세스는 에칭 가스로서 NF3, CF4, 및 SF6로부터 선택된 화학물질을 이용하여 수행될 수 있다. 대안적인 실시예에서, 에칭 프로세스는 NH4OH 및 H2O2를 포함하는 용액을 이용하여 수행될 수 있다.
도 4 및 도 1의 단계(106)를 참조하면, N-활성 영역(204n)에 N-S/D 공동들(208n)의 형성에 후속하여, 도 4의 구조는 N-S/D 공동들(208n)에서 N-스트레인드 재료(222n)를 에피-성장시킴으로써 생성되며, 여기서 N-스트레인드 재료(222n)의 격자 상수는 기판(202)의 격자 상수와 상이하다. 도시된 실시예에서, N-스트레인드 재료(222n)의 상단 표면(222a)은 주 표면(202s)과 동일 평면에 있지만, 주 표면(202s)보다 높거나 낮을 수 있다. 몇몇 실시예들에서, N-스트레인드 재료(222n)는 SiCP 또는 SiP를 포함한다.
도시된 실시예에서, 사전-세척 프로세스가 HF 또는 다른 적합한 용액을 이용하여 N-S/D 공동들(208n)을 세척하도록 수행될 수 있다. 이어서, SiCP와 같은 N-스트레인드 재료(222n)는 N-S/D 공동들(208n)을 채우기 위해 LPCVD 프로세스에 의해 선택적으로 성장된다. 도시된 실시예에서, LPCVD 프로세스는 반응 가스로서 SiH4, CH4, 및 H2를 이용하여 약 1 내지 15 토르(torr)의 압력 하에서 그리고 약 400 내지 800℃의 온도에서 수행된다. 이어서 더미 유전체 피처(220p)는 HF 용액을 이용하여 제거된다.
도 5 및 도 1의 단계(104)를 참조하면, N-S/D 공동들(208n)에 N-스트레인드 재료(222n)의 형성 이후에, (P-게이트 스택(210p) 및 한 쌍의 측벽 스페이서들(218p)이 위에 형성된 곳 이외의) P-활성 영역(204p)의 부분들은 P-활성 영역(204p)에 P-소스 및 드레인(S/D) 공동들(208p)을 형성하도록 오목화된다. P-S/D 공동들(208p) 각각은 주 표면(202s) 아래에 있고 P-게이트 스택(210p)의 한 측면에 가까이 있다.
도시된 실시예에서, 실리콘 산화물과 같은 더미(dummy) 유전체 층은 CVD 프로세스에 의해 기판(202) 위에 형성되고 적절한 리소그라피 및 에칭 방법들에 의해 더미 유전체 피처(220n)를 형성하도록 패터닝된다. 더미 유전체 피처(220n)는 N-활성 영역(204n)을 덮고 (P-게이트 스택(210p) 및 한 쌍의 측벽 스페이서들(218p)이 위에 형성된 곳 이외의) P-활성 영역(204p)의 부분들을 노출한다. 이어서, 더미 유전체 피처(220n) 및 한 쌍의 측벽 스페이서들(218p)을 하드 마스크들로서 이용하여, 바이어싱된 에칭 프로세스는 P-S/D 공동들(208p)을 형성하도록 보호되지 않거나 노출된 기판(202)의 주 표면(202s)을 오목화하도록 수행된다. 적어도 하나의 실시예에서, 에칭 프로세스는 에칭 가스로서 NF3, CF4, 및 SF6로부터 선택된 화학물질을 이용하여 수행될 수 있다. 대안적인 실시예에서, 에칭 프로세스는 NH4OH 및/또는 H2O2를 포함하는 용액을 이용하여 수행될 수 있다.
도 6 및 도 1의 단계(106)를 참조하면, P-활성 영역(204p)에 P-S/D 공동들(208p)의 형성 이후에, 도 6의 구조는 P-S/D 공동들(208p)에 P-스트레인드 재료(222p)를 에피-성장시킴으로써 생성되며, 여기서 P-스트레인드 재료(222p)의 격자 상수는 기판(202)의 격자 상수와 상이하다. 도시된 실시예에서, P-스트레인드 재료(222p)의 상단 표면(222b)은 주 표면(202s)보다 높다. 몇몇 실시예들에서, P-스트레인드 재료(222p)는 SiGe 또는 SiGeB를 포함한다.
도시된 실시예에서, 사전-세척 프로세스는 HF 또는 다른 적합한 용액을 이용하여 P-S/D 공동들(208)을 세척하도록 수행될 수 있다. 이어서, 실리콘 게르마늄(SiGe)과 같은 P-스트레인드 재료(222p)는 P-S/D 공동들(208p)을 충전하도록 LPCVD 프로세스에 의해 선택적으로 성장된다. 일 실시예에서, LPCVD 프로세스는 반응 가스로서 SiH2Cl2, HCl, GeH4, B2H6, 및 H2를 이용하여 약 13 내지 50 토르의 압력 하에서 그리고 약 660 내지 700℃의 온도에서 수행된다. 이어서 더미 유전체 피처(220n)는 HF 용액을 이용하여 제거된다.
도 7 및 도 1의 단계(108)를 참조하면, 스트레인드 재료(222)(즉, P-스트레인드 재료(222p) 및 N-스트레인드 재료(222n))의 형성에 후속하여, 제 1 재료층(224)이 약 15와 60 옹스트롬 사이의 두께로 스트레인드 재료들(222) 위에 형성된다. 도시된 실시예에서, 제 1 금속층(224)은 티타늄, 코발트, 니켈, 백금, 에르븀, 또는 팔라듐을 포함한다. 제 1 금속층(224)은 CVD, PVD, 도금, ALD, 또는 다른 적합한 기법에 의해 형성될 수 있다.
이어서 도 8에 도시된 구조는 제 1 규화물 영역들(226)을 형성하기 위해 제 1 금속층(224) 및 스트레인드 재료들(222)을 가열함으로써 생성된다(도 1의 단계(110)). 즉, 스트레인드 재료들(222)과 접촉하는 제 1 금속층(224)은 이어서 급속 열처리(rapid thermal anneal; RTA) 프로세스와 같은 열적 프로세스에 의해 제 1 규화물 영역들(226)로 변형된다. 도시된 실시예에서, 제 1 규화물 영역들(226)은 제 1 N-규화물 영역들(226n) 및 제 1 P-규화물 영역들(226p)을 포함한다. 몇몇 실시예들에서, 제 1 규화물 영역들(226)은 티타늄 규화물, 코발트 규화물, 니켈 규화물, 백금 규화물, 에르븀 규화물, 팔라듐 규화물, 및 이들의 조합들을 포함한다.
도시된 실시예에서, 제 1 RTA 프로세스는 약 230℃ 내지 260℃의 온도로 기판(202)을 가열하도록 적용된다. 스트레인드 재료들(222)과 접촉하는 제 1 금속층(224)은 고-저항 규화물을 형성할 것이다. 이어서 잔여 비-반응 제 1 금속층(224)은 예를 들어, NH4OH, H2O2 및 탈이온수(deionized water)를 포함하는 용액을 이용하여 제거된다. 고-저항 규화물을 저-저항 규화물로 변형하기 위해, 제 2 RTA 프로세스는 약 650℃ 내지 약 750℃의 온도로 기판(202)을 가열하도록 적용되고, 그럼으로써 제 1 규화물 영역들(226)을 형성한다.
도 9 및 도 1의 단계(112)를 참조하면, 제 1 규화물 영역들(226)의 형성 이후에, 도 9의 구조는 제 1 규화물 영역들(226) 위에 층간 유전체(interlayer dielectric; ILD) 층(228)을 형성하고 기판(202) 위에서 연장함으로써 생성된다. 몇몇 실시예들에서, ILD 층(228)은 유전체 재료를 포함할 수 있다. 유전체 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 저-k 재료를 포함할 수 있다. ILD 층(228)은 하나 이상의 유전체 재료들 및/또는 하나 이상의 유전체층들을 포함할 수 있다는 것이 이해된다. 몇몇 실시예들에서, ILD 층(228)은 CVD, 고밀도 플라즈마(high density plasma; HDP) CVD, 아대기 CVD(sub-atmospheric CVD; SACVD), 스핀-온, 스퍼터링 또는 다른 적합한 방법에 의해 적합한 두께로 제 1 규화물 영역(226) 위에 증착될 수 있다. 본 실시예에서, ILD 층(228)은 약 3000 내지 4500Å의 두께를 갖는다. 이어서, ILD 층(228)은 하드 마스크(즉, 측벽 스페이서)(218)의 상단 표면이 노출되거나 도달될 때까지 화학 기계적 폴리싱(CMP) 프로세스를 이용하여 평탄화된다.
도 9의 반도체 소자에 적용되는 후속 CMOS 프로세싱 단계들은 ILD 층(228)에 개구들(230)을 형성하는 것을 포함하며, 개구들(230)은 제 1 규화물 영역들(226) 상에 있다(도 1의 단계(114)). 도 10을 참조하면, 개구들(230)은 임의의 적합한 프로세스에 의해 형성될 수 있다. 일 예로서, 개구들(230)의 형성은 제 1 규화물 영역들(226)의 상단 부분들을 노출하기 위해 제 1 규화물 영역들(226)의 부분들 위의 ILD 층(228)의 부분들을 제거하도록 종래의 포토리소그라피 프로세스에 의해 ILD 층(228)을 패터닝하고 노출된 ILD 층(228)을 에칭(예를 들어, 건식 에칭, 습식 에칭 및/또는 플라즈마 에칭 프로세스를 이용함으로써)하는 것을 포함할 수 있다.
도 11 및 도 1의 단계(116)를 참조하면, ILD 층(228)의 개구들(230)의 형성에 후속하여, 제 2 금속 층(234)이 약 15 내지 60 옹스트롬의 두께로 개구들(230)의 제 1 규화물 영역들(226) 상에 형성된다. 도시된 실시예에서, 제 2 금속층(234)은 티타늄, 코발트, 니켈, 백금, 에르븀, 및 팔라듐을 포함한다. 제 2 금속층(234)은 CVD, PVD, 도금, ALD, 또는 다른 적합한 기법에 의해 형성될 수 있다. 제 2 금속층(234)이 개구들(230)을 과도하게 채우는(over-filling) 것으로서 도시되었지만, 제 2 금속층(234)이 트랜치를 과도하게 채우거나, 또는 심지어 트랜치를 완전히 채우는 것은 필수적이지 않은데, 그 이유는 제 2 금속 층(234)의 과잉 부분들은 아래에서 더욱 완전히 기술되는 바와 같이 후속적으로 제거되기 때문이다.
이어서, 도 12에서 도시된 구조는 제 1 규화물 영역들(226)보다 낮은 제 2 규화물 영역(236)을 형성하기 위해 제 2 금속층(234) 및 스트레인드 재료들(222)을 가열함으로써 생성된다(도 1의 단계(118)). 즉, 제 2 금속층(234)은 제 1 규화물 영역들(226)을 관통하여 잔여 스트레인드 재료들(222)과 만날 것이고 이어서 급속 열처리(RTA) 프로세스와 같은 열적 프로세스(thermal process)에 의해 제 2 규화물 영역들(236)로 변형될 것이다. 도시된 실시예에서, 제 2 규화물 영역들(236)은 제 2 N-규화물 영역들(236n) 및 제 2 P-규화물 영역들(236p)을 포함한다. 몇몇 실시예들에서, 제 2 규화물 영역들(236)은 티타늄 규화물, 코발트 규화물, 니켈 규화물, 백금 규화물, 에르븀 규화물, 및 팔라듐 규화물을 포함한다.
도시된 실시예에서, 제 3 RTA 프로세스는 약 230℃ 내지 260℃의 온도로 기판(202)을 가열하도록 적용된다. 스트레인드 재료(222)와 만나는 제 2 금속층(234)은 고-저항 규화물을 형성할 것이다. 이어서, 잔여 비-반응 제 2 금속층(234)은 예를 들어, NH4OH, H2O2, 및 탈이온수를 포함하는 용액을 이용하여 제거된다. 고-저항 규화물을 저-저항 규화물로 변형하기 위해, 제 4 RTA 프로세스는 약 650℃ 내지 750℃의 온도로 기판(202)을 가열하도록 적용되고, 그럼으로써 제 2 규화물 영역들(236)을 형성한다. 도시된 실시예에서, 제 2 N-규화물 영역들(236n)은 잔여 N-스트레인드 재료(222n)(이하, N-스트레인드 영역들(238n)로서 지칭됨) 상에 있는 반면에, 제 2 P-규화물 영역들(236p)은 잔여 P-스트레인드 재료(222p)(이하, P-스트레인드 영역들(238p)로서 지칭됨) 상에 있다.
몇몇 실시예들에서, P-스트레인드 영역(238p)은 주 표면(202s)보다 높은 제 1 상단 표면(238q)을 갖는다. 몇몇 실시예들에서, 제 1 상단 표면(238q)과 주 표면(202s) 간의 거리(H1)는 약 5 내지 15nm의 범위에 있다.
몇몇 실시예들에서, N-스트레인드 영역(238n)은 주 표면(202s)보다 낮은 제 2 상단 표면(238m)을 갖는다. 몇몇 실시예들에서, 제 2 상단 표면(238m)과 주 표면(202s) 간의 거리(H2)은 약 10 내지 25nm의 범위에 있다.
몇몇 실시예들에서, 제 1 N-규화물 영역들(226n) 및 제 2 N-규화물 영역들(236n)이 조합되고 N-규화물 영역들(240n)로서 지칭된다. 그럼으로써, N-규화물 영역들(240n)의 부피(volumn)는 제 1 N-규화물 영역들(226n)의 부피 및 제 2 N-규화물 영역들(236n)의 부피의 합이며, 이는 제 1 N-규화물 영역들(226n)의 부피 및 제 2 N-규화물 영역들(236n)의 부피 각각보다 크다. 몇몇 실시예들에서, N-규화물 영역(240n)의 최대 두께(t2)는 약 10 내지 25nm의 범위에 있다. 도시된 실시예에서, N-규화물 영역들(240n)은 N-스트레인드 영역(238n) 상에 있다. 또한, N-규화물 영역들(240n)은 nFET(200n)의 캐리어 이동도를 강화하기 위해 nFET(200n)의 채널 영역에 스트레인 또는 응력을 가하는데 이용된다.
몇몇 실시예들에서, 제 1 P-규화물 영역들(226p) 및 제 2 P-규화물 영역들(236p)은 조합되고 P-규화물 영역들(240p)로서 지칭된다. 그럼으로써, P-규화물 영역들(240p)의 부피는 제 1 P-규화물 영역들(226p)의 부피 및 제 2 P-규화물 영역들(236p)의 부피의 합이며, 이는 제 1 P-규화물 영역들(226)의 부피 및 제 2 P-규화물 영역들(236p)의 부피 각각보다 크다. 몇몇 실시예들에서, P-규화물 영역(240p)의 최대 두께(t1)는 약 10 내지 25nm의 범위에 있다. P-규화물 영역들(240p)(N-규화물 영역들(240n)과 유사한 응력을 가짐)은, P-규화물 영역들(240p)이 pFET(200p)의 채널 영역에 스트레인 또는 응력을 가하는 경우 pFET(200p)의 캐리어 이동도를 열화(degrade)시킬 것임이 주목된다. 도시된 실시예에서, P-규화물 영역들(240p)은 P-스트레인드 영역들(238p) 상에 있다. 또한, P-규화물 영역들(240p)은 P-게이트 스택(210p)의 일함수(work-function)를 강화하도록 P-게이트 스택(210p)에 스트레인 또는 응력을 가하는데 이용된다. 따라서, P-규화물 영역들(240p)은 P-게이트 스택(210p)에 가까이 있지만, pFET(200p)의 채널 영역으로부터 떨어져 있다.
몇몇 실시예들에서, P-규화물 영역들(240p) 및 P-스트레인드 영역들(238p)이 조합되고 P-스트레인드 구조(250p)로서 지칭된다. 몇몇 실시예들에서, N-규화물 영역들(240n) 및 N-스트레인드 영역들(238n)이 조합되고 N-스트레인드 구조(250n)로서 지칭된다. 몇몇 실시예들에서, P-스트레인드 구조(250p) 및 N-스트레인드 구조(250n)가 조합되고 스트레인드 구조(250)로서 지칭된다.
이에 따라, 출원인의 방법은 반도체 소자(200)의 nFET(200n)의 S/D 영역들에서 큰-부피의 N-규화물 영역들(240n)을 제조할 수 있고, 그럼으로써 정해진 양의 스트레인을 반도체 소자(200)의 채널 영역으로 전달한다. 또한, 출원인의 방법은 반도체 소자(200)의 pFET(200p)의 S/D 영역들에서 큰 부피의 P-규화물 영역들(240p)을 제조할 수 있고, 그럼으로써 정해진 양의 스트레인을 반도체 소자(200)의 P-게이트 스택(210p) 안으로 전달한다. 반도체 소자(200)의 불충분한 온 전류(on-current)와 연관된 문제들이 회피될 수 있고, 그럼으로써 소자 성능을 강화한다.
반도체 소자(200)는 접촉들/비아들, 상호접속 금속층들, 유전체 층들, 패시베이션층들 등과 같은 다양한 피처들을 형성하기 위해 CMOS 프로세스들을 또한 경험할 수 있다.
실시예들에 따라, 반도체 소자는 주 표면을 포함하는 기판; 주 표면 위의 p-게이트 스택, P-게이트 스택의 일 측면에 가까운 기판 내의 P-스트레인드 영역(P-스트레인드 영역의 격자 상수는 기판의 격자 상수와 상이하고, P-스트레인드 영역은 주 표면보다 높은 제 1 상단 표면을 가짐); 및 P-스트레인드 영역 상의 P-규화물 영역을 포함하는 p-형 전계 효과 트랜지스터(pFET); 및 주 표면 위의 N-게이트 스택, N-게이트 스택의 일 측면에 가까운 기판 내의 N-스트레인드 영역(N-스트레인드 영역의 격자 상수는 기판의 격자 상수와 상이하고, N-스트레인드 영역은 주 표면보다 낮은 제 2 상단 표면을 가짐) 및 N-스트레인드 영역 상의 N-규화물 영역을 포함하는 n-형 전계 효과 트랜지스터(nFET)를 포함한다.
다른 실시예들에 따라, 반도체 소자를 제조하기 위한 방법은, 주 표면을 포함하는 기판을 제공하는 단계; 상기 주 표면 아래에 공동(cavity)을 형성하는 단계; 공동에서 스트레인드 재료(strained material)를 에피-성장(epi-growing)시키는 단계(상기 스트레인드 재료의 격자 상수는 기판의 격자 상수와 상이함); 스트레인드 재료 위에 제 1 금속층을 형성하는 단계; 제 1 규화물 영역을 형성하도록 제 1 금속층 및 스트레인드 재료를 가열하는 단계; 제 1 규화물 영역 위에 배치되고 기판 위에서 연장하는 층간 유전체(interlayer dielectric; ILD) 층을 형성하는 단계; ILD 층에 개구를 형성하는 단계(상기 개구는 제 1 규화물 영역 상에 있음); 개구 내에서 제 1 규화물 영역 상에 제 2 금속층을 형성하는 단계; 및 제 1 규화물 영역보다 낮은 제 2 규화물 영역을 형성하도록 제 2 금속층 및 상기 스트레인드 재료를 가열하는 단계를 포함한다.
본 발명은 양호한 실시예들의 견지에서 그리고 예로서 기술되었지만, 본 발명은 개시된 실시예들로 제한되지 않는다는 것이 이해될 것이다. 오히려, (당업자들에게 알려진 바와 같은) 다양한 수정들 및 유사한 배열들을 포괄하도록 의도된다. 그러므로 첨부된 청구항들의 범위는 모든 이러한 수정들 및 유사한 배열들을 포함하도록 가장 넓은 해석으로 부여되어야 한다.

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  8. 반도체 소자를 제조하기 위한 방법에 있어서,
    일 표면을 포함하는 기판을 제공하는 단계;
    상기 일 표면 아래에 공동(cavity)을 형성하는 단계;
    상기 공동 내에 스트레인드 재료(strained material)를 에피-성장(epi-growing)시키는 단계로서, 상기 스트레인드 재료의 격자 상수는 상기 기판의 격자 상수와 상이한 것인, 상기 스트레인드 재료를 에피-성장시키는 단계;
    상기 스트레인드 재료 위에 제 1 금속층을 형성하는 단계;
    제 1 규화물 영역을 형성하도록 상기 제 1 금속층 및 상기 스트레인드 재료를 가열하는 단계;
    상기 제 1 규화물 영역 위에 배치되고 상기 기판 위로 연장하는 층간 유전체(interlayer dielectric; ILD) 층을 형성하는 단계;
    상기 ILD 층 내에 개구를 형성하는 단계로서, 상기 개구는 상기 제 1 규화물 영역 상에 있는 것인, 상기 개구를 형성하는 단계;
    상기 개구 내의 상기 제 1 규화물 영역 상에 제 2 금속층을 형성하는 단계; 및
    상기 제 1 규화물 영역 아래에 제 2 규화물 영역을 형성하도록 상기 제 2 금속층 및 상기 스트레인드 재료를 가열하는 단계를 포함하는, 반도체 소자를 제조하기 위한 방법.
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