TWI524396B - 半導體裝置及其製造方法 - Google Patents

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TWI524396B
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柯亭竹
張志豪
張智勝
張守仁
萬幸仁
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台灣積體電路製造股份有限公司
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Description

半導體裝置及其製造方法
本揭露係有關於積體電路之製造，且特別是有關於一種具有應變結構之半導體裝置。
當半導體裝置(例如金氧半場效電晶體，MOSFET)之尺寸隨各種技術節點持續微縮，為了能在微縮的尺寸下改善效能，係將高介電常數閘極介電層及金屬閘極電極層整合至MOSFET之閘極堆疊中。此外，若MOSFET之源/汲極空穴中的應變結構使用選擇性成長之鍺化矽，可增進載子遷移率。
然而，在互補式金氧半場效電晶體(CMOS)之製造中，若欲實現上述元件及製程仍充滿挑戰。例如，因為應變材料無法傳遞足夠量之應變至場效電晶體之通道區，使得場效電晶體之載子遷移率難以改善，因而增加裝置的不穩定性及/或導致裝置失效。當閘極長度及裝置之間的間隔縮減時，這些問題更顯嚴重。
本揭露之一實施例係提供一種半導體裝置，包括：一基材，包含一主要表面；一P型場效電晶體，包含：一P型閘極堆疊於此主要表面上；一P型應變區，位於此基材中並鄰接此P型閘極堆疊之一側，其中此P型應變區之晶格常數與此基材 之晶格常數不同，其中此P型應變區具有一第一頂面高於此主要表面；及一P型矽化區於此P型應變區上；以及一N型場效電晶體，包含：一N型閘極堆疊於此主要表面上；一N型應變區，位於此基材中並鄰接此N型閘極堆疊之一側，其中此N型應變區之晶格常數與此基材之晶格常數不同，其中此N型應變區具有一第二頂面低於此主要表面；及一N型矽化區於此N型應變區上。
本揭露之另一實施例亦提供一種半導體裝置之製造方法，包含：提供一基材，其包含一主要表面；形成一低於此主要表面之空穴；磊晶成長一應變材料於此空穴中，其中此應變材料之晶格常數與此基材之晶格常數不同；形成一第一金屬層於此應變材料上；加熱此第一金屬層及此應變材料，以形成一第一矽化區；形成一層間介電層於此第一矽化區上並延伸至此基材上；形成一開口於此層間介電層中，其中此開口係位於此第一矽化區上；形成一第二金屬層於此開口中的第一矽化區上；以及加熱此第二金屬層及此應變材料，以形成一低於此第一矽化區之第二矽化區。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
200‧‧‧半導體裝置
200n‧‧‧N型場效電晶體
200p‧‧‧P型場效電晶體
202‧‧‧基材
202s‧‧‧主要表面
204n‧‧‧N型主動區
204p‧‧‧P型主動區
206‧‧‧隔離區域
208n‧‧‧N型源極/汲極空穴
208p‧‧‧P型源極/汲極空穴
210n‧‧‧N型閘極堆疊
210p‧‧‧P型閘極堆疊
212‧‧‧閘極介電層
214‧‧‧閘極電極
216‧‧‧硬罩幕層
218n‧‧‧側壁間隔物
218p‧‧‧側壁間隔物
220n‧‧‧虛置介電元件
220p‧‧‧虛置介電元件
222‧‧‧應變材料
222a‧‧‧N型應變材料之頂面
222b‧‧‧P型應變材料之頂面
222n‧‧‧N型應變材料
222p‧‧‧P型應變材料
224‧‧‧第一金屬層
226‧‧‧第一矽化區
226n‧‧‧第一N型矽化區
226p‧‧‧第一P型矽化區
228‧‧‧層間介電層
230‧‧‧開口
234‧‧‧第二金屬層
236‧‧‧第二矽化區
236n‧‧‧第二N型矽化區
236p‧‧‧第二P型矽化區
238m‧‧‧第二頂面
238n‧‧‧N型應變區
238p‧‧‧P型應變區
238q‧‧‧第一頂面
240n‧‧‧N型矽化區
240p‧‧‧P型矽化區
250‧‧‧應變結構
250n‧‧‧N型應變區
250p‧‧‧P型應變區
第1圖顯示為依照本揭露實施例之半導體裝置之應變結構之製造流程圖。
第2至12圖顯示為依照本揭露實施例之包含應變結構之半 導體裝置於各種中間製造階段之剖面圖。
可知的是，本揭露接下來將提供許多不同的實施例以實施本發明中不同的特徵。以下所述的特定元件及排列方式之實施例係已經過簡化，非用於限定本發明之範圍。例如，一第一元件形成於一第二元件“上方”或“之上”可包含該第一元件與第二元件直接接觸的實施例，或也可包含該第一元件與第二元件之間更有其他額外元件使該第一元件與第二元件無直接接觸的實施例。此外，在本發明之各種舉例之圖示及實施例中，各種元件可能以任意不同比例顯示以使圖示清晰簡潔，且參考標號可能會有所重複以使表達能清晰簡潔，但不代表各實施例及/或圖示間有所關連。
參見第1圖，其顯示依據本揭露所提供之半導體裝置之應變結構之製造方法100之流程圖。方法100起始於步驟102，其為提供一含主要表面之基材。接著，進行步驟104，形成一空穴於此主要表面之下方。接著，進行步驟106，在空穴中磊晶成長應變材料，其中應變材料之晶格常數與基材之晶格常數不同。接著，進行步驟108，形成第一金屬層於應變材料上。接著，進行步驟110，對應變材料及第一金屬層作加熱以形成第一矽化區。接著，進行步驟112，形成層間介電層於第一矽化區上，且延伸至基材上。接著，進行步驟114，於層間介電層中形成開口，其中此開口係位於第一矽化區上方(亦即，此開口至少部分暴露出第一矽化區)。接著，進行步驟116，形成第二金屬層於第一矽化區上的開口中。接著，進行步驟 118，對第二金屬層及應變材料作加熱以形成一低於第一矽化區之第二矽化區。以下，將提供第1圖之半導體裝置之製造方法100之實施例，以作詳細討論。
第2~12圖顯示為依照本揭露實施例之包含應變結構250(參見第12圖)之半導體裝置200於各種製程階段之剖面圖。在本揭露中，所述之半導體裝置200係為平面場效電晶體。或者，所述之半導體裝置200亦可為鰭式場效電晶體(FinFET)。鰭式場效電晶體係指任何以鰭為基礎的多閘極電晶體。此外，其他電晶體及類比結構亦屬於本揭露之可預見範圍。半導體裝置200可包含於微處理器、記憶胞及/或其他積體電路中。需注意的是，第1圖所示之方法非為製造完整的半導體裝置200。完整的半導體裝置200可使用互補式金氧半導體(CMOS)技術製得。因此，可知的是，可在第1圖所述之方法100之前、之後或進行期間加入額外的製程，且在此僅會簡述這些製程。也就是說，第2至12圖係已經簡化，以使本揭露之概念更易明瞭。例如，雖然第2至12圖僅顯示半導體裝置200，但可知的是，所述之積體電路可包含多個其他裝置，例如包含電阻器、電容器、熔絲等。
參見第2圖及第1圖之步驟102，首先提供一基材202。基材202可包含矽基材。或者，在某些實施例中，基材202亦可包含鍺化矽、砷化鎵或其他合適半導體材料。基材202可更包含其他元件，例如各種摻雜區、埋藏層及/或磊晶層。此外，基材202可為絕緣層上覆半導體，例如絕緣層上覆矽(SOI)。在其他實施例中，半導體基材202可包含經摻雜之磊晶 層、梯度半導體層及/或更包含半導體層上覆另一不同型態之半導體層，例如鍺化矽層上覆矽層。在其他實施例中，化合物半導體基材可包含多層矽結構。或者，矽基材可包含多層化合物半導體結構。在所述之實施例中，基材202包含主要表面202s。
在某些實施例中，半導體基材202包含P型主動區204p及N型主動區204n，藉由隔離區206予以分隔。主動區204p、204n可依照設計需求包含各種摻雜組態。例如，P型主動區204p可摻雜N型雜質，例如磷或砷。N型主動區204m可摻雜P型雜質，例如硼或二氟化硼(BF2)。如此，P型主動區204p係可用以形成P型場效電晶體(pFET)200p，且N型主動區204n係可用以形成N型場效電晶體(nFET)200n。因此，半導體裝置200可同時包含P型場效電晶體200p及N型場效電晶體200n。
隔離區206可形成於基材202上，以將各主動區204p、204n相互隔離。隔離區206可使用各種隔離技術，例如矽局部氧化(LOCOS)或淺溝槽隔離(STI)，以定義及電性絕緣各種主動區。在本實施例中，隔離區206係包含淺溝槽隔離。隔離區206可包含例如氧化矽、氮化矽、氮氧化矽、氟摻雜矽玻璃(FSG)、低介電常數介電材料及/或前述之組合。隔離區206，也就是本實施例中的淺溝槽隔離，可由任意合適的製程形成。例如，淺溝槽隔離之形成步驟可包含：以微影蝕刻技術圖案化半導體基材202、於基材202中蝕刻出溝槽(例如使用乾蝕刻、濕蝕刻及/或電漿蝕刻)、及以介電材料填充此溝槽(例如使用化學氣相沉積製程)。在某些實施例中，此經填充的溝槽可具有 多層結構，例如具有熱氧化襯層並填充氮化矽或氧化矽。
繼續參見第2圖，P型閘極堆疊210p係形成於主要表面202s之一部分(亦即P型主動區204p之通道部分)上，而N型閘極堆疊210n係形成於主要表面202s之另一部分(亦即N型主動區204n之通道部分)上。在某些實施例中，P型閘極堆疊210p及N型閘極堆疊210n皆包含閘極介電層212及位於閘極介電層212上之閘極電極214。P型閘極堆疊210p及N型閘極堆疊210n可由任意合適製程形成，包含在此所舉例之製程。
在一實施例中，閘極介電層212及閘極電極214係依序沉積於基材202上。在某些實施例中，閘極介電層212可包含氧化矽、氮化矽、氮氧化矽或高介電常數介電質。高介電常數介電質可包含金屬氧化物，例如Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb或Lu之氧化物，或前述之組合。在本實施例中，閘極介電層212係為高介電常數介電層，其厚度可為約10至30埃。閘極介電層212可由任意合適製程形成，例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、熱氧化法、UV-臭氧氧化法(UV-ozone oxidation)或前述之組合。閘極介電層212可更包含界面層(未顯示)，以減少閘極介電層212及基材202之間的損傷。此界面層可包含氧化矽。
在某些實施例中，閘極電極層214可包含單層或多層結構。在本實施例中，閘極電極層214可包含多晶矽。此外，閘極電極層214可包含具有均勻或不均勻摻雜的多晶矽。在某些實施例中，閘極電極層214可包含用於N型閘極堆疊210n之N 型功函數金屬。N型功函數金屬包含Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Zr或前述之組合。在某些實施例中，閘極電極層214可包含用於P型閘極堆疊210p之P型功函數金屬。P型功函數金屬包含TiN、WN、TaN、Ru或前述之組合。在本實施例中，閘極電極層214之厚度為約30nm至約60nm。此閘極電極層214可由合適之製程形成，例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、電鍍或前述之組合。
接著，以合適之製程(例如旋轉塗佈)形成光阻層(未顯示)於閘極電極層上，並以合適之微影圖案化製程作圖案化，以形成圖案化的光阻元件。在至少一實施例中，圖案化光阻元件之寬度可為約5至45nm。接著，可使用乾蝕刻製程將圖案化光阻元件之圖案轉移至底下之膜層(亦即閘極介電層212及閘極電極層214)，以形成P型閘極堆疊210p及N型閘極堆疊210n。隨後，可將光阻層剝除。
在另一實施例中，係為形成硬罩幕層216於閘極電極層214上、形成圖案化光阻層(未顯示)於硬罩幕層216上、將光阻層之圖案轉移至硬罩幕層216、並接著轉移至閘極電極層214及閘極介電層212，以形成P型閘極堆疊210p及N型閘極堆疊210n。硬罩幕層216包含氧化矽。在某些實施例中，硬罩幕層可包含氮化矽、氮氧化矽、或其他合適介電材料，其可由例如化學氣相沉積或物理氣相沉積等方法形成。硬罩幕層216之厚度可為約100至800埃。隨後，可將光阻層剝除。
繼續參閱第2圖，半導體裝置更包含一對側壁間隔 物218p於P型閘極堆疊210p之兩側及一對側壁間隔物218n於N型閘極堆疊210n之兩側。在某些實施例中，側壁間隔物218p、218p之形成步驟包含，先形成介電層於P型閘極堆疊、N型閘極堆疊及基材上，並覆蓋P型閘極堆疊及N型閘極堆疊之側壁。介電層可包含氧化矽、氮化矽、氮氧化矽或其他合適材料。介電層可包含單層或多層結構。介電層可由化學氣相沉積、物理氣相沉積、原子層沉積或其他合適技術形成。介電層之厚度可為約5至15nm。接著，對介電層進行非等向性蝕刻，以形成側壁間隔物218p於P型閘極堆疊210p之兩側及形成側壁間隔物218n於N型閘極堆疊210n之兩側。
至此，上述製程步驟已提供了基材202，其上具有位於P型主動區204p之通道區上之P型閘極堆疊210p及位於N型主動區204n之通道區上之N型閘極堆疊210n。傳統上，係對部分的N型主動區(除了N型閘極堆疊210n及其上之側壁間隔物218p)作凹蝕，以於N型主動區204n中形成N型源極/汲極空穴。接著，在N型源極/汲極空穴中磊晶成長N型應變材料，形成N型源極/汲極區，以施加應變或應力至N型場效電晶體200n之通道區，而增加N型場效電晶體200n之載子遷移率。此外，係對部分的P型主動區(除了除了P型閘極堆疊210p及其上之側壁間隔物218p)作凹蝕，以於P型主動區204p中形成P型源極/汲極空穴。接著，在P型源極/汲極空穴中磊晶成長P型應變材料，形成P型源極/汲極區，以施加應變或應力至P型場效電晶體200p之通道區，增加P型場效電晶體200p之載子遷移率。然而，應變材料(即N型應變材料及P型應變材料)可能不足以施予足夠 程度的應變至半導體裝置，而使得半導體裝置的開路電流不足。
因此，在以下第3至12圖所述之製程係為在半導體裝置之源極/汲極區中的製造一種應變結構，其可施予足夠程度的應變至半導體裝置之通道區中。因此，可解決關於半導體裝置之開路電流不足的問題，並可增進裝置效能。
在製造半導體裝置200之應變結構250(參見第12圖)之實施例中，係對部分的N型主動區204n(除了N型閘極堆疊210n及其上之側壁間隔物218n)作凹蝕，以在N型主動區204n中形成N型源極/汲極空穴208n(第1圖之步驟104)，得到第3圖所示之結構。N型源極/汲極空穴208n皆低於主要表面202s之及鄰近N型閘極堆疊210n之側壁。
在所述之實施例中，虛置介電層包含例如以化學氣相沉積形成之氧化矽材料於基材202上，並藉由微影及蝕刻方法將其圖案化以形成虛置介電元件220p。此虛置介電元件220p覆蓋P型主動區域204p及暴露出部分的N型主動區204n(除了N型閘極堆疊210n及其上之側壁間隔物218n)。接著，使用虛置介電元件220p及側壁間隔物218n作為硬罩幕，進行偏壓蝕刻以凹蝕基材202之主要表面202s之未經保護或暴露之部分，以在N型主動區204n中形成N型源極/汲極空穴208n。在一實施例中，可使用擇自NF3、CF4及SF6之蝕刻氣體進行蝕刻。在其他實施例中，使用包含NH4OH及/或H2O2之液體進行蝕刻。
參見第4圖及第1圖之步驟106，在形成N型主動區204n中的N型源極/汲極空穴208n後，在N型源極/汲極空穴208n 中磊晶成長N型應變材料222n以得到第4圖所示之結構，其中N型應變材料222n之晶格常數與基材202之晶格常數不同。在所述之實施例中，N型應變材料222n之頂面222a係與主要表面202s共平面，但其亦可高於或低於主要表面202s。在某些實施例中，N型應變材料222n包含SiCP或SiP。
在所述之實施例中，可以氫氟酸或其他合適溶液進行預清潔製程，以清潔N型源極/汲極空穴208n。接著，再以低壓化學氣相沉積(LPCVD)製程選擇性成長N型應變材料(例如SiCP)222n，以填滿N型源極/汲極空穴208n。在所述之實施例中，低壓化學氣相沉積可在溫度約400至800℃及壓力約1至15Torr之環境下進行，並使用SiH4、CH4及H2作為反應氣體。隨後，使用氫氟酸溶液移除虛置介電元件220p。
參見第5圖及第1圖之步驟104，在N型源極/汲極空穴208n形成N型應變材料222n之後，對部分的P型主動區域204p(除了P型閘極堆疊210p及形成於其上之該對側壁間隔物218p)作凹蝕，以在P型主動區204p中形成P型源極/汲極空穴208p。P型源極/汲極空穴208p皆鄰近P型閘極堆疊210p之一側並低於主要表面202s。
在所述之實施例中，虛置介電層，例如氧化矽，係以化學氣相沉積於基材202上，並藉由適當的微影及蝕刻方法予以圖案化，以形成虛置介電元件220n。此虛置介電元件220n覆蓋N型主動區域204n及暴露出部分的P型主動區域204p(除了P型閘極堆疊210p及形成於其上之該對側壁間隔物218p)。接著，使用虛置介電元件220n及該對側壁間隔物218p 作為硬罩幕，進行偏壓蝕刻以凹蝕基材202之主要表面202s之未經保護或暴露之部分，形成P型源極/汲極空穴208p。在至少一實施例中，可使用擇自NF3、CF4及SF6之化學物作為蝕刻氣體，以進行蝕刻。在其他實施例中，可使用包含NH4OH及/或H2O2之液體進行蝕刻。
參見第6圖及第1圖之步驟106，在P型主動區204p中形成P型源極/汲極空穴208p後，在P型源極/汲極空穴208p中磊晶成長P型應變材料222p，以形成如第6圖所示之結構，其中P型應變材料222p之晶格常數與基材202之晶格常數不同。在所述之實施例中，P型應變材料222p之頂面222b係高於主要表面202s。在某些實施例中，P型應變材料222p包含SiGe或SiGeB。
在所述之實施例中，可以氫氟酸或其他合適溶液進行預清潔製程，以清潔P型源極/汲極空穴208p。接著，再以低壓化學氣相沉積(LPCVD)製程選擇性成長例如SiGe之P型應變材料222p，以填滿P型源極/汲極空穴208p。在所述之實施例中，低壓化學氣相沉積可在溫度約600至700℃及壓力約13至50Torr之環境下進行，並使用擇自SiH2Cl2、HCl、GeH4、B2H6及H2的氣體作為反應氣體。隨後，使用氫氟酸溶液移除虛置介電元件。
參見第7圖及第1圖之步驟108，在形成應變材料222之後(亦即，P型應變材料222p及N型應變材料222n)，形成第一金屬層224於應變材料222上。第一金屬層224之厚度可為約15至60埃。在所述之實施例中，第一金屬層224包含鈦、鈷、鎳、鉑、鉺或鈀。第一金屬層224可由化學氣相沉積、物理氣 相沉積、電鍍、原子層沉積或其他合適技術形成。
接著，加熱第一金屬層224及應變材料222，以形成第一矽化區226(第1圖之步驟110)，而得到如第8圖所示之結構。易言之，第一金屬層224與應變材料222相接觸，並隨後藉由加熱製程(例如快速熱退火)轉變成第一矽化區226。在所述之實施例中，第一矽化區226包含第一N型矽化區226n及第一P型矽化區226p。在某些實施例中，第一矽化區226包含矽化鈦、矽化鈷、矽化鎳、矽化鉑、矽化鉺、矽化鈀或前述之組合。
在所述之實施例中，進行第一快速熱退火製程，以加熱基材至約230℃至260℃。第一金屬層224與應變材料222接觸的部分將會形成高電阻矽化物。接著，再以例如包含NH4OH、H2O2及去離子水之溶液將剩餘的未反應第一金屬層224予以移除。為了將高電阻矽化物轉換成低電阻矽化物，係進行第二快速熱退火製程，將基材202加熱至約650℃至750℃，因而形成第一矽化區226。
參見第9圖及第1圖之步驟112，在形成第一矽化區226後，形成層間介電層於228第一矽化區226上並延伸至基材202上，以形成如第9圖所示之結構。在某些實施例中，層間介電層228可包含介電材料。介電材料可包含氧化矽、氮化矽、氮氧化矽或低介電常數材料。可知的是，層間介電層228可包含一或多種介電材料及/或一或多層介電層。在某些實施例中，層間介電層228可藉由化學氣相沉積、高密度電漿化學氣相沉積(HDPCVD)、次大氣壓化學氣相沉積(SDCVD)、旋塗、濺鍍或其他合適方法形成。在本實施例中，層間介電層228之 厚度為約3000至4500埃。接著，係使用化學機械研磨(CMP)製程將層間介電層228平坦化，直至暴露出或到達硬罩幕(亦即側壁間隔物)218之頂面。
隨後，對第9圖所示之半導體裝置200進行接續的CMOS製程步驟，例如包含在層間介電層228中形成開口230，其中開口230係位於第一矽化區226上(第1圖之步驟114)。參見第10圖，開口230可由任意合適製程形成。在一實施例中，開口230之形成可包含以傳統微影製程將層間介電層圖228案化，及蝕刻暴露的層間介電層228(例如使用乾蝕刻、濕蝕刻及/或電漿蝕刻)，以移除層間介電層228之位於第一矽化區226上之部分，而暴露出第一矽化區226之頂部部分。
參見第11圖及第1圖之步驟116，在層間介電層228中形成開口230後，形成第二金屬層234於開口230中的第一矽化區226上。第二金屬層234之厚度可為約15至60埃。在所述之實施例中，第二金屬層234包含鈦、鈷、鎳、鉑、鉺或鈀。第二金屬層234可由化學氣相沉積、物理氣相沉積、電鍍、原子層沉積或其他合適技術形成。雖然圖中顯示第二金屬層溢出開口230(過填充)，但第二金屬層230不是必需填充超過溝槽或甚至完全填滿溝槽，因為第二金屬層234之多餘部分將會於隨後以予以移除，如以下之詳述。
接著，加熱第二金屬層234及應變材料222，以形成低於第一矽化區226之第二矽化區236(第1圖之步驟118)，得到如第12圖示之結構。易言之，第二金屬層234將穿越第一矽化區226並遇到剩餘的應變材料222，並接著藉由加熱製程(例 如快速熱退火製程)轉變為第二矽化區236。在所述之實施例中，第二矽化區236包含第二N型矽化區236n及第二P型矽化區236p。在某些實施例中，第二矽化區236包含矽化鈦、矽化鈷、矽化鎳、矽化鉑、矽化鉺、矽化鈀或前述之組合。
在所述之實施例中，係進行第三快速熱退火製程，以加熱基材202至約230℃至260℃。第二金屬層234係會與應變材料222形成高電阻矽化物。接著，係使用例如包含NH4OH、H2O2及去離子水之溶液將剩餘未反應的第二金屬層234予以移除。為了將高電阻矽化物轉變成低電阻矽化物，係進行第四快速熱退火製程，以加熱基材至約650℃至750℃並形成第二矽化區236。在所述之實施例中，第二N型矽化區236n係位於剩餘的N型應變材料222n上(此後稱為N型應變區238n)，且第二P型矽化區236n係位於剩餘的P型應變材料222p上(此後稱為P型應變區238p)。
在某些實施例中，P型應變區238p具有一第一頂面238q高於主要表面202s。在某些實施例中，第一頂面238q及主要表面202a之間的距離H1係為約5至15nm。
在某些實施例中，N型應變區具有一第二頂面238m低於主要表面202s。在某些實施例中，第二頂面238m及主要表面202s之間的距離H2係為約10至25nm。
在某些實施例中，第一N型矽化區226n及第二N型矽化區236n係一併稱為N型矽化區240n。如此，N型矽化區240n之體積係為第一N型矽化區226n之體積及第二N型矽化區236n之體積之總和，其大於第一N型矽化區226n及第二N型矽化區 236n各自單獨之體積。在某些實施例中，N型矽化區240n之最大厚度t2係為約10至25nm。在所述之實施例中，N型矽化區240n係位於N型應變區238n上。再者，N型矽化區240n係用以施予應變或應力至N型場效電晶體200n之通道區，以增加N型場效電晶體200n之載子遷移率。
在某些實施例中，第一P型矽化區226p及第二P型矽化區236p係一併稱為P型矽化區240p。如此，P型矽化區240p之體積係為第一P型矽化區226p之體積及第二P型矽化區236p之體積之總和，其大於第一P型矽化區226p及第二P型矽化區236p各自單獨之體積。在某些實施例中，P型矽化區240p之最大厚度t1係為約10至25nm。值得注意的是，如果P型矽化區240p施予應變或應力至P型場效電晶體200p之通道區，P型矽化區240p(具有與N型矽化區240n相似的應力)將會降低P型場效電晶體200p之載子遷移率。在所述之實施例中，P型矽化區240p係位於P型應變區238p上。再者，P型矽化區240p係用以施予應變或應力至P型閘極堆疊210p，以增進P型閘極堆疊210p之功函數。因此，P型矽化區240p係鄰近於P型閘極堆疊210p，但遠離P型場電晶體200p之通道區。
在某些實施例中，P型矽化區240p及P型應變區238p係一併稱為P型應變結構250p。在某些實施例中，N型矽化區240n及N型應變區238n係一併稱為N型應變結構250n。在某些實施例中，P型應變結構250p及N型應變結構250n係一併稱為應變結構250。
因此，依照申請人之所提供方法，可在半導體裝 置200之N型場效電晶體200n之源極/汲極區中形成大體積的N型矽化區240n，因而可施予足夠程度之應變至半導體裝置200之通道區。再者，依照申請人所提供之方法，可在半導體裝置之P型場效電晶體200p之源極/汲極區中形成大體積的P型矽化區240p，因而可施予予足夠程度之應變至半導體裝置200之P型閘極堆疊210p。因此，解決了關於半導體裝置200之開路電流不足的問題，因而增進裝置效能。
可知的是，還可對半導體裝置200進行額外的CMOS製程，以形成各種元件，例如接觸點/通孔、內連線金屬層、介電層及保護層等。
雖然本發明已以數條較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧半導體裝置
200n‧‧‧N型場效電晶體
200p‧‧‧P型場效電晶體
202‧‧‧基材
202s‧‧‧主要表面
204n‧‧‧N型主動區
204p‧‧‧P型主動區
206‧‧‧隔離區域
210n‧‧‧N型閘極堆疊
210p‧‧‧P型閘極堆疊
212‧‧‧閘極介電層
214‧‧‧閘極電極
216‧‧‧硬罩幕層
218n‧‧‧側壁間隔物
218p‧‧‧側壁間隔物
226‧‧‧第一矽化區
226n‧‧‧第一N型矽化區
226p‧‧‧第一P型矽化區
228‧‧‧層間介電層
236‧‧‧第二矽化區
236n‧‧‧第二N型矽化區
236p‧‧‧第二P型矽化區
238m‧‧‧第二頂面
238n‧‧‧N型應變區
238p‧‧‧P型應變區
238q‧‧‧第一頂面
240n‧‧‧N型矽化區
240p‧‧‧P型矽化區
250‧‧‧應變結構
250n‧‧‧N型應變區
250p‧‧‧P型應變區

Claims (14)

  1. 一種半導體裝置，包括：一基材，包含一主要表面；一P型場效電晶體，包含：一P型閘極堆疊於該主要表面之一P型通道區上；一P型應變區，位於該基材中並鄰接該P型閘極堆疊之一側，其中該P型應變區之晶格常數與該基材之晶格常數不同，其中該P型應變區延伸至該主要表面上；一第一P型矽化區於該P型應變區上；以及一第二P型矽化區於該第一P型矽化區下及該P型應變區上，其中該第一與第二P型矽化區與該P型通道區之間隔有一第一距離，且施加一第一應力至該P型通道區上；以及一N型場效電晶體，包含：一N型閘極堆疊於該主要表面之一N型通道區上；一N型應變區，位於該基材中並鄰接該N型閘極堆疊之一側，其中該N型應變區之晶格常數與該基材及該P型應變區之晶格常數不同，其中該N型應變區之上表面低於該P型應變區之上表面；一第一N型矽化區於該N型應變區上；以及一第二N型矽化區於該第一N型矽化區下及該N型應變區上，其中該第一與第二N型矽化區與該N型通道區之間隔有一第二距離，且施加一第二應力至該N型通道區上；其中該第二距離小於該第一距離，且該第二應力大於該第一應力。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該P型應變區之上表面及該主要表面間的距離係介於約5nm至15nm。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該第一或第二P型矽化區包含矽化鈦、矽化鈷、矽化鎳、矽化鉑、矽化鉺或矽化鈀。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該P型應變區包含SiGe或SiGe：B。
  5. 如申請專利範圍第1項所述之半導體裝置，其中該P型閘極堆疊包含：一P型功函數金屬，其中該P型功函數金屬包含氮化鈦、氮化鎢、氮化鉭或釕；以及一第一閘極介電層，其中該第一閘極介電層包含氧化矽、氮化矽、氮氧化矽或高介電常數介電質；其中該N型閘極堆疊包含：一N型功函數金屬，其中該N型功函數金屬包含Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn或Zr；以及一第二閘極介電層，其中該第二閘極介電層包含氧化矽、氮化矽、氮氧化矽或高介電常數介電質。
  6. 如申請專利範圍第1項所述之半導體裝置，其中該N型應變區之上表面與該主要表面之間的距離為約10nm至25nm。
  7. 如申請專利範圍第1項所述之半導體裝置，其中該N型應變區包含SiCP或SiP。
  8. 一種半導體裝置的製造方法，包括：形成一P型場效電晶體於一基材之一主要表面上，包括： 形成一P型閘極堆疊於該主要表面之一P型通道區上；磊晶成長一P型應變區於該基材中並鄰接該P型閘極堆疊之一側且延伸至該主要表面上，其中該P型應變區之晶格常數與該基材之晶格常數不同；形成一第一P型矽化區於該P型應變區上；以及在形成該第一P型矽化區後形成一第二P型矽化區於該P型應變區上，且該第二P型矽化區形成於該第一P型矽化區下，其中該第一與第二P型矽化區與該P型通道區之間隔有一第一距離，且施加一第一應力至該P型通道區上；以及形成一N型場效電晶體，包含：形成一N型閘極堆疊於該主要表面之一N型通道區上；磊晶成長一N型應變區於該基材中並鄰接該N型閘極堆疊之一側，其中該N型應變區之晶格常數與該基材及該P型應變區之晶格常數不同，其中該N型應變區之上表面低於該P型應變區的上表面；形成一第一N型矽化區於該N型應變區上；以及在形成該第一N型矽化區後形成一第二N型矽化區於該N型應變區上，且該第二N型矽化區形成於該第一N型矽化區下，其中該第一與第二N型矽化區與該N型通道區之間隔有一第二距離，且施加一第二應力至該N型通道區上；其中該第二距離小於該第一距離，且該第二應力大於該第一應力。
  9. 如申請專利範圍第8項之半導體裝置的製造方法，更包括：沉積一第一金屬層於該P型應變區與該N型應變區上； 使至少部份該第一金屬層與P型應變區與N型應變區反應，以分別形成該第一P型矽化區與該第一N型矽化區；移除未反應之該第一金屬層；沉積一介電層於該第一P型矽化區與該第一N型矽化區上；圖案化該介電層以露出至少部份的該第一P型矽化區與至少部份該第一N型矽化區；沉積一第二金屬層於露出的部份該第一P型矽化區與露出的部份該第一N型矽化區上；使至少部份該第二金屬層與P型應變區與N型應變區反應，以分別形成一第二P型矽化區與一第二N型矽化區；以及移除未反應的該第二金屬層。
  10. 如申請專利範圍第9項所述之半導體裝置的製造方法，其中使至少部份該第一金屬層與P型應變區與N型應變區反應的步驟包含快速熱回火製程。
  11. 如申請專利範圍第10項所述之半導體裝置的製造方法，更包括進行另一快速熱回火製程，使該第一P型矽化區與該第二N型矽化區各自由高電阻態轉變為低電阻態。
  12. 如申請專利範圍第8項所述之半導體裝置的製造方法，其中該第一N型矽化區與該第二N型矽化區施加一拉伸應力至該基板之一N型通道區上。
  13. 如申請專利範圍第9項所述之半導體裝置的製造方法，其中該第二金屬層分別貫穿該第一P型矽化區與該N型矽化區，以與該P型應變區及該N型應變區反應形成該第二P型矽化區與該第二N型矽化區。
  14. 如申請專利範圍第9項所述之半導體裝置的製造方法，其中移除未反應之該第一金屬層包括將未反應之該第一金層暴露至NH4OH、H2O2、及去離子水的溶液。
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