KR101346223B1

KR101346223B1 - 반도체 패키지 및 그 제작 방법

Info

Publication number: KR101346223B1
Application number: KR1020120002545A
Authority: KR
Inventors: 방원배; 김병진; 조성환
Original assignee: 앰코 테크놀로지 코리아 주식회사
Priority date: 2012-01-09
Filing date: 2012-01-09
Publication date: 2014-01-06
Also published as: KR20130081524A

Abstract

본 발명은, 기판의 측면에 다른 반도체 소자의 입출력 단자와 전기적으로 연결되는 웰 패드를 갖는 반도체 패키지 및 그 제작 방법에 관한 것으로, 이를 위하여, 비아를 원형 형태로 형성한 후 소잉 라인을 따라 비아의 중앙 부분을 소잉하는 방식으로 기판의 측면에 웰 패드를 형성하는 전술한 종래 방식과는 달리, 본딩 패드의 타단과 연결되어 기판의 측면에 노출 형성되는 웰 패드를 본딩 패드로부터 신장되는 길이 방향으로의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성함으로써, 소잉 라인의 트래킹 미스 또는 상하 기판 간의 미스얼라인으로 인해 웰 패드의 면적을 감소하는 것을 효과적으로 방지할 수 있으며, 이를 통해 반도체 패키지의 제품 신뢰도를 증진시킬 수 있는 것이다.

Description

반도체 패키지 및 그 제작 방법{SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF}

본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 기판의 측면에 다른 반도체 소자의 입출력 단자(또는 입출력 패드)와 전기적으로 연결되는 웰 패드를 갖는 반도체 패키지 및 그 제작 방법에 관한 것이다.

근래 들어, 전자기기의 소형화, 경량화, 다기능화 등에 대응하기 위하여 반도체 패키지 또한 소형화, 경량화, 다용량화되어 가는 것이 추세이며, 이러한 반도체 패키지에서는 기판 상에 반도체 칩이 장착되는데, 반도체 칩의 칩 패드와 기판의 본딩 패드의 일단에는 골드와이어 등을 통해 전기적으로 연결된다.

또한, 반도체 칩이 장착된 기판에 형성된 본딩 패드의 타단에는 기판의 측면을 따라 노출 형성되는 웰 패드(wall pad)가 포함될 수 있으며, 이러한 웰 패드는 다른 반도체 소자(예컨대, 광소자 등)의 입출력 단자(입출력 패드)와 전기적으로 연결될 수 있다.

여기에서, 기판의 측면에 형성되는 웰 패드는 본딩 패드의 타단에 비아 패드를 형성하고, 비아 패드의 일단에 원형 형태의 비아 패드 홀을 형성하며, 비아 패드 홀을 도전성 물질로 매립한 후 비아의 일부(중앙 부분)를 관통하는 형태로 기판을 소잉(sawing)하는 방식으로 제조된다.

대한민국 공개특허공보 2010-55106(공개일 : 2010. 05. 26.)

그러나, 비아를 원형 형태로 형성한 후 소잉 라인을 따라 비아의 중앙 부분을 소잉하는 방식으로 기판의 측면에 웰 패드를 형성하는 종래 방식은 기판의 소잉시에 소잉 라인을 정확하게 트래킹하지 못할 경우 신뢰도를 확보할 정도로 충분한 웰 패드의 면적을 얻지 못하게 되는 문제가 있으며, 이러한 문제는 반도체 패키지의 제품 신뢰도를 떨어뜨리는 요인으로 작용하고 있다.

특히, 반도체 칩이 장착되는 기판이 다층 구조일 경우에는 소잉 라인의 트래킹 오류 뿐만 아니라 상하 기판 간의 미스얼라인으로 인해 웰 패드의 면적을 충분하게 확보하지 못하게 되는 문제가 더욱 심각하게 야기될 수 있다.

도 1은 기판의 소잉 공정시에 소잉 라인의 트래킹 오류로 인해 웰 패드가 필요한 만큼의 면적을 확보하지 못하게 되는 현상을 설명하기 위해 도시한 개념도이다.

도 1을 참조하면, 기판(102)에는 다수의 본딩 패드(104), 비아 패드(106), 제 1 비아군(108a), 제 2 비아군(108b) 및 소잉 라인(110)들이 형성되어 있다. 여기에서, 제 1 비아군(108a)의 각 비아는 종래 방식에 따라 형성된 비아, 즉 원형 형태로 된 비아를 의미하고, 제 2 비아군(108b)의 각 비아는, 종래 비아와의 비교 설명을 위해, 후술하는 본 발명에 따라 형성되는 비아, 즉 비아 패드(106)로부터 신장되는 길이 방향으로의 피치(P1)가 인접하는 웰 패드 방향으로의 폭의 피치(P2)보다 적어도 크게 형성되는 비아를 의미한다.

따라서, 도전성 물질이 매립된 비아(제 1 비아군 및 제 2 비아군)를 형성한 후 소잉 라인(110)을 따라 소잉할 때 화살표 B의 방향으로 소잉이 이루어지면 제 1 비아군(108a)과 제 2 비아군(108b) 모두에서 충분한 면적을 갖는 웰 패드가 형성된다.

그러나, 소잉 공정에서의 트래킹 오류로 인해 화살표 A 또는 C의 방향으로 소잉이 이루러지면 제 2 비아군(108b)의 비아들은 충분한 면적을 확보할 수 있는 반면에 제 1 비아군(108a)의 비아들은 신뢰도에 영향을 미치지 않을 정도로 충분한 면적을 확보하지 못하게 되는 것이다.

도 2는 종래 방식에 따라 하부 기판(202), 광도파로(204) 및 상부 기판(206)으로 된 구조에서 비아 패턴의 일단에 비아를 원형 형태로 형성한 후 소잉 라인을 따라 비아의 중앙 부분을 소잉하는 방식으로 기판의 측면에 웰 패드를 형성한 실험 결과를 촬상한 사진이다.

도 2를 참조하면, 하부 기판(202)과 상부 기판(206)간의 미스얼라인으로 인해 하부 기판(202)의 측면에는 웰 패드(202a)가 제대로 형성되었으나, 상부 기판(206)의 측면에는 웰 패드(206a)가 제대로 형성되지 않았음을 분명하게 알 수 있다.

본 발명은, 일 관점에 따라, 기판과, 상기 기판 상에 접착된 반도체 칩과, 상기 반도체 칩 상에 형성된 칩 패드와 상기 기판 상에 형성된 본딩 패드의 일단을 연결하는 골드와이어와, 상기 본딩 패드의 타단과 연결되어 상기 기판의 측면에 노출 형성되는 웰 패드를 포함하며, 상기 웰 패드는 상기 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 반도체 패키지를 제공한다.

본 발명은, 다른 관점에 따라, 그 상부에 칩 패드를 갖는 반도체 칩이 접착되며, 골드와이어를 통해 상기 칩 패드가 대응하는 본딩 패드의 일단에 연결되는 기판을 준비하는 과정과, 상기 본딩 패드의 타단에 비아 패드를 형성하는 과정과, 상기 비아 패드의 일단에 상기 본딩 패드로부터 신장되는 길이 방향으로의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 큰 비아 패드 홀을 형성하는 과정과, 상기 비아 패드 홀에 도전성 물질을 매립하여 비아를 형성하는 과정과, 상기 비아의 일부를 관통하는 형태로 상기 기판을 소잉하여 상기 기판의 측면에서 노출되는 웰 패드를 형성하는 과정을 포함하는 반도체 패키지 제작 방법을 제공한다.

본 발명은, 또 다른 관점에 따라, 기판 상에 형성된 본디 패드의 타단에 비아 패드를 형성하는 과정과, 상기 비아 패드의 일단에 상기 본딩 패드로부터 신장되는 길이 방향으로의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 큰 비아 패드 홀을 형성하는 과정과, 상기 비아 패드 홀에 도전성 물질을 매립하여 비아를 형성하는 과정과, 상기 비아의 일부를 관통하는 형태로 상기 기판을 소잉하여 상기 기판의 측면에서 노출되는 웰 패드를 형성하는 과정과, 상기 기판 상에 반도체 칩을 접착한 후 칩 패드와 상기 본딩 패드의 일단 간을 골드와이어로 연결하는 과정을 포함하는 반도체 패키지 제작 방법을 제공한다.

본 발명은, 또 다른 관점에 따라, 기판과, 상기 기판 상에 접착된 반도체 칩과, 상기 반도체 칩 상에 형성된 칩 패드와 상기 기판 상에 형성된 본딩 패드의 일단을 연결하는 골드와이어와, 상기 본딩 패드의 타단과 연결되어 상기 기판의 측면에 노출 형성되며, 상기 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 웰 패드와, 외부 입출력 단자가 상기 웰 패드에 접착되는 광소자를 포함하는 반도체 패키지를 제공한다.

본 발명은, 또 다른 관점에 따라, 그 상부에 칩 패드를 갖는 반도체 칩이 접착되며, 골드와이어를 통해 상기 칩 패드가 대응하는 본딩 패드의 일단에 연결되는 기판을 준비하는 과정과, 상기 본딩 패드의 타단에 비아 패드를 형성하는 과정과, 상기 비아 패드의 일단에 상기 본딩 패드로부터 신장되는 길이 방향으로의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 큰 비아 패드 홀을 형성하는 과정과, 상기 비아 피드 홀에 도전성 물질을 매립하여 비아를 형성하는 과정과, 상기 비아의 일부를 관통하는 형태로 상기 기판을 소잉하여 상기 기판의 측면에서 노출되는 웰 패드를 형성하는 과정과, 외부 입출력 단자가 상기 웰 패드에 연결되도록 하여 광소자를 상기 기판의 측면에 접착시키는 과정을 포함하는 반도체 패키지 제작 방법을 제공한다.

본 발명은, 또 다른 관점에 따라, 기판 상에 형성된 본디 패드의 타단에 비아 패드를 형성하는 과정과, 상기 비아 패드의 일단에 상기 본딩 패드로부터 신장되는 길이 방향으로의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 큰 비아 패드 홀을 형성하는 과정과, 상기 비아 패드 홀에 도전성 물질을 매립하여 비아를 형성하는 과정과, 상기 비아의 일부를 관통하는 형태로 상기 기판을 소잉하여 상기 기판의 측면에서 노출되는 웰 패드를 형성하는 과정과, 상기 기판 상에 반도체 칩을 접착한 후 칩 패드와 상기 본딩 패드의 일단 간을 골드와이어로 연결하는 과정과, 외부 입출력 단자가 상기 웰 패드에 연결되도록 하여 광소자를 상기 기판의 측면에 접착시키는 과정을 포함하는 반도체 패키지 제작 방법을 제공한다.

본 발명은, 또 다른 관점에 따라, 하부 기판, 광 도파로 및 상부 기판이 순차 적층된 기판 구조물과, 상기 상부 기판 상에 접착된 반도체 칩과, 상기 반도체 칩 상에 형성된 칩 패드와 상기 상부 기판 상에 형성된 상부 본딩 패드의 일단을 연결하는 골드와이어와, 상기 상부 본딩 패드의 타단과 연결되어 상기 상부 기판의 측면에 노출 형성되는 상부 웰 패드와, 상기 하부 기판에 형성된 하부 본딩 패드의 타단과 연결되어 상기 하부 기판의 측면에 노출 형성되는 하부 웰 패드를 구비하며, 상기 상부 및 하부 웰 패드는 상기 상부 및 하부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 반도체 패키지를 제공한다.

본 발명은, 또 다른 관점에 따라, 하부 본딩 패드의 타단에 형성된 비아 패드의 일단에 상기 하부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 하부 웰 패드가 그 측면에 형성되는 하부 기판을 준비하는 과정과, 골드와이어를 통해 칩 패드가 상부 본딩 패드의 일단에 연결되는 반도체 칩이 그 상부에 접착되고, 상기 상부 본딩 패드의 타단에 형성된 비아 패드의 일단에 상기 상부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 상부 웰 패드가 그 측면에 형성되는 상부 기판을 준비하는 과정과, 상기 하부 기판 상의 목표 위치에 광도파로를 접착시키는 과정과, 상기 광도파로 상의 목표 위치에 상기 상부 기판을 접착시키는 과정을 포함하는 반도체 패키지 제작 방법을 제공한다.

본 발명은, 또 다른 관점에 따라, 하부 본딩 패드의 타단에 형성된 비아 패드의 일단에 상기 하부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 하부 웰 패드가 그 측면에 형성되는 하부 기판을 준비하는 과정과, 상부 본딩 패드의 타단에 형성된 비아 패드의 일단에 상기 상부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 상부 웰 패드가 그 측면에 형성되는 상부 기판을 준비하는 과정과, 상기 하부 기판 상의 목표 위치에 광도파로를 접착시키는 과정과, 상기 광도파로 상의 목표 위치에 상기 상부 기판을 접착시키는 과정과, 상기 상부 기판 상에 반도체 칩을 접착한 후 칩 패드와 상기 상부 본딩 패드의 일단 간을 골드와이어로 연결하는 과정을 포함하는 반도체 패키지 제작 방법을 제공한다.

본 발명은, 또 다른 관점에 따라, 하부 기판, 광 도파로 및 상부 기판이 순차 적층된 기판 구조물과, 상기 상부 기판 상에 접착된 반도체 칩과, 상기 반도체 칩 상에 형성된 칩 패드와 상기 상부 기판 상에 형성된 상부 본딩 패드의 일단을 연결하는 골드와이어와, 상기 상부 본딩 패드의 타단과 연결되어 상기 상부 기판의 측면에 노출 형성되는 상부 웰 패드와, 상기 하부 기판에 형성된 하부 본딩 패드의 타단과 연결되어 상기 하부 기판의 측면에 노출 형성되는 하부 웰 패드와, 외부 입출력 단자가 상기 상부 및 하부 웰 패드에 접착되는 광소자를 구비하며, 상기 상부 및 하부 웰 패드는 상기 상부 및 하부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 반도체 패키지를 제공한다.

본 발명은, 또 다른 관점에 따라, 하부 본딩 패드의 타단에 형성된 비아 패드의 일단에 상기 하부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 하부 웰 패드가 그 측면에 형성되는 하부 기판을 준비하는 과정과, 골드와이어를 통해 칩 패드가 상부 본딩 패드의 일단에 연결되는 반도체 칩이 그 상부에 접착되고, 상기 상부 본딩 패드의 타단에 형성된 비아 패드의 일단에 상기 상부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 상부 웰 패드가 그 측면에 형성되는 상부 기판을 준비하는 과정과, 상기 하부 기판 상의 목표 위치에 광도파로를 접착시키는 과정과, 상기 광도파로 상의 목표 위치에 상기 상부 기판을 접착시키는 과정과, 외부 입출력 단자가 상기 상부 및 하부 웰 패드에 연결되도록 하여 광소자를 상기 상부 및 하부 기판의 측면에 접착시키는 과정을 포함하는 반도체 패키지 제작 방법을 제공한다.

본 발명은, 또 다른 관점에 따라, 하부 본딩 패드의 타단에 형성된 비아 패드의 일단에 상기 하부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 하부 웰 패드가 그 측면에 형성되는 하부 기판을 준비하는 과정과, 상부 본딩 패드의 타단에 형성된 비아 패드의 일단에 상기 상부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 상부 웰 패드가 그 측면에 형성되는 상부 기판을 준비하는 과정과, 상기 하부 기판 상의 목표 위치에 광도파로를 접착시키는 과정과, 상기 광도파로 상의 목표 위치에 상기 상부 기판을 접착시키는 과정과, 상기 상부 기판 상에 반도체 칩을 접착한 후 칩 패드와 상기 상부 본딩 패드의 일단 간을 골드와이어로 연결하는 과정과, 외부 입출력 단자가 상기 상부 및 하부 웰 패드에 연결되도록 하여 광소자를 상기 상부 및 하부 기판의 측면에 접착시키는 과정을 포함하는 반도체 패키지 제작 방법을 제공한다.

본 발명은, 본딩 패드의 타단과 연결되어 기판의 측면에 노출 형성되는 웰 패드를 본딩 패드로부터 신장되는 길이 방향으로의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성함으로써, 소잉 라인의 트래킹 미스 또는 상하 기판 간의 미스얼라인으로 인해 웰 패드의 면적을 감소하는 것을 효과적으로 방지할 수 있으며, 이를 통해 반도체 패키지의 제품 신뢰도를 증진시킬 수 있다.

도 1은 기판의 소잉 공정시에 소잉 라인의 트래킹 오류로 인해 웰 패드가 필요한 만큼의 면적을 확보하지 못하게 되는 현상을 설명하기 위해 도시한 개념도,
도 2는 종래 방식에 따라 하부 기판, 광도파로 및 상부 기판으로 된 구조에서 기판의 측면에 웰 패드를 형성한 실험 결과를 촬상한 사진,
도 3은 본 발명의 일실시 예에 따른 반도체 패키지의 단면도,
도 4a 내지 4d는 본 발명의 일실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 단면도,
도 5는 본 발명의 다른 실시 예에 따른 반도체 패키지의 단면도,
도 6은 본 발명에 따라 하부 기판, 광도파로 및 상부 기판으로 된 구조에서 기판의 측면에 웰 패드를 형성한 실험 결과를 촬상한 사진.

본 발명의 기술요지는, 비아를 원형 형태로 형성한 후 소잉 라인을 따라 비아의 중앙 부분을 소잉하는 방식으로 기판의 측면에 웰 패드를 형성하는 전술한 종래 방식과는 달리, 본딩 패드의 타단과 연결되어 기판의 측면에 노출 형성되는 웰 패드를 본딩 패드로부터 신장되는 길이 방향으로의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성한다는 것으로, 본 발명은 이러한 기술적 수단을 통해 종래 방식에서의 문제점들을 효과적으로 해결할 수 있다.

아울러, 아래의 본 발명을 설명함에 있어서 공지 기능 또는 구성 등에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들인 것으로, 이는 사용자, 운용자 등의 의도 또는 관례 등에 따라 달라질 수 있음은 물론이다. 그러므로, 그 정의는 본 명세서의 전반에 걸쳐 기술되는 기술사상을 토대로 이루어져야 할 것이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.

도 3은 본 발명의 일실시 예에 따른 반도체 패키지의 단면도로서, 기판(302) 상에 반도체 칩(304)이 접착되고, 반도체 칩(304)에 형성된 다수의 칩 패드들은 골드와이어(306)들을 통해 기판(302) 상에 형성된 본딩 패드들의 일단에 전기적으로 각각 연결된다. 여기에서 기판(302)은 단일층 구조 또는 다층 구조의 기판일 수 있다.

그리고, 본딩 패드의 타단에는 본딩 패드로부터 신장되는 길이 방향으로의 피치(P11)가 인접하는 웰 패드 방향으로의 폭의 피치(P12)보다 적어도 크게 형성되어 소잉된 웰 패드(312)가 기판(302)의 측면에 노출 형성되는데, 이러한 웰 패드(312)는 타원형 또는 직사각형의 일부 절단 형상으로 제작될 수 있다.

도 3의 우측에 도시된 부분 확대 단면을 참조하면, 그 일단이 골드와이어(306)와 본딩 패드(308)의 타단에는 비아 패드(310)가 형성되고, 비아 패드(310)의 일단에는 비아 제작을 통해 형성되는 웰 패드(312)가 형성되는데, 이러한 웰 패드(312)는 기판(302)의 측면에서 노출되어 도시 생략된 다른 반도체 소자(예컨대, VCSEL, PD 등의 광소자)의 입출력 단자(입출력 패드)에 전기적으로 연결된다.

다음에, 상술한 바와 같은 구조를 갖는 반도체 패키지를 제작하는 일련의 과정들에 대하여 설명한다.

도 4a 내지 4d는 본 발명의 일실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 단면도이다.

먼저 그 상부에 다수의 칩 패드를 갖는 반도체 칩(304)이 접착되고, 다수의 골드와이어(306)를 통해 다수의 칩 패드가 대응하는 다수의 본딩 패드(308)의 일단에 연결되는 기판(302)을 준비한다.

도 4a를 참조하면, 스크린 인쇄 또는 무전해 도금 공정을 실시함으로써, 본딩 패드(308)의 타단 측(골드와이어가 연결된 반대 방향 측)에 비아 패드(310)를 형성한다. 여기에서, 비아 패드(310)의 일단의 비아 영역, 즉 후속하는 공정을 통해 비아가 형성될 일단의 비아 영역은 본딩 패드(308)로부터 신장되는 길이 방향으로의 피치(P11)가 인접하는 웰 패드 방향으로의 폭의 피치(P12)보다 적어도 크게 형성되며, 비아 영역은 대략 그 중심에 소잉 라인이 지나가는 형상이 된다.

다음에, 드릴을 이용하는 드릴링 공정 또는 레이저를 이용하는 레이저 공정을 실시함으로써, 일예로서 도 4b에 도시된 바와 같이, 비아 영역에 비아 패드 홀(311)을 형성한다.

다시, 도전성 물질 매립 공정을 실시함으로써, 도 4c에 도시된 바와 같이, 비아 패드 홀(311)의 내부를 도전성 물질로 매립하여 타원형의 비아(312a)를 완성한다. 여기에서, 비아(312a)는 그 길이 방향의 피치가 기판(302)의 소잉 라인의 폭의 피치보다 적어도 크게 형성되는데, 예컨대 비아(312a)의 길이 방향의 피치는 소잉 라인에서의 소잉 최대오차 허용범위를 충분히 포함할 수 있는 크기로 설정될 수 있다.

한편, 본 실시 예에서는 비아를 타원형으로 형성하는 것으로 하여 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 본딩 패드로부터 신장되는 길이 방향으로의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되는 조건을 충족시키는 구조라면 직사각형 등과 같은 어떠한 구조로도 형성할 수도 있음은 물론이다.

이어서, 비아의 대략 중심 부분을 지나가는 소잉 라인을 따라 기판(302)을 자르는 소잉 공정(비아의 대략 중심 부분을 관통하는 소잉 공정)을 실시함으로써, 일예로서 도 4d에 도시된 바와 같이, 비아 패드(310)의 일단에 연결되어 기판(302)의 측면을 통해 노출되는 표면을 갖는 웰 패드(312)를 완성한다. 여기에서, 기판(302)의 측면에 형성된 웰 패드(312)의 노출 표면은 도시 생략된 다른 반도체 소자(예컨대, VCSEL, PD 등의 광소자)의 입출력 단자(입출력 패드)에 전기적으로 연결된다.

한편, 본 실시 예에서는 기판 상에 반도체 칩을 먼저 접착한 후 기판의 측면에 웰 패드를 형성하는 것으로 하여 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 기판의 측면에 본딩 패드의 타단에 연결되는 웰 패드를 먼저 형성하고, 그 후에 기판 상에 반도체 칩을 접착하는 방식으로 반도체 패키지를 제작할 수도 있음은 물론이다.

이 경우, 기판 상에 형성된 본디 패드의 타단에 비아 패드를 형성하고, 비아 패드의 일단에 본딩 패드로부터 신장되는 길이 방향으로의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 큰 비아 패드 홀을 형성하며, 비아 패드 홀에 도전성 물질을 매립하여 비아를 형성하고, 비아의 일부(중심 부분)를 관통하는 형태로 소잉 라인을 따라 기판을 소잉하여 기판의 측면에서 노출되는 웰 패드를 형성하며, 이후 기판 상에 반도체 칩을 접착한 후 다수의 칩 패드와 대응하는 다수의 본딩 패드의 일단 간을 골드와이어로 연결하는 공정을 통해 반도체 패키지를 완성하게 될 것이다.

한편, 본 발명은, 다른 실시 예로서, 그 측면에 웰 패드가 형성된 기판, 반도체 칩 및 광소자의 구조로 된 반도체 패키지를 실현할 수 있는데, 이러한 반도체 패키지는 기판과, 기판 상에 접착된 반도체 칩과, 반도체 칩 상에 형성된 칩 패드와 기판 상에 형성된 본딩 패드의 일단을 연결하는 골드와이어와, 본딩 패드의 타단과 연결되어 기판의 측면에 노출 형성되며, 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 웰 패드와, 외부 입출력 단자가 웰 패드에 접착되는 광소자 등을 포함하는 구조를 적용할 수 있다. 여기에서, 기판은 다층 구조의 기판일 수 있으며, 웰 패드는 타원형 또는 직사각형의 일부 절단 형상일 수 있다.

상술한 구조의 반도체 패키지는 일예로서, 그 상부에 칩 패드를 갖는 반도체 칩이 접착되며, 골드와이어를 통해 칩 패드가 대응하는 본딩 패드의 일단에 연결되는 기판을 준비하고, 본딩 패드의 타단에 비아 패드를 형성하며, 비아 패드의 일단에 상기 본딩 패드로부터 신장되는 길이 방향으로의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 큰 비아 패드 홀을 형성하고, 비아 피드 홀에 도전성 물질을 매립하여 비아를 형성하며, 비아의 일부(비아의 중심 부분)를 관통하는 형태로 소잉 라인을 따라 기판을 소잉하여 기판의 측면에서 노출되는 웰 패드를 형성하고, 외부 입출력 단자가 웰 패드에 연결되도록 광소자를 기판의 측면에 접착시키는 일련의 공정들을 순차적으로 수행함으로써 제작될 수 있다.

또한, 상술한 구조의 반도체 패키지는 다른 예로서, 기판 상에 형성된 본디 패드의 타단에 비아 패드를 형성하고, 비아 패드의 일단에 본딩 패드로부터 신장되는 길이 방향으로의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 큰 비아 패드 홀을 형성하며, 비아 패드 홀에 도전성 물질을 매립하여 비아를 형성하고, 비아의 일부(비아의 중심 부분)를 관통하는 형태로 소잉 라인을 따라 기판을 소잉하여 기판의 측면에서 노출되는 웰 패드를 형성하며, 기판 상에 반도체 칩을 접착한 후 칩 패드와 본딩 패드의 일단 간을 골드와이어로 연결하고, 외부 입출력 단자가 상기 웰 패드에 연결되도록 하여 광소자를 기판의 측면에 접착시키는 일련의 공정들을 순차적으로 수행함으로써 제작될 수 있다.

한편, 본 발명은, 또 다른 실시 예로서, 그 측면에 웰 패드가 형성된 하부 기판, 광도파로, 그 측면에 웰 패드가 형성된 상부 기판 및 반도체 칩의 구조로 된 반도체 패키지를 실현할 수 있는데, 이러한 반도체 패키지는 하부 기판, 광 도파로 및 상부 기판이 순차 적층된 기판 구조물과, 상부 기판 상에 접착된 반도체 칩과, 반도체 칩 상에 형성된 칩 패드와 상부 기판 상에 형성된 상부 본딩 패드의 일단을 연결하는 골드와이어와, 상부 본딩 패드의 타단과 연결되어 상부 기판의 측면에 노출 형성되는 상부 웰 패드와, 하부 기판에 형성된 하부 본딩 패드의 타단과 연결되어 하부 기판의 측면에 노출 형성되는 하부 웰 패드를 구비하며, 상부 및 하부 웰 패드는 상부 및 하부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 구조를 적용할 수 있다. 여기에서, 상부 및 하부 기판 각각은 다층 구조의 기판일 수 있으며, 상부 및 하부 웰 패드 각각은 타원형 또는 직사각형의 일부 절단 형상일 수 있다.

상술한 구조의 반도체 패키지는 일예로서, 하부 본딩 패드의 타단에 형성된 비아 패드의 일단에 하부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 하부 웰 패드가 그 측면에 형성되는 하부 기판을 준비하고, 골드와이어를 통해 칩 패드가 상부 본딩 패드의 일단에 연결되는 반도체 칩이 그 상부에 접착되고, 상부 본딩 패드의 타단에 형성된 비아 패드의 일단에 상부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 상부 웰 패드가 그 측면에 형성되는 상부 기판을 준비하며, 하부 기판 상의 목표 위치에 광도파로를 접착시키고, 광도파로 상의 목표 위치에 상부 기판을 접착시키는 일련의 공정들을 순차적으로 수행함으로써 제작될 수 있다.

또한, 상술한 구조의 반도체 패키지는 다른 예로서, 하부 본딩 패드의 타단에 형성된 비아 패드의 일단에 하부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 하부 웰 패드가 그 측면에 형성되는 하부 기판을 준비하고, 상부 본딩 패드의 타단에 형성된 비아 패드의 일단에 상부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 상부 웰 패드가 그 측면에 형성되는 상부 기판을 준비하며, 하부 기판 상의 목표 위치에 광도파로를 접착시키고, 광도파로 상의 목표 위치에 상부 기판을 접착시키며, 상부 기판 상에 반도체 칩을 접착한 후 칩 패드와 상부 본딩 패드의 일단 간을 골드와이어로 연결하는 일련의 공정들을 순차적으로 수행함으로써 제작될 수 있다.

여기에서, 하부 기판의 측면과 상부 기판의 측면에 하부 및 상부 웰 패드 각각은, 도 4를 참조하여 설명한 전술한 실시 예에서와 동일한 방법으로 제조될 수 있다.

한편, 본 발명은, 또 다른 실시 예로서, 그 측면에 웰 패드가 형성된 하부 기판, 광도파로, 그 측면에 웰 패드가 형성된 상부 기판, 반도체 칩 및 광소자의 구조로 된 반도체 패키지를 실현할 수 있는데, 이러한 반도체 패키지는, 일예로서 도 5에 도시된 바와 같이, 메인 보드(502) 상에 하부 기판(504), 광 도파로(506) 및 상부 기판(508)이 순차 적층된 기판 구조물과, 상부 기판(508) 상에 접착된 반도체 칩(510)과, 반도체 칩(510) 상에 형성된 칩 패드와 상부 기판(508) 상에 형성된 상부 본딩 패드의 일단을 연결하는 골드와이어(512)와, 상부 본딩 패드의 타단과 연결되어 상부 기판(508)의 측면에 노출 형성되는 상부 웰 패드(514)와, 하부 기판(504)에 형성된 하부 본딩 패드의 타단과 연결되어 하부 기판(504)의 측면에 노출 형성되는 하부 웰 패드(516)와, 외부 입출력 단자(520)가 상부 및 하부 웰 패드(514, 516)에 접착되는 광소자(518)를 구비하며, 상부 및 하부 웰 패드(514, 516)는 상부 및 하부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 구조를 적용할 수 있다. 여기에서, 상부 및 하부 기판(508, 504) 각각은 다층 구조의 기판일 수 있으며, 상부 및 하부 웰 패드(514, 516) 각각은 타원형 또는 직사각형의 일부 절단 형상일 수 있다.

상술한 구조의 반도체 패키지는 일예로서, 하부 본딩 패드의 타단에 형성된 비아 패드의 일단에 하부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 하부 웰 패드(516)가 그 측면에 형성되는 하부 기판(504)을 준비하고, 골드와이어(512)를 통해 칩 패드가 상부 본딩 패드의 일단에 연결되는 반도체 칩(510)이 그 상부에 접착되고, 상부 본딩 패드의 타단에 형성된 비아 패드의 일단에 상부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 상부 웰 패드(514)가 그 측면에 형성되는 상부 기판(508)을 준비하며, 메인 보드(502) 상에 하부 기판(504)을 접착시키고, 하부 기판(504) 상의 목표 위치에 광도파로(506)를 접착시키며, 광도파로(506) 상의 목표 위치에 상부 기판(508)을 접착시키고, 외부 입출력 단자(520)가 상부 및 하부 웰 패드(514, 516)에 연결되도록 하여 광소자(518)를 상부 및 하부 기판(504, 508)의 측면에 접착시키는 일련의 공정들을 순차적으로 수행함으로써 제작될 수 있다.

또한, 상술한 구조의 반도체 패키지는 다른 예로서, 하부 본딩 패드의 타단에 형성된 비아 패드의 일단에 하부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 하부 웰 패드(516)가 그 측면에 형성되는 하부 기판(504)을 준비하고, 상부 본딩 패드의 타단에 형성된 비아 패드의 일단에 상부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 상부 웰 패드(514)가 그 측면에 형성되는 상부 기판(508)을 준비하며, 하부 기판(504) 상의 목표 위치에 광도파로(506)를 접착시키고, 광도파로(506) 상의 목표 위치에 상부 기판(508)을 접착시키며, 상부 기판(508) 상에 반도체 칩(510)을 접착한 후 칩 패드와 상부 본딩 패드의 일단 간을 골드와이어(512)로 연결하고, 외부 입출력 단자(520)가 상부 및 하부 웰 패드(514, 516)에 연결되도록 하여 광소자(518)를 상부 및 하부 기판(504, 508)의 측면에 접착시키는 일련의 공정들을 순차적으로 수행함으로써 제작될 수 있다.

여기에서, 하부 기판(504)의 측면과 상부 기판(508)의 측면에 하부 및 상부 웰 패드(516, 514) 각각은, 도 4를 참조하여 설명한 전술한 실시 예에서와 동일한 방법으로 제조될 수 있다.

도 6은 본 발명에 따라 하부 기판(602), 광도파로(604) 및 상부 기판(606)으로 된 구조에서 기판의 측면에 웰 패드를 형성한 실험 결과를 촬상한 사진이다.

도 6을 참조하면, 본 발명의 발명자는 종래 패키지와의 결과 비교를 위해, 상하부 기판 간에 일정한 정도의 미스얼라인을 주고, 소잉 라인에 일정 정도의 오차를 주어 소잉 작업을 진행하였으며, 그럼에도 불구하고 하부 기판(602)의 측면과 상부 기판(606)의 측면에 하부 웰 패드(602a)와 상부 웰 패드(606a) 모두가 원만하게 형성, 즉 신뢰도를 확보할 수 있을 정도의 충분한 면적으로 형성됨을 분명하게 알 수 있었다.

이상의 설명에서는 본 발명의 바람직한 실시 예를 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.

302 : 기판 304 : 반도체 칩
306 : 골드와이어 308 : 본딩 패드
310 : 비아 패드 312 : 웰 패드
402 : 소잉 라인

Claims

삭제
삭제
삭제
상부에 칩 패드를 갖는 반도체 칩이 접착되며, 골드와이어를 통해 상기 칩 패드가 대응하는 본딩 패드의 일단에 연결되는 기판을 준비하는 과정과,
상기 본딩 패드의 타단에 비아 패드를 형성하는 과정과,
상기 비아 패드의 일단에 상기 본딩 패드로부터 신장되는 길이 방향으로의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 큰 비아 패드 홀을 형성하는 과정과,
상기 비아 패드 홀에 도전성 물질을 매립하여 비아를 형성하는 과정과,
상기 비아의 일부를 관통하는 형태로 상기 기판을 소잉하여 상기 기판의 측면에서 노출되는 웰 패드를 형성하는 과정
을 포함하는 반도체 패키지 제작 방법.
제 4 항에 있어서,
상기 비아는,
상기 길이 방향의 피치가 상기 기판의 소잉 라인의 폭의 피치보다 적어도 크게 형성되는
반도체 패키지 제작 방법.
제 4 항에 있어서,
상기 비아는,
타원형 또는 직사각형의 형상인
반도체 패키지 제작 방법.
기판 상에 형성된 본딩 패드의 타단에 비아 패드를 형성하는 과정과,
상기 비아 패드의 일단에 상기 본딩 패드로부터 신장되는 길이 방향으로의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 큰 비아 패드 홀을 형성하는 과정과,
상기 비아 패드 홀에 도전성 물질을 매립하여 비아를 형성하는 과정과,
상기 비아의 일부를 관통하는 형태로 상기 기판을 소잉하여 상기 기판의 측면에서 노출되는 웰 패드를 형성하는 과정과,
상기 기판 상에 반도체 칩을 접착한 후 칩 패드와 상기 본딩 패드의 일단 간을 골드와이어로 연결하는 과정
을 포함하는 반도체 패키지 제작 방법.
제 7 항에 있어서,
상기 비아는,
상기 길이 방향의 피치가 상기 기판의 소잉 라인의 폭의 피치보다 적어도 크게 형성되는
반도체 패키지 제작 방법.
제 7 항에 있어서,
상기 비아는,
타원형 또는 직사각형의 형상인
반도체 패키지 제작 방법.
삭제
삭제
삭제
상부에 칩 패드를 갖는 반도체 칩이 접착되며, 골드와이어를 통해 상기 칩 패드가 대응하는 본딩 패드의 일단에 연결되는 기판을 준비하는 과정과,
상기 본딩 패드의 타단에 비아 패드를 형성하는 과정과,
상기 비아 패드의 일단에 상기 본딩 패드로부터 신장되는 길이 방향으로의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 큰 비아 패드 홀을 형성하는 과정과,
상기 비아 피드 홀에 도전성 물질을 매립하여 비아를 형성하는 과정과,
상기 비아의 일부를 관통하는 형태로 상기 기판을 소잉하여 상기 기판의 측면에서 노출되는 웰 패드를 형성하는 과정과,
외부 입출력 단자가 상기 웰 패드에 연결되도록 하여 광소자를 상기 기판의 측면에 접착시키는 과정
을 포함하는 반도체 패키지 제작 방법.
제 13 항에 있어서,
상기 비아는,
상기 길이 방향의 피치가 상기 기판의 소잉 라인의 폭의 피치보다 적어도 크게 형성되는
반도체 패키지 제작 방법.
제 13 항에 있어서,
상기 비아는,
타원형 또는 직사각형의 형상인
반도체 패키지 제작 방법.
기판 상에 형성된 본딩 패드의 타단에 비아 패드를 형성하는 과정과,
상기 비아 패드의 일단에 상기 본딩 패드로부터 신장되는 길이 방향으로의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 큰 비아 패드 홀을 형성하는 과정과,
상기 비아 패드 홀에 도전성 물질을 매립하여 비아를 형성하는 과정과,
상기 비아의 일부를 관통하는 형태로 상기 기판을 소잉하여 상기 기판의 측면에서 노출되는 웰 패드를 형성하는 과정과,
상기 기판 상에 반도체 칩을 접착한 후 칩 패드와 상기 본딩 패드의 일단 간을 골드와이어로 연결하는 과정과,
외부 입출력 단자가 상기 웰 패드에 연결되도록 하여 광소자를 상기 기판의 측면에 접착시키는 과정
을 포함하는 반도체 패키지 제작 방법.
제 16 항에 있어서,
상기 비아는,
상기 길이 방향의 피치가 상기 기판의 소잉 라인의 폭의 피치보다 적어도 크게 형성되는
반도체 패키지 제작 방법.
제 16 항에 있어서,
상기 비아는,
타원형 또는 직사각형의 형상인
반도체 패키지 제작 방법.
하부 기판, 광 도파로 및 상부 기판이 순차 적층된 기판 구조물과,
상기 상부 기판 상에 접착된 반도체 칩과,
상기 반도체 칩 상에 형성된 칩 패드와 상기 상부 기판 상에 형성된 상부 본딩 패드의 일단을 연결하는 골드와이어와,
상기 상부 본딩 패드의 타단과 연결되어 상기 상부 기판의 측면에 노출 형성되는 상부 웰 패드와,
상기 하부 기판에 형성된 하부 본딩 패드의 타단과 연결되어 상기 하부 기판의 측면에 노출 형성되는 하부 웰 패드
를 구비하며,
상기 상부 및 하부 웰 패드는 상기 상부 및 하부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된
반도체 패키지.
제 19 항에 있어서,
상기 상부 및 하부 기판 각각은,
다층 구조의 기판인
반도체 패키지.
제 19 항에 있어서,
상기 상부 및 하부 웰 패드 각각은,
타원형 또는 직사각형의 일부 절단 형상을 갖는
반도체 패키지.
하부 본딩 패드의 타단에 형성된 비아 패드의 일단에 상기 하부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 하부 웰 패드가 그 측면에 형성되는 하부 기판을 준비하는 과정과,
골드와이어를 통해 칩 패드가 상부 본딩 패드의 일단에 연결되는 반도체 칩이 그 상부에 접착되고, 상기 상부 본딩 패드의 타단에 형성된 비아 패드의 일단에 상기 상부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 상부 웰 패드가 그 측면에 형성되는 상부 기판을 준비하는 과정과,
상기 하부 기판 상의 목표 위치에 광도파로를 접착시키는 과정과,
상기 광도파로 상의 목표 위치에 상기 상부 기판을 접착시키는 과정
을 포함하는 반도체 패키지 제작 방법.
제 22 항에 있어서,
상기 상부 및 하부 웰 패드 각각은,
상기 길이 방향으로의 소잉 전의 피치가 상기 상부 및 하부 기판의 소잉 라인의 폭의 피치보다 적어도 크게 형성되는
반도체 패키지 제작 방법.
제 22 항에 있어서,
상기 상부 및 하부 웰 패드 각각은,
타원형 또는 직사각형의 일부 절단 형상을 갖는
반도체 패키지 제작 방법.
하부 본딩 패드의 타단에 형성된 비아 패드의 일단에 상기 하부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 하부 웰 패드가 그 측면에 형성되는 하부 기판을 준비하는 과정과,
상부 본딩 패드의 타단에 형성된 비아 패드의 일단에 상기 상부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 상부 웰 패드가 그 측면에 형성되는 상부 기판을 준비하는 과정과,
상기 하부 기판 상의 목표 위치에 광도파로를 접착시키는 과정과,
상기 광도파로 상의 목표 위치에 상기 상부 기판을 접착시키는 과정과,
상기 상부 기판 상에 반도체 칩을 접착한 후 칩 패드와 상기 상부 본딩 패드의 일단 간을 골드와이어로 연결하는 과정
을 포함하는 반도체 패키지 제작 방법.
제 25 항에 있어서,
상기 상부 및 하부 웰 패드 각각은,
상기 길이 방향으로의 소잉 전의 피치가 상기 상부 및 하부 기판의 소잉 라인의 폭의 피치보다 적어도 크게 형성되는
반도체 패키지 제작 방법.
제 25 항에 있어서,
상기 상부 및 하부 웰 패드 각각은,
타원형 또는 직사각형의 일부 절단 형상을 갖는
반도체 패키지 제작 방법.
하부 기판, 광 도파로 및 상부 기판이 순차 적층된 기판 구조물과,
상기 상부 기판 상에 접착된 반도체 칩과,
상기 반도체 칩 상에 형성된 칩 패드와 상기 상부 기판 상에 형성된 상부 본딩 패드의 일단을 연결하는 골드와이어와,
상기 상부 본딩 패드의 타단과 연결되어 상기 상부 기판의 측면에 노출 형성되는 상부 웰 패드와,
상기 하부 기판에 형성된 하부 본딩 패드의 타단과 연결되어 상기 하부 기판의 측면에 노출 형성되는 하부 웰 패드와,
외부 입출력 단자가 상기 상부 및 하부 웰 패드에 접착되는 광소자
를 구비하며,
상기 상부 및 하부 웰 패드는 상기 상부 및 하부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된
반도체 패키지.
제 28 항에 있어서,
상기 상부 및 하부 기판 각각은,
다층 구조의 기판인
반도체 패키지.
제 28 항에 있어서,
상기 상부 및 하부 웰 패드 각각은,
타원형 또는 직사각형의 일부 절단 형상을 갖는
반도체 패키지.
하부 본딩 패드의 타단에 형성된 비아 패드의 일단에 상기 하부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 하부 웰 패드가 그 측면에 형성되는 하부 기판을 준비하는 과정과,
골드와이어를 통해 칩 패드가 상부 본딩 패드의 일단에 연결되는 반도체 칩이 그 상부에 접착되고, 상기 상부 본딩 패드의 타단에 형성된 비아 패드의 일단에 상기 상부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 상부 웰 패드가 그 측면에 형성되는 상부 기판을 준비하는 과정과,
상기 하부 기판 상의 목표 위치에 광도파로를 접착시키는 과정과,
상기 광도파로 상의 목표 위치에 상기 상부 기판을 접착시키는 과정과,
외부 입출력 단자가 상기 상부 및 하부 웰 패드에 연결되도록 하여 광소자를 상기 상부 및 하부 기판의 측면에 접착시키는 과정
을 포함하는 반도체 패키지 제작 방법.
제 31 항에 있어서,
상기 상부 및 하부 웰 패드 각각은,
상기 길이 방향으로의 소잉 전의 피치가 상기 상부 및 하부 기판의 소잉 라인의 폭의 피치보다 적어도 크게 형성되는
반도체 패키지 제작 방법.
제 31 항에 있어서,
상기 상부 및 하부 웰 패드 각각은,
타원형 또는 직사각형의 일부 절단 형상을 갖는
반도체 패키지 제작 방법.
하부 본딩 패드의 타단에 형성된 비아 패드의 일단에 상기 하부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 하부 웰 패드가 그 측면에 형성되는 하부 기판을 준비하는 과정과,
상부 본딩 패드의 타단에 형성된 비아 패드의 일단에 상기 상부 본딩 패드로부터 신장되는 길이 방향으로의 소잉 전의 피치가 인접하는 웰 패드 방향으로의 폭의 피치보다 적어도 크게 형성되어 소잉된 상부 웰 패드가 그 측면에 형성되는 상부 기판을 준비하는 과정과,
상기 하부 기판 상의 목표 위치에 광도파로를 접착시키는 과정과,
상기 광도파로 상의 목표 위치에 상기 상부 기판을 접착시키는 과정과,
상기 상부 기판 상에 반도체 칩을 접착한 후 칩 패드와 상기 상부 본딩 패드의 일단 간을 골드와이어로 연결하는 과정과,
외부 입출력 단자가 상기 상부 및 하부 웰 패드에 연결되도록 하여 광소자를 상기 상부 및 하부 기판의 측면에 접착시키는 과정
을 포함하는 반도체 패키지 제작 방법.
제 34 항에 있어서,
상기 상부 및 하부 웰 패드 각각은,
상기 길이 방향으로의 소잉 전의 피치가 상기 상부 및 하부 기판의 소잉 라인의 폭의 피치보다 적어도 크게 형성되는
반도체 패키지 제작 방법.
제 34 항에 있어서,
상기 상부 및 하부 웰 패드 각각은,
타원형 또는 직사각형의 일부 절단 형상을 갖는
반도체 패키지 제작 방법.