KR101346003B1 - 필터 구조체 및 그 형성 방법 - Google Patents

필터 구조체 및 그 형성 방법 Download PDF

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Abstract

본 발명의 일 실시예에서, 필터 구조체는 반도체 기판을 이용하여 형성되는 제1 필터 장치 및 제2 필터 장치를 포함한다. 수직 접지면 구조체에 의해 제1 필터 장치와 제2 필터 장치 간에서의 상호 결합을 방지시킨다.
필터 구조체, 접지면 구조체, 채널간 결합 현상, 필터 장치

Description

필터 구조체 및 그 형성 방법{INTEGRATED FILTER STRUCTURE HAVING IMPROVED INTERCHANNEL ISOLATION AND METHOD OF MANUFACTURE}
도 1은 본 발명의 일 실시예에서 사용하는 필터 회로의 개략도.
도 2는 도 1의 필터 구조체의 구현예를 포함하는 필터 회로의 일부에 대한 평면도.
도 3은 도 2의 필터 장치의 일부에 대한 확대도.
도 4는 도 2의 기준선 4-4를 따라 절취한 도 2의 필터 장치의 일부에 대한 단면도.
도 5는 본 발명의 실시예 따른 필터 구조체의 일 실시예에 대한 평면도.
도 6은 도 5의 기준선 6-6을 따라 절취한 본 발명의 일 실시예에 따른 필터 구조체의 일부에 대한 부분 단면도.
도 7은 본 발명의 다른 실시예에 대한 부분 단면도.
도 8은 본 발명의 여러 실시예의 삽입 손실 또는 채널 내, 순방향 전송 특성의 그래프를 도시.
도 9는 본 발명의 여러 실시예에서의 아날로그 누화 특성의 그래프를 도시.
도 10 내지 도 13은 본 발명에서 사용하기 위한 장치 구조체의 여러 실시예에 대한 부분 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10: 필터 장치
15: 필터 구조체
37: 반도체 기판
84: 주 면
131: 접지면
133:접지 링
본 발명은 일반적으로 전자 장치에 관한 것으로, 보다 상세하게는 반도체 장치 구조체 및 그 제조 방법에 관한 것이다.
오늘날, 잡음을 억제하고, 원치않는 신호를 제파하거나, 또는 입력 신호의 특성들을 임의 방식으로 다루기 위해 전자 필터들을 사용하고 있다. 전형적인 반도체 기반 필터 설계에는 인덕터, 저항, 및/또는 캐패시터 회로망들이 포함된다. 이런 회로망들을 종종 제너 다이오드와 같은 별도의 괴도 전압 억제(TVS) 장치와 함께 배치함으로써 신호 처리 이외에도 ESD 보호를 제공한다. 종종, TVS 장치의 용량 분담을 이용하여 필터 특성을 더 구체화시킨다.
반도체 기반 필터 설계자들이 직면한 도전해 볼만한 과제 중 하나가 일부 응용에서 요구되는 사이즈 요건들을 충족시키도록 가능한 한 작은 공간에서 효율적인 설계를 제공하는 것이다. 이런 과제는 종종 곤란한 경우가 있는데, 특히 필터 설계가 다수의 채널 및 인덕터 구조체를 포함하고 있을 경우이다. 구체적으로 설명하자면, 인덕터 구조체가 존재할 경우, 채널간 결합 가능성이 증가하는 데, 이는 바람직하지 않은 현상이다.
따라서, 집적 회로 설계에서 무엇보다도 특히 채널간 결합 현상을 줄일 수 있는 구조체 및 그 제조 방법이 필요로 된다.
도시를 단순하고 명료하게 하기 위해, 도면에 도시된 구성 소자들은 반드시 일정한 비율로 도시한 것은 아니며, 서로 다른 도면들에서의 동일 참조 부호들은 동일 소자들을 나타낸다. 또한, 설명을 간략히 하기 위해 공지의 공정 및 구성 소자들에 대한 상세한 설명도 생략하기로 한다. 본원에 기재된 전류 전달 전극은 MOS 트랜지스터의 소스나 드레인, 바이폴라 트랜지스터의 에미터나 콜렉터, 또는 다이오드의 캐소드나 애노드와 같이, 소정의 장치에서 전류를 전달하는 장치의 소자를 의미하며, 제어 전극은 MOS 트랜지스터의 게이트, 또는 바이폴라 트랜지스터의 베이스와 같이, 소정의 장치에서 전류를 제어하는 장치의 소자를 의미한다. 비록 본원에서는 장치들이 소정의 N-채널 또는 P-채널 장치로 기술하였지만, 당업자라면 본 발명에 따르면 상보형 장치도 가능하다는 것을 인식할 수 있을 것이다. 도면을 명료히 하기 위해, 장치 구조체의 도핑 영역은 일반적으로 직선의 에지들과 명확한 각(angular) 코너들을 갖는 것으로 도시하였다. 그러나, 당업자라면 도펀 트의 확산과 활성화로 인해 도핑 영역의 에지들이 일반적으로 직선이 아니며 각 코너들이 명확한 각을 갖지 않는다는 것을 이해할 것이다.
또한, 본 발명을 타원형 필터의 실시예를 들어 기술하였지만, 이는 단지 예시를 위한 것에 불과하고, 본 발명은 pi-RC 필터, pi-LC 필터, 체바이쉐브(Chebyshev) 필터 또는 버터워스(Butterworth) 필터를 포함하는(그러나, 이들에만 한정되는 것은 아님) 다른 필터 또는 공진 구조체에도 적합하다는 것을 이해할 것이다.
도 1은 본 발명에 사용하기 위한 필터 회로 또는 구조체(15)의 실시예를 개략적으로 도시한 것이다. 필터 구조체(15)는 입력(101)과 출력(103)을 포함하며, 부유 캐패시터(17)와 병렬로 결합된 인덕터(11)를 더 포함하여 제1 공진 회로를 형성한다. 인덕터(11)는 입력 단자(26) 및 출력 단자(27)를 포함한다. 구조체(15)는 또한 부유 캐패시터(18 및 19)와 병렬로 결합된 인덕터(12)를 더 포함한다. 인덕터(12)는 출력 단자(27)와 공통 접속인 입력 단자(29) 및 출력 단자(28)를 포함한다. 입력 단자(26)와 공통 리턴 단자(109) 사이에는 제1 TVS 장치(337)가 접속된다. 입력 단자(29)와 공통 리턴 단자(109) 사이에는 제2 TVS 장치(338)가 접속되고, 출력 단자(28)와 공통 리턴 단자(109) 사이에는 제3 TVS 장치(339)가 접속된다.
부유 캐패시터(17)는, 예를 들어, 제1 MOS 캐패시터를 포함하고, 제1 TVS 장치(337)와 결합 또는 집적되어, 단일 장치, 즉 장치(46)를 이룬다. 부유 캐패시터(18)는, 예를 들어, 제2 MOS 캐패시터를 포함하고, 제2 TVS 장치(338)와 결합 또 는 집적되어, 단일 장치, 즉 장치(43)를 이룬다. 부유 캐패시터(19)는, 예를 들어, 제3 MOS 캐패시터를 포함하고, 제3 TVS 장치(339)와 결합 또는 집적되어, 단일 장치, 즉 장치(44)를 이룬다. 이들 장치들의 용량은 필터 구조체(15)의 출력 요건이나 사양에 따라 조정된다.
이하에서는 도 2, 도 3 및 도 4를 참조하면서 본원 발명을 기술하기로 한다. 도 2는 도 1의 필터 구조체(15)를 포함하는 반도체 필터 장치(10)의 일 실시예의 일부에 대한 확대 평면도이다. 필터 구조체(15)는 전체적으로 화살표로 식별된다. 장치들(43, 44, 및 46)은 인덕터(11 및 12)에 접속되는 것으로 도시된다. 이 실시예에서, 인덕터(11 및 12)는 적층 또는 다층 구조체를 포함한다. 당업자라면 알 수 있는 바와 같이, 인덕터(11 또는 12) 또는 그 결합체와 같은 집적된 반도체 인덕터들을 사용하여 베셀(Bessel), 대역 통과(band pass), 체바이쉐브, 및/또는 타원형 필터를 비롯하여 여러 유형의 필터들을 형성할 수 있다. 도 3은 도 2의 인덕터 구조체(11 또는 12)의 일부를 확대하여 도시한 것이다. 도 4는 도 2의 기준선 4-4를 따라 절취한 제1 적층 인덕터(11)의 일부를 확대하여 일반적으로 도시한 단면도이다. 도 4의 단면은 도 2에 도시된 인덕터(11)의 레그(30, 31, 32, 33, 및 34)를 관통하여 절단하는 것으로 도시된다.
인덕터(11)는 제1 인덕터 소자(14) 및 제2 인덕터 소자(13)를 포함하여 형성된다. 제1 인덕터 소자(14)는 기판(37)의 표면 중 제1 부분 상에 놓이게 형성되고, 제2 인덕터 소자(13)는 제1 인덕터 소자(14) 상에 놓이게 형성된다. 제1 인덕터 소자(14)는 직선 도체의 인덕턴스보다 큰 인덕턴스가 제1 인덕터 소자(14)에 제 공되도록 제1 인덕터 소자(14)의 인접한 부분들 간에 전자기적 결합을 제공하는 패턴으로 형성된다. 제2 인덕터 소자(13)는 제1 인덕터 소자(14) 상에 동일한 패턴으로 놓이도록 형성되어, 제2 인덕터 소자(13)의 패턴은 이 소자(13)에 직선 도체의 인덕턴스보다 큰 인덕턴스가 제공되도록 소자(13)의 인접한 부분들 간에 전자기적 결합을 제공하게 된다. 또한, 제1 인덕터 소자(13) 및 제2 인덕터 소자(14)는 서로 기계적으로 결합된다.
추가적으로, 소자들(14 및 13)의 패턴 및 중첩 근접성에 의해 소자(13)와 소자(14) 간에 전자기적 결합이 제공되어, 소자들(13 및 14)은 소자(13)의 개별 인덕턴스와 소자(14)의 개별 인덕턴스를 합한 것보다 큰 인덕터(11)의 인덕턴스를 형성하게 된다. 전형적으로, 소자(14)의 인접한 부분들은 약 1 내지 6 마이크로미터 간격을 두고 떨어져 있고, 소자(13)의 인접한 부분들은 약 1 내지 10 마이크로미터 간격을 두고 떨어져 있다. 소자(13)는 전형적으로 소자(14)와 약 0.5 내지 2 마이크로미터 떨어져 있어, 이들 간에는 충분한 결합이 확보된다. 소자(13)의 한 단부 즉 단자는 노드(16)에서 소자(14)의 한 단부 즉 단자와 전기적으로 결합되어, 소자(13)와 소자(14) 간에 전기적 접속을 제공한다. 소자(14)의 제2 단자는 인덕터(11)의 단자(26)로서 기능하고, 소자(13)의 제2 단자는 인덕터(11)의 단자(27)로서 기능한다.
인덕터(12)는 제1 인덕터 소자(22) 및 제2 인덕터 소자(21)를 포함하여 형성된다. 제1 인덕터 소자(22)는 기판(37)의 표면 중 제2 부분 상에 놓이게 형성되고, 제2 인덕터 소자(21)는 제1 인덕터 소자(22) 상에 놓이게 형성된다. 제1 인덕 터 소자(22)는 직선 도체의 인덕턴스보다 큰 인덕턴스가 제1 인덕터 소자(22)에 제공되도록 제1 인덕터 소자(22)의 인접한 부분들 간에 전자기적 결합을 제공하는 패턴으로 형성된다. 제2 인덕터 소자(21)는 제1 인덕터 소자(22) 상에 동일한 패턴으로 놓이게 형성되어, 제2 인덕터 소자(21)의 패턴은 이 소자(21)에 직선 도체의 인덕턴스보다 큰 인덕턴스가 제공되도록 소자(21)의 인접한 부분들 간에 전자기적 결합을 제공하게 된다. 추가적으로, 소자들(22 및 21)의 패턴 및 중첩 근접성에 의해 소자(22)와 소자(21) 간에 전자기적 결합을 제공하여, 소자(22 및 21)는 소자(21)의 개별 인덕턴스와 소자(22)의 개별 인덕턴스를 합한 것보다 큰 인덕터(12)의 인덕턴스를 형성하게 된다. 소자(21)의 한 단부 즉 단자는 노드(23)에서 소자(22)의 한 단부 즉 단자와 전기적으로 결합되어, 소자(22)와 소자(21) 간에 전기적 접속을 제공한다. 소자(22)의 제2 단자는 인덕터(12)의 단자(28)로서 기능하고, 소자(21)의 제2 단자는 인덕터(12)의 단자(29)로서 기능한다.
일 실시예에서, 소자들(13 및 14)은 사각형의 나선형으로 형성된다. 그러나, 소자(13 및 14) 각각은 소자(13)의 인접한 부분들 간에 상호 자속 결합을 제공하고, 소자(14)의 인접한 부분들 간에 상호 자속 결합을 제공하고, 소자(13)와 소자(14) 간에 상호 자속 결합을 제공하는 다른 형상으로 형성될 수 있다. 예를 들어, 소자(13 및 14)는 원형의 나선형, 가늘고 기다란 나선형, 또는 자속 결합을 제공하는 공지의 형상으로 형성될 수 있다. 이 바람직한 실시예에서, 소자(14)는 노드(26)에서 시작하여 단자(16)에서 종단될 때까지 기판(37)의 표면 위에서 시계 방향으로 연장된다. 소자(13)는 노드(16)에서 시작하여 단자(27)에서 종단될 때까지 소자(13)의 대응하는 부분과 사실상 동일한 반경을 갖는 소자(14)의 부분 상에서 중첩하여 시계 방향으로 연장된다. 인덕터(12)는 인덕터(11)와 마찬가지로 형성된다. 소지(22)는 노드(23)에서 시작하여 단자(28)에서 종단될 때까지 기판(37)의 표면 위에서 시계 방향으로 연장된다. 소자(21)는 노드(29)에서 시작하여 단자(23)에서 종단될 때까지 소자(22)의 동일 부분 상에서 중첩하여 시계 방향으로 연장된다. 도 3의 확대도는 소자(13 및 14)와 소자(21 및 22) 간의 중첩 관계를 나타냄에 있어 도움이 된다.
도 2 및 도 4를 참조해 보면, 소자(14)는 도체(41)와 그 위에 놓여진 유전체(39)를 포함한다. 소자(13)는 전형적으로 도체(42)와 그 위에 놓여진 유전체(40)를 포함한다. 전형적으로, 도체(41 및 42)는 직렬 저항을 극소화시키기 위해 금속 등의 저 저항성 도체 물질로 형성된다. 도체(41 및 42)에 사용되는 물질은 전형적으로 약 4 내지 5 μΩ-㎝보다 크지 않은 저항률을 갖는다. 소자(13 및 14)는 기판(37)의 제1 부분 상에 중첩하여 형성된다. 유전체(38)는 전형적으로 기판(37)의 표면 상에 형성되어 기판(37)과 인덕터(11)를 전기적으로 절연시킨다. 도체(41)는 유전체(38)의 표면 상에 소자(14)의 바람직한 패턴으로 형성된다. 예를 들어, 유전체(38)에 마스크를 도포하여 도체(41)가 형성될 유전체(38)의 부분들이 노출되도록 패터닝한다. 또는, 유전체(38) 상에 도전 물질층을 피착시킨 후, 통상의 포토리소그래피 및 에칭 기술을 이용하여 패터닝함으로써 도체(41)를 형성한다. 그 후, 도체(41) 상에 놓이게 유전체(39)를 형성한다. 유전체(39)는 노드(16)가 형성되지 않은 도체(41)의 부분 상에는 형성되지 않을 수 있다. 도 체(42)는 도체(41)의 상부 표면 상에 놓이는 유전체(39)의 표면 상에 형성된다. 도체(42)는 노드(16)가 형성되는 도체(41)의 표면 상에도 형성된다. 도체(42)를 피복하도록 유전체(40)가 선택적으로 도포되어 도체(42)를 장치(10)의 다른 소자들과 전기적으로 절연시킨다.
인덕터(12)는 인덕터(11)와 마찬가지로 형성된다. 소자(22)는 도체(41)와 동일한 도체 및 유전체(39)와 동일한 중첩하는 유전체를 포함한다. 소자(21)는 도체(42)와 동일한 도체 및 유전체(40)와 동일한 중첩하는 유전체를 포함한다. 노드(23)는 노드(16)와 마찬가지로 형성된다.
도 5는 제1 필터 장치(116) 및 제2 필터 장치(117)가 반도체 기판, 즉 영역(37)의 일부로서 또는 영역(37) 내에 적어도 부분적으로 형성된 필터 구조체(115)의 평면도를 도시한 것이다. 일례로서, 반도체 기판(37)은 약 1.0×1019원자/㎤ 정도의 도펀트 농도를 갖는 <100> p-형 도전형 기판을 포함한다. 일 실시예에서, 기판(37)은 실리콘을 포함한다. 또는, 기판(37)은 IV-IV 또는 III-V 물질 등의 기타 반도체 물질을 포함한다. 추가로, 반도체 기판이란 용어는 반도체 물질 영역을 의미하는 것으로, 이는 반도체 웨이퍼, 반도체 웨이퍼 내에 형성된 반도체 물질 영역, 반도체 웨이퍼 상에 놓이게 형성된 반도체 물질층, 또는 절연층이나 절연 물질 상에 놓이게 형성되는 반도체 물질층을 포함할 수 있다는 것을 이해할 것이다.
제1 필터 장치(116)는 필터 구조체(115)의 제1 채널을 제공하고, 제2 필터 장치(117)는 필터 구조체(115)의 제2 채널을 제공한다. 필터 구조체(115)는 내부에 다수의 이런 필터 장치들을 집적시켜 다수의 채널 필터 장치를 제공할 수 있으며, 본 발명을 예시하기 위해 두 채널이 도시되어 있음을 이해할 것이다. 이 실시예 및 일례로서, 제1 및 제2 필터 장치들 각각은 본 발명에 따라 구성된 도 2의 반도체 필터 장치(15)를 포함한다. 필터 장치(116)는 입력 패드(121) 및 출력 패드(122)를 포함하고, 필터 장치(117)는 입력 패드(124) 및 출력 패드(126)를 포함한다.
본 발명에 따르면, 필터 구조체(115)는 반도체 기판(37) 상에서 수직으로 연장하며 필터 장치(116)와 필터 장치(117)를 분리 또는 절연시키는 수직 접지면 구조체, 접지면, 접지 측벽, 또는 접지 스트라이프(131)를 더 포함한다. 다른 실시예에서, 필터 구조체(115)는 필터 장치(116 및 117) 모두를 둘러싸는 제2 수직 접지면 구조체, 또는 접지 링(133)을 더 포함한다. 일 실시예에서, 접지면(131)은 도 5에 도시된 바와 같이 접지 링(133)에 전기적으로 접속되거나 또는 접지 링(133)에 결합되어 있다. 다른 실시예에서, 접지면(131) 및/또는 접지 링(133)은, 예를 들어, 동작 중일 때 접지에 결합된 기판(37)에 결합 또는 접속된다. 또 다른 실시예에서, 접지면(131) 및/또는 접지 링(133)은 그들의 전체 길이를 따라 기판(37)과 연속적으로 접촉한다. 또 다른 실시예에서, 접지면(131) 및/또는 접지 링(133)은 반도체 기판(37)과 절연층에 의해 분리되며, 필터 구조체(115)가 동작 중일 때 Vcc 등의 다른 바이어스 전압에 결합된다. 본 발명에 따르면, 접지면(131) 및 접지 링(133)은 필터 구조체(115)가 동작 중일 때 제1 필터 장치(116) 인 한 채널과 제2 필터 장치(117)인 다른 채널 간에서의 상호 결합을 줄이도록 구성된다.
도 6은 본 발명의 일 실시예에 따른 도 5의 기준선 6-6을 따라 절취된 접지면(131) 및 접지 링(133)의 일부에 대한 부분 단면을 도시한 것이다. 이 실시예에서, 접지면(131) 및 접지 링(133)은 대체로 주 면(84)에 대해 수직인 화살표(54)로 전체적으로 도시된 바와 같이 반도체 기판(37)의 주 면(84) 상에서 수직으로 연장하는 도전성 접점(230)을 포함한다. 아이솔레이션 또는 패시베이션 층(67)이 주 면(84) 상에 놓이게 형성되고, 실리콘 이산화물, 피착된 산화물, 질화물, 스핀 온 글래스, 또는 그들의 조합물 등을 포함한다. 패시베이션 또는 용량성 층(68)이 층(76) 상에 놓이게 형성되고, 예를 들어, 산화물을 포함한다. 층(68)의 두께는 필터 장치(116 및 117)에 포함된느 구성소자가 원하는 용량성/전압 특성에 따라 선택되며, 이에 대해서는 이하에서 상세히 기술하기로 한다.
제2 패시베이션 층(71)이 주 면(84) 상에 놓이게 형성되고, 테트라에틸오르소실리케이트(TEOS), 또는 피착된 질화물을 이용하여 형성된 것과 같은, 예를 들어, 약 0.5 마이크로미터의 피착된 산화물을 포함한다. 그 후, 통상의 포토리소그래피 및 에칭 기술을 이용하여 기판(37) 상에서 층(71, 68 및 67)의 일부에 개구(51)를 형성한다. 이어서, 주 면(84) 위 및 개구(51) 내에 도전층을 형성하고 난 후, 수직 접지면(131) 및/또는 접지 링(133)의 도전성 접점(230)을 형성하도록 패터닝한다. 일례로, 도전성 접점(230)은 약 1.5 내지 약 2.5 마이크로미터의 알루미늄 또는 알루미늄 합금(예컨대, AlSi)을 포함한다. 일 실시예에서, 도전성 접 점(230)은 반도체 기판(37)에 전기적으로 접속되거나 결힙되며, 기판(37)은 전형적으로 접지 단자 또는 공통 리턴(109)에 결합된다. 다른 실시예에서, 개구(51)는 부분(670)으로 도시된 바와 같이 패시베이션 층(67)까지로만 연장되어, 도전성 접점(230)이 기판(37)과 분리된다.
도 7은 접지면(131) 및/또는 접지 링(133)의 다른 실시예에 대한 부분적인 단면을 도시한 것이다. 이 실시예에서, 접지면(131) 및/또는 접지 링(133)은 도전성 접점(230 및 330)을 포함하는 다층의 구조체를 포함한다. 도전성 접점(230 및 330)은 대체로 주 면(84)에 대해 수직인 수직 화살표(50)로 전체적으로 도시된 바와 같이 반도체 기판(37)의 주 면(84) 상에서 수직으로 연장한다.
도 7은 또한 반도체 층(237)이 반도체 웨이퍼(137)의 주 면 상에 놓이게 형성된 반도체 웨이퍼(137)를 포함하는, 반도체기판(37)의 다른 실시예를 도시한다. 일례로, 층(237)은 고농도로 도핑된 p-형 웨이퍼(137) 상에 놓이게 형성된 저 농도로 도핑된 p-형 영역(237)을 포함하고, 통상적인 에피택셜 성장 기술을 이용하여 형성된다. 도전성 접점(230)과 저 농도 도핑된 반도체 층(237) 간의 접촉 저항을 향상시키거나 도전성 접점(230)에 대한 접지 접속을 향상시키기 위한 선택적인 p-형 고농도 도핑된 영역(331)이 구성된다. 대시선으로 도시된 바와 같이, 도핑 영역(331)은 반도체 층(237) 내에서 종단되거나, 반도체 층(237)을 관통하여 고농도 도핑 영역, 즉 기판(137)까지 연장된다. 반도체 층(237)을 관통하여 연장됨으로써, 도핑 영역은 또한 본 발명에 따른 도전성 접점(230)에 대해 개선 또는 향상된 접지 접속을 제공한다. 일례로, 도전성 접점(330)은 구리, 알루미늄, 또는 알루미 늄 합금을 포함한다. 다른 실시예에서, 도전성 접점(230)은 도 6에 도시된 바와 같이 반도체 기판(37)과 분리된다.
도 8은 도 5에 도시된 필터 구조체(115)의 여러 실시예들을 비교하는 삽입 손실 특성 그래프를 도시한 것이다. 선(161)은 어떠한 수직 접지면도 갖지 않는 필터 구조체를 나타내고, 선(162)은 수직 접지면(131)을 갖는 필터 구조체를 나타내고, 선(163)은 수직 접지면(131) 및 접지 링(133)을 갖는 필터 구조체를 나타낸다. 도 8에 도시된 바와 같이, 접지면(131) 또는 접지면(131) 및 접지 링(133)의 존재로 인해, 필터 구조체(115)의 채널내 필터링 특성에 대한 본질적인 변경은 없게 된다.
도 9는 도 5에 도시된 필터 구조체(115)의 여러 실시예들을 비교하는 아날로그 누화 특성 그래프를 도시한 것이다. 선(191)은 어떠한 수직 접지면도 갖지 않는 필터 구조체를 나타내고, 선(192)은 수직 접지면(131)을 갖는 필터 구조체를 나타내고, 선(193)은 수직 접지면(131) 및 접지 링(133)을 갖는 필터 구조체를 나타낸다. 도 9에 도시된 바와 같이, 접지면(131) 또는 접지면(131) 및 접지 링(133)의 존재로 인해, 채널간 전송 파라미터의 크기 S41가 현저히 줄어 들며, 이 크기는 400MHz < f < 900MHz 범위에서 약 -30dB보다 작게 되는 것이 바람직하다.
도 10은 도 2에 도시된 필터 구조체(15)에서 장치(43, 44, 및/또는 46)로서 사용하기에 적합한 집적된 선형(즉, 전압 독립형) 부유 캐패시터 또는 MOS 캐패시터 구조체 또는 캐패시터/TVS 구조체 또는 장치(81)에 대한 부분적으로 크게 확대한 단면도이다. 장치(81)는 집적된 것으로 참조되는 데, 이는 용량성 소자 및 과 도 전압 억제 소자로서 모두 기능을 하는 단일 장치이기 때문이다. 장치(81)는 캐패시터의 접점들(예컨대, 후술될 접점(69 및 76))이 접지 또는 공통의 리턴 단자(109)와 분리되기 때문에 부유로 참조된다. 이는 타원형 필터와 같은 소정의 필터 또는 회로 설계들을 지원한다.
장치(81)는 반도체 기판 또는 영역(37)을 사용하여 또는 반도체 기판 또는 영역(37)의 일부로서 형성된다. 영역(37)에 웰, 스플릿 웰, 도핑된 또는 확산된 영역(72)이 형성되고 주 면(84)으로부터 연장된다. 이 실시예에서, 웰 영역(72)은 n-형 도전형으로서, 약 1.0×1020 원자/㎤ 정도의 도펀트 농도를 갖는다. 일례로, 이온 주입 및 포토마스킹 기술을 이용하여 스플릿 웰 영역(72)을 형성한다. 또는, 하드마스크 공정을 이용하여 스플릿 웰 영역(72)을 형성한다. 아이솔레이션 또는 패시베이션 층(67)이 주 면(84) 및 웰 영역(72) 상에 놓이게 형성된다. 그 후, 웰 영역(72)의 스플릿 부분 위의 층(67)의 일부에 개구(60)가 형성되고, 용량성 층(68)이 개구(60) 내에 및 층(67) 상에 놓이게 형성되며, 예를 들어, 산화물을 포함한다. 층(68)의 두께는 장치(81)가 원하는 용량성/전압 특성에 따라 선택된다. 일례로서, 층(68)은 층(68)이 실리콘 산화물을 포함할 경우 약 0.005 마이크로미터 내지 약 0.05 마이크로미터의 두께를 갖는다. 층(68)은 실리콘 질화물, 탄탈 펜톡사이드, 바륨 스트론튬 티타네이트, 티탄 이산화물, 또는 실리콘 산화물 등과의 조합물을 비롯한 그들의 조합물을 포함할 수 있다.
제1 접점 또는 도전층(69)이 층(68) 상에 놓이게 형성되어 MOS 캐패시터의 한 플레이트를 제공하고, 스플릿 웰 영역(72)은 다른 플레이트를 제공한다. 일례로, 제1 접점(69)은 도핑된 다결정 반도체 물질(예컨대, 도핑된 폴리실리콘), 또는 다른 도전 물질을 포함하며, 실리사이드층을 포함할 수 있거나, 층을 이룬 구조체에 형성되는 여러 상이한 물질을 포함할 수 있다. 일 실시예에서, 제1 접점(69)은 높은 도우즈량의 인 이온 주입(예컨대, 1.0×1015 원자/㎤ 내지 약 1.0×1016 원자/㎤)으로 도핑된 약 0.4 마이크로미터 내지 약 0.8 마이크로미터의 폴리실리콘을 포함한다. 다음에, 제2 패시베이션 층(71)이 주 면(84) 상에 놓이게 형성된다.
이어서, 통상의 포토레지스트 및 에칭 기술을 사용하여 개구(73)가 웰 영역(72)의 일부 상에 놓이도록, 또한 개구(74)가 제1 접점(69) 상에 놓이도록 개구(73 및 74)를 형성한다. 그 후, 도전층을 주 면(84) 상에 놓이게 그리고 개구(73 및 74) 내에 형성하여 접점들(76 및 77)이 형성되도록 패터닝한다. 일례로, 접점들(76 및 77)은 알루미늄, 알루미늄 합금, 또는 기타 도전 물질을 포함한다. 일 실시예에서, 접점들(76 및 77)은 약 2.0 마이크로미터의 알루미늄/실리콘 합금을 포함하며, 접지면(131) 및/또는 접지 링(133)의 도전 접점(230)(도 6에 도시됨)과 동시에 형성된다.
장치(81)는 층(68) 아래에서 연속되지 않는 스플릿 웰 영역(72)을 갖는다. 즉, 용량성 층(68)은 기판(37)과 스플릿 웰 영역(72) 모두에 인접하거나 접촉하여 MOS 게이트형 다이오드 장치를 형성한다. 또한, 스플릿 웰 영역(72)은 캐패시터 소자의 플레이트와 TVS 소자의 전극 또는 접합부를 형성한다. 스플릿 웰 영역이란 용어는 도핑된 웰 영역을 의미하는 것으로, 이 도핑된 웰 영역의 일부는 기판(37)의 일부가 주 면(84) 내에서 노출되거나, 주 면(84)으로 둘러싸이거나, 주 면(84) 의 한 측면 또는 모든 측면에서 접합되거나, 주 면(84)에서 도핑된 웰 영역으로 에워싸여지도록 분리 또는 비연속적이다.
기판 영역(37)의 농도는 MOS 캐패시터의 임계 전압 VT가 낮고 바람직하게는 심지어 마이너스 전압이 되도록까지 선택되어, 용량 특성이 원하는 동작 전압 범위(예를 들어, 0 내지 +5 볼트) 내에서 사실상 일정하게 된다. 스플릿 웰 영역(72)은 MOS 게이트(69)의 에지(181 및 182) 모두에 중첩하여, VGS>VT의 원하는 조건을 양호하게 지원한다. 다른 실시예에서, 스플릿 웰 영역(72)은 MOS 게이트(69)의 에지(181)에만 중첩한다.
다른 실시예에서, 스플릿 웰 영역(72)은 약 3.0×1019 원자/㎤의 피크 농도를 제공하는 높은 도우즈량의 인 이온 주입에 이어서 약 5.0×1019 원자/㎤의 피크 농도를 제공하는 높은 도우즈량의 비소 이온 주입을 이용하여 형성된다. 다른 실시예에서는, 이온 주입의 순서가 바뀐다. 이런 연쇄 이온 주입으로 약 8.0×1019 원자/㎤ 정도의 순수 피크 도핑이 제공된다. 이와 같은 연쇄 이온 주입은 스플릿 웰 영역(72)의 직렬 저항을 90%까지 감소시켜, 예를 들어, 필터 구조체의 RF 특성을 향상시키는 것으로 판명되었다.
장치(81)에서, 접점(69), 층(68), 및 웰 영역(72)의 일부로 형성된 MOS 캐패 시터는 장치(43, 44, 및/또는 46)의 부유 용량성 소자(예컨대, 도 1의 캐패시터(17, 18, 및/또는 19))를 제공하고, 웰 영역(72)과 기판(37) 간에 형성된 pn 접합은 장치(43, 44, 및/또는 46)의 TVS 소자(예컨대, 도 1의 다이오드(337, 338, 및/또는 339))를 제공한다. 장치(81)는 집적된 장치이므로, 예를 들어, 종래 기술의 비집적된 장치에 비해 낮은 저항과 작은 온-칩 "풋프린트" 를 갖는다.
도 11은 필터 구조체(15)에서 장치(43, 44, 및/또는 46)로서 사용하기에 적합한 집적된 선형(즉, 전압 독립형) 부유 캐패시터 또는 MOS 캐패시터 구조체 또는 캐패시터/TVS 구조체 또는 장치(91)의 단면을 부분적으로 크게 확대하여 도시한 것이다. 장치(91)는 도 7과 관련하여 기술된 바와 같이 영역(37)이 고농도 도핑 p-형 기판(37) 상에 놓이게 형성된 저농도 도핑 p-형 영역(237)을 포함하는 점을 제외하고는 장치(81)와 동일하다.
예를 들어, MOSFET 장치를 본 발명의 집적된 MOS 캐패시터와 집적시키는 일부응용의 경우, 장치(81)에서와 같이 고농도 도핑 영역(37) 자체만을 사용할 경우 설계상의 임의 문제점이 존재한다. 예를 들어, 영역(37)에 웰 영역(72)을 형성하기 위해서는, 웰 영역(72)은 영역(37)보다 약 5 내지 10배 높은 고농도로 도핑되어야 한다. 또한, 기판 영역(37)에서의 고농도 도핑은 허용할 수 없을 정도로 높은 임계 전압을 발생시킨다. 추가로, 고농도 도핑은 MOSFET 장치의 채널 영역 내에서의 캐리어들의 이동도에 심한 영향을 미친다. 더욱이, 웰 영역(72)이 장치(81)에서와 같이 고농도 도핑 영역(37)에 직접 형성될 경우, 이들 영역들 간에 형성된 pn 접합은 바람직한 누설 전류보다 큰 누설 전류와 단위 면적당 원하는 용량보다 큰 용량을 가질 수 있다. 장치(91)에서는, 이들 특성들이 요구되는 응용 분야에 사용되도록 낮은 용량 및 낮은 누설 pn 접합이 제공된다.
장치(91)에서, 웰 영역(72)과 저 농도 도핑 영역(237) 간의 접합부는 영역(237)의 도핑 농도와 두께에 의해 접합 용량이 좌우되는 일측면(one-sided) 접합처럼 보다 더 행동한다. 영역(237)의 도핑 농도 및 두께에 대한 한 제약 조건은, TVS 장치의 바람직한 항복 전압 및 ESD 특성을 지원하도록 이들 변수들을 선택하는 것이다. 본 발명의 발명자들은, 본 발명에 따른 장치(91)가 비용량(specific capacitance)을 약 5 내지 10 배만큼 낮춘다는 것을 발견하였다. 이로써, 다이오드 및 부유 MOS 캐패시터 용량에 대한 보다 정밀한 동조를 감결합 및 독립된 방식으로 행할 수 있어, 설계 목적의 자유도를 증가시킨다.
접지 저항을 감소시키기 위해, 기판(37)을 고농도로 도핑한다. 일례로, 기판(137)은 약 1.0×1019 원자/㎤ 정도의 도펀트 농도를 갖는 <100> p-형 도전형 기판(137)을 포함한다. 일 실시예에서, 기판(137)은 실리콘을 포함한다. 또는, 기판(137)은 IV-IV 또는 III-V 물질 등의 기타 반도체 물질을 포함한다. 예를 들어, 층(237)은 예컨대 에피택셜 성장 기술을 이용하여 형성된 p-형 층을 포함하고, 기판(137)보다 낮은 도펀트 농도를 갖는다. 일 실시예에서, 층(237)은 약 1.0×1015원자/㎤ 내지 약 1.0×1016원자/㎤ 정도의 도펀트 농도를 가지며, 약 4 마이크로미터 내지 10 마이크로미터 정도의 두께를 갖는다. 층(237)의 도핑 농도 및 두께는 원하는 항복 전압 및 EDS 요건에 따른 공지의 원리에 따라 변한다.
층(237)의 다른 한 특징은 용량성 층(68) 아래의 주 면(84)에 형성될 저 농도 도핑된 n-형 영역(272)을 제공한다는 것이다. 영역(272)은 선택적으로서, VT를 원하는 마이너스 전압으로 제어하는 것을 편리하게 제공한다. 일 실시예에서, 영역(272)은 약 1.0×1016원자/㎤ 정도의 피크 도펀트 농도의 인 또는 비소가 도핑된 영역을 포함하여, 결과적으로 VT가 마이너스 전압으로 된다. 이로써, 동작 전압 범위(일례로, 0 볼트 내지 +5 볼트)에 걸쳐 거의 일정한 용량이 확보된다.
도 12는 필터 구조체(15)에서 장치(43, 44, 및/또는 46)로서 사용하는 데 적합한 집적된 선형(즉, 전압 독립형) 부유 캐패시터 또는 MOS 캐패시터 구조체 또는 캐패시터/TVS 구조체 또는 장치(101)의 일부를 크게 확대하여 도시한 단면도이다. 장치(101)는, 장치(101)가 스플릿되지는 않았지만, 도 12에 도시된 바와 같이 MOS 캐패시터 구조체 아래에서 연속적인 n-형 웰 영역(62)을 갖는다.
장치(101)에서, 접점(69), 층(68), 및 웰 영역(62)으로 형성된 MOS 캐패시터는 장치(43, 44, 및/또는 46)의 부유 용량성 소자(예컨대, 도 1의 캐패시터(17, 18, 및/또는 19))를 제공하고, 웰 영역(62)과 기판(37) 간에 형성된 pn 접합은 장치(43, 44, 및/또는 46)의 TVS 소자(예컨대, 도 1의 다이오드(337, 338, 및/또는 339))를 제공한다.
장치(101)의 다른 실시예에서, 영역(37)은 저 농도로 도핑된 에피택셜 영역이 성장되는 고 농도 도핑된 기판 영역으로 이루어진다. 이는 앞서 기술한 단락에서 기재된 용량 저하와 유사한 접합 용량의 저하를 달성한다.
도 13은 도 2의 기준선 13-13을 따라 절취한 필터 구조체(15)의 일부를 크게 확대하여 도시한 단면도이다. 이 부분 단면도에서, 장치(46, 44 및 43)는 도 11의 장치(91)와 도핑된 영역(272)을 포함한 장치(46)를 집적한 도 2의 필터 구조체(15)의 구현예로 도시된다. 장치(44 및 43)는 또한 도핑된 영역(272)을 포함할 수 있다는 것을 이해할 수 있을 것이다. 또는, 장치(46, 44 및 43)는 도 10의 장치(81)나 도 12의 장치(101), 또는 그들의 조합체를 포함한다.
지금까지 기술한 바를 살펴보면, 다수 채널 및 접지면 장치를 갖는 집적된 필터 구조체와, 그 제조 방법이 제공됨을 알 수 있다. 필터 구조체 및 그 제조 방법은 다수의 채널 간의 상호 결합 문제를 감소시킴으로써, 다수 채널을 보다 좁은 공간에 집적시킬 수 있게 된다.
비록 지금까지는 본 발명의 특정 실시예에 대해서만 기술 및 도시하였지만, 본 발명은 기술된 실시예에만 한정되는 것으로 의도된 것은 아니다. 당업자라면 본 발명의 사상 및 범주를 벗어나지 않는 한, 여러 변형 및 수정 실시예가 가능하다는 것을 인식할 수 있을 것이다. 일례로서, 다른 필터 실시예에서는 MOS 캐패시터 대신에 MIM 캐패시터를 사용한다. 따라서, 본 발명은 첨부된 특허청구범위 내에서의 모든 수정 및 변형 실시예를 포함하는 것으로 광의적으로 해석되어야 한다.
본 발명에 따른 수직 접지면을 갖는 필터 구조체에 따르면, 집적 회로 설계에서 특히 채널간 결합을 줄일 수 있다.

Claims (5)

  1. 필터 구조체에 있어서,
    제1 주 면을 갖는 제1 도전형 반도체 기판 내에 적어도 부분적으로 형성된 제1 필터 장치-상기 제1 필터 장치는 상기 필터 구조체의 제1 채널을 제공함-,
    상기 반도체 기판 내에 적어도 부분적으로 형성되고 상기 제1 필터 장치와 떨어져 있는 제2 필터 장치-상기 제2 필터 장치는 상기 필터 구조체의 제2 채널을 제공함-, 및
    상기 반도체 기판 상에 놓이게 형성된 제1 접지면 구조체-상기 제1 접지면 구조체의 적어도 일부는 상기 반도체 기판과 전기적으로 접촉하고, 상기 제1 접지면 구조체는 상기 반도체 기판 위에서 수직으로 연장하고, 상기 제1 접지면 구조체는 상기 제1 필터 장치와 제2 필터 장치 사이에 형성되고, 상기 필터 구조체가 동작 중일 때 상기 제1 채널과 상기 제2 채널 간에서의 채널간 결합을 줄이도록 구성됨-
    를 포함하는 것을 특징으로 하는 필터 구조체.
  2. 제1항에 있어서,
    상기 제2 접지면 구조체는 상기 반도체 기판 위에서 수직으로 연장하여 접지 링을 형성하고, 상기 제1 및 제2 접지면 구조체는 전기적으로 함께 결합되는 필터 구조체.
  3. 제1항에 있어서,
    상기 제1 접지면 구조체는 상기 반도체 기판에 그 전체 길이를 따라 전기적으로 결합되는 필터 구조체.
  4. 필터 구조체에 있어서,
    제1 주 면을 갖는 제1 도전형의 반도체 기판,
    상기 반도체 기판의 일부로서 형성된 제1 필터 장치-상기 제1 필터 장치는 상기 필터 구조체의 제1 채널을 제공하도록 구성되고 제1 입력 및 제1 출력을 가짐-,
    상기 반도체 기판의 일부로서 형성된 제2 필터 장치-상기 제2 필터 장치는 상기 필터 구조체의 제2 채널을 제공하도록 구성되고 제2 입력 및 제2 출력을 가짐-, 및
    상기 제1 주 면 위에서 상기 제1 주 면으로부터 수직 방향으로 연장하고, 상기 필터 구조체가 동작 중일 때 상기 제1 채널과 상기 제2 채널 간에서의 채널간 결합을 줄이도록 구성되는 제1 접지면 구조체-상기 제1 접지면 구조체는 상기 제1 필터 장치와 상기 제2 필터 장치 사이에 형성되고, 상기 제1 접지면 구조체는 상기 반도체 기판에 전기적으로 결합됨-
    를 포함하는 것을 특징으로 하는 필터 구조체.
  5. 필터 구조체를 형성하는 방법에 있어서,
    제1 주 면을 갖는 제1 도전형의 반도체 기판을 제공하는 단계,
    상기 반도체 기판 내에 적어도 부분적으로 제1 필터 장치-상기 제1 필터 장치는 상기 필터 구조체의 제1 채널을 제공하도록 구성되고 제1 입력 및 제1 출력을 가짐-를 형성하는 단계,
    상기 반도체 기판 내에 적어도 부분적으로 제2 필터 장치-상기 제2 필터 장치는 상기 필터 구조체의 제2 채널을 제공하도록 구성되고 제2 입력 및 제2 출력을 가짐-를 형성하는 단계, 및
    상기 제1 주 면 위에서 상기 제1 주 면으로부터 수직 방향으로 연장하는 제1 접지면 구조체-상기 제1 접지면 구조체는 제1 필터 장치와 상기 제2 필터 장치 사이에 형성되고, 상기 필터 구조체가 동작 중일 때 상기 제1 채널과 상기 제2 채널 간에서의 채널간 결합을 줄이도록 구성되고, 상기 제1 접지면 구조체는 상기 반도체 기판에 전기적으로 결합됨-를 형성하는 단계
    를 포함하는 것을 특징으로 하는 필터 구조체 형성 방법.
KR1020070066558A 2006-07-03 2007-07-03 필터 구조체 및 그 형성 방법 KR101346003B1 (ko)

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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7612397B2 (en) * 2006-11-10 2009-11-03 Sharp Kabushiki Kaisha Memory cell having first and second capacitors with electrodes acting as control gates for nonvolatile memory transistors
WO2008134889A1 (en) * 2007-05-08 2008-11-13 Scanimetrics Inc. Ultra high speed signal transmission/reception
US8120142B2 (en) * 2008-04-18 2012-02-21 Alpha & Omega Semiconductor, Ltd. Applying trenched transient voltage suppressor (TVS) technology for distributed low pass filters
US7955941B2 (en) * 2008-09-11 2011-06-07 Semiconductor Components Industries, Llc Method of forming an integrated semiconductor device and structure therefor
JP5299356B2 (ja) * 2010-06-07 2013-09-25 株式会社村田製作所 高周波モジュール
US9780007B2 (en) * 2012-01-04 2017-10-03 Globalfoundries Inc. LCR test circuit structure for detecting metal gate defect conditions
EP3661215A1 (en) * 2012-09-28 2020-06-03 Vid Scale, Inc. Cross-plane filtering for chroma signal enhancement in video coding
US9881579B2 (en) 2013-03-26 2018-01-30 Silicon Works Co., Ltd. Low noise sensitivity source driver for display apparatus
US10026546B2 (en) * 2016-05-20 2018-07-17 Qualcomm Incorported Apparatus with 3D wirewound inductor integrated within a substrate
US10943729B2 (en) * 2018-10-31 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Entangled inductor structures
WO2020183867A1 (ja) 2019-03-08 2020-09-17 ローム株式会社 電子部品
CN111292934B (zh) * 2019-07-19 2022-01-04 展讯通信（上海）有限公司 一种电感结构

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010051114A (ko) * 1999-11-09 2001-06-25 비센트 비.인그라시아, 알크 엠 아헨 개선된 ｉ／ｏ 정합을 갖는 집적 필터와 이의 제조 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3671793A (en) 1969-09-16 1972-06-20 Itt High frequency transistor structure having an impedance transforming network incorporated on the semiconductor chip
US4157517A (en) 1977-12-19 1979-06-05 Motorola, Inc. Adjustable transmission line filter and method of constructing same
US4211941A (en) 1978-08-03 1980-07-08 Rca Corporation Integrated circuitry including low-leakage capacitance
JPS59159560A (ja) 1983-03-01 1984-09-10 Toshiba Corp 半導体装置
US4682129A (en) 1983-03-30 1987-07-21 E. I. Du Pont De Nemours And Company Thick film planar filter connector having separate ground plane shield
JP3039930B2 (ja) 1988-06-24 2000-05-08 株式会社日立製作所 Ｍｉｓ容量の接続方法
US5019000A (en) 1989-08-18 1991-05-28 Stephens William H Method and apparatus for preventing eyeglasses from sinking in water
US5939958A (en) * 1997-02-18 1999-08-17 The United States Of America As Represented By The Secretary Of The Navy Microstrip dual mode elliptic filter with modal coupling through patch spacing
US6538300B1 (en) 2000-09-14 2003-03-25 Vishay Intertechnology, Inc. Precision high-frequency capacitor formed on semiconductor substrate
US6362012B1 (en) 2001-03-05 2002-03-26 Taiwan Semiconductor Manufacturing Company Structure of merged vertical capacitor inside spiral conductor for RF and mixed-signal applications
US6943737B2 (en) 2003-08-27 2005-09-13 The United States Of America As Represented By The Secretary Of The Navy GPS microstrip antenna
US7199679B2 (en) 2004-11-01 2007-04-03 Freescale Semiconductors, Inc. Baluns for multiple band operation
JP2006140807A (ja) * 2004-11-12 2006-06-01 Hioki Ee Corp フィルタ素子
US7589392B2 (en) * 2006-06-16 2009-09-15 Semiconductor Components Industries, L.L.C. Filter having integrated floating capacitor and transient voltage suppression structure and method of manufacture
US7466212B2 (en) * 2006-06-16 2008-12-16 Semiconductor Components Industries, L. L. C. Semiconductor filter structure and method of manufacture

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010051114A (ko) * 1999-11-09 2001-06-25 비센트 비.인그라시아, 알크 엠 아헨 개선된 ｉ／ｏ 정합을 갖는 집적 필터와 이의 제조 방법

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