CN101102100B - 改善通道间绝缘的集成滤波器结构及制造方法 - Google Patents

Abstract

改善通道间绝缘的集成滤波器结构及制造方法。在一个实施例中，滤波器结构包括利用半导体基片形成的第一和第二滤波器器件。垂直接地平面结构防止了第一和第二滤波器器件之间的交叉耦合。

Description

改善通道间绝缘的集成滤波器结构及制造方法

技术领域

本发明大体涉及电子器件，更具体地，涉及半导体器件结构及其制造方法。

背景技术

今天，电子滤波器被用于抑制噪声、淘汰无用信号或者以某些方式处理输入信号的特征。基于典型半导体的滤波器设计包括电感器、电阻器和/或电容器网络。这样的网络经常与诸如齐纳二极管等单独的瞬态电压抑制(TVS)器件放置在一起，以除了信号处理外还提供ESD保护。TVS器件的电容作用通常用于进一步构造滤波器特征。

基于半导体的滤波器设计者所面对的一个挑战是在尽可能小的空间上提供有效的设计，以满足一些应用所需要的尺寸要求。通常这个挑战是困难的，尤其在滤波器设计包括多个通道和电感器结构时。更具体地，电感器结构的存在增加了通道间耦合的可能性，这是不期望出现的效应。

因此，在各个其它方面中，需要一种降低集成滤波器设计中的通道(inter-channel)间耦合效应的结构及其制造方法。

附图说明图1示出了用于本发明实施例的滤波器电路的示意图；图2示出了包括图2的滤波器电路的实现的部分结构的平面图；图3示出了图2的部分器件的分解图；图4示出了沿参考线4-4截取的图2的部分器件的截面图；图5示出根据本发明实施例的滤波器结构实施例的平面图；图6示出根据本发明实施例的沿参考线6-6截取的图5的部分结构的局部截面图；图7示出了根据本发明的可选实施例的局部截面图；图8示出了本发明各个实施例的介入损耗或通道内正向传输(forward transmission)特性的曲线图；图9示出了本发明各个实施例的模拟串扰特性的曲线图；以及图10-13示出了用于本发明的器件结构的各种实施例的局部截面图。

为了简单明了的示意，图中的元件不一定按照比例绘制，并且在不同的图中相同的参考标号代表相同的元件。此外，为了说明的简要，省略了众所周知的步骤和元件的说明和细节。正如在本文中所使用的，载流电极(current carrying electrode)是指器件的组成部分，它承载通过该器件的电流，例如，MOS晶体管的源极或漏极、或双极晶体管的发射极或集电极、或二极管的正极或负极，控制电极是指器件的组成部分，它控制通过该器件的电流，例如，MOS晶体管的栅极或者双极晶体管的基极。虽然本文中把器件解释为确定的N沟道或P沟道器件，本领域的普通技术人员应该理解，根据本发明互补器件也是可能的。出于简化附图的目的，器件结构的掺杂区域示为一般具有直线边缘和角度精确的拐角。但是，本领域的技术人员应该理解，因为掺杂物的扩散和激活，掺杂区域的边缘一般不是直线，并且拐角不是精确的角度。

此外，尽管采用椭圆滤波器(elliptic filter)实施例对本发明进行描述，但是，应该理解，其仅仅出于示意性的目的，本发明适于其他的滤波器或谐振结构，包括但不限于：pi-RC滤波器、pi-LC滤波器、Chebyschev(切比雪夫)滤波器或Butterworth(巴特沃斯)滤波器。此外，本发明适于那些包括有源元件的滤波器。具体实施方式

图1示意性地示出了用于本发明的滤波器电路或结构15的实施例。结构15包括输入101和输出103，并且还包括电感器11，与浮动电容器(floating capacitor)17并联连接以形成第一谐振电路。电感器11包括输入端26和输出端27。结构15还包括与浮动电容器18和19并联的电感器12。电感器12包括输入端29和输出端28，输入端29与输出端27共同连接。第一TVS器件337连接在输入端26和公共返回端109之间。第二TVS器件338连接在输入端29和公共返回端109之间，以及第三TVS器件339连接在输出端28和公共返回端109之间。

浮动电容器17包括诸如第一MOS电容器，并与TVS器件337结合或集成为单一器件或器件46。浮动电容器18包括诸如第二MOS电容器，并与TVS器件338结合或集成为单一器件或器件43。浮动电容器19包括诸如第三MOS电容器，并与TVS器件339结合或集成为单一器件或器件44。根据滤波器或结构15的输出要求或规格，调整这些器件的电容。

以下说明参考图2、图3以及图4。图2示出了半导体滤波器器件10的部分实施例的放大平面图，器件10包括图1的滤波器结构15。结构15以一般方式通过箭头标识。器件43、44以及46示出连接至电感器11和12。在该实施例中，电感器11和12包括叠层或多层结构。本领域的技术人员应该理解，诸如电感器11或电感器12或其组合等的集成半导体电感器，可以用于形成几种类型的滤波器，包括：Bessel(贝塞尔)滤波器、带通滤波器、切比雪夫滤波器和/或椭圆滤波器。图3示出了图3的部分电感器结构11和12的放大分解图。图4以一般地方式示出了沿图2的参考线4-4截取的部分第一叠层电感器11的放大截面图。图4的截面贯穿了图2所示的电感器11的引线30、31、32、33和34。

电感器11形成为包括第一电感器元件14和第二电感器元件13。第一电感器元件14形成为覆盖在基片37的第一部分表面之上，以及第二电感器元件13形成为覆盖在元件14之上。元件14以图案形成，该图案在元件14的相邻部分之间提供电磁耦合，以向元件14提供比直线导体的电感更大的电感。元件13以相似图案形成为覆盖在元件14之上，使得元件13的图案在元件13的相邻部分之间提供电磁耦合，以向元件13提供比直线导体的电感更大的电感。进一步地，元件13和14彼此磁性连接。

另外，元件13和14的图案和邻近覆盖在元件13和14之间提供了电磁耦合，使得元件13和14形成电感器11的电感，该电感大于元件13的单独电感加上元件14的单独电感之和。通常，元件14的相邻部分大约相隔1至6(1-6)微米，元件13的相邻部分大约相隔1至10(1-10)微米。为了确保元件13和元件14间充分地耦合，元件13一般与元件14距离大约0.5至2(0.5-2)微米。元件13的一个末端或一端在节点16处电连接到元件14的一个末端或一端，以在元件13和14间提供电连接。元件14的第二端充当电感器11的端26，以及元件13的第二端充当电感器11的端27。

电感器12形成为包括第一电感器元件22和第二电感器元件21。第一电感器元件22形成为覆盖在基片37的第二部分表面之上，以及第二电感器元件21形成为覆盖在元件22之上。元件22以图案形成，该图案在元件22的相邻部分之间提供电磁耦合，以向元件22提供比直线导体的电感更大的电感。元件21以相似图案形成为覆盖在元件22之上，使得元件21的图案在元件21的相邻部分之间提供电磁耦合，以向元件21提供比直线导体的电感更大的电感。另外，元件22和21的图案和邻近覆盖在元件22和21之间提供电磁耦合，使得元件22和21形成电感器12的电感，该电感大于元件21的单独电感加上元件22的单独电感之和。元件21的一个末端或一端在节点23处电连接到元件22的一个末端或一端，以在元件22和21间提供电连接。元件22的第二端充当电感器12的端28，以及元件22的第二端充当电感器12的端29。

在一个实施例中，元件13和14以正方形螺旋的形状形成。但是，元件13和14中的每个可以以其他的形状形成，这些形状在元件13的相邻部分之间提供互磁通耦合(mutual magnetic fluxcoupling)，以及在元件14的相邻部分之间及元件13和14之间提供互磁通耦合。例如，元件13和14可以以圆形螺旋、或细长形螺旋、或提供磁通耦合的任何公知的形状形成。在优选实施例中，元件14在节点26处开始，并在基片37的表面上以顺时针方向延伸，直到终止在端16处。元件13在节点16处开始，并以顺时针方向延伸为覆盖在元件14的表面上，直到终止在端27处，元件14具有基本上与元件13的相应部分相同的半径。与电感器11类似地形成电感器12。元件22在节点23处开始，并在基片37的表面上以顺时针方向延伸，直到终止在端28处。元件21在节点29处开始，并以顺时针方向延伸为覆盖在元件22的相似部分上，直到终止在端23处。图3的分解图帮助表明元件13和14以及元件21和22之间的覆盖关系。

参照图2和图4，元件14通常包括电感器41和覆盖电介质39。元件13一般包括电感器42和覆盖电介质40。通常，电感器41和42由诸如金属的低电阻导体材料制成，以最小化串联电阻。用于导体41和42的材料的电阻率一般不大于大约4至5(4-5)微欧姆-厘米(ohm-cm)。元件13和14通常形成为覆盖在基片37的第一部分之上。电介质38一般形成在基片37的表面上，以将电感器11与基片37电绝缘。导体41以元件14的期望图案形成在电介质38的表面上。例如，将掩模涂覆在电介质38上，并使其图案化以暴露形成导体41的部分电介质38。可选地，使导电材料层沉积为覆盖在电介质层38之上，并且随后利用传统的光刻及其他技术使其图案化以形成导体41。接着，电介质39形成为覆盖在导体41之上。电介质39可以不在导体41的形成有节点16的一部分上形成。导体42形成在覆盖在导体41的上表面之上的电介质39的表面上。导体42也形成在形成有节点16的导体41的表面上。可选地，涂覆电介质40以覆盖导体42，进而使导体42与器件10的其他元件电绝缘。

电感器12以与电感器11相类似的方式形成。元件22包括类似于导体41的导体以及类似于电介质39的覆盖电介质。元件21包括类似于导体42的导体以及类似于电介质40的覆盖电介质。节点23以与节点16类似的方式形成。

图5示出了具有第一滤波器器件116和第二滤波器器件117的滤波器结构115的平面图，第一滤波器器件和第二滤波器器件至少部分地形成在半导体基片或区域37之内，或形成为半导体基片或区域37的一部分。作为示例，半导体基片37包括<100>p型导电基片，掺杂浓度大约为1.0×10¹⁹原子/立方厘米。在一个实施例中，基片37包括硅。可替换地，基片37包括其他的半导体材料，如IV-IV族或III-V族材料。此外，应该理解，术语半导体基片意指半导体材料的区域，并且其可以包括半导体晶片、在半导体晶片内形成的半导体材料区域、覆盖在半导体晶片之上形成的半导体材料层或覆盖在绝缘层或绝缘材料之上形成的半导体材料层。

第一滤波器器件116提供了滤波器结构115的第一通道，以及第二滤波器器件117提供了滤波器结构115的第二通道。应该理解，滤波器结构115可以在其中集成很多这样的滤波器器件，以提供多通道滤波器器件，并且为了解释本发明，示出了两个那样的通道。在本发明的实施例中，以示例方式，第一和第二滤波器器件每个包括根据本发明构造的图2中的半导体滤波器器件15。滤波器器件116包括输入焊盘121和输出焊盘122，滤波器器件117包括输入焊盘124和输出焊盘126。

根据本发明，滤波器结构115还包括垂直接地平面结构、接地平面、接地侧壁或接地条纹131，在半导体基片37上垂直延伸，并且将滤波器器件116与滤波器器件117分离或绝缘。在可选实施例中，滤波器结构115还包括围绕两个滤波器器件116和117的第二垂直接地平面结构或接地环(ground ring)133。在一个实施例中，如图5所示，接地平面131结合至或电连接至接地环133。在另一实施例中，接地平面131和/或接地环133结合至或至连接至基片37，例如在运行时，其结合至地。在另一实施例中，接地平面131和/或接地环133沿其整个长度持续接触基片37。在另一实施例中，接地平面131和/或接地环133通过绝缘层与半导体基片37分离，并在滤波器结构115运行时，连接至另一偏置电压，例如V_cc。根据本发明，接地平面131和接地环133构造成在滤波器结构115运行时，降低第一滤波器器件116或一个通道与第二滤波器器件117或另一通道之间的交叉耦合(cross-coupling)。

图6根据本发明的实施例，示出了图5中沿参考线6-6截取的接地平面131和接地环133的一部分的局部截面图。在该实施例中，接地平面131和/或接地环133包括导电触点230，如垂直箭头50大体示出的那样，其在半导体基片37的主表面(major surface)84上垂直延伸，其大体垂直于主表面84。绝缘或钝化层67形成为覆盖在主表面84之上，并包括二氧化硅、沉积的氧化物、氮化物、旋涂玻璃(spin-on glass)、其组合等。钝化或电容层68形成为覆盖在层67之上，并包括诸如氧化物。根据包括在滤波器器件116和117中的元件的期望电容/电压特性，来选择层68的厚度，在以下将对其进行进一步解释。

第二钝化层71形成为覆盖在主表面84之上，并包括例如大约0.5微米的沉积氧化物或沉积氮化物，诸如使用四乙基原硅酸盐(TEOS)形成的沉积氧化物。接着，利用传统的光刻及蚀刻技术，在位于基片37上的部分层71、68和67中形成开口51。然后，导电层形成为覆盖在主表面84之上和开口51之内，并且随后被图案化以形成垂直接地平面131或接地环131的导电触点230。作为示例，导电触点230包括大约1.5微米至大约2.5微米的铝或铝合金(例如，AlSi)。在一个实施例中，导电触点230电连接至或结合至半导体基片37，其通常结合至接地端或公共返回端109。在替换实施例中，如部分670所示，开口51仅延伸至钝化层67，从而导电触点230与基片37绝缘。

图7示出了接地平面131和/或接地环133的可选实施例的局部截面图。在该实施例中，接地平面131和/或接地环133包括多层结构，该多层结构包括导电触点230和330。如垂直箭头50大体所示，导电触点230和330在半导体基片37的主表面84上垂直地延伸，垂直箭头50大体垂直于主表面84。

图7还示出了半导体基片37的可选实施例，其包括半导体晶片137，该半导体晶片具有覆盖在半导体晶片137的主表面之上形成的半导体层237。以示例方式，层237包括轻度掺杂p型区237，其覆盖在重度掺杂p型晶片137之上形成，并且层237采用传统的外延生长技术形成。可选的p型高掺杂区331构造成提高导电触点230和轻度掺杂半导体层237间的接触电阻，或增强导电触点230的接地连接。如虚线所标注，掺杂区331终止于半导体层237之内，或贯穿半导体层237至重度掺杂区或基片137延伸。通过穿过半导体层237延伸，根据本发明，掺杂区还给导电触点230提供改进的和增强的接地连接。例如，导电触点230包括铜、铝或铝合金。在可选实施例中，如图6中所示，导电触点230与半导体基片37绝缘。

图8示出了介入损耗特性的曲线图，其比较图5中所示的滤波器结构115的各个实施例。线161表示不具有任何垂直接地平面的滤波器结构，线162表示具有垂直接地平面131的滤波器结构，以及线163表示具有垂直接地平面131和接地环133的滤波器结构。如图8中所示，接地平面131或接地平面131和接地环133的存在，基本上没有使滤波器结构115的通道内滤波特性发生变化。

图9示出了模拟串扰特性的曲线图，其比较图5中所示的滤波器结构115的各个实施例。线191表示不具有任何垂直接地平面的滤波器结构，线192表示具有垂直接地平面131的滤波器结构，以及线193表示具有垂直接地平面131和接地环133的滤波器结构。如图9中所示，接地平面131或接地平面131和接地环133的存在，显著地减小了横向通道(cross-channel)传输参数S41的数量，期望其在400MHz＜f＜900MHz的范围中，小于大约-30dB。

图10示出了集成线性(即电压独立)浮动电容器(integrated linear floating capacitor)、或MOS电容器结构、或电容器/TVS结构、或器件81的高度放大局部截面图，其适合于用作图2所示的结构15中的器件43、44和/或46。称器件81是集成的，因为它是既充当电容元件又充当瞬态电压抑制元件的单一器件。称器件81是浮动的，因为电容器的两个触点(即，以下描述的触点69和76)都与接地或公共返回端109绝缘。这样就支持某种滤波器或电路设计，例如，椭圆滤波器。

器件81利用半导体基片或区域37的一部分形成，或形成为半导体基片或区域37的一部分。同样，阱(well)、分裂阱(splitwell)、掺杂或扩散区72形成在区域37中，并自主表面84延伸。在该实施例中，阱区72具有n型导电性，以及具有大约1.0×10²⁰原子/立方厘米的掺杂浓度。作为实施例，采用离子注入和光掩模技术形成分裂阱区72。可选地，采用硬掩模处理来形成分裂阱区72。绝缘或钝化层67形成为覆盖在主表面84和阱区72之上。接着，在阱区72的分裂部分之上，在层67的一部分中形成开口60，以及电容层68形成在开口60中，并且覆盖层67，并且包括例如氧化物。根据器件81的期望的电容/电压特性，选择层68的厚度。作为实施例，在层68包括二氧化硅时，层68的厚度从大约0.005微米至大约0.05微米。应该理解，层68可以包括其他材料，例如，氮化硅、五氧化二钽、钛酸锶钡、二氧化钛或其组合，包括与二氧化硅或类似物的组合。

第一触点或导电层69形成为覆盖在层68之上，以提供MOS电容器的一个极板，以及分裂阱区72提供另一极板。作为实施例，第一触点69包括掺杂的多晶半导体材料(例如，掺杂的多晶硅)，或其他的导电材料，并且可以包括硅化物层或包括以分层结构形成的几种不同的材料。在一个实施例中，第一触点69包括大约0.4微米至大约0.8微米的多晶硅，掺杂有高剂量的含磷掺杂物(例如，1.0×10¹⁵原子/平方厘米至大约1.0×10¹⁶原子/平方厘米)。接着，第二钝化层71形成为覆盖在主表面84之上。

接着，采用传统的光刻及蚀刻技术，形成开口73和74，其中开口73覆盖在部分阱区72之上，并且开口74覆盖在第一触点69之上。接着，导电层形成为覆盖在主表面84之上且在开口73和74之内，并且被图案化以形成触点76和77。作为实施例，触点76和77包括铝、铝合金或其他的导电材料。在一个实施例中，触点76和77包括大约2.0微米的铝/硅合金，并且与接地平面131和/或接地环133的导电触点230(图6中示出)同时形成。

器件81具有分裂阱区72，其在层68下并不连续。换句话说，电容层68既连接或接触基片37，也连接或接触阱区72，以形成MOS控制的(MOS-gated)二极管器件。同样，分裂阱区72既形成电容器元件的极板，也形成TVS元件的电极或结点(junction)。术语“分裂阱区”意指掺杂阱区，其中掺杂阱区的一部分被分隔或是不连续的，使得基片37的一部分暴露在阱区之内，被阱区所包围，在一侧受到限制，在所有侧面上受到限制，或者在主表面84上被阱区所环绕。

选择基片区37的浓度，使得MOS电容器的阈值电压V_T为低，以及甚至优选地为负，从而电容特性在期望的运行电压范围内(例如，从0至+5伏特)基本上是常数。阱区72与MOS栅极69的两个边缘181和182重叠，这样较好地提供了V_GS＞V_T的期望条件。在可选实施例中，阱区72仅重叠在MOS栅极69的边缘181之上。

在另一实施例中，利用高剂量磷离子掺杂物来提供大约3.0×10¹⁹原子/立方厘米的峰值浓度，接着利用高剂量砷离子掺杂物来提供大约5.0×10¹⁹原子/立方厘米的峰值浓度，形成了阱区72。在可选实施例中，可以颠倒离子掺杂物的顺序。链式掺杂物(chain implant)提供了大约8.0×10¹⁹原子/立方厘米左右的净峰值掺杂。发现该链式掺杂物使阱区72的串联电阻降低了高达90％，这增强了例如该结构的RF特征。

在器件81中，由触点69、层68以及部分阱区72形成的MOS电容器，为器件43、44和/46提供了浮动电容元件(例如，图1的电容器17、18和/或19)，以及在阱区72和基片37之间形成的p-n结为器件43、44和/或46提供了TVS元件(例如，图1的二极管337、338和/或339)。因为器件81是集成的，较于现有技术的非集成器件，其具有例如较低的电阻和较小的单片“足印(footprint)”。

图11示出了集成线性(即，电压独立)浮动电容器或MOS电容器结构或电容器/TVS结构或器件91的高度放大的局部截面图，其适于用作结构15中的器件43、44和/或46。结合图7中所述，除了区域37包括在重度掺杂p型基片137之上形成的轻度掺杂p型区237之外，器件91类似于器件81。

在某些应用中，例如，在MOSFET器件结合有本发明的集成MOS电容器的应用中，在像器件81中那样由其自身使用高度掺杂区37时，存在着某些设计挑战。例如，为了在区域37中形成阱区72，阱区72必须是区域37的重度掺杂的5至10倍。同样，基片区37中的重度掺杂产生了不能接受的高数值的阈值电压。此外，重度掺杂会影响MOSFET器件的通道区中的载体的移动性。而且，当阱区72像在器件81中那样直接地形成在高度掺杂区37中时，在这些区域之间形成的p-n结在每个单元区域中可以具有高于期望峰值电流的电流和高于期望电容的电容。在器件91中，为了在期望这些特性的那些应用中使用，提供了较低的电容和较低的泄漏(leakage)p-n结。

在器件91中，阱区72到轻度掺杂区237之间的结表现得更像单侧的结，其中结电容由区域237的掺杂浓度和厚度所决定。区域237的掺杂浓度和厚度的一个约束，是选择这些变量以为TVS器件提供期望的击穿电压和ESD特性。本发明的创造者发现，根据本发明的器件91使具体电容降低了大约5-10x的系数。这样以去耦和独立方式，允许对二极管和浮动MOS电容器电容进行更精确的调谐，从而增加了设计目的的自由度。

为了降低接地电阻，因此对基片137进行高度掺杂。作为实施例，基片137包括<100>p型导电基片，其具有大约1.0×10¹⁹原子/立方厘米左右的掺杂浓度。在一个实施例中，基片137包括硅。可选地，基片137包括其他的半导体材料，例如IV-IV族或III-V族材料。层237包括例如采用诸如外延生长技术形成的p型层，并且其掺杂浓度低于基片137的掺杂浓度。在一个实施例中，层237的掺杂浓度在大约1.0×10¹⁵原子/立方厘米至大约1.0×10¹⁶原子/立方厘米的范围内，并且其厚度在大约4微米至大约10微米的范围内。层237的掺杂浓度和厚度根据期望的击穿电压和ESD要求依据公知原则而变化。

层237的一个另外特征是，其提供了轻度掺杂n型区272，其将在电容层68下的主表面84中形成。可选地及便利地提供区域272，以将V_T控制至期望的负电压。在一个实施例中，区域272包括含磷的或砷的掺杂区域，其峰值掺杂浓度在大约1.0×10¹⁶原子/立方厘米左右，它产生负值的V_T。这样在运行电压范围上(例如，从0至+5伏特)，基本上确保了恒定的电容。

图12示出了集成线性(即，电压独立)浮动电容器或MOS电容器结构或电容器/TVS结构或器件101的高度放大的局部截面图，其适于用作结构15中的器件43、44和/或46。如图12中所示，除了器件101的n型阱区62不是分裂的，而是在MOS电容器结构下连续的之外，器件101类似于器件81。

在器件101中，由触点69、层68和阱区62形成的MOS电容器为器件43、44和/或46提供了浮动电容元件(例如，图1的电容器17、18和/或19)，以及在阱区62和基片37之间形成的p-n结为器件43、44和/或46提供了TVS元件(例如，图1的二极管337、338和/或339)。

在器件101的另一实施例中，区域37由其上生长有轻度掺杂外延区的重度掺杂基片区组成。类似于以上0035段中所述的电容的降低，这样就实现了结电容的降低。

图13示出了沿参考线130-130截取的图2的结构15的高度放大的局部截面图。在该局部截面图中，将图2的结构15的实现中的器件46、44和43示为图11的集成器件91，其中器件46包括掺杂区272。应该理解，器件44和43还可以包括为掺杂区272。可选地，器件46、44和43包括图10的器件81或图12的器件101或其组合。

综上所述，明显地，提供了一种具有多个通道和接地平面器件的集成滤波器结构及其制造方法。该结构和方法减少了多个通道间的交叉耦合问题，这样使得可以将多个通道集成到较小的空间中。

尽管本发明参照其具体实施例进行描述和说明，但是并不旨在将本发明限制于这些示意性的实施例。本领域的技术人员应该认识到，在不背离本发明精神的情况下，可以进行修改和变更。例如，在另一滤波器实施例中，代替MOS电容器可以使用MIM电容器。因此，其旨在使本发明包括落在所附权利要求范围内的所有这样的变更和修改。

Claims (10)

1.一种滤波器结构，其特征在于：

第一滤波器器件，其至少部分地形成在具有第一主表面的第一导电型半导体基片内，其中，所述第一滤波器器件提供所述滤波器结构的第一通道；

第二滤波器器件，其至少部分地形成在所述半导体基片内，以及与所述第一滤波器器件分隔；其中，所述第二滤波器器件提供所述滤波器结构的第二通道；以及

第一接地平面结构，其形成为覆盖在所述半导体基片之上，其中，其中所述第一接地平面结构的至少一部分与所述半导体基片电接触，所述第一接地平面结构在所述半导体基片上垂直地延伸，并且所述第一接地平面结构形成在所述第一滤波器器件和所述第二滤波器器件之间，且被构造成在所述滤波器结构运行时降低所述第一通道和所述第二通道之间的交叉通道耦合。

2.根据权利要求1所述的滤波器结构，其中，所述滤波器结构还包括围绕所述第一和第二滤波器器件的第二接地平面结构，以及其中，所述第二接地平面结构在所述半导体基片上垂直地延伸以形成接地环。

3.根据权利要求2所述的滤波器结构，其中，所述第一和第二接地平面结构电连接在一起。

4.根据权利要求2所述的滤波器结构，其中，所述第二接地平面结构的至少一部分与所述半导体基片电接触。

5.根据权利要求4所述的滤波器结构，其中，所述第一接地平面结构沿其整个长度电连接至所述半导体基片。

6.一种滤波器结构，其特征在于：

第一导电型的半导体基片，其具有第一主表面；

第一滤波器器件，其形成为所述半导体基片的一部分，所述第一滤波器器件被构造成提供所述滤波器结构的第一通道，以及具有第一输入和第一输出；

第二滤波器器件，其形成为所述半导体基片的一部分，所述第二滤波器器件被构造成提供所述滤波器结构的第二通道，以及具有第二输入和第二输出；以及

第一接地平面结构，其在所述第一主表面之上并从所述第一主表面沿垂直的方向延伸，并且被构造成在所述滤波器结构运行时降低所述第一通道和所述第二通道之间的交叉通道耦合，其中，所述第一接地平面结构在所述第一滤波器器件和所述第二滤波器器件之间形成，并且所述第一接地平面结构与所述半导体基片电耦合。

7.根据权利要求6所述的结构，其中，所述第一接地平面结构包括至少两个导电层。

8.一种形成滤波器结构的方法，其特征在于包括以下步骤：

提供第一导电型的半导体基片，其具有第一主表面；

至少部分地在所述半导体基片内形成第一滤波器器件，构造所述第一滤波器器件以提供所述滤波器结构的第一通道，以及所述第一滤波器器件具有第一输入和第一输出；

至少部分地在所述半导体基片内形成第二滤波器器件，构造所述第二滤波器器件以提供所述滤波器结构的第二通道，以及所述第二滤波器器件具有第二输入和第二输出；以及

形成第一接地平面结构，其在所述第一主表面之上并从所述第一主表面沿垂直的方向延伸，其中所述第一接地平面结构在所述第一滤波器器件和所述第二滤波器器件之间形成，并且被构造成在所述滤波器结构运行时降低所述第一通道和所述第二通道之间的交叉通道耦合，并且所述第一接地平面结构与所述半导体基片电耦合。

9.根据权利要求8所述的方法，其中，形成所述第一接地平面结构的步骤包括：将所述第一接地平面结构形成为包括至少两个导电层。

10.根据权利要求8所述的方法，其中，形成所述第一接地平面结构的步骤包括：将所述第一接地平面结构形成为电连接至所述半导体基片。

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