CN116978858A - 用于高频应用的半导体装置 - Google Patents

用于高频应用的半导体装置 Download PDF

Info

Publication number
CN116978858A
CN116978858A CN202310483571.4A CN202310483571A CN116978858A CN 116978858 A CN116978858 A CN 116978858A CN 202310483571 A CN202310483571 A CN 202310483571A CN 116978858 A CN116978858 A CN 116978858A
Authority
CN
China
Prior art keywords
semiconductor device
semiconductor layer
isolation
well
dti
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310483571.4A
Other languages
English (en)
Inventor
M·达尔斯特伦
J·德·桑蒂斯
杰弗里·A·巴布科克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of CN116978858A publication Critical patent/CN116978858A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
    • H01L27/067—Lateral bipolar transistor in combination with diodes, or capacitors, or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本申请的实施例涉及用于高频应用的半导体装置。描述用于高频操作的半导体装置。所述半导体装置(100)包含具有外延层(115)的衬底(110)。所述外延层具有比所述衬底更高的电阻率，且包含背向所述衬底的表面(117)。所述外延层包含从所述表面延伸到第一深度的浅沟槽隔离STI结构(147)，其由阱结构(137)环绕。在所述STI结构下方，所述外延层包含轻掺杂部分(116)，所述轻掺杂部分不包含所述阱结构的掺杂剂原子。此外，所述STI结构包含由从所述表面延伸到第二深度的深沟槽隔离结构(152)环绕的内部部分(145a)，所述第二深度大于所述第一深度。集成电路组件(155)位于所述STI结构的所述内部部分之上。

Description

用于高频应用的半导体装置
技术领域
本公开大体上涉及半导体装置的领域，且更特定来说，涉及用于高频应用的半导体装置。
背景技术
集成电路(IC)包含制造在半导体衬底上的各种组件，例如晶体管、电阻器、电容器等。IC可经设计以在从20kHz到300GHz的射频(RF)范围内操作。例如，支持毫米波(MM波)应用的系统可包含用以处置大于10GHz左右的信号频率的IC。此类高频操作可受益于IC的组件在操作频率范围内具有可预测的特性及到半导体衬底的低泄漏。
发明内容
本公开描述可有益地应用于制造具有改进的高频特性的IC的半导体装置。本发明内容不是本公开的广泛概述，且既不旨在识别本公开的关键(key/critical)要素，也不旨在划定其范围。确切来说，本发明内容的主要目的是以简化的形式呈现本公开的一些概念作为稍后呈现的更详细描述的序幕。
在一些实施例中，一种半导体装置包含：衬底上方的半导体层，所述半导体层包含与所述衬底相对的表面；所述半导体层内的阱结构，所述阱结构包含沿着所述表面彼此横向间隔开的第一及第二阱部分；浅沟槽隔离(STI)结构，其位于所述第一与第二阱部分之间，所述STI结构相对于所述表面延伸到第一深度；所述STI结构上方的组件，所述组件在所述第一与第二阱部分之间具有占据面积，其中：所述占据面积的第一边缘面向所述第一阱部分；且所述占据面积的第二边缘面向所述第二阱部分。所述半导体装置还可包含位于所述第一与第二阱部分之间的深沟槽隔离(DTI)结构，所述DTI结构相对于所述表面延伸到第二深度，所述第二深度大于所述第一深度，其中：所述DTI结构的第一部分位于所述占据面积的所述第一边缘与所述第一阱部分之间，且所述DTI结构的第二部分位于所述占据面积的所述第二边缘与所述第二阱部分之间。
在一些实施例中，一种半导体装置包含：外延层的浅沟槽隔离(STI)区，所述STI区包含深沟槽隔离(DTI)区，其中：所述STI区包含所述DTI区内部的内部部分；所述STI区包含第一电介质隔离结构，其相对于所述外延层的表面具有第一厚度；且所述DTI区包含第二电介质隔离结构，其相对于所述表面具有大于所述第一厚度的第二厚度。所述半导体装置还包含：环绕所述STI区的所述外延层的阱区，所述阱区具有比所述外延层更大的掺杂剂浓度；以及组件，其具有位于所述STI区的所述内部部分内的占据面积。
在一些实施例中，一种半导体装置包含在第二半导体层上方的第一半导体层，所述第一半导体层具有背向所述第二半导体层的表面。所述装置还包含：在所述第一半导体层内的掺杂结构，所述掺杂结构包含沿着所述表面彼此横向间隔开的第一及第二掺杂部分；第一隔离结构，其位于所述第一与第二掺杂部分之间，所述第一隔离结构从所述表面延伸到第一深度；以及所述第一隔离结构上方的集成电路(IC)组件，所述IC组件在所述第一与第二掺杂部分之间具有占据面积。
附图说明
图1A到1C说明根据本公开的实施例的在平面及横截面视图中的的半导体装置的示意图；
图2A到2C说明根据本公开的实施例的在平面及横截面视图中的的半导体装置的示意图；
图3A及3B说明根据本公开的实施例的半导体装置的横截面示意图；
图4A到4D呈现电阻器的等效电路模型及说明在实施及不实施本公开的所描述实施例的情况下的电阻器的电特性的实验数据；
图5A及5B说明根据本公开的实施例的电阻器的实例；以及
图6A及6B说明根据本公开的实施例的电容器的实例。
具体实施方式
本公开参考附图进行描述。图中的组件未按比例绘制。相反，将重点放在清楚地说明本公开的整体特征及原理上。参考附图的实例实施例阐述了许多具体细节及关系，以提供对本公开的理解。应理解，附图及实例并不意在将本公开的范围限于此类实例实施例，而是通过互换或修改所描述或说明的元件中的至少一些，其它实施例是可能的。此外，在可使用已知组件部分或完全实施本公开的元件的情况下，描述促进对本公开的理解的此类组件的那些部分，且省略对此类组件的其它部分的详细描述以免混淆本公开。
本文所公开的各种结构可使用半导体工艺技术来形成。包含各种材料的层可例如使用沉积技术(例如，化学气相沉积、物理气相沉积、原子层沉积、旋涂、电镀)、热处理技术(例如，氧化、氮化、外延)及/或其它合适的技术在衬底上形成。类似地，可例如使用蚀刻技术(例如，等离子体(或干)蚀刻、湿蚀刻)、化学机械平坦化及/或其它合适的技术选择性地移除层的一些部分，所述技术中的一些可与光刻步骤组合。
本文所描述的半导体装置、集成电路或IC组件可形成在包含各种半导体材料的半导体衬底(或裸片)上，例如硅、锗、硅锗合金、砷化镓、氮化镓、碳化硅等。在一些情况下，衬底指半导体晶片。衬底(或衬底的区)的电导率(或电阻率)可通过使用各种化学物质(其也可被称为掺杂剂原子)的掺杂技术来控制，包含(但不限于)硼、铟、砷或磷。掺杂可在衬底(或生长在衬底上的外延层)的初始形成或生长期间通过离子植入或其它合适的掺杂技术执行。
如本文所使用的，例如“第一”及“第二”的术语用于任意区分此类术语所描述的元素。因此，说明书及权利要求中的这些术语并不旨在指示此类元素的时间或其它优先级。此外，例如“前部”、“背部”、“顶部”、“底部”、“上方”、“下方”、“垂直”、“水平”、“横向”、“向下”、“向上”、“上部”、“下部”等的术语用于指代鉴于图中所展示的定向的半导体装置中的特征的相对方向或定位。例如，“上部”或“最上部”可指定位成比其它特征更靠近页面的顶部的特征。应理解，如此使用的术语在适当的情况下是可互换的，使得本文所描述的技术的实施例例如能够在除本文所说明或以其它方式所描述的那些定向之外的其它方向上操作。
针对在RF及毫米波频率(例如，若干GHz范围或更高中的频率)下操作的IC的组件来说，具有可预测的电特性及RF信号到衬底的低泄漏(其可被称为RF泄漏)将是有益的。此类IC组件可包含无源组件(例如电阻器、电容器)及/或有源组件(例如，晶体管、薄膜晶体管)。某些IC组件(例如，薄膜电阻器)可形成在工艺线的后端(例如，金属1(MT1)级或更高)中，以基于IC组件与衬底之间的距离减轻RF信号到衬底的耦合。
薄膜电阻器可使用后端导电材料(例如铝或铜)或使用设经计用于制造电阻器的材料(例如，NiCr、SiCr、TaN)来形成。此类薄膜电阻器倾向于增加IC的成本及复杂性。例如，由于材料的低电阻率及/或较差的电迁移性能，薄膜电阻器可能占据较大面积。薄膜电阻器也可使用多晶硅(例如，多晶硅电阻器(poly-silicon resistors/poly resistors))在衬底的场区中形成，多晶硅是半导体制造工艺中广泛使用的材料。例如，多晶硅可用于形成金属氧化物半导体(MOS)场效应晶体管(FET)的栅极结构，或用于形成双极结晶体管(BJT)的发射极或基极结构。此外，多晶硅可很容易地进行修改，以提供宽范围的电阻率——例如，通过控制多晶硅中n型及/或p型掺杂剂原子的密度，通过在多晶硅上形成导电层，例如W、WSix、TiSix或NiSix。
场区通常指包含在衬底上方形成的场氧化物的电介质隔离区。场氧化物可通过浅沟槽隔离(STI)技术或硅的局部氧化(LOCOS)技术形成。通常的做法是在场氧化物下方掺杂衬底(例如，添加掺杂剂原子)以降低衬底的电阻率。降低场区中的衬底的电阻率有助于避免与不期望的寄生操作相关联的风险——例如，触发闩锁现象、接通场FET——这些都对IC的可靠性有害。可使用离子植入技术来添加掺杂剂原子，且植入有掺杂剂原子的衬底的部分可被称为阱区，例如，包含n型掺杂剂原子(例如，磷、砷)的n阱区，包含p型掺杂剂原子(例如，硼、铟)的p阱区。
当在场区中形成的IC组件(例如，薄膜电阻器)以高频操作时，由于RF泄漏，IC组件的小信号特性可能偏离其低频特性。例如，当与其低频值相比时，薄膜电阻器的小信号电阻值可在若干GHz范围内显著增加。场氧化物下方的阱区的增加的电导率(及/或增加的电容)预期会加剧此类到衬底的RF泄漏。
本公开描述用于高频操作的半导体装置。此类半导体装置包含IC组件，且预期至少部分由于IC组件与衬底之间的电阻-电容(RC)网络的增加的电阻率及/或减小的电容而具有减少的RF泄漏。如下面更详细描述的，半导体装置包括衬底，所述衬底包含第二半导体层上方的第一半导体层(例如，外延层)，所述第一半导体层具有背向第二半导体层的表面。第一半导体层包含从表面延伸到第一深度的第一电介质隔离结构(例如，STI结构、LOCOS结构)，其被第一半导体层的掺杂区(例如，阱区)环绕。从横截面的视角来看，第一电介质隔离结构位于沿着表面彼此横向间隔开的掺杂区的第一与第二掺杂部分之间。第一半导体层具有大于第二半导体层的第二电阻率的第一电阻率。掺杂区具有小于第一电阻率且大于第二电阻率的第三电阻率。
在第一电介质隔离结构下方，第一半导体层包含轻掺杂部分，其不包含形成掺杂区的掺杂剂原子。例如，形成阱区的掺杂剂原子(例如，阱植入物)被阻止进入轻掺杂部分。在一些实施例中，可使用补偿植入物来增加轻掺杂部分的电阻率。此外，第一电介质隔离结构包含由比第一电介质隔离结构更深地延伸到衬底中的第二电介质隔离结构(例如，深沟槽隔离(DTI)结构)环绕的内部部分。半导体装置包含位于STI结构的内部部分之上的集成电路(IC)组件。因而，IC组件在STI结构的内部部分内具有占据面积。此外，对应于包含IC组件的占据面积的STI结构的内部部分的第一半导体层(例如，由DTI结构环绕的第一半导体层)的整个部分的宽度是轻掺杂区。从横截面的视角来看，第二电介质隔离结构的第一部分位于占据面积的第一边缘与第一掺杂部分之间，且第二电介质隔离结构的第二部分位于占据面积的第二边缘与第二掺杂部分之间。
结合IC组件下方的第一半导体层的轻掺杂部分，预期环绕IC组件的占据面积的第二电介质隔离结构(例如，DTI结构)减少RF泄漏。在一些实施例中，衬底包含第一与第二半导体层之间的掩埋氧化物层(其也可被称为绝缘体上硅(SOI)衬底)。掩埋氧化物层可进一步减少到衬底的RF泄漏。在此类实施例中，DTI结构延伸到掩埋氧化物层，以提供轻掺杂部分的完全电介质隔离，IC组件位于轻掺杂部分上方。IC组件可包含无源组件(例如，电阻器、电容器)及/或有源组件(例如，薄膜晶体管)，其可形成在第一电介质隔离结构上方。在一些实施例中，无源组件可在线路金属化堆叠的后端中形成在更高处，例如薄膜电阻器(TFR)或金属-绝缘体-金属电容器(MIMCAP)。
图1A到1C说明根据本公开的实施例的在平面及横截面视图中的半导体装置100的示意图。图1A是半导体装置100的平面图，其可被视为半导体装置100中的复合布局，且图1B及1C是跨图1A中标记的虚线AB截取的半导体装置100的横截面图。这些图将在下面的讨论中同时描述。
半导体装置100包含具有第一半导体层115及第二半导体层120的衬底110，如图1B/1C中所展示。第一半导体层115包含背向第二半导体层120的表面(例如，顶部表面)117。在一些实施例中，第二半导体层120可被掺杂(有n型或p型掺杂剂原子)，以在操作期间为半导体装置100(及/或制造在衬底110上的其它IC)充分地提供接地平面(或接地节点)。
第一半导体层115可包含相对低的掺杂剂原子密度(例如，范围在约1014cm-3到1016cm-3之间的掺杂剂密度)。第一半导体层115中的此类低掺杂剂原子密度有助于使用第一半导体层115形成各种半导体装置及/或电路，例如p阱区、p阱区中的n型MOS晶体管、n阱区、n阱区中的p型MOS晶体管等。因而，第一半导体层115可被称为轻掺杂半导体层，其可为n型或p型。
在一些实施例中，第一半导体层115是生长在下伏层(或下伏衬底)上的外延层。因而，第一半导体层115也可被称为外延(epi)层或外延层。例如，第一半导体层115是轻掺杂的p型外延层。进一步来说，第二半导体层120可被称为半导体衬底，外延层115生长在所述半导体衬底上。虽然第一半导体层115及第二半导体层120可为任何类型，例如硅、锗、硅锗合金或砷化镓，但本公开不限于任何特定类型。
图1A中还说明场区125(在图1B/1C中也被个别地标识为场区125a/b)。场区125包含场氧化物130(在图1B/1C中也被个别地标识为130a/b)。可使用STI技术或LOCOS技术来形成场氧化物130。场氧化物130可从第一半导体层115的表面117延伸到某一深度(如图1B/1C中所标示的D0)。在一些实施例中，所述深度小于1微米(μm)。例如，所述深度可能在0.15到0.6μm之间变化。
图1A中还说明阱区135(标示为与场区125及有源区140重叠的虚线区域)，其在图1B/1C中也被个别地标识为阱区135a/b。阱区135包含阱结构137(在图1B/1C中也被个别地标识为阱结构137a/b)。阱结构137(其也可被称为阱部分)可通过合适的掺杂技术形成，所述掺杂技术将掺杂剂原子引入第一半导体层115的所选择部分(例如，阱区135)。因而，阱区135可被称为掺杂区。类似地，阱结构137可被称为掺杂结构。
阱结构137可通过使用离子植入技术结合光刻技术来形成。在离子植入工艺期间，光致抗蚀剂层可被图案化以敞开阱区135。例如，场区125及有源区140在离子植入工艺期间是敞开的，以接纳掺杂剂原子。退火工艺通常跟随离子植入工艺以激活经植入的掺杂剂原子。此外，退火工艺可相对于经植入的掺杂剂分布曲线来扩散掺杂剂原子(例如，通过扩散工艺)。阱结构137可包含中等掺杂剂原子密度(例如，范围在1016cm-3到1018cm-3之间的掺杂剂密度)。在一些实施例中，阱结构137具有在约500欧姆/平方(Ω/□)与2000Ω/□之间变化的薄层电阻。
阱结构137降低第一半导体层115的电阻率，以减轻与不期望的寄生操作相关联的风险——例如，触发闩锁(通过激活寄生双极晶体管)现象，接通场装置(其也可被称为场FET)。此类寄生操作倾向于对IC的可靠性有害。因此，通常的做法是在第一半导体层115的大体上整个表面中形成掺杂区。此外，阱结构137可提供从第一半导体层115的表面到第二半导体层120的低电阻路径。因而，阱结构137可经配置以连接到第二半导体层120，如图1B/1C中所描绘的——例如，通过在离子植入工艺及退火条件期间选择适当的植入物能量。
图1A中还说明有源区140(在图1B/1C中也被个别地标识为有源区140a/b)。有源区140可被视为不存在场氧化物130(或下文描述的第一隔离结构147)的第一半导体层115的一部分。可在有源区中制造各种半导体装置或电路组件(例如，晶体管、接触件)。有源区140包含接触件141(在图1B/1C中也被个别地标识为141a/b)。接触件141通过阱结构137电连接到第二半导体层120(例如，与其耦合)，使得接触件141可在操作期间从表面117向第二半导体层120提供接地电势。因此，接触件141可被称为衬底接触件、衬底抽头或接地抽头。进一步来说，接触件141可经布置以形成环(例如，作为环绕第一隔离区145的接地环)，其用作吸收(阻挡)高频及/或低频电能的噪声抑制区。
图1A中还说明第一隔离区145。第一隔离区145被阱区135环绕。第一隔离区145包含第一隔离结构147(其也可被称为第一电介质隔离结构)，如图1B/1C中所展示。第一隔离结构147从第一半导体层115的表面117延伸到第一深度(如图1B/1C中所标示的D1)。在一些实施例中，第一隔离结构147与场区125的场氧化物130同时形成。因而，第一隔离结构147可包含场氧化物130并延伸到与场氧化物130相同的深度——即，D1等于D0。在其它实施例中，第一隔离结构147延伸到与场氧化物不同的深度——即，D1不同于D0。
例如，在STI工艺期间，可在第一半导体层115中形成用于第一隔离区145及场区125两者的沟槽。随后，可使用遮蔽层来选择性地敞开对应于第一隔离区145的沟槽(同时保护场区125)，使得额外的蚀刻工艺步骤可使对应于第一隔离区145的沟槽更深地进入第一半导体层115中。可使用替代遮蔽方案(例如，选择性地敞开场区125，同时保护第一隔离区145)，使得第一隔离区145可具有比场区125浅的沟槽深度。以此方式，在完成STI工艺时，第一隔离结构147可从表面117延伸到与场氧化物130不同的深度。
类似地，可执行第一LOCOS工艺以部分地形成第一隔离结构147(例如，形成第一厚度的场氧化物)，而不在场区125中形成场氧化物130。随后，可使用掩模来界定场区125，使得可在第一LOCOS工艺之后的第二LOCOS工艺期间形成场氧化物130。作为第二LOCOS工艺的结果，由于第一隔离区145中已存在第一厚度的场氧化物，对应于第一隔离结构147的场氧化物生长得比场区125的场氧化物130更厚。可使用替代遮蔽方案(例如，在不界定第一隔离区145的情况下在场区125中部分生长场氧化物130)，使得第一隔离区145可具有比场区125更薄的场氧化物。以此方式，在完成LOCOS工艺时，第一隔离结构147可从表面117延伸到与场氧化物130不同的深度。
图1A中还说明在第一隔离区145内部的第二隔离区150。第二隔离区150包含第二隔离结构152(其也可被称为第二电介质隔离结构)，其在图1B/1C中也被个别地标识为第二隔离结构152a/b。第二隔离区150与第一隔离区145重叠(叠加)。图1A中所描绘的第二隔离区150形成闭合的矩形环。因而，第一隔离区145具有在第二隔离区150内部的内部部分145a。换句话说，第一隔离区145的内部部分145a被第二隔离区150环绕。第二隔离结构152从表面117延伸到第二深度(如图1B/1C中所标示的D2)。第二深度(D2)大于第一隔离结构147的第一深度(D1)。
在一些实施例中，第二深度大于1μm且小于20μm。进一步来说，第二隔离结构152的宽度(如图1A及1B/1C中所标示的W)可在0.5μm到几微米(例如，2到3μm)之间变化。在一些实施例中，第二隔离结构152可通过深沟槽隔离(DTI)技术形成。因而，第二隔离区150可被称为DTI区。类似地，第二隔离结构152可被称为DTI结构。在一些实施例中，DTI结构可包含多晶硅，其中多晶硅与DTI结构外部的其它结构(或组件)介电隔离。
尽管图1A中所描绘的第二隔离区150形成闭合的矩形环，但本公开不限于此。例如，第二隔离区150可形成圆形、椭圆形、长圆形或任何闭合的多边形形状。此外，尽管图1B/1C中所描绘的第二隔离结构152延伸得比第一半导体层115(或阱结构137的深度)更深，但是本公开不限于此。例如，第二隔离结构152可延伸到第一半导体层115与第二半导体层120之间的界面(或与阱结构137大约相同的深度)。在其它实例中，第二隔离结构152可不到达第一半导体层115与第二半导体层120之间的界面(或延伸小于阱结构137的深度)。
如图1A及1B/1C中所说明，阱区135与第一隔离区145接界。结果，形成阱结构137的阱植入物被阻止进入第一隔离区145。例如，覆盖第一隔离区145的抗蚀剂层阻挡用于第一隔离区145的阱植入物。因此，第一隔离区145可对应于阱植入物阻挡图案，其经设计以禁止阱植入物进入第一隔离区145。
在其它实施例中，第一隔离区145可包含与阱区135重叠的部分(例如，沿着其边界的外围部分)。因而，第一隔离区145的部分可接纳阱植入物。尽管如此，第一隔离区145与阱区135之间的重叠(例如，通过设计或工艺变化)可被禁止侵入第一隔离区145的内部部分145a，使得内部部分145a保持没有阱植入物。
图1B中还说明第一半导体层115的轻掺杂部分116。轻掺杂部分116在第一隔离结构147下方在阱结构137a与137b之间延伸。在这方面，轻掺杂部分116直接接触(例如，接触)第一隔离结构147。尽管出于说明目的，图1B将轻掺杂部分116描绘为第一半导体层115的单独的盒状特征，但轻掺杂部分116可被视为第一隔离结构147下方的不存在(排除)阱结构137a及137b的掺杂剂原子的第一半导体层115的部分。换句话说，在第一隔离结构147下方在第一半导体层115中缺少阱植入物可界定轻掺杂部分116。在这方面，轻掺杂部分116可对应于阱植入物阻挡图案。因此，轻掺杂部分116具有比阱结构137a及137b更高的电阻率。
在一些实施例中，轻掺杂部分116具有与第一半导体层115相同的电阻率。在一些实施例中，可进行补偿植入以增加轻掺杂部分116的电阻率——例如，轻掺杂部分116具有大于第一半导体层115的电阻率。补偿植入是指将相反导电类型的掺杂剂原子添加到半导体结构，这可被称为反向掺杂。例如，如果轻掺杂部分116包含p型掺杂剂原子(例如，第一半导体层115是p型外延层)，那么可将n型掺杂剂原子引入到轻掺杂部分116以增加轻掺杂部分116的电阻率。轻掺杂部分116可具有大于10,000Ω/□的薄层电阻。例如，轻掺杂部分116的薄层电阻对应于30,000Ω/□。
在一些实施例中，阱结构137a/b可横向到达第一隔离结构147下方的第二隔离结构152a/b，如图1C中所展示。例如，在激活经植入的掺杂剂原子的退火工艺期间，经植入的掺杂剂原子横向扩散(或扩散)到第二隔离区150的外周边。换句话说，DTI结构152a/b的外侧壁153a/b可分别与阱结构137a/b的侧壁138a/b接触。在此类实施例中，轻掺杂部分116在DTI结构152a与152b之间延伸。换句话说，轻掺杂部分116可对应于第二隔离区150内部的第一隔离区145的内部部分145a。在这方面，预期DTI结构152a/b提供防止阱区的扩展的电介质屏障，以维持轻掺杂部分116没有阱植入物的掺杂剂原子。
在一些实施例中，轻掺杂部分116可被视为第一半导体层115的一部分，其具有等于或大于形成时的第一半导体层115(例如，生长时的p型外延层)的电阻率的电阻率。因而，轻掺杂部分116可仅包含在形成第一半导体层115时(例如，在外延工艺步骤期间)并入第一半导体层115中的掺杂剂原子及/或此后被添加以增加其电阻率的掺杂剂原子(例如，补偿植入物的掺杂剂原子)。换句话说，轻掺杂部分116可不包含添加到第一半导体层115以降低其电阻率的掺杂剂原子(例如，阱植入物或形成其它组件的植入步骤的掺杂剂原子)。例如，如图1B/1C中所展示，在第二隔离结构(例如，DTI结构)之间没有形成阱区。
在图1A及1B/1C中还说明IC组件155，其位于第一隔离结构147上方。IC组件155可为电阻器(例如，多晶硅电阻器或薄膜电阻器)、电容器、薄膜晶体管或其组合。在一些实施例中，IC组件155是无源组件(电阻器、电容器)，其包含两个端子及用于两个端子的接触件156a/b。在一些实施例中，IC组件155直接在第一隔离结构147上。在其它实施例中，IC组件155直接在安置在IC组件155与第一隔离结构147之间的任选的电介质结构160(在图1B/1C中用虚线画出)上。任选的电介质结构160可包含接触件、通孔或导电迹线(在图1B/1C中未明确展示)。
IC组件155在第一与第二阱结构137b/b之间具有占据面积，如图1B/1C中所展示。此外，占据面积位于第一隔离区145的内部部分145a内。占据面积的第一边缘157a面向阱结构137a，且占据面积的第二边缘157b面向阱结构137b。进一步来说，DTI结构152a位于占据面积的第一边缘157a与阱结构137a之间，且DTI结构152b位于占据面积的第二边缘157b与阱结构137b之间。以此方式，DTI结构152a/b(或如图1A中所展示的DTI区150)环绕第一半导体层115的轻掺杂部分116的至少一部分，IC组件155位于所述部分之上。在一些实施例中，占据面积的第一(或第二)边缘与DTI结构152a(或DTI结构152b)之间的距离(如图1A及1B/1C中所标示的S1)的范围在一(1)到十(10)微米之间。
尽管图1A说明环绕第一隔离区145的多个个别的衬底接触件141(及包含接触件141的有源区140)，但本公开不限于此。例如，衬底接触件141可为如上文所描述的环绕第一隔离区145的环形结构(例如，接地环)。在其它实例中，一或多个个别的衬底接触件141(以及对应的有源区140及阱区135)可被放置在第一隔离区145旁边。在一些实施例中，一或多个个别的衬底接触件141是分布在场区125中以在操作期间提供稳健的接地平面的衬底抽头的部分。在一些实施例中，DTI结构152a(或152b)与一或多个接触件141中与其最接近的一者之间的距离(如图1A及1B/1C中所标示的S2)小于五十(50)微米。
图2A到2C说明根据本公开的实施例的在平面及横截面视图中的半导体装置201及202的示意图。图2A是半导体装置201的平面图，其可被视为半导体装置201的复合布局，且图2C是跨如图2A中所标记的虚线CD截取的半导体装置201的横截面图。类似地，图2B是半导体装置202的平面图，其可被视为半导体装置202的复合布局，且图2C是跨如图2B中所标记的虚线EF截取的半导体装置202的横截面图。半导体装置201及202可被认为具有半导体装置100的第二隔离区150的修改布局，以进一步增强高频特性——例如，减少IC组件155的RF泄漏。这些图将在下面的讨论中同时描述。
图2A到2C中所说明的实施例大体上类似于图1A及1B/1C中所说明的实施例，且因此相似的参考数字指代图1A及1B/1C的相似组件或特征。例如，半导体装置201及202包含具有第一半导体层115及第二半导体层120的衬底110。此外，半导体装置201及202两者包含场区125、包含衬底接触件141的有源区140、包含阱结构137的阱区135、包含第一隔离结构147的第一隔离区145、包含第二隔离结构152的第二隔离区150、第一半导体层115的轻掺杂部分116及IC组件155。
图2A说明除了第二隔离区150之外还包含第二隔离区250、260及270的半导体装置201。额外的第二隔离区250、260及270与第一隔离区145重叠(叠加)。在一些实施例中，参考图1A描述的第二隔离区150的布局可经修改以包含额外的第二隔离区250、260及270。因而，额外的第二隔离结构252、262及272(在图2C中也个别地标识为第二隔离结构252a/b、262a/b及272a/b)可与第二隔离结构152同时形成，且具有与第二隔离结构152相同的物理特性/尺寸。
在这方面，第二隔离区150对应于多个第二隔离区(例如，第二隔离区150、250、260及270)中的最外一者，且多个第二隔离区150、250、260及270形成一系列同心矩形闭环。此外，IC组件155的占据面积与多个第二隔离区中的一或多者至少部分重叠。尽管半导体装置201经描绘以包含形成一系列同心闭合矩形环的四(4)个第二隔离区150、250、260及270，但本公开不限于此。例如，多个第二隔离区150、250、260及270可不具有同一中心。此外或替代地，半导体装置201可具有更少(例如，三个、两个)或更多(五个、六个、甚至更多)数量的第二隔离区。
图2B说明包含第二隔离区的网格280(其也可被称为DTI网格)的半导体装置202，其中第二隔离区150对应于DTI网格280的最外边缘。除了第二隔离区150之外，DTI网格280还包含彼此相交的多个第二隔离区(例如，DTI段)。例如，第二隔离区的水平段281与第二隔离区的垂直段282(也被个别地标识为垂直段282a到f)相交，以形成DTI网格280的内部部分，所述内部部分被第二隔离区150环绕。在一些实施例中，参考图1A描述的第二隔离区150的布局可经修改以包含第二隔离区的水平段281及垂直段282。因而，对应于DTI网格280的内部部分的第二隔离结构(例如，图2C中的第二隔离结构283a到f)可与第二隔离结构152a/b同时形成，且具有与第二隔离结构152a/b相同的物理特性。此外，IC组件155的占据面积与DTI网格280至少部分重叠。
图3A及3B说明根据本公开的实施例的半导体装置301及302的横截面示意图。半导体装置301及302包含具有电介质层以改进其高频特性——例如，减少IC组件155的RF泄漏的半导体衬底。图3A及3B中所说明的实施例大体上类似于图1A到2C中所说明的实施例，且因此相似的参考数字指代图1A到图2C的相似组件或特征。
图3A说明包含衬底310的半导体装置301。半导体装置301大体上类似于参考图1A及1B/1C描述的半导体装置100。在这方面，半导体装置301可被认为是使用衬底310形成的半导体装置100。衬底310包含第一半导体层115、第二半导体层120及位于第一半导体层115与第二半导体层120之间的氧化物层330。衬底310可被称为绝缘体上硅(SOI)衬底。SOI衬底可具有厚度范围在0.1到1μm之间的的氧化物层330。SOI衬底的第二半导体层120可具有大于700Ω-cm的电阻率。进一步来说，SOI衬底的第一半导体层115可具有在0.15到5μm之间的范围内的厚度。预期氧化物层330针对IC组件155处置的RF信号在IC组件155与第二半导体层120之间提供进一步的隔离，从而改进IC组件155的RF泄漏特性。
此外，第二隔离结构152a/b延伸到氧化物层330(在氧化物层330上着陆、与氧化物层330结合、接触)，使得第二隔离结构152a/b连接到氧化物层330。以此方式，对应于第一隔离区145的内部部分145a的第一半导体层115的轻掺杂部分116的部分可通过电介质结构隔离——即，对应于内部部分145a、氧化物层330及第二隔离结构152a/b的第一隔离结构147的一部分。在一些实施例中，第一半导体层115的厚度可小于0.5μm。在此类实施例中，可省略第二隔离结构152a/b。
图3B说明包含衬底310的半导体装置302。半导体装置302大体上类似于参考图2A到2C描述的半导体装置201及202。在这方面，半导体装置302可被认为是使用衬底310形成的半导体装置201及202。如图3B中所展示，第二隔离结构152a/b、283a到f、252a/b、262a/b、272a/b中的每一者延伸到氧化物层330(在氧化物层330上着落、与氧化物层330结合、接触)，使得第二隔离结构可连接到氧化物层330。以此方式，对应于第一隔离区145的内部部分145a的第一半导体层115的轻掺杂部分116的部分可通过电介质结构隔离——即，对应于第一隔离区145的内部部分145a、氧化物层330及第二隔离结构152a/b的第一隔离结构147的一部分。进一步来说，轻掺杂部分116的一部分被分成更小的若干区段，其中每一者被相应的电介质结构隔离。
图4A到4D呈现电阻器(例如，IC组件155的实例)的等效电路模型及说明在实施及不实施本公开的所描述实施例的情况下的电阻器的电特性的实验数据。实验数据确认与本公开的所描述实施例相关联的改进的RF泄漏特性。图4A呈现电阻器(例如，薄膜电阻器、多晶硅电阻器)的等效电路模型401。电路模型401包含输入节点(端子)410及输出节点(端子)415，其分别对应于参考图1A及1B/1C描述的接触件156a及156b。电路模型401还包含对应于参考图1A及1B/1C描述的第二半导体层120的接地节点(端子)420。
电路模型401包含电阻器R12及电容器C12，其表示电阻器的输入节点410与输出节点415之间的电阻及电容，RF信号行进通过所述电阻器。此外，电路模型405包含电阻器R11及电容器C11，其表示输入节点410处电阻器与或附近的衬底之间的电阻及电容。类似地，电路模型401包含电阻器R22及电容器C22，其表示输出节点415处电阻器与或附近的衬底之间的电阻及电容。电阻器R11及R22以及电容器C11及C22可被视为表示电阻器与衬底(例如，第二半导体层120)之间的分布式电阻-电容(RC)网络。
图4B呈现多晶硅电阻器关于操作频率的小信号电阻，即理想多晶硅电阻器的电阻425(三角形及正方形标记)、常规的多晶硅电阻器的电阻430(菱形标记)，以及具有本公开的所描述实施例(例如，半导体装置100、201、202、301或302)的多晶硅电阻器的电阻435(“x”标记)。理想的多晶硅电阻器可包含基于其物理尺寸(例如，长度、宽度)的电阻器的一阶示意性模型，或并入环绕电阻器的其它结构的效应的基于布局的模型。此类电阻器模型不反映衬底依据操作频率而变化的效应。因此，如图4B中所展示，电阻425没有展示对操作频率的显著依赖性。
常规的多晶硅电阻器是在场区(例如，包含场氧化物及阱植入物的区)中形成的多晶硅电阻器。常规的多晶硅电阻器预期具有显著的RF泄漏，且其高频行为显著偏离其DC或低频行为。例如，在4GHz下，常规的多晶硅电阻器的小信号电阻为约450Ω或与其约380Ω的DC值相比更高。在20GHz或更高的频率下，小信号电阻进一步增加到约600Ω。
实施本公开的所描述实施例的多晶硅电阻器是在第一隔离区(例如，STI区145)上方形成的多晶硅电阻器。外延层的轻掺杂部分(例如，轻掺杂部分116)位于第一隔离区下方。进一步来说，第二隔离结构(例如，DTI结构153)环绕多晶硅电阻器的占据面积，如参考图1A及1B/1C所描述的。与常规的多晶硅电阻器相比，根据本公开的实施例的多晶硅电阻器展现减少的RF泄漏，且其高频行为保持合理地接近其DC或低频行为。例如，在4GHz下，电阻器的小信号电阻略微增加到约400Ω(从约380Ω开始)。20GHz下，小信号电阻保持在420Ω左右。
根据本公开的实施例的多晶硅电阻器的改进的高频行为可通过衬底电容(其也可被称为分流电容)及/或衬底电阻(其也可被称为分流电阻)的行为来解释。衬底电容及电阻行为可被认为是包含电阻器R11及R22以及电容器C11及C22的分布式RC网络的特性。
图4C呈现关于操作频率的与多晶硅电阻器相关联的衬底电容，即理想多晶硅电阻器的衬底电容440(三角形及正方形标记)、常规的多晶硅电阻器的衬底电容445(菱形标记)，以及本公开的所描述实施例的多晶硅电阻器的衬底电容450(“x”标记)。如图4C中所展示，衬底电容450跨操作频率的范围小于衬底电容445。衬底电容440独立于操作频率，这是因为理想模型不反映衬底效应。
图4D呈现关于操作频率的与多晶硅电阻器相关联的衬底电阻，即理想多晶硅电阻器的衬底电阻455(三角形及正方形标记)、常规的多晶硅电阻器的衬底电阻460(菱形标记)，以及根据本公开的实施例的多晶硅电阻器的衬底电阻465(“x”标记)。如图4D中所展示，衬底电阻465跨操作频率的范围大于衬底电阻460。衬底电阻455独立于操作频率，这是因为理想模型不反映衬底效应。
因此，根据本公开的实施例的多晶硅电阻器的改进的高频特性可归因于衬底的增加的电阻及减少的电容，这使得RF信号到衬底的耦合更加困难。换句话说，在高频操作期间，更多的RF信号保留在多晶硅电阻器(例如，IC组件155)内，这至少部分是由于到衬底(例如，第二半导体层120)的RF泄漏更少。
图5A及5B说明根据本公开的实施例的电阻器的实例。参考图1A及1B/1C描述的IC组件155可包含图5A/5B中所描绘的电阻器501或502。如本文所描述的，电阻器501(或502)可由多晶硅(即，多晶硅电阻器)形成。多晶硅可为用于形成MOSFET的栅极结构或用于形成BJT的发射极或基极结构的相同的多晶硅。多晶硅电阻器可具有在0.1到0.5μm之间的范围内的厚度。根据针对给定技术节点的MOSFET的栅极长度的设计规则，多晶硅电阻器可具有某一宽度(如图5A/5B中所标示的W)。例如，多晶硅电阻器的宽度可等于或大于0.18μm。多晶硅电阻器可具有任何长度(如图5A中所标示的L)以获得特定的电阻值——例如，几百微米。在一些情况下，多晶硅电阻器具有如电阻器502中那样的蛇形形状。在一些情况下，长度大于至少0.5μm。
此外，多晶硅可经修改以获得特定的电阻值。例如，可将n型及/或p型掺杂剂原子引入到多晶硅以获得约200Ω/□的薄层电阻。此外或替代地，导电层可形成在多晶硅上，例如钨(W)、硅化钨(WSix)、硅化钛(TiSix)或硅化镍(NiSix)。作为形成导电层的结果，可实现小于10Ω/□的薄层电阻。在一些实施例中，电阻器501(或502)可由薄膜电阻器材料形成，例如氮化钽(TaN)、硅铬(SiCr)或镍铬(NiCr)。在其它实施例中，电阻器501(或502)可由铝或铜形成。此外，鉴于高频操作通常支持的相对大的电流密度，电阻器501(或502)的整体物理及电学考虑可包含材料的电迁移特性。
图6A及6B说明根据本公开的实施例的电容器的实例。参考图1A及1B/1C描述的IC组件155可包含图6A/6B中所描绘的电容器601(或602)。电容器601可由材料堆叠(例如，垂直堆叠在另一者的顶部上的材料)形成，其构成第一导电板610、第二导电板615以及第一导电板610与第二导电板615之间的电介质层620。用于第一导电板610及第二导电板615的导电材料可包含多晶硅、氮化钛(TiN)、铝、铜等。例如，第一导电板610是多晶硅电极，且第二导电板615是TiN电极。在其它实例中，第一导电板610及第二导电板615两者由多晶硅制成。在又其它实例中，第一导电板610及第二导电板615两者由铝(或铜)制成。
电容器602可由同一层内的不同材料形成，其构成第一导电板630、第二导电板635以及第一导电板630与第二导电板635之间的电介质层640——例如，由电介质材料分离的叉指状金属线。因而，电容器602可被称为平面电容器。上文参考电容器601所描述的各种导电材料可用于第一导电板630及第二导电板635。此外，电容器602(或601)可堆叠在另一者的顶部上(例如，在多层金属化结构上方)以增加电容值。
虽然上文已描述本公开的各种实施例，但应理解，其是以实例而非限制的方式呈现的。在不脱离本公开的精神或范围的情况下，可根据本文的公开内容对所公开的实施例进行许多改变。另外，虽然在所说明的实施例中，各种特征或组件已被展示为具有特定的布置或配置，但其它布置及配置也是可能的。此外，在实例实施例的上下文中描述的本技术的方面可在其它实施例中组合或消除。因此，本公开的广度及范围不受任何上文所描述的实施例的限制。

Claims (41)

1.一种半导体装置，其包括：
衬底上方的半导体层，所述半导体层包含与所述衬底相对的表面；
所述半导体层内的阱结构，所述阱结构包含沿着所述表面彼此横向间隔开的第一及第二阱部分；
浅沟槽隔离STI结构，其位于所述第一与第二阱部分之间，所述STI结构相对于所述表面延伸到第一深度；
所述STI结构上方的组件，所述组件在所述第一与第二阱部分之间具有占据面积，其中：
所述占据面积的第一边缘面向所述第一阱部分；且
所述占据面积的第二边缘面向所述第二阱部分；以及
深沟槽隔离DTI结构，其位于所述第一与第二阱部分之间，所述DTI结构相对于所述表面延伸到第二深度，所述第二深度大于所述第一深度，其中：
所述DTI结构的第一部分位于所述占据面积的所述第一边缘与所述第一阱部分之间，且
所述DTI结构的第二部分位于所述占据面积的所述第二边缘与所述第二阱部分之间。
2.根据权利要求1所述的半导体装置，其进一步包括位于所述阱结构中的一或多个接触件，所述一或多个接触件通过所述阱结构与所述衬底电耦合。
3.根据权利要求1所述的半导体装置，其中位于所述第一与第二阱部分之间的所述半导体层包括所述半导体层的轻掺杂部分。
4.根据权利要求1所述的半导体装置，其中位于所述DTI结构的所述第一与第二部分之间的所述半导体层包括所述半导体层的轻掺杂部分。
5.根据权利要求1所述的半导体装置，其中：
所述第一深度小于一(1)微米；且
所述第二深度大于一(1)微米且小于二十(20)微米。
6.根据权利要求1所述的半导体装置，其进一步包括位于所述组件的所述占据面积内的一或多个额外DTI结构。
7.根据权利要求1所述的半导体装置，其中所述组件包括电阻器，所述电阻器直接位于所述STI结构上且包括多晶硅。
8.根据权利要求1所述的半导体装置，其进一步包括安置在所述STI结构上的电介质层，其中所述组件是直接位于所述电介质层上的电阻器。
9.根据权利要求1所述的半导体装置，其中所述组件包括电阻器，所述电阻器包括多晶硅、硅化钨、硅化钛、硅化镍、钨、铝、铜、氮化钽、硅铬或镍铬中的至少一者。
10.根据权利要求1所述的半导体装置，其进一步包括位于所述半导体层与所述衬底之间的电介质层，其中所述DTI结构接触所述电介质层。
11.根据权利要求1所述的半导体装置，其中：
所述半导体层具有第一掺杂剂浓度；且
所述阱结构具有大于所述第一掺杂剂浓度的第二掺杂剂浓度。
12.根据权利要求1所述的半导体装置，其中所述半导体层、所述阱结构及所述衬底具有第一导电类型。
13.一种半导体装置，其包括：
半导体层的浅沟槽隔离STI区，所述STI区包含深沟槽隔离DTI区，其中：
所述STI区包含所述DTI区内部的内部部分；
所述STI区包含第一电介质隔离结构，其相对于所述半导体层的表面具有第一厚度；且
所述DTI区包含第二电介质隔离结构，其相对于所述表面具有大于所述第一厚度的第二厚度；
所述半导体层的阱区，其环绕所述STI区，所述阱区具有比所述半导体层更大的掺杂剂浓度；以及
组件，其具有位于所述STI区的所述内部部分内的占据面积。
14.根据权利要求13所述的半导体装置，其中：
所述第一电介质隔离结构的所述第一厚度小于一(1)微米；且
所述第二电介质隔离结构的所述第二厚度大于一(1)微米且小于二十(20)微米。
15.根据权利要求13所述的半导体装置，其中由所述阱区环绕的所述半导体层包括所述半导体层的轻掺杂部分。
16.根据权利要求13所述的半导体装置，其中所述半导体层位于具有比所述阱区更大的掺杂剂浓度的衬底上方。
17.根据权利要求13所述的半导体装置，其进一步包括位于所述阱区中的一或多个接触件，所述一或多个接触件通过所述阱区与位于所述半导体层下方的衬底电耦合。
18.根据权利要求13所述的半导体装置，其中所述组件包括电阻器，所述电阻器直接位于所述STI区上且包含多晶硅。
19.根据权利要求13所述的半导体装置，其中所述DTI区对应于所述半导体层的多个DTI区中的最外一者，且其中所述多个DTI区形成一系列同心闭环。
20.根据权利要求19所述的半导体装置，其中所述组件的所述占据面积与所述多个DTI区中的所述DTI区中的一或多者至少部分重叠。
21.根据权利要求13所述的半导体装置，其中所述DTI区对应于由彼此交叉的多个DTI段形成的DTI网格的最外边缘。
22.根据权利要求21所述的半导体装置，其中所述组件的所述占据面积与所述DTI网格至少部分重叠。
23.一种半导体装置，其包括：
第二半导体层上方的第一半导体层，所述第一半导体层具有背向所述第二半导体层的表面；
所述第一半导体层内的掺杂结构，所述掺杂结构包含沿着所述表面彼此横向间隔开的第一及第二掺杂部分；
第一隔离结构，其位于所述第一与第二掺杂部分之间，所述第一隔离结构从所述表面延伸到第一深度；及
所述第一隔离结构上方的集成电路IC组件，所述IC组件在所述第一与第二掺杂部分之间具有占据面积。
24.根据权利要求23所述的半导体装置，其中在所述第一隔离结构下方且位于所述第一与第二掺杂部分之间的所述第一半导体层包括所述第一半导体层的轻掺杂部分。
25.根据权利要求24所述的半导体装置，其中所述第一半导体层的所述轻掺杂部分包括第一导电类型的第一掺杂剂原子及第二导电类型的第二掺杂剂原子。
26.根据权利要求24所述的半导体装置，其中所述第一半导体层的所述轻掺杂部分具有大于一万(10,000)欧姆/平方的薄层电阻。
27.根据权利要求23所述的半导体装置，其进一步包括位于所述掺杂结构中的一或多个接触件，所述一或多个接触件通过所述掺杂结构与所述第二半导体层电耦合。
28.根据权利要求23所述的半导体装置，其中所述IC组件直接位于所述第一隔离结构上。
29.根据权利要求23所述的半导体装置，其进一步包括安置在所述第一隔离结构上的电介质层，其中所述IC组件直接位于所述电介质层上。
30.根据权利要求23所述的半导体装置，其中所述IC组件包括：
电阻器、电容器、薄膜晶体管或其组合，其中所述电阻器包含多晶硅、硅化钨、硅化钛、硅化镍、钨、铝、铜、氮化钽TaN、硅铬SiCr或镍铬NiCr中的至少一者。
31.根据权利要求23所述的半导体装置，其中：
所述第一半导体层包括外延层；且
所述掺杂结构包括阱结构。
32.根据权利要求23所述的半导体装置，其中所述第一半导体层、所述第二半导体层及所述掺杂结构具有第一导电类型。
33.根据权利要求23所述的半导体装置，其中：
所述第一半导体层具有第一电阻率；
所述第二半导体层具有小于所述第一电阻率的第二电阻率；且
所述掺杂结构具有小于所述第一电阻率且大于所述第二电阻率的第三电阻率。
34.根据权利要求23所述的半导体装置，其进一步包括：
第二隔离结构，其位于所述第一与第二掺杂部分之间，所述第二隔离结构从所述表面延伸到大于所述第一深度的第二深度，其中：
所述第二隔离结构的第一部分位于所述占据面积的第一边缘与所述第一掺杂部分之间；且
所述第二隔离结构的第二部分位于所述占据面积的第二边缘与所述第二掺杂部分之间。
35.根据权利要求34所述的半导体装置，其中在所述第一隔离结构下方且位于所述第二隔离结构的所述第一与第二部分之间的所述第一半导体层包括所述第一半导体层的轻掺杂部分。
36.根据权利要求34所述的半导体装置，其进一步包括位于所述掺杂结构中的一或多个接触件，所述一或多个接触件通过所述掺杂结构与所述第二半导体层电耦合，其中所述第二隔离结构的所述第一部分与所述一或多个接触件中与其最接近的接触件之间的距离小于五十(50)微米。
37.根据权利要求34所述的半导体装置，其进一步包括位于所述IC组件的所述占据面积的所述第一与第二边缘之间的一或多个额外第二隔离结构。
38.根据权利要求34所述的半导体装置，其中所述占据面积的所述第一边缘与所述第二隔离结构的所述第一部分之间的距离在一(1)微米到十(10)微米之间的范围内。
39.根据权利要求34所述的半导体装置，其进一步包括位于所述第一半导体层与所述第二半导体层之间的电介质层，其中所述第二隔离结构接触所述电介质层。
40.根据权利要求34所述的半导体装置，其中：
所述第一隔离结构包括浅沟槽隔离STI结构或硅的局部氧化LOCOS结构；且
所述第二隔离结构包括深沟槽隔离DTI结构。
41.根据权利要求34所述的半导体装置，其中：
所述第一深度小于一(1)微米；且
所述第二深度大于一(1)微米且小于二十(20)微米。
CN202310483571.4A 2022-04-29 2023-04-28 用于高频应用的半导体装置 Pending CN116978858A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/732,513 2022-04-29
US17/732,513 US20230352522A1 (en) 2022-04-29 2022-04-29 Semiconductor devices for high frequency applications

Publications (1)

Publication Number Publication Date
CN116978858A true CN116978858A (zh) 2023-10-31

Family

ID=88477410

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310483571.4A Pending CN116978858A (zh) 2022-04-29 2023-04-28 用于高频应用的半导体装置

Country Status (2)

Country Link
US (1) US20230352522A1 (zh)
CN (1) CN116978858A (zh)

Also Published As

Publication number Publication date
US20230352522A1 (en) 2023-11-02

Similar Documents

Publication Publication Date Title
US6984860B2 (en) Semiconductor device with high frequency parallel plate trench capacitor structure
TWI424527B (zh) 包含延伸穿過埋藏絕緣層的導電結構之電子裝置
US7439145B2 (en) Tunable semiconductor diodes
US7582949B2 (en) Semiconductor devices
US7485941B2 (en) Cobalt silicide schottky diode on isolated well
US7820519B2 (en) Process of forming an electronic device including a conductive structure extending through a buried insulating layer
US8015538B2 (en) Design structure with a deep sub-collector, a reach-through structure and trench isolation
US7544557B2 (en) Gate defined Schottky diode
US8614489B2 (en) Vertical NPNP structure in a triple well CMOS process
KR101232662B1 (ko) 반도체 디바이스를 형성하는 방법 및 그의 구조
US8513764B2 (en) Schottky diode
US20220140129A1 (en) Integrated schottky diode with guard ring
CN110612608A (zh) 使用阈值注入区域的半导体可变电容器
TWI648860B (zh) 具有降低電容可變性的半導體設備中的電容結構
US6943428B2 (en) Semiconductor device including bipolar transistor and buried conductive region
CN111261617B (zh) 具有垂直扩散板的电容器结构
TW201417238A (zh) 積體電路結構
EP0961323B1 (en) Integrated CMOS circuit for use at high frequencies
CN116978858A (zh) 用于高频应用的半导体装置
JP5563340B2 (ja) 半導体装置
US11011510B2 (en) Breakdown uniformity for ESD protection device
US20080054368A1 (en) CMOS Devices Adapted to Prevent Latchup and Methods of Manufacturing the Same
CN118591882A (zh) 具有高面积效率的半导体保护器件
JP2002057218A (ja) 無線周波数の集積回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication