KR101225594B1

KR101225594B1 - 다수의 채널을 수신하기 위한 시스템 및 방법

Info

Publication number: KR101225594B1
Application number: KR1020077024381A
Authority: KR
Inventors: 데이비드 에머리 바이락; 존 시드니 스튜어트; 앤드류 켄트 플리크너; 존 요세프 커티스
Original assignee: 톰슨 라이센싱
Priority date: 2005-05-04
Filing date: 2006-03-29
Publication date: 2013-01-24
Also published as: US20090310624A1; JP5676530B2; JP2008543129A; CN101171756A; EP1878122A1; MY158025A; JP2012239195A; KR20080003825A; CN101171756B; WO2006118722A1; EP1878122B1

Abstract

개시된 실시예는 통신 수신기에서 다수의 채널을 수신하기 위한 시스템(200) 및 방법(400)에 관한 것이다. 이 시스템(200)은 제 1 입력 신호를 제 1 디지털 신호와 제 2 디지털 신호로 변환하기 위한 아날로그-디지털 변환기(210)와, 제 1 디지털 신호를 처리하기 위한 제 1 프로세서(220, 230, 240)를 포함하는 제 1 모듈(206)과, 제 2 디지털 신호를 처리하기 위해 제 2 프로세서(260, 270, 280)를 포함하는 제 2 모듈(256)을 포함한다. 방법(400)은 아날로그 신호를 수신하는 단계(402), 상기 아날로그 신호를 제 1 디지털 신호와 제 2 디지털 신호로 변환하는 단계(404), 상기 제 1 디지털 신호가 제 1 인터페이스를 통과하게 하는 단계(406), 복수의 제 1 출력 신호를 만들기 위해, 제 1 디지털 신호를 처리하는 단계(408), 상기 제 2 디지털 신호가 제 2 인터페이스를 통과하게 하는 단계(410), 및 복수의 제 2 출력 신호를 만들기 위해, 제 2 디지털 신호를 처리하는 단계(412)를 포함한다.

Description

다수의 채널을 수신하기 위한 시스템 및 방법{SYSTEM AND METHOD FOR RECEIVING MULTIPLE CHANNELS}

본 출원은 U.S.C. 35 §119하의 2005년 5월 4일 미국에서 출원된 가출원 60/677,501호의 이익을 청구한다.

본 발명은 일반적으로 통신 수신기에 관한 것이다. 더 구체적으로 본 발명은 아날로그-디지털 변환 후 수행된 신호 분할을 사용하여 다수의 채널을 동조하기 위한 시스템 및 연관된 방법에 관한 것이다.

이 섹션은 아래에 설명 및/또는 청구되는 본 발명의 다양한 양상에 관련될 수 있는 관련 분야의 다양한 양상을 독자에게 소개하기 위해 의도된다. 이 논의는 본 발명의 다양한 양상의 더 나은 이해를 촉진하기 위해 배경 정보를 독자에게 제공하는데 도움이 될 것으로 생각된다. 따라서, 이들 진술문은 이러한 관점에서 읽혀져야 하고, 종래 기술의 용인으로서 읽혀져서는 안 된다는 점이 이해되어야 한다.

최근에, 가정으로 매체 전달이 급속한 변화를 초래하였다. 오늘날, 소비자는 위성 시스템, 케이블 시스템 및 인터넷을 포함하는 다수의 소스로부터 가정에서 동시에 100개가 넘는 상이한 자료의 프로그램을 동시에 수신할 수 있다. 소비자가 이 제 이전보다 더 많은 프로그래밍 옵션으로부터 선택할 수 있다는 것이 분명하다.

가전 제품 또한 이용 가능한 많은 수의 프로그래밍 옵션에 기초하여, 소비자의 새로운 요구에 맞추어 변화를 겪고 있다. 새로운 가전 디바이스는 종종 화상 내 화상(picture-in-picture)을 통해 한번에 적어도 2개의 프로그램을 보는 것을 허용하고, 나중에 보기 위해 2개 이상의 프로그램을 녹화하는 것을 또한 허용할 수 있다. 일부 디바이스는 심지어 전체 가정을 통해 프로그램을 재분배하는 능력을 포함할 수 있다.

하지만 신호를 실제로 수신하는 디바이스는 이러한 기간을 통해 매우 작은 변화를 겪었다. 종래의 튜너는 통상 정보의 단일 물리적인 채널 주파수에만 동조할 수 있다. 2개 이상의 정보 채널이 요구된다면, 종래의 접근법은 라디오 주파수(RF) 신호의 전력을 분할하여, 분할된 신호 각각을 분리된 동조기에 제공하는 것이다. RF 신호가 분할되면, 신호 에너지와 전반적인 신호 성능의 손실을 각 분리된 동조기에서 겪게 된다. 일부 경우에서는, 2개 이상의 RF 분할이 필수적인데, 이는 각 동조기에서 이용 가능한 신호의 품질을 더 떨어뜨린다. 이는, 예컨대 응용을 위해 4개의 동조기가 요구되는 경우 필수적이다. 신호 에너지의 손실을 극복하기 위해, 신호(들)가 RF 분할 전 또는 후에 활발히 증폭될 수 있지만, 증폭은 신호로 추가 잡음 및 왜곡을 도입할 수 있다. 그러므로, 분할된 신호는 제 1 신호 분할 전에 수신된 신호보다 낮은 신호 품질을 가질 수 있다.

현재 다수의 동조기 수신기를 사용하는 시스템은, 디지털 위성 텔레비전 서비스이다. 실제로, 이제는 적어도 2개의 동조기가 포함된 위성 수신기를 찾는 것이 더 흔하다. 앞으로는, 위성 수신기가 많게는 5개의 동조기를 가질 수 있다. 게다가, 시스템 사양의 변경은 여분의 동조기가 프로그램 가이드나 다른 다운로드 가능한 특징과 같은 제어 정보를 수신하는 데 항상 이용 가능하게 될 것을 요구할 수 있다.

수신기 프론트 엔드(front end) 기술에서의 최근의 진전은, 점점 더 많은 회로를 디지털 신호 처리 영역으로 이동시킴으로써, 위성 수신기 설계의 전망(landscape)을 변경하기 시작하고 있다. 동조기에서 발견된 많은 종래의 아날로그 기능은 이제 디지털 회로로 이동하고 있다. 회로를 디지털 영역으로 이동하는 것의 장점은 RF 분할기와 같은 아날로그 디바이스와 연관된 잠재적인 신호 품질 저하를 경감시킬 수 있다는 점이다.

하지만, 다수의 채널을 수신할 수 있는 수신기에 관해 또 다른 복잡하게 하는 인자는, 각 채널에 관한 데이터가 이후에 비디오 디코딩 및 오디오 디코딩과 같은 추가 처리에서 사용될 수 있는 데이터를 제공하도록 개별적으로 복조 되어야 한다는 점이다. 복조 공정은 통상 인코드된 신호를 복조하는 것과, 송신시 발생하는 임의의 에러를 수리하거나 식별하기 위해 에러-정정을 수행하는 것을 수반한다. 이러한 복조 공정은 또한 현재 채널 손상을 가정하면, 수신하는 것을 돕기 위해 등화(equalization)를 포함할 수 있다. 실리콘 집적 회로와 같은 회로의 설계 및 구현에서의 물리적인 제한으로 인해, 단일 실리콘 다이(die) 상에 보다 많은 소수의 복조 시스템을 포함하는 것이 가능하지 않을 수 있다. 다시, 종래의 접근법은 전반적인 설계시 모든 복조 시스템에 관한 별도의 동조기 시스템을 포함하는 것이 된 다. 하지만, 이러한 접근법은 위에서 논의된 것과 같은 성능 저하를 겪게 된다. 그러므로, 신호 성능 품질 저하를 최소화하고, 디지털 회로 설계를 진척시킴으로써 주어진 크기 조정을 이용하는 다수 채널을 수신할 수 있는 시스템을 가지는 것이 바람직하게 된다.

개시된 실시예는 통신 수신기에서 다수의 채널을 수신하기 위한 시스템 및 방법에 관한 것이다. 본 발명의 시스템은 입력 신호를 제 1 디지털 신호와 제 2 디지털 신호로 변환하기 위한 아날로그-디지털 변환기와, 제 1 디지털 신호를 처리하기 위한 제 1 프로세서를 포함하는 제 1 모듈과, 제 2 디지털 신호를 처리하기 위해 제 2 프로세서를 포함하는 제 2 모듈을 포함한다.

본 발명의 방법은 아날로그 신호를 수신하는 단계, 상기 아날로그 신호를 제 1 디지털 신호와 제 2 디지털 신호로 변환하는 단계, 제 1 디지털 신호가 제 1 인터페이스를 통과하게 하는 단계, 복수의 제 1 출력 신호를 생성하기 위해 제 1 디지털 신호를 처리하는 단계, 제 2 디지털 신호가 제 2 인터페이스를 통과하게 하는 단계, 및 복수의 제 2 출력 신호를 생성하기 위해, 제 2 디지털 신호를 처리하는 단계를 포함한다.

도 1은 본 발명의 바람직한 실시예의 블록도.

도 2는 본 발명을 이용하는 시스템의 바람직한 실시예의 블록도.

도 3은 본 발명을 이용하는 시스템의 또 다른 바람직한 실시예의 블록도.

도 4는 본 발명의 예시적인 방법의 흐름도.

본 발명의 특징과 장점은 예를 통해, 다음 상세한 설명으로부터 더 분명해질 수 있다.

본 발명의 하나 이상의 특정 실시예가 아래에 설명된다. 이들 실시예의 간결한 설명을 제공하기 위한 노력으로, 실제 구현의 모든 특징이 본 명세서에서 설명되지는 않는다.

임의의 그러한 실제 구현예의 개발에서, 임의의 엔지니어링 또는 설계 프로젝트에서처럼, 일 구현예마다 변할 수 있는 시스템-관련된 및 비지니스-관련된 제약을 준수하는 것과 같은 개발자의 특정 목표를 달성하기 위해 다수의 구현예-특정 결정이 이루어져야 한다는 점을 알아야 한다. 게다가, 그러한 개발 노력은 복잡하고 시간을 소비하는 것일 수 있지만, 그럼에도 불구하고, 본 개시물의 이익을 가지는 당업자들에 있어 설계, 조립 및 제작을 책임지는 일상적인 일이 된다.

다음 내용은 위성 신호를 수신하기 위해 사용된 회로를 설명한다. 신호 입력이 일부 다른 수단에 의해 공급될 수 있는 다른 유형의 신호를 수신하기 위해 이용된 다른 시스템은, 매우 유사한 구조물을 포함할 수 있다. 당업자라면 본 명세서에서 설명된 회로의 실시예가 단순히 하나의 잠재적인 실시예라는 것을 알게 된다. 이와 같이, 대안적인 실시예에서는, 회로의 구성 성분이 재배치되거나 생략될 수 있거나 추가 구성 성분이 추가될 수 있다. 예컨대, 경미한 수정을 통해, 설명된 회로가 케이블 네트워크로부터 전달된 것과 같은 비-위성(non-satellite) 비디오 및 오디오 서비스에서 사용하도록 구성될 수 있다.

이제 도 1을 참조하면, 본 발명의 바람직한 실시예의 블록도가 도시되어 있다. 도 1은 위성 신호 수신 시스템에서의 수신기에서 사용된 동조기 복조기 회로(100)를 도시한다. 동조기 복조기 회로(100)는 일반적으로 집적 회로(IC)와 같은 단일의 전기적으로 동작하는 모듈 내에 통합될 수 있다. 아날로그 RF 입력 신호가 동조기 복조기 회로(100)에 공급된다. RF 입력 신호는 1㎓와 2㎓ 사이의 L-대역 주파수 범위 내의 중간 주파수(IF)로 하향 변환된 송신된 위성 신호를 나타낸다. L-대역 신호는 전체 스펙트럼과, 시스템 내의 특정 위성으로부터의 특정 편파된 신호에 대응하는 연관된 데이터를 포함한다. 예컨대, L-대역 신호는 모두 함께 주파수 분할 멀티플렉싱되고 대략 950㎒와 1450㎒ 사이의 주파수 범위를 점유하는 16개의 특정 물리적 정보 채널을 담고 있을 수 있다. 각 채널은 대역폭이 대략 20㎒일 수 있고 많은 개별 프로그래밍 스트림을 운반한다.

2개 이상의 개별 채널을 나타내는 입력 신호는, 동조기 복조기 회로(100)에 입력되고, 고속의 아날로그-디지털(A/D) 변환기(110)로 옮겨진다. 입력 신호는 동조기 복조기 회로(100)에 입력되기 전에 증폭기와 필터와 같은 도시되지 않은 회로에 의해 처리될 수 있다. 고속의 A/D 변환기(110)는 디지털 출력을 생성하기 위해 L-대역 신호를 샘플링한다. 도시되지 않은 샘플링 클록은 또한 고속의 A/D 변환기(110)에 입력된다. 샘플링 클록은 수정으로부터의 고정된 클록 소스일 수 있거나 위상 동기 루프(PLL: phase locked loop) 발진기를 사용하는 또 다른 소스로부터 생성될 수 있다. 샘플링 클록 주파수는 전체 L-대역 신호의 적당한 샘플링을 허용 하도록 선택될 수 있다. 일 실시예에서, 960㎒ 내지 1440㎒의 주파수 범위에서 L-대역 신호를 샘플링하기 위해 933㎒의 샘플링 주파수가 선택된다. A/D 변환기(110)의 출력은 각 샘플이 다수의 비트로 표현되는 디지털 워드일 수 있는 L-대역 신호의 시간 샘플들의 세트를 나타낸다. 바람직한 일 실시예에서, A/D 변환기(110)의 출력에서의 샘플은 8비트로 표현되는 디지털 워드이다. 이용된 샘플링 공정으로 인해, A/D 변환기(110) 출력의 샘플링된 디지털 출력의 주파수 스펙트럼은, 입력에서의 아날로그 신호로서 주파수 상의 그것의 본래의 위치에 대해 주파수 이동 및/또는 전치될 수 있다.

A/D 변환기(110)의 출력으로부터의 신호는 디지털 동조기 블록(120)에 연결된다. A/D 변환기(110)의 출력에서의 신호는, 예컨대 초당 933 메가 샘플의 8비트의 데이터만큼을 나타내는 매우 빠른 속도의 디지털 신호이다. 그렇게 빠른 속도로 모듈 내의 다른 기능에 신호를 제공하는 데 있어 어려움이 발생할 수 있다. 매우 빠른 속도의 디지털 신호는, 예컨대 466.5㎒에서 8비트 신호 2 세트를 나타내는 2개 이상의 신호로 디멀티플렉싱될 수 있다. 디멀티플렉싱과 다른 타이밍 기능은 A/D 변환기(110) 내에서 발견될 수 있다. 이후 신호는 제 1 인터페이스(112)를 통해 제공될 수 있다. 매우 빠른 속도의 디지털 신호가 모듈 내에 담겨 있기 때문에, 표준이 아닌 신호 포맷과 인터페이스 방법이 매우 빠른 속도의 디지털 신호를 디지털 동조기 블록(120)에 연결하는데 사용될 수 있다. 제 1 인터페이스(112)는 A/D 변환기(110)와 디지털 동조기 블록(120) 사이의 전기적인 연결을 간단히 제공할 수 있다. 일 실시예에서, 접지면으로 언급되는 신호의 세트로서 제어된 전기적 길이의 제어된 임피던스 인터페이스를 통해 제 1 인터페이스(112) 상에 매우 빠른 속도의 신호가 제공된다.

디지털 동조기 블록(120)은 추가 개별 채널 복조 및 처리에 필요한 기저대역 디지털 데이터의 하나 이상의 특정 채널을 하향 변환하고 생성하기 위해 전체 스펙트럼의 디지털 신호 처리를 제공한다. 본 명세서에서 사용된 기저대역이라는 용어는 기저대역에 위치하거나 기저대역 가까이에 있는 주파수 범위에 위치한 신호를 나타내기 위해 사용된다. 일 실시예에서, 3개의 상이한 디지털 기저대역 신호가 디지털 동조기 블록(120)으로부터의 출력으로서 제공된다. 실제로, 제공된 디지털 기저대역 신호의 개수는 본래의 L-대역 신호 입력에서 제공된 채널의 개수에 의해 제한되고, 디지털 동조기 블록(120)이 하향 변환하고 생성할 수 있는 동시 채널의 개수, 다음에 올 수 있는 복조기의 개수에 의해 제한된다.

하나 이상의 기저대역 디지털 신호가 여전히 전송을 위해 코딩되고 따라서 추가로 복조 되어야 하며 실제 프로그래밍 정보가 이용 가능하기 전에 전송 에러에 관해 정정되어야 한다. 복조와 디코딩은 개별 채널 신호가 이용된 전송 표준에 따라, 개선된 변조 및 압축(AMC: advanced modulation and compression) 복조기(130a, 130b)나, 레거시(legacy) 복조기(140)에서 수행된다. 사용되는 복조기의 유형 및 개수는 설계 선택의 문제이고, 바람직한 실시예에서는 2개의 AMC 복조기와 1개의 레거시 복조기가 포함되었다.

AMC 복조기(130a, 130b)와 레거시 복조기(140)는 요구된 전송 표준에 따르는 신호의 복조, 전송 등화 및 에러 정정에 관한 디지털 신호 처리를 담고 있다. 특 히, 레거시 복조기는 직교위상 편이(QPSK: Quaternary Phase Shift Keying) 변조 포맷을 지닌 동화상 오락 그룹 표준인 MPEG2 포맷으로 보내진 스트림을 복조하고 디코딩하기 위해 필수적인 처리를 포함한다. AMC 복조기는 레거시 복조기에 포함된 처리 외에, 8-PSK 변조와 저밀도 패리티 체크(LDPC: Low Density Parity Check) 에러 정정을 지닌 MPEG 조인트 비디오 팀(JVT: Joint Video Team) 포맷으로 보내진 신호를 복조하기 위해 필수적인 처리를 포함한다. AMC 복조기는 또한 더 복잡한 포맷의 신호 복구를 더 강화시키기 위해 등화 시스템을 포함할 수 있다. 이러한 유형의 복조기 중 어느 하나의 개별적인 상세한 동작에 관한 추가 설명은 본 명세서의 범주를 벗어나는 것이다.

AMC 복조기(130a, 130b)와 레거시 복조기(140)는 각각 전송 출력(1, 2, 3)으로 이름이 붙여진 출력을 제공한다. 전송 출력은 오디오, 비디오 또는 데이터 정보의 개별 또는 다수의 프로그램 스트림을 담고 있고, 프로그램과 정보의 실제 디스플레이에 관한 디지털 오디오/비디오 디코딩 처리에 제공될 수 있다.

집합적으로, 디지털 동조기 블록(120), AMC 복조기(130a, 130b) 및 레거시 복조기(140)가 제 1 인터페이스(112)를 통해 공급된 제 1 신호에 관한 처리를 구성한다. 다른 처리가 관련 분야에 알려진 것처럼 포함될 수 있다. 다른 기능 및 블록 또한 도시되지는 않았지만 동조 및 신호 처리 기능을 제어하기 위한 제어기를 포함하는 동조기 복조기 회로(100)에 존재할 수 있다. 또한 종종 옥외 유닛이라고도 하는 위성 시스템의 외부 처리 모듈을 제어하기 위해 동조기 복조기에 제어 회로가 존재할 수 있다. 옥외 유닛은 상이한 위성 사이의 스위칭 또는 편파를 위한 회로 및 처리를 포함할 수 있다. 동조기 복조기 회로(100)는 또한 사전에 선택된 세트의 채널이 하나의 케이블 상에서 수신기 및 전술한 바와 같은 동조기 복조기에 전달되는 것을 허용하기 위해, 채널의 일부 사전 선택을 제공할 수 있는 외부 회로에 관한 제어를 포함할 수 있다.

앞서 논의된 물리적인 실리콘 공정의 제한으로 인해, AMC 복조기(130a, 130b)나 레거시 복조기(140)와 같은 소수의 복조기만이 임의의 단일 모듈 또는 집적 회로에 존재할 수 있다. 예컨대, 3개의 그러한 회로가 존재할 수 있다. 하지만, 예컨대 1개의 시스템 내에서 동시에 이용 가능한 신호 채널 모두를 복조하는 것이 필수적이거나 바람직할 수 있다. 추가 복조기를 수용하기 위해, 동조가 일어나기 전에 신호를 분할하는 것이 바람직할 수 있다.

신호 분할을 수용하기 위해, 고속의 데이터 출력과 제 2 인터페이스(114)가 A/D 변환기(110)에 연결된 것으로 도시된다. 제 2 인터페이스(114)를 통한 고속의 데이터 출력은 디지털 동조와 복조 전의 디지털 데이터 신호를 나타낼 수 있다. 고속의 데이터 출력은 일부 고속의 직렬 또는 병렬 버스 시스템을 사용하여 동조기 복조기(100)로부터 외부로 제공될 수 있다. 예컨대, 일 실시예에서는 제 2 인터페이스(114)가 병렬 8비트 버스에서 저전압 차동 신호(LVDS: low voltage differential signalling) 프로토콜을 이용할 수 있다. 다른 인터페이스 유형 및 포맷이 당업자에게 공지된 대로 가능하다. 또한, 제 1 인터페이스(112)에 관해 설명된 것처럼, 동작 데이터 속도를 감소시키기 위해 고속의 데이터 출력이 멀티플렉싱될 수 있다. 고속의 데이터 출력 신호는 제 2 인터페이스(114)에서 LVDS를 사용 하는 분배용으로 받아들여질 수 있는 방식으로 디멀티플렉싱될 수 있고, 제 1 인터페이스(112)의 방식과는 상이할 수 있다. 일 실시예에서, 그러한 신호는 4의 인수만큼 디멀티플렉싱되어, 233.25㎒의 버스 속도로 병렬로 동작하는 8비트 신호의 4개의 세트가 만들어진다.

추가로, 인터페이스의 알려지지 않은 외부 성질로 인해, 적어도 하나의 동기화 신호를 제공하는 것이 바람직할 수 있다. 동기화 신호(들)는 디멀티플렉싱 클록과 마찬가지로 본래의 고속 클록일 수 있거나 관련 분야에 알려진 것처럼 다른 동기화 신호일 수 있다. 디멀티플렉싱 및 동기화 모두는 A/D 변환기(110) 내에서 추가로 생성되고 제 2 인터페이스(114)를 통해 공급될 수 있다. 이러한 식으로, A/D 변환기(110)는 2개의 개별 인터페이스를 통해 2개의 개별 포맷으로 된 2개의 개별 신호를 2개의 개별 동조 및 복조 기능에 제공한다. A/D 변환기(110)는 제 1 인터페이스를 통해 본래의 신호로부터의 모든 채널을 본질적으로 담고 있는 신호를 디지털 동조기(120)에 제공하고, 제 2 인터페이스를 통해 실질적으로 제 2 포맷으로 된 이러한 동일한 신호를 동조기 복조기(100) 외부에 위치한 추가 회로에 제공한다. 인터페이스는 제 2 모듈이나, AMC 복조기나 아래에 더 상세히 설명된 것과 같은 레거시 복조기와 같은 추가 복조기를 담고 있는 IC에의 입력의 역할을 할 수 있다.

이제 도 2를 참조하면, 도 1에 도시된 것과 같은 2개의 동조기 복조기 회로를 사용하는 본 발명을 구현하는 시스템(200)의 바람직한 일 실시예가 도시된다. 도시되지 않은 옥외 위성 유닛으로부터 전달된 복수의 위성 채널을 담고 있는 L-대역 아날로그 신호는, 동조기 복조기(206)로 들어가기 전에 처리된다. 바람직한 일 실시예에서, L-대역 신호는 원하는 L-대역 주파수 범위 밖에 있는 불필요한 신호를 제거하기 위해 L-대역 필터(202)에서 먼저 필터링된다. L-대역 필터의 출력은 이득 제어 가능한 증폭기(204)에 연결된다. 이득 제어 가능 증폭기(204)는, 동조기 복조기(206)에서 A/D 변환기(210)로 입력하기 위한 신호를 최적화하도록, 제어 신호에 의해 L-대역 신호 레벨을 조정한다. 이득 제어 가능 증폭기(204)에 관한 제어 신호는 동조기 복조기 회로(206) 상의 회로에 의해 생성될 수 있다. 바람직한 일 실시예에서, 제어 신호는 A/D 변환기(210)의 출력으로부터의 디지털 데이터 신호에서 신호 전력을 결정함으로써 생성될 수 있다. 신호가 동조기 복조기(206)로 들어가기 전에 다른 처리가 가능할 수 있다는 점을 주목하는 것이 중요하다.

동조기 복조기(206)는 A/D 변환기(210), 제 1 인터페이스(212)와 제 2 인터페이스(214), 디지털 동조기(220), 전술한 바와 같은 복조기(230a, 230b, 240)를 담고 있다. 동조기 복조기(206)는 전술한 바와 같은 추가 정보 처리를 위해 전송 출력(1, 2, 3)을 제공한다. 제어기(250)는 디지털 동조기(220)와 복조기(230a, 230b, 240)의 동작에 관한 제어를 제공한다. 제어기(250)는 동조기 복조기(206)에서의 존재하는 모든 블록에 연결된다. 제어기(250)는, 예컨대 수신되거나 동조될 채널에 관해 사용자로부터의 요청을 나타내는 도시되지 않은 외부 회로로부터의 입력을 효과적으로 수신한다. 제어기(250)는 제어 정보를 생성하기 위해 이들 입력을 처리하고, 이러한 제어 정보를 존재하는 채널의 그룹으로부터 특별한 채널을 선택하고 동조하기 위해 디지털 동조기(220)에 제공한다. 제어기(250)는 또한 특별한 채널과 사용될 수 있는 변조의 유형이나 에러 정정과 같은 특별한 채널 복조 특징 을 선택하기 위해, 복조기(230a, 230b, 240)에 의해 사용된 제어 정보를 생성할 수 있다.

동조기 복조기(206)는 또한 A/D 변환기의 출력에서 디지털 신호를 나타내는 출력 신호를 제공하는, 제 2 인터페이스(214)를 통해 고속의 데이터 출력을 담고 있다. 고속의 데이터 출력은 동조기 복조기(256)에 연결된다. 동조기 복조기(256)는 A/D 변환기를 담고 있지 않고, 동조기 복조기(256) 내의 디지털 동조기(260)에 입력 신호로서의 고속의 데이터 출력에 의해 공급된 신호를 이용한다. 집합적으로, 디지털 동조기 블록(260), AMC 복조기(270a, 270b) 및 레거시 복조기(280)가 제 2 인터페이스(214)를 통해 공급된 제 2 신호에 관한 처리를 구성한다. 추가 처리가 또한 관련 분야에 공지된 것처럼 포함될 수 있다. 동조기 복조기(256)는 하나 이상의 채널을 복조하기 위해 필수적인 신호에 대한 특별한 정보를 고를 수 있고, 이러한 하나 이상의 채널은 동조기 복조기(206)에서 동조된 채널과는 보통 상이하다.

동조기 복조기(256)는 전술한 바와 같은 추가 정보 처리를 위해 전송 출력(4, 5, 6)을 제공한다. 제어기(290)는 동조기 복조기(256)에서의 존재하는 블록들 모두에 연결된다. 제어기(290)는, 예컨대 수신되고 동조될 채널에 관해 사용자로부터의 요청을 나타내는 도시되지 않은 외부 회로로부터의 입력을 효과적으로 수신한다. 제어기(290)는 제어 정보를 생성하기 위해 이들 입력을 처리하고, 이러한 정보를 존재하는 채널의 그룹으로부터 특별한 채널을 선택하고 동조하기 위해 디지털 동조기(260)에 제공한다. 제어기(290)는 또한 특별한 채널과 사용될 수 있는 변조의 유형이나 에러 정정과 같은 특별한 채널 복조 특징을 선택하기 위해, 복조 기(270a, 270b, 280)에 의해 사용된 제어 정보를 생성할 수 있다.

동조기 복조기(256)는 또한 동조기 복조기(206)와 유사한 고속의 데이터 출력을 담을 수 있다. 동조기 복조기(256)는 또한 제 2 인터페이스(214)와 유사하고 도시되지 않은 인터페이스를 담고 있다. 고속의 데이터 출력 스트림은 다시 외부로 라우팅될 수 있고, 또 다른 동조기 복조기에 제공될 수 있다. 신호 분할 및 배분 동작은, 필요한 만큼의 많은 정보의 채널이 처리되고 복조될 때까지 계속될 수 있다.

일 실시예에서, 아날로그-디지털 변환기(210)는 멀티-칩(multi-chip) 모듈 집적 회로 내에 패키지화된 별도의 집적 회로 다이 위에 존재할 수 있다. 동조기 복조기(206)와 동조기 복조기(256) 모두에서 사용된 디지털 동조기와 복조기를 담고 있는 집적된 회로 다이는 동일할 수 있다. 고속의 A/D 변환기가 오직 1개의 집적 회로에 존재할 수 있고, 시스템에서 사용된 다음 집적 회로에는 존재하지 않을 수 있다. 그 결과, 동조기 및 복조기에 관한 단일 회로가 설계될 수 있고, 시스템 설계는 동시에 일어나는 복조를 위해 요망되는 채널의 수에 대응하여 외부적으로 크기 조정이 이루어질 수 있으며, 특별한 시스템에서는 오직 1개의 A/D 변환기가 사용될 것을 요구할 수 있다. A/D 변환기 회로를 수를 감소시키거나 A/D 변환기 회로를 제거하는 능력은 전반적인 구현에 대한 비용을 절감시켜, 신호 분할을 위한 효율적인 방법을 제공하고, 또한 단일 회로 설계의 편익을 제공한다.

이제 도 3을 참조하면, 2개의 동조기 복조기 회로를 사용하여 본 발명을 구현하는 시스템(300)의 바람직한 일 실시예가 도시되어 있다. L-대역 아날로그 신호 는 전술한 바와 같이 L-대역 필터(302)와 이득 제어 가능 증폭기(304)를 통해 처리된다. 신호가 동조기 복조기(306)에 들어가기 전에 다른 처리가 가능할 수 있다는 점을 주목하는 것이 중요하다.

동조기 복조기(306)는 전술한 바와 같이 A/D 변환기(310), 제 1 인터페이스(312), 제 2 인터페이스(314), 디지털 동조기(320), 복조기(330a, 330b, 340) 및 제어기(350)를 담고 있다. 동조기 복조기(306)는 전술한 바와 같은 추가 정보 처리를 위해 전송 출력(1, 2, 3)을 제공한다. 동조기 복조기(306)는 또한 출력 신호를 동조기 복조기(356)의 입력에 제공하기 위한 고속의 데이터 출력을 담고 있다.

동조기 복조기(356)는 A/D 변환기를 담고 있지 않고, 동조기 복조기(356)의 내부에 있는 디지털 동조기(370)에 입력 신호로서 고속의 데이터 출력에 의해 공급된 신호를 이용한다. 이 고속의 데이터 출력은 디지털 동조기 블록(320)에 내부적으로 연결된다. 이러한 식으로, A/D 변환기(310)로부터의 분할된 신호는, 이 신호를 분할하여 동조기 복조기(356)에 전달하기 전에 디지털 동조기 블록(320)에서의 처리의 일부를 이용함으로써 수정될 수 있다. 동조기 복조기(356)는 하나 이상의 채널을 복조하는데 필수적인 신호에 대한 특별한 정보를 고를 수 있고, 이러한 하나 이상의 채널은 동조기 복조기(306)에서 동조된 채널과는 보통 상이하다. 동조기 복조기(356) 내의 제어기(390)는 동조기 복조기(306)로부터 동조기 복조기(356)로 무슨 정보가 제공되는지를 제어하기 위한 제어 신호를 제공한다. 예컨대, 도시된 별도의 연결에 의해 공급된 제어 신호는, 디지털 동조기 블록(320)에서 필요한 특정 처리를 제어하기 위해, 동조기 복조기(356)로부터 동조기 복조기(306)에 공급될 수 있다. 제어기(390)는 또한 전술한 바와 같이 동조기 복조기(356)에서의 모든 존재하는 블록에 연결되고 제어를 이 블록에 제공한다.

디지털 동조기(320)로부터의 처리된 신호 출력은 고속 데이터 출력으로서 제 2 인터페이스(314)를 통해 라우팅되고 동조기 복조기(356)에서의 입력으로서 제공될 수 있다. 그러한 접근법을 사용하는 장점은 고속의 데이터 출력이 더 낮은 동작 속도에서 동작하는 것을 허용한다는 점인데, 이는 모든 채널을 담고 있는 전체 신호보다는, 본래 신호의 특정된 부분만이 동조기 복조기(356)에 전달되기 때문이다. 일 실시예에서, 디지털 동조기(320)는 제어 신호에 기초한 동조기 복조기(356)로의 전송을 위해 2개 이상의 신호를 생성할 수 있다. 이들 신호 각각은 동조기 복조기(356)의 동작을 위해 필요한 만큼의 하나 이상의 개별 채널들을 나타낼 수 있다. 동조기 복조기(306)와 동조기 복조기(356) 사이에 전달된 각 신호는 이후 분리된 물리적 연결을 이용할 수 있다. 동조기 복조기(356)는 또한 전술한 바와 같은 추가 정보 처리를 위해 전송 출력(4, 5, 6)을 제공한다. 이 실시예에서, 제어기(350)나 제어기(390)가 동조할 채널을 제어하기 위한 사용자 입력과 같은 외부 소스로부터의 입력을 수신하기 위한 마스터 제어기로서의 역할을 할 수 있다는 점이 가능할 수 있다.

또 다른 실시예에서, 동조기 복조기(356)는 또한 동조기 복조기(306)와 유사한 고속의 데이터 출력을 담을 수 있다. 이 고속의 데이터 출력 스트림은 다시 외부적으로 라우팅될 수 있고, 또 다른 동조기 복조기에 제공될 수 있다. 신호 분할 및 분배 동작은 필요한 만큼의 많은 정보 채널이 처리되고 복조될 수 있을 때까지 계속될 수 있다.

또 다른 실시예에서, 디지털 동조기 블록(320)에 의해 처리된 2개 이상의 신호가 동일한 인터페이스 연결로 멀티플렉싱되는 것을 허용함으로써, 고속의 데이터 출력이 수정될 수 있다. 전달될 신호를 멀티플렉싱하는 것은 디지털 동조기 블록(320)에 의해 처리되고 하나의 버스 연결로 동조기 복조기(356)로 제공된 모든 신호를 결합함으로써, 동조기 복조기(306)와 동조기 복조기(356) 사이의 분리된 연결의 개수를 감소시킬 수 있다.

이제 도 4로 가면, 본 발명을 이용하는 예시적인 방법(400)이 도시되어 있다. 단계(402)에서는, 아날로그 입력 신호가 수신된다. 이 아날로그 입력 신호는, 예컨대 위성 시스템으로부터 전송된 상이한 주파수에 위치한 복수의 채널을 나타낼 수 있다.

다음에 단계(404)에서는, 아날로그 입력 신호가 도 2에서 설명된 바와 같은 A/D 변환기(210)와 같은 회로에서, 아날로그 형태로부터 디지털 형태로 변환된다. 변환된 신호는 이제 복수의 채널을 나타내는 디지털 신호이다.

다음에 단계(406)에서는, 디지털 신호가 제 1 인터페이스(212)를 통과한다. 이 제 1 인터페이스는 본질적으로 모듈 내부에 있는 인터페이스일 수 있다. 단계(408)에서 제 1 인터페이스를 통과한 후, 신호는 디지털 동조기(220)에서 동조되고, 이후 선택된 동조된 채널은 각각의 복조기(230a, 230b, 240)에서 하나 이상의 전송 출력을 생성하기 위해 복조된다.

단계(410)에서는 단계(406)와 나란히, 디지털 신호가 제 2 인터페이스(214)를 통과한다. 제 2 인터페이스는 A/D 변환기(210)가 위치하는 모듈 외부로 신호를 추가로 제공할 수 있는 고속 출력을 이용할 수 있다. 마지막으로 단계(412)에서는 디지털 동조기(260)에서 동조된 제 2 인터페이스(212)를 통과한 변환된 신호와, 선택된 동조된 채널이 이후 하나 이상의 전송 출력을 생성하기 위해 각각 복조기(270a, 270b, 280)에서 복조된다.

도 3에서 앞서 설명한 것처럼, 제 1 인터페이스(312)를 통해 제공된 신호와, 제 2 인터페이스(314)를 통해 제공된 신호는, 실질적으로 같거나 같지 않을 수 있다. 예컨대, 제 2 인터페이스(314)를 통해 제공된 신호는 제 1 인터페이스(312)에 연결된 디지털 동조기(320) 내에서 수행된 일부 추가 처리를 포함할 수 있다.

본 발명에 관해 다양한 수정예와 대안적인 형태가 존재할 수 있지만, 도면에 있는 예를 통해 특정 실시예가 소개되었고 본 명세서에 상세히 설명된다. 하지만, 본 발명은 이러한 개시된 특정 형태에 제한되는 것으로 의도되지 않는다는 점이 이해되어야 한다. 오히려, 본 발명은 다음에 나오는 첨부된 청구항에 의해 한정된 것과 같은 본 발명의 취지와 범주 내에 있는 모든 수정예, 상당예 및 대안예를 포괄하는 것이다.

전술한 바와 같이, 본 발명은 통신 수신기, 특히 아날로그-디지털 변환 후 수행된 신호 분할을 사용하여 다수의 채널을 동조하는 것에 이용 가능하다.

Claims

통신 수신기에서의 다수의 채널을 처리하기 위한 시스템(200)으로서,

제 1 입력 신호를 제 1 디지털 신호와 제 2 디지털 신호로 변환하기 위한 아날로그-디지털 변환기(210)와, 상기 제 1 디지털 신호를 처리하기 위한 제 1 프로세서(220, 230, 240)를 포함하는 제 1 모듈(206)로서, 상기 제 1 프로세서는 복수의 채널을 동시에 동조하고 출력할 수 있는 디지털 동조기를 포함하는, 제 1 모듈(206)과;

상기 제 2 디지털 신호를 처리하기 위해 제 2 프로세서(260, 270, 280)를 포함하는 제 2 모듈(256)을

포함하는, 통신 수신기에서의 다수의 채널을 처리하기 위한 시스템.
제 1항에 있어서, 제 1 포맷의 상기 제 1 디지털 신호를 상기 제 1 프로세서(220, 230, 240)에 제공하기 위해, 상기 제 1 모듈(206)은 상기 아날로그-디지털 변환기(210)와 상기 제 1 프로세서(220, 230, 240) 사이에 제 1 인터페이스(212)를 더 포함하는, 통신 수신기에서의 다수의 채널을 처리하기 위한 시스템.
제 2항에 있어서, 제 2 포맷의 상기 제 2 디지털 신호를 제 2 모듈(256)의 상기 제 2 프로세서(260, 270, 280)에 제공하기 위해, 상기 제 1 모듈(206)은 상기 아날로그-디지털 변환기(210)에 연결된 제 2 인터페이스(214)를 더 포함하는, 통신 수신기에서의 다수의 채널을 처리하기 위한 시스템.
제 3항에 있어서, 상기 제 2 인터페이스(214)는 상기 제 1 모듈(206)의 외부에 상기 제 2 디지털 신호를 제공하는, 통신 수신기에서의 다수의 채널을 처리하기 위한 시스템.
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제 1항에 있어서, 상기 제 2 프로세서(260, 270, 280)는 복조기(270, 280)를 더 포함하는, 통신 수신기에서의 다수의 채널을 처리하기 위한 시스템.
제 7항에 있어서, 상기 복조기(270, 280)는 QPSK 신호를 복조할 수 있는, 통신 수신기에서의 다수의 채널을 처리하기 위한 시스템.
제 1항에 있어서, 상기 제 2 신호는 복수의 채널을 나타내는, 통신 수신기에서의 다수의 채널을 처리하기 위한 시스템.
제 1항에 있어서, 상기 제 1 모듈(206)은 복수의 제 1 출력 신호를 출력하는, 통신 수신기에서의 다수의 채널을 처리하기 위한 시스템.
제 10항에 있어서, 상기 제 2 모듈(256)은 복수의 제 2 출력 신호를 출력하는, 통신 수신기에서의 다수의 채널을 처리하기 위한 시스템.
제 11항에 있어서, 상기 복수의 제 1 출력 신호와 상기 복수의 제 2 출력 신호는 전송 신호인, 통신 수신기에서의 다수의 채널을 처리하기 위한 시스템.
제 1항에 있어서, 상기 제 1 입력 신호는 복수의 아날로그 채널을 담고 있는, 통신 수신기에서의 다수의 채널을 처리하기 위한 시스템.
제 13항에 있어서, 상기 아날로그-디지털 변환기(210)는 상기 복수의 아날로그 채널을 동시에 처리하는, 통신 수신기에서의 다수의 채널을 처리하기 위한 시스템.
제 13항에 있어서, 상기 복수의 아날로그 채널은 주파수 분할 멀티플렉싱되는, 통신 수신기에서의 다수의 채널을 처리하기 위한 시스템.
제 13항에 있어서, 상기 복수의 아날로그 채널은 위성 채널의 세트인, 통신 수신기에서의 다수의 채널을 처리하기 위한 시스템.
제 1항에 있어서, 상기 제 2 모듈(256)은 상기 제 2 디지털 신호를 제어하기 위해, 상기 제 2 모듈(256)과 상기 제 1 모듈(206) 사이에서 동작 가능하게 결합된 제어기(290)를 더 포함하는, 통신 수신기에서의 다수의 채널을 처리하기 위한 시스템.
제 1항에 있어서, 상기 제 1 모듈(206)과 상기 제 2 모듈(256)은 집적 회로인, 통신 수신기에서의 다수의 채널을 처리하기 위한 시스템.
단일 입력으로부터 다수의 출력을 제공하기 위한 방법(400)으로서,

아날로그 신호를 수신하는 단계(402);

상기 아날로그 신호를 제 1 디지털 신호와 제 2 디지털 신호로 변환하는 단계(404);

상기 제 1 디지털 신호가 제 1 인터페이스를 통과하게 하는 단계(406);

복수의 제 1 출력 신호를 생성하기 위해, 상기 제 1 인터페이스를 통과한 상기 제 1 디지털 신호를 처리하는 단계(408);

상기 제 2 디지털 신호가 제 2 인터페이스를 통과하게 하는 단계(410);

복수의 제 2 출력 신호를 생성하기 위해, 상기 제 2 인터페이스를 통과한 상기 제 2 디지털 신호를 처리하는 단계(412)를

포함하고,

상기 제 1 인터페이스를 통과한 상기 제 1 디지털 신호를 처리하는 단계(408)는 복수의 채널을 동시에 동조하고 출력하는 단계를 더 포함하는, 단일 입력으로부터 다수의 출력을 제공하기 위한 방법.
삭제
제 19항에 있어서, 상기 제 2 인터페이스를 통과하는 상기 제 2 디지털 신호를 처리하는 단계(412)는, 복수의 전송 스트림을 생성하기 위해 상기 제 2 디지털 신호를 복조하는 단계를 더 포함하는, 단일 입력으로부터 다수의 출력을 제공하기 위한 방법.
제 19항에 있어서, 상기 제 1 인터페이스와 상기 제 2 인터페이스는 서로 다른, 단일 입력으로부터 다수의 출력을 제공하기 위한 방법.
제 19항에 있어서, 상기 제 1 인터페이스는 상기 제 1 디지털 신호를 모듈의 내부로 통과시키기 위한 인터페이스인, 단일 입력으로부터 다수의 출력을 제공하기 위한 방법.
제 19항에 있어서, 상기 제 2 인터페이스는 상기 제 2 디지털 신호를 모듈의 외부로 통과시키기 위한 인터페이스인, 단일 입력으로부터 다수의 출력을 제공하기 위한 방법.
다수의 채널을 수신하기 위한 시스템(200)으로서,

아날로그 신호를 수신하기 위한 수단,

상기 아날로그 신호를 제 1 디지털 신호와 제 2 디지털 신호로 변환하기 위한 수단(210),

제 1 인터페이스를 통해 상기 제 1 디지털 신호를 통과시키기 위한 수단(212),

복수의 제 1 출력 신호를 생성하기 위해 상기 제 1 인터페이스를 통과한 상기 제 1 디지털 신호를 처리하기 위한 수단(220, 230, 240)으로서, 상기 제 1 디지털 신호를 처리하기 위한 수단은 복수의 채널을 동시에 동조하고 출력하기 위한 수단을 포함하는, 제 1 디지털 신호를 처리하기 위한 수단(220, 230, 240),

제 2 인터페이스를 통해 상기 제 2 디지털 신호를 통과시키기 위한 수단(214),

복수의 제 2 출력 신호를 생성하기 위해 상기 제 2 인터페이스를 통과한 상기 제 2 디지털 신호를 처리하기 위한 수단(260, 270, 280)을

포함하는, 다수의 채널을 수신하기 위한 시스템.
통신 수신기에서의 다수의 채널을 처리하기 위한 시스템(200)으로서,

제 1 모듈(206)로서, 복수의 아날로그 채널을 포함하는 제 1 입력 신호를 제 1 디지털 신호와 제 2 디지털 신호로 변환하기 위한 아날로그-디지털 변환기(210)와, 상기 제 1 디지털 신호를 제 1 포맷으로 내부적으로 제공하기 위해 상기 아날로그-디지털 변환기(210)에 연결된 제 1 인터페이스(212)와, 제 1 인터페이스(212)에 의해 제공된 상기 제 1 디지털 신호를 동조하고 복조하기 위해 상기 제 1 인터페이스(212)에 연결된 제 1 프로세서(220, 230, 240)와, 상기 제 2 디지털 신호를 제 2 포맷으로 외부적으로 제공하기 위해 상기 아날로그-디지털 변환기(210)에 연결된 제 2 인터페이스(214)를 포함하고, 상기 제 1 프로세서(220, 230, 240)는 복수의 채널을 동시에 동조하고 출력할 수 있는 디지털 동조기를 포함하는, 제 1 모듈(206)과,

상기 제 2 디지털 신호를 동조 및 복조하기 위해, 제 2 프로세서(260, 270, 280)를 포함하는 상기 제 2 인터페이스(214)에 연결된 제 2 모듈(256)을

포함하는, 통신 수신기에서의 다수의 채널을 처리하기 위한 시스템.