KR101220100B1 - 반도체 장치 및 상기 반도체 장치를 제조하는 방법 - Google Patents

반도체 장치 및 상기 반도체 장치를 제조하는 방법 Download PDF

Info

Publication number
KR101220100B1
KR101220100B1 KR1020050105512A KR20050105512A KR101220100B1 KR 101220100 B1 KR101220100 B1 KR 101220100B1 KR 1020050105512 A KR1020050105512 A KR 1020050105512A KR 20050105512 A KR20050105512 A KR 20050105512A KR 101220100 B1 KR101220100 B1 KR 101220100B1
Authority
KR
South Korea
Prior art keywords
conductive film
etched
film
forming
resist
Prior art date
Application number
KR1020050105512A
Other languages
English (en)
Other versions
KR20060052479A (ko
Inventor
마유미 야마구치
아추오 이소베
사토루 사이토
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20060052479A publication Critical patent/KR20060052479A/ko
Application granted granted Critical
Publication of KR101220100B1 publication Critical patent/KR101220100B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L2029/7863—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with an LDD consisting of more than one lightly doped zone or having a non-homogeneous dopant distribution, e.g. graded LDD

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명의 목적은 소수의 처리 단계로 처리시 작은 크기의 LDD 영역을 가진 TFT를 제조하고 각각의 회로에 따라 독립적으로 하나의 구조를 각각 가진 TFT들을 제조하는 것이다. 본 발명에 따라, 게이트 전극은 다중층이고, 모자 모양 게이트 전극(hat-shaped gate electrode)은 상부층 게이트 전극보다 긴 게이트 길이를 가진 하부층 게이트 전극에 의해 형성된다. 이때, 상부층 게이트 전극만이 모자 모양 게이트 전극을 형성하기 위해 레지스트 후퇴 폭(resist recess width)을 사용하여 에칭된다. 따라서, LDD 영역은 미세 TFT로 형성될 수 있고; 따라서, 각각의 회로에 따른 구조를 가진 TFT들은 독립적으로 제조된다.
반도체, 게이트 전극, 기판, 에칭

Description

반도체 장치 및 상기 반도체 장치를 제조하는 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1a 내지 1d는 본 발명의 특정 측면에 따른 실시예 모드 1을 각각 도시하는 도면.
도 2a 내지 2c는 본 발명의 특정 측면에 따른 실시예 모드 1을 각각 도시하는 도면.
도 3a 내지 3c는 본 발명의 특정 측면에 따른 실시예 모드 2를 각각 도시하는 도면.
도 4a 내지 4d는 본 발명의 특정 측면에 따른 실시예 모드 3을 각각 도시하는 도면.
도 5a 내지 5c는 본 발명의 특정 측면에 따른 실시예 모드 4를 각각 도시하는 도면.
도 6a 내지 6c는 본 발명의 특정 측면에 따른 실시예 모드 4를 각각 도시하는 도면.
도 7a 내지 7c는 본 발명의 특정 측면에 따른 실시예 모드 4를 각각 도시하는 도면.
도 8a 내지 8c는 본 발명의 특정 측면에 따른 실시예 모드 4를 각각 도시하 는 도면.
도 9는 본 발명의 특정 측면에 따른 실시예 모드 4를 각각 도시하는 도면.
도 10a 내지 10d는 본 발명의 특정 측면에 따른 실시예 모드 7을 각각 도시하는 도면.
도 11a 내지 11d는 본 발명의 특정 측면에 따른 실시예 모드 7을 각각 도시하는 도면.
도 12a 및 12b는 본 발명의 특정 측면에 따른 실시예 모드 7을 각각 도시하는 도면.
도 13a 및 13b는 본 발명의 특정 측면에 따른 실시예 모드 7을 각각 도시하는 도면.
도 14a 내지 14g는 본 발명의 특정 측면에 따른 실시예 모드 8을 각각 도시하는 도면.
도 15a 및 15b는 종래 방법으로 형성된 모자 모양 게이트 전극의 각각의 단면의 SEM 사진들.
도 16a 및 16b는 본 발명의 특정 측면에 따라 형성된 모자 모양 전극의 단면도 각각의 SEM 사진.
도 17a 및 17b는 본 발명의 특정 측면에 따른 실시예 모드 3으로 형성된 모자 모양 게이트 전극의 각각의 단면도의 SEM 사진들.
도 18a 내지 18d는 종래 실시예를 각각 도시하는 도면.
도 19a 내지 19d는 본 발명의 특정 측면에 따른 실시예 모드 5를 각각 도시 하는 도면.
도 20a 내지 20d는 본 발명의 특정 측면에 따른 실시예 모드 5를 각각 도시하는 도면.
도 21a 및 21b는 본 발명의 특정 측면에 따른 실시예 모드 6을 각각 도시하는 도면.
도 22는 본 발명의 특정 측면에 따른 실시예 모드 6을 각각 도시하는 도면.
도 23은 본 발명의 특정 측면에 따른 실시예 모드 6을 각각 도시하는 도면.
도 24는 본 발명의 특정 측면에 따른 실시예 모드 6을 각각 도시하는 도면.
도 25a 내지 25d는 본 발명의 특정 측면에 따른 실시예 모드 6을 각각 도시하는 도면.
도 26a 내지 26e는 본 발명의 특정 측면에 따른 실시예 모드 7을 각각 도시하는 도면.
도 27a 내지 27b는 본 발명의 특정 측면에 따른 실시예 모드 7을 각각 도시하는 도면.
도 28a 및 28b는 본 발명의 특정 측면에 따라 형성된 모자 모양 게이트 전극의 단면도 각각의 SEM 사진들.
도 29는 본 발명의 특정 측면에 따라 형성된 모자 모양 게이트 전극의 단면도의 SEM 사진.
*도면의 주요 부분에 대한 부호의 설명*
28a : Lov 영역 28b : Loff 영역
본 발명은 다양한 회로들로 형성된 반도체 장치 및 이를 제조하는 방법에 관한 것이다.
종래 박막 트랜지스터(박막 트랜지스터: 이후, TFT라 함)는 비결정 반도체막으로 형성되고; 그러므로, 10cm2/V.Sec 또는 그 이상의 전계 효과 이동성을 가진 TFT를 얻는 것은 거의 불가능하다. 그러나, 높은 전계 효과 이동성을 가진 TFT는 결정질 반도체막으로 형성된 TFT의 출력으로 인해 얻어질 수 있다.
결정질 반도체막들로 형성된 TFT가 높은 전계 효과 이동성을 갖기 때문에, 다양한 기능 회로들은 TFT를 사용함으로써 동시에 하나의 기판상에 형성될 수 있다. 예를 들어, 디스플레이 장치에서, 이전에 드라이버 IC 등은 드라이버 회로를 갖도록 디스플레이 부분상에 장착된다. 한편, 결정질 반도체막들로 형성된 TFT들의 사용은 시프트 레지스터 회로, 레벨 시프터 회로, 버퍼 회로, 샘플링 회로 등으로 형성된 디스플레이 부분 및 드라이버 회로가 하나의 기판상에 배치되게 한다. 드라이버 회로는 n 채널 TFT 및 p 채널 TFT를 포함하는 CMOS 회로에 의해 기본적으로 형성된다.
하나의 기판상에 다양한 회로들을 형성하기 위해, 각각의 회로들에 대응하는 TFT들을 형성하는 것이 필요하다. 이것은 디스플레이 장치의 경우를 고려하여, 화 소 TFT들의 동작 조건들이 필수적으로 드라이버 회로에서 TFT들의 것과 동일하지 않고, 각각의 TFT가 다른 특성들을 갖기를 요구받기 때문이다. n 채널 TFT로 형성된 화소 TFT는 액정에 전압을 인가하기 위한 스위칭 원소로서 사용된다. 화소 TFT는 하나의 프레임 기간내에서 액정층에 축적된 전하를 저장하기 위해 충분히 작은 오프(OFF) 전류를 갖도록 요구된다. 다른 한편, 드라이버 회로의 버퍼 회로 등은 높은 드라이브 전압이 인가되고; 그러므로, 원소들이 인가된 높은 전압에 의해 파손되지 않도록 저항 전압을 증가시킬 필요가 있다. 게다가, 높은 온(ON) 전류 드라이브 용량을 얻기 위해, 충분히 큰 온 전류를 보증하는 것이 필요하다.
오프 전류를 감소시키기 위한 TFT의 구조로서, 저농도 드레인 영역(이후 LDD(약하게 도핑된 드레인) 영역이라 불림)을 가진 구조가 있다. 이 구조는 고농도로 불순물 원소가 도핑된 채널 형성 영역 및 소스 영역 또는 드레인 영역 사이에서 저농도로 불순물 원소가 도핑된 영역을 가진다. 게다가, LDD 영역이 핫 캐리어(hot carrier)들로 인해 온 전류의 저하를 방지하기 위한 수단으로서 그 사이에 삽입된 게이트 절연막으로 게이트 전극을 겹치게 위해 형성된 소위 골드(GOLD)(게이트-드레인 오버랩 LDD)가 있다. 상기 구조에 따라, 드레인 근처에서 높은 전기장은 경감되고; 그러므로, 핫 캐리어들로 인해 온 전류의 저하를 방지하는 것은 가능하다. 게이트 절연막을 통하여, 게이트 전극이 겹치지 않는 LDD 영역은 Loff 영역이라 불리고, 게이트 전극이 겹쳐지는 LDD 영역은 Lov 영역이라 불린다.
여기서, Loff 영역은 오프 전류를 억제하는데 효과적으로 작동하지만, 드레 인 근처 전기장을 경감함으로써 핫 캐리어들로 인한 온 전류의 저하를 방지하는데 효과적으로 작동하지 못한다. 다른 한편, Lov 영역은 드레인 근처에서 전기장을 경감함으로써 온 전류의 감소를 방지하는데 효과적이지만, 오프 전류를 억제하는데 효과적으로 작동하지 못한다. 따라서, 각각 다양한 회로들을 위해 요구되는 적당한 TFT 특성에 따라 TFT들을 형성하는 것이 필요하다.
하나의 기판상에 다양한 구조들을 가진 TFT들을 제조하는 한가지 방법으로서, 바닥층(bottom layer)의 게이트 길이가 상부층의 게이트 길이보다 긴 소위 모자 모양 2층 구조 게이트 전극은 하나의 기판상에 동시에 LDD 영역을 각각 가진 다수의 TFT들을 형성하기 위해 사용된다(예를 들어, 참조 1(일본특허출원공개 2004-179330(도 5 내지 8 참조)). 도 18a 내지 18d는 제조 방법을 도시한다.
첫째, 베이스 절연막(2), 반도체막(3), 게이트 절연막(4), 게이트 전극이 있는 제 1 도전막(5), 및 게이트 전극이 있는 제 2 도전막(6)은 순차적으로 기판(1)상에 적층되고, 레지스트 마스크(7)는 제 2 도전막상에 형성된다(도 18a). 다음 제 1 도전막 및 제 2 도전막은 테이퍼된 모양(tapered shape)의 측벽들을 갖도록 건식 에칭에 의해 에칭되고 게이트 전극들(8 및 9)은 형성된다(도 18b). 추후, 게이트 전극(9)은 이방성 에칭에 의해 처리된다. 따라서, 단면 모양이 모자와 유사한 모자 모양 게이트 전극은 형성된다(도 18c). 그후, 게이트 전극(8) 아래의 LDD 영역들(10a), LDD 영역들과 접하는 반도체막의 양쪽 단부들에 있는 고농도 불순물 영역들(10b), 및 채널 형성 영역(10c)은 불순물 원소를 두번 도핑하여 형성된다(도 18d).
현재, 서브마이크론 TFT에서의 연구는 활발하게 수행된다. 그러나, 참조 1에 기술된 방법을 사용함으로써 다양한 회로들에 적당한 미세한 TFT를 형성하기는 어렵다. 이것은 원하는 값으로 LDD 영역의 게이트 길이 방향(이후, LDD 길이라 함) 길이를 짧게 하는 것이 어렵기 때문이다. 도 18a 내지 18d에 도시된 바와 같이, 참조 1은 게이트 전극(9)의 테이퍼된 측면이 모자 모양 게이트 전극을 형성하기 위해 에칭되고 LDD 영역(10a)이 도핑에 의해 형성되는 것이 도시된다. 그러므로, 도 18b에 도시된 게이트 전극(9)의 측면의 테이퍼 각(θ)이 90°에 근접할 때, LDD 길이는 보다 짧아진다. 그러나, 테이퍼 각을 조절하는 것은 어렵고, 다른 한편 θ가 90°일 때, LDD 영역 자체는 형성될 수 없고; 그러므로, 특정 값 또는 그 이하의 LDD 길이를 형성하는 것은 어렵다.
LDD 길이가 짧아질 수 없을 때, 반도체막의 채널 길이 방향의 길이는 더 짧아질 수 없고; 따라서, 크기가 특정 값 이하인 LDD 구조를 가진 TFT는 결과적으로 형성될 수 없다.
게다가, LDD 영역이 핫 캐리어 또는 단채널 효과(short channel effect)를 억제하는 동안, 그것은 온 전류에 대한 저항으로서 기능한다. 그러므로, 각각의 TFT에서, 원하는 온 전류를 얻고 핫 캐리어등을 억제할 수 있는 최적 LDD 길이가 있다. 그러나, 종래 방법에서, 비록 게이트 전극 및 반도체막의 길이가 에칭에 의해 서브마이크론 크기로 형성될 수 있더라도, 크기에 따라 LDD 길이를 가진 LDD 영역을 제고하기는 어렵다. 따라서, 바람직한 특성을 가진 서브마이크론 TFT를 얻는 것은 어렵다.
게다가, 게이트 길이가 최소화에 의해 짧아질 때, 단채널 효과는 생성되기 쉽고; 그러므로, Loff 영역을 제공하기 위한 필요성은 높아진다. 게다가, Lov 영역은 TFT 신뢰성의 개선에 기여하고 따라서 많은 바람직한 특성을 가진 TFT는 얻어질 수 있다. 그러므로, 소형화된 TFT에 LDD 영역을 제공하기 위한 필요성은 극히 높다. 다른말로, 소형화된 TFT에서, 각각의 TFT에 적당한 LDD 길이를 각각 가진 LDD 구조 및 GOLD 구조가 동시에 형성되고 다양한 회로들이 기판상에 동시에 제조되는 반도체 장치를 제조하는 방법이 필요하다.
게다가, 제조 비용 측면들에서, 약간의 처리 단계를 가진 처리시 각각의 회로에 적당한 TTS들은 약간의 처리 단계로 처리시 동시에 제조되는 반도체 장치를 제조하는 방법을 개발하기 위해 요구된다.
상기된 바와 같이, 본 발명의 목적은 반도체 장치의 동작 특성들 및 신뢰성을 개선하기 위해 소형화된 TFT가 다양한 회로들의 기능에 적당한 구조들을 갖는 것이다. 게다가, 본 발명의 목적은 제조 비용 및 생산량의 개선시 감소 목적으로 제조 처리들의 수를 감소시키는 것이다.
본 발명의 한가지 특징에 따라, 게이트 절연막, 제 1 도전막, 및 제 2 도전막은 기판상의 반도체막상에 순차적으로 형성되고; 레지스트는 제 2 도전막상에 형성되고; 제 1 게이트 전극은 레지스트를 마스크로서 사용하여 제 2 도전막까지 제 1 에칭을 수행함으로써 형성되고; 제 2 게이트 전극은 제 1 도전막까지 제 2 에칭을 수행함으로써 형성되고; 레지스트는 제 1 게이트 전극까지 제 3 에칭을 수행함으로써 리세스되고, 게이트 길이가 제 2 게이트 전극보다 짧은 제 3 게이트 전극을 형성하기 위해 후퇴된 레지스트를 마스크로서 사용함으로써 에칭된다.
본 발명의 다른 특징에 따라, 레지스트는 제 2 에칭에서 후퇴된다.
본 발명의 다른 특징에 따라, 제 3 게이트 전극을 형성한후, 채널 형성 영역 및 상기 채널 형성 영역과 접하는 저농도 불순물 영역들은 제 3 게이트 전극을 마스크로서 사용하여 불순물 원소를 도핑함으로써 반도체막에 형성되고; 고농도 불순물 영역들은 제 2 게이트 전극을 마스크로서 사용하여 불순물 원소를 도핑함으로써 저농도 불순물 영역들에 선택적으로 형성된다.
본 발명의 다른 특징에 따라, 제 3 게이트 전극을 형성한후, 채널 형성 영역 및 상기 채널 형성 영역과 접하는 저농도 불순물 영역들은 제 3 게이트 전극을 마스크로서 사용하여 불순물 원소를 도핑함으로써 반도체막내에 형성되고; 고농도 불순물 영역들은 제 2 게이트 전극을 마스크로서 사용하여 불순물 원소를 도핑함으로써 저농도 불순물 영역들에서 선택적으로 형성되고; 제 2 게이트 전극은 동일한 길이의 제 3 게이트 전극 및 제 2 게이트 전극을 형성하기 위해 제 3 게이트 전극을 마스크로서 사용함으로써 에칭된다.
본 발명의 다른 특징에 따라, 제 3 게이트 전극을 형성한후, 채널 형성 영역 및 상기 채널 형성 영역과 접하는 저농도 불순물 영역들은 제 3 게이트 전극을 마스크로서 사용하여 불순물 원소를 도핑함으로써 반도체막내에 형성되고; 제 2 게이트 전극 및 제 3 게이트 전극의 측면들과 접하는 측벽들은 형성되고 고농도 불순물 영역들은 측벽들 및 제 3 게이트 전극을 마스크로서 사용하여 불순물 원소를 도핑함으로써 저농도 불순물 영역들에서 선택적으로 형성된다.
본 발명의 다른 특징에 따라, 저농도 불순물 영역들은 게이트 절연막을 통하여, 제 2 게이트 전극 아래에 형성되고, 여기서 제 3 게이트 전극은 제 2 게이트 전극을 마스크로서 사용하여 도핑을 수행함으로써 겹치지 않는다.
본 발명의 다른 특징에 따라, 고농도 불순물 영역들은 게이트 절연막을 통하여 반도체막에 형성되고, 여기서 제 2 게이트 전극은 제 2 게이트 전극을 마스크로서 사용하여 도핑을 수행함으로써 겹치지 않는다.
본 발명의 다른 특징에 따라, 제 1 저농도 불순물 영역들은 제 2 게이트 전극 아래에 있고, 여기서 제 3 게이트 전극은 겹치지 않고 게이트 절연막과 접촉하여 측벽들 아래의 제 2 저농도 불순물 영역들은 측벽들 및 제 3 게이트 전극을 마스크들로서 사용하여 도핑을 수행함으로써 형성된다. 이때, 각각의 채널 길이 방향에서 제 1 저농도 불순물 영역들 및 제 2 저농도 불순물 영역들의 총 폭은 채널 길이 방향에서 측벽들의 폭과 동일하다. 게다가, 채널 길이 방향에서 제 1 저농도 불순물 영역들의 폭은 게이트 전극이 겹치지 않는 제 2 게이트 전극의 채널 길이 방향의 폭과 동일하다.
본 발명의 다른 특징에 따라, 제 1 게이트 전극은 측면이 80°≤θ≤90°이도록 형성된다. 다른 말로, 제 1 게이트 전극은 거의 90°의 테이퍼 각도를 갖도록 형성된다.
본 발명의 다른 특징에 따라, 제 1 도전막은 TaN 막이다. 본 발명의 다른 특징에 따라, 제 2 도전막은 W 막이다. 게다가, 제 1 내지 제 3 에칭은 건식 에칭 방법에 의해 수행된다.
본 발명의 모자 모양 게이트 전극을 형성하기 위한 방법은 도 18a 내지 18d에서 제 1 전극의 테이퍼된 부분을 사용하는 형성 방법과 다르다. 본 발명에 따라, 에칭 동안 레지스트 리세스 폭을 사용함으로써, 모자 모양 게이트 전극은 제 1 게이트 전극의 게이트 길이가 제 2 게이트 전극보다 짧도록 에칭을 수행하여 형성된다. 본 발명의 에칭 동안 제 1 레지스트 리세스 폭은 제 1 게이트 전극이 에칭될 때 제 3 에칭에서 얻어진 레지스트 리세스 폭이다. 선택적으로, 제 2 게이트 전극이 형성될 때 제 2 에칭에서, 레지스트는 동시에 에칭될 수 있고; 그러므로, 레지스트 리세스 폭은 제 2 및 제 3 에칭에서 총 레지스트 리세스 폭이라 불린다.
게다가, 불순물 원소는 본 발명에 따라 상기 모자 모양 게이트 전극을 마스크로서 사용함으로써 반도체막내에 도핑되고; 그러므로, Lov 영역 또는 Loff 영역을 각각 갖는 다양한 반도체 장치들은 하나의 기판상에 제조된다.
게다가, 모자 모양 게이트 전극을 형성한후, 제 2 및 제 3 게이트 전극들의 양쪽 측면들상의 하나의 측벽들은 양쪽 게이트 전극들의 측면들을 커버하기 위해 형성된다. 불순물 원소는 측벽들 및 제 3 게이트 전극을 마스크들로서 사용함으로써 도핑되고; 그러므로, 양쪽 Lov 영역 및 Loff 영역을 가진 반도체 장치는 제조된다.
본 발명의 제 1 에칭으로 형성된 제 1 게이트 전극의 측면상의 테이퍼 각도는 80°내지 90°이다.
본 발명의 LDD 영역의 LDD 길이는 10nm 내지 300nm이고, 바람직하게 50nm 내지 200nm이다. 게다가, 본 발명의 채널 형성 영역의 채널 길이는 0.1㎛ 내지 0.7㎛ 범위내에 있다.
본 명세서에서, 모자 모양 게이트 전극은 두개의 층들을 포함하는 다층 구조를 가진 게이트 전극이다. 모자 모양 게이트 전극은 하부층 게이트 전극의 게이트 길이가 상부층 게이트 전극보다 길고, 상부층 게이트 전극이 하부 게이트 전극보다 두꺼운 게이트 전극이라 불린다. 하부층 게이트 전극의 모양은 단부쪽으로 넓어지거나 직사각형 단면일 수 있다.
본 발명에 따라, 제 1 모자 모양 게이트 전극은 형성되고, 통상적으로 달성될 수 없는 LDD 길이를 가진 LDD 영역은 상기 게이트 전극을 마스크로서 사용하여 불순물 원소를 도핑함으로써 형성된다. 그러므로, 소형화에도 불구하고, 바람직한 동작 특성들을 가진 높은 신뢰성 반도체 장치는 실현되고; 따라서, 다양한 회로들에 적당한 반도체 장치들은 독립적으로 제조될 수 있다. 게다가, 반도체 장치들은 약간의 처리 단계를 가진 처리에서 독립적으로 제조되고; 그러므로, 제조 비용은 감소되고 생산량은 개선된다.
게다가, 서브마이크론 TFT는 크기를 제한하지 않고 형성되고, 반도체 장치 자체는 극히 콤팩트하고 가볍다. 게다가, 각각의 TFT에 적당한 LDD 길이는 설계될 수 있다; 따라서, 원하는 온(ON) 전류가 보장되고 단채널 효과 억제 및 억제 압력 증가가 이루어지는 반도체 장치는 얻어질 수 있다.
게다가, 측벽들은 모자 모양 게이트 전극의 측벽들상에 형성되고 불순물 원 소는 도핑되고; 그러므로, 단채널 효과를 억제할 수 있고 Loff 영역 및 Lov 영역 양쪽을 가진 고신뢰성 반도체 장치는 실현될 수 있다.
10nm 내지 300nm, 바람직하게 50nm 내지 200nm의 극히 짧은 LDD 길이를 가진 LDD 영역은 본 발명의 모자 모양 게이트 전극을 마스크로서 사용하여 불순물 원소를 도핑하여 형성될 수 있다. 게다가, 채널 길이가 0.1㎛ 내지 0.7㎛인 미세 TFT에서, TFT 크기에 적당한 LDD 영역을 가진 TFT는 형성될 수 있다.
본 발명의 이들 및 다른 목적들, 특징들 및 장점들은 첨부된 도면들과 함께 다음 상세한 설명의 판독시 보다 명백하게 된다.
본 발명의 예시적인 모드는 첨부 도면들을 참조하여 하기될 것이다. 그러나, 다양한 변화들 및 변형들이 당업자에게 명백할 것이라는 것이 쉬게 이해된다. 그러므로, 만약 상기 변화들 및 변형들이 본 발명에서 벗어나지 않는다면, 그들이 여기에 포함되는 것으로서 구성되어야 한다.
게다가, 하기되는 실시예 모드 1 내지 실시예 모드 6은 허용 범위내에서 임의적으로 결합된다.
(실시예 모드 1)
이후, 실시예 모드 1에 따른 반도체 장치를 제조하는 방법은 도 1a 내지 1d 및 도 2a 내지 2c를 참조하여 도시된다. 이 실시예 모드의 반도체 장치에 사용된 TFT는 Lov 영역 또는 Loff 영역의 LDD 영역을 가진다.
첫째, 베이스 절연막(12)은 100nm 내지 300nm의 두께로 기판(11)상에 형성된다. 기판(11)은 유리 기판, 석영 기판, 플라스틱 기판, 또는 세라믹 기판 같은 절 연 기판; 금속 기판; 반도체 기판 등일 수 있다.
베이스 절연막(12)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산화질화물(SiOxNy)(x>y), 또는 실리콘 질화 산화물(SiNxOy)(x>y) 같은 산소 또는 질소를 가진 절연막의 단층 구조 또는 다층 구조를 사용하여 형성될 수 있다. 기판으로부터의 불순물들이 고려될 때 베이스 절연막을 형성하는 것은 바람직하다.
게다가, 반도체막과 접하는 베이스 절연막(12)이 0.01nm 내지 10nm, 바람직하게 1nm 내지 3nm의 두께의 실리콘 질화물막 또는 실리콘 질화 산화물막인 것은 바람직하다. 추후 결정화 단계에서, 금속 원소가 반도체막에 부가되는 결정화 방법이 사용될 때, 금속 원소를 얻는 것이 필요하다. 이때, 베이스 절연막이 반도체막의 실리콘 산화물막 및 실리콘막 사이의 인터페이스에서 실리콘 산화물막일 때, 실리콘막의 금속 원소 및 실리콘 산화물막의 산소는 금속 산화물과 반응하고, 금속 원소는 몇몇 경우들에서 얻어질 수 없다. 따라서, 실리콘 산화물막을 포함하는 층이 반도체막과 접촉하여 베이스 절연막에 사용될 수 없는 것이 바람직하다.
추후, 반도체막은 10nm 내지 100nm의 두께로 형성된다. 반도체막의 재료는 TFT의 요구된 특성에 따라 선택될 수 있고, 실리콘막, 게르마늄막, 및 실리콘 게르마늄막 중 임의의 하나는 사용될 수 있다. 비결정질 반도체막 또는 마이크로결정 반도체막을 형성한후 익사이머 레이저 등을 사용하여 레이저 결정화 방법에 의해 결정화되는 결정 반도체막을 반도체막으로서 사용하는 것은 바람직하다. 마이크로결정 반도체막은 SiH4 같은 실리사이드 가스의 글로우 방전 분해를 수행함으로써 얻 어질 수 있다. 마이크로결정 반도체막은 수소 또는 플루오르의 희귀 가스 원소로 실리사이드 가스를 희석함으로써 쉽게 형성될 수 있다.
게다가, 할로겐 덩어리를 사용하여 급속 열적 어닐링(RTA) 방법 또는 결정화 기술로서 가열 노(furnace)를 사용하는 결정화 기술을 적용하는 것은 가능하다. 게다가, 니켈 같은 금속 원소가 결정 핵으로서 부가된 금속의 고형 성장을 갖도록 비결정 반도체막에 부가되는 방법은 사용될 수 있다.
그 다음, 섬 모양 반도체막(island-shaped semiconductor film; 13)은 에칭에 의해 반도체막을 처리함으로써 형성된다. 게이트 절연막(14)은 섬 모양 반도체막(13)을 커버하기 위해 10nm 내지 200nm, 바람직하게 5nm 내지 50nm의 두께로 형성된다.
게이트 절연막(14)은 CVD 방법 또는 스퍼터링 방법에 의해 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산화질화물(SiOxNy)(x>y), 또는 실리콘 질화 산화물(SiNxOy)(x>y)중 임의의 하나를 적당하게 결합함으로써 다층 구조를 가질 수 있다. 이런 실시예 모드에서, 게이트 절연막(14)은 실리콘 질화 산화막 및 실리콘 산화질화물막의 다층 구조를 가진다.
추후에, 각각 게이트 전극일 제 1 도전막(15) 및 제 2 도전막(16)은 게이트 절연막(14) 상에 형성된다. 첫째, 제 1 도전막(15)은 5nm 내지 50nm상에 형성된다. 첫째, 제 1 도전막(15)은 5nm 내지 50nm의 두께로 형성된다. 제 1 도전막(15)은 알루미늄(Al) 막, 구리(Cu) 막, 메인 성분으로서 알루미늄 또는 구리를 포 함하는 박막, 크롬(Cr) 막, 탄탈륨(Ta) 막, 탄탈륨 질화물(TaN) 막, 티타늄(Ti) 막, 텅스텐(W) 막, 몰리브덴 막 등으로 형성될 수 있다. 제 2 도전막(16)은 150nm 내지 500nm의 두께로 제 1 도전막(15) 상에 형성된다. 제 2 도전막(16)은 크롬(Cr) 막, 탄탈륨(Ta) 막, 메인 성분으로서 탄탈륨을 포함하는 막 등으로 형성될 수 있다. 그러나, 제 1 도전막(15) 및 제 2 도전막(16)의 결합은 그들 각각이 특정 선택 비율로 에칭될 수 있는 조건에서 선택되어야 한다. 특정 선택 비율로 에칭될 수 있는 제 1 도전막 및 제 2 도전막의 결합으로서, 다음 결합들은 사용될 수 있다 : Al 및 Ta, Tl 및 Ti, 또는 TaN 및 W. 이 실시예 모드에서, 제 1 도전막(15)은 TaN이고 제 2 도전막(16)은 W이다.
계속해서, 제 1 레지스트(17)는 포토 마스크의 사용으로 포토리소그래피에 의해 제 2 도전막상에 형성된다(도 1a). 제 1 레지스트(17)는 측면상에서 테이퍼 각을 가진 모양으로 형성될 수 있다. 다음 제 1 에칭에서, 테이퍼 각(θ)을 가진 제 1 게이트 전극(18)은 테이퍼 각을 가진 제 1 레지스트(17)에 의해 형성될 수 있다. 게다가, 제 1 에칭시 반응 생성물은 제 1 레지스트(17)의 측면에 부착되고 제 1 레지스트(17)의 측면상에 테이퍼 각을 가짐으로써 성장하는 것을 방지한다. 게다가, 단면 모양이 대칭이고, 레지스트의 양쪽 측면들에 동일한 테이퍼 각들을 가진 제 1 레지스트(17)는 제 1 레지스트(17)에 열처리를 수행함으로써 형성될 수 있다.
계속해서, 제 1 에칭은 제 1 레지스트(17)를 마스크로서 사용함으로써 수행된다(도 1b). 제 1 에칭에서, 제 2 도전막(16)은 에칭되고 제 1 게이트 전극(18) 은 제 2 도전막(16)으로부터 형성된다. 이때, 제 1 도전막(16)이 에칭되지 않도록 제 1 도전막(15)에 대하여 높은 선택도의 에칭 조건하에서 에칭을 수행하는 것이 바람직하다. 제 1 레지스트(17)가 또한 제 2 레지스트(19)이도록 에칭되는 것이 주의된다. 그러나, 제 2 레지스트(19)에 대한 제 1 레지스트(17)의 폭은 도면에 도시되지 않는다. 이때, 제 1 게이트 전극(18)의 측면은 80°≤θ≤90°의 테이퍼 각(θ)을 가지며, 이것은 거의 90°의 테이퍼 각으로 테이퍼된다.
제 1 에칭시, Cl2, SF6 및 O2의 혼합된 가스는 에칭 가스로서 사용되고 Cl2/SF6/O2의 혼합물은 33/33/10(sccm)이다. 플라즈마는 0.67Pa로 압력을 조절하고 2000W/50W의 ICP/바이어스의 전압을 얻기 위해 전력을 인가함으로써 생성된다.
계속하여, 제 2 에칭은 제 1 게이트 전극(18)을 마스크로서 사용함으로써 제 1 도전막에 수행된다(도 1c). 제 2 에칭을 통하여, 제 2 게이트 전극(20)은 제 1 도전막으로 형성된다. 이때, 게이트 절연막(14)이 에칭되지 않도록 게이트 절연막(14)에 대하여 높은 선택도의 에칭 조건하에서 에칭을 수행하는 것이 바람직하다. 제 2 에칭 조건에서, ICP/바이어스는 2000W/50W이고, 압력은 0.67Pa이고 에칭 가스는 Cl2이다. 제 2 레지스트(19)는 제 3 레지스트(21)이도록 에칭에 의해 리세스되지만, 후퇴된 상태는 도면에 도시되지 않는다.
다음, 제 3 에칭은 수행된다(도 1d). 제 3 에칭 조거에서, ICP/바이어스는 2000W/0W이고, 압력은 1.33Pa이고, 에칭 가스는 Cl2, SF6 및 O2의 혼합 가스이고, Cl2/SF6/O2의 혼합물은 22/22/30(sccm)이다. 제 3 에칭을 통하여, 제 3 레지스트(21)는 리세스되고, 제 1 게이트 전극(18)의 게이트 길이는 짧아지고 제 3 게이트 전극(22)은 형성된다. 후퇴된 제 3 레지스트(21)는 제 4 레지스트(23)가 되는 것이 주의된다. 그후, 제 4 레지스트(23)는 제거된다.
다른 제 3 에칭 조건으로서, ICP/바이어스는 750W/0W이고, 압력은 0.67Pa이고, 에칭 가스는 Cl2/SF6/O2의 혼합 비율이 20/100/30(sccm)인 Cl2, SF6 및 O2의 혼합 가스일 수 있다. 이런 조건하에서, 제 1 게이트 전극의 재료인 W, 및 게이트 절연막(14)의 선택도는 더 높고; 따라서, 게이트 절연막(14)은 제 3 에칭 동안 에칭되지 못하게 억제될 수 있다.
상기 제 3 에칭하에서, 제 3 게이트 전극(22)의 측면은 에칭되기 쉽다. 제 3 게이트 전극(22)의 측면이 에칭될 때, 중간의 게이트 길이는 상부 표면 또는 바닥 표면의 길이보다 짧아지게 되고; 따라서, 제 3 게이트 전극의 단면은 중간에서 제한되는 모양을 가진다. 따라서, 제 3 게이트 전극(22)상에 배치된 막의 커버리지는 보다 나빠지게 되고; 따라서 분리가 발생하기 쉽다. 게다가, 제 3 게이트 전극이 LDD 영역을 형성하는 도핑 마스크로서 사용되기 때문에, LDD 길이를 제어하는 것은 어렵다. 제 3 게이트 전극(22)의 측면상의 이러한 에칭은 레지스트의 에칭 속도에 비해 제 1 게이트 전극의 에칭 속도가 높기 때문에 발생되는 현상이다. 그러므로, 이런 실시예 모드에서, 제 1 게이트 전극의 에칭 속도는 -10℃ 이하의 샘플 스테이지 온도를 가짐으로써 낮춰지고; 따라서, 제 3 게이트 전극(22)의 측면상 의 에칭은 억제될 수 있다.
상기 처리들을 통하여, 모자 모양 게이트 전극의 모양은 얻어진다. 본 발명의 모자 모양 구조는 에칭시 레지스트 리세스 폭을 사용함으로써 얻어진다. 특히, 제 3 에칭시 제 3 레지스트(21) 대 제 4 레지스트(23)의 리세스 폭은 제 3 게이트 전극의 게이트 길이 및 제 2 게이트 전극의 길이 사이의 차와 동일하다. 게다가, 제 2 및 제 3 에칭시 총 레지스트 리세스 폭들, 다른 말로, 제 2 레지스트(19) 대 제 4 레지스트(23)의 리세스 폭은 제 3 게이트 전극의 게이트 길이 및 제 2 게이트 전극의 게이트 길이 사이의 차와 동일하다.
본 발명의 모자 모양 게이트 전극을 제조하는 방법에 따라, 제 2 게이트 전극의 게이트 길이 및 제 3 게이트 전극의 게이트 길이 사이의 차는 10nm 내지 300nm, 바람직하게 50nm 내지 200nm이고; 따라서, 극히 미세한 게이트 전극 구조가 형성될 수 있다.
이 실시예 모드의 제 3 에칭에 대한 제 1 에칭은 건식 에치에 의해 수행되고, 특히 ICP(산업적으로 결합된 플라즈마) 방법은 사용될 수 있다.
다음, 제 1 도핑은 섬 모양 반도체막(13)에 수행된다(도 2a). 섬 모양 반도체막(13)은 제 2 게이트 전극과 겹치는 섬 모양 반도체막에 저농도 불순물 영역들(24a 및 24b)을 형성하기 위해 제 2 게이트 전극 및 게이트 절연막을 통하여 저농도 불순물 원소로 도핑된다. 게다가, 동시에 섬모양 반도체막의 양쪽 단부 부분들은 저농도 불순물 영역들(25a 및 25b)을 형성하기 위해 게이트 절연막을 통하여만 불순물 원소가 도핑된다(도 2a). 제 1 도핑을 통하여, 채널 형성 영역(26)은 형성된다. 저농도 불순물 영역들(24a, 24b, 25a 및 25b)의 원소 농도들은 각각 1×1016원자/cm3 내지 1×1020원자/cm3 (바람직하게, 1×1016원자/cm3 내지 5×1018원자/cm3 )이다. 이온 도핑 방법 또는 이온 주입 방법은 도핑 방법으로서 사용될 수 있다. 예를 들어, 붕소(B), 갈륨(Ga) 등은 p형 반도체를 제조하는데 불순물 원소로서 사용되고, 반면 인(P), 비소(As) 등은 n형 반도체를 제조하는데 불순물 원소로서 사용된다.
저농도 불순물 영역들(24a 및 24b)에 대한 도핑은 게이트 절연막을 통하여뿐 아니라, 제 2 게이트 전극(20)을 통하여 수행된다. 그러므로, 저농도 불순물 영역들(24a 및 24b)의 불순물 원소의 농도는 저농도 불순물 영역들(25a 및 25b)보다 낮다.
따라서, 제 2 도핑은 수행된다(도 2b). 제 2 도핑을 통하여, 저농도 불순물 영역들(25a 및 25b)에는 저농도 불순물 영역들(24a, 24b, 25a 및 25b)에 고농도 불순물 영역들(27a 및 27b)을 선택적으로 형성하기 위해 고농도 불순물 원소가 도핑된다. 도핑은 고농도 불순물 영역들(27a 및 27b)의 불순물 원소들의 농도가 각각 1×1019원자/cm3 내지 1×1021원자/cm3 이도록 수행된다.
이 실시예 모드에서, 제 2 게이트 전극이 겹쳐지는 저농도 불순물 영역들(24a 및 24b)은 GOLD 구조를 갖도록 LDD 영역으로서 게이트 절연막을 통하여 각각 형성된다. 그러므로, 이 실시예 모드에서 제조된 반도체 장치는 온 전류 값의 저하를 막을 수 있고 따라서 높은 신뢰도는 실현될 수 있다. 게다가, LDD 길이가 10㎛ 내지 300㎛이고, 바람직하게 50㎛ 내지 200㎛인 LDD 영역이 형성될 수 있다. 그러므로, 채널 길이가 0.1㎛ 내지 0.7㎛인 채널 형성 영역(26)을 가진 예시적인 미세 TFT의 경우에서조차, 크기면에서 적당한 LDD 영역은 형성될 수 있다.
도 2b에 도시된 상태로부터 Loff 영역을 형성하기 위해, 제 2 게이트 전극(20)은 제 2 도핑후 제 3 게이트 전극(22)을 마스크로서 사용함으로써 에칭된다. 이때, 상기 제 2 에칭 조건하에서 에칭을 수행하는 것은 바람직하다. 게이트 길이가 제 3 게이트 전극(22) 보다 긴 제 2 게이트 전극은 부분적으로 에칭되고; 그러므로, 저농도 불순물 영역들(24a 및 24b)은 각각 Lov 영역이 Loff 영역들(28a 및 28b)일 때 형성된다(도 2c). 따라서, 오프 전류인 누설 전류를 억제하고, 단채널 효과를 제어할 수 있는 반도체 장치는 얻어질 수 있다.
도 15a 및 15b는 종래 방법으로 형성된 모자 모양 게이트 전극의 단면 모양의 SEM 사진을 각각 도시한다. 다른 한편, 도 16a 및 16b는 본 발명에 따라 형성된 모자 모양 게이트 전극의 단면 모양의 SEM 사진을 각각 도시한다.
도 15a는 테이퍼된 레지스트 및 테이퍼 에칭되는 W 막 및 TaN 막을 도시하는 건식 에칭에 의해 제 1 및 제 2 도전막들의 에칭 상태이다. TaN 막이 구별되기 어렵기 때문에, 단지 W 막이 표시된다. W 막의 이방성 에칭이 수행되는 도 15b는 제거된 레지스트를 가진 모자 모양을 도시한다.
도 16a는 레지스트 및 W 막을 도시하는, 제 1 에칭에 의한 W 막의 에칭 상태이다. 제 3 에칭이 수행되는 도 16b는 제거된 레지스트를 가진 모자 모양부를 도시한다.
사진의 하부 우측 모서리에서 수축된 크기에서 명백한 바와 같이, 도 15a 및 15b의 TFT들은 도 16a 및 16b의 크기보다 크다. 게이트 길이는 도 15b에서 대략 1.9㎛이지만, 도 16b에서 대략 0.9㎛이다. 도 16b의 TFT는 도 15b의 TFT의 절반 미만의 게이트 길이를 가진다.
게다가, 제 1 도전막(TaN)은 제 2 도전막(W)보다 채널 길이 방향쪽으로 보다 많이 확장되고, 상기 길이(이후, Lov 길이라 함)는 도 15b에서 대략 1㎛이고, 도 16b에서 대략 0.07㎛이고, 이 차이는 명백하다. 종래 방법에서, 도 15a의 W 막의 테이퍼된 부분은 길고, 이것은 직접적으로 Lov 길이에 영향을 미치고; 따라서, Lov 길이는 보다 길게된다. 다른 한편, 본 발명은 도 16a에 도시된 바와 같이 W 막의 일부 테이퍼된 부분을 가지며, Lov 길이는 테이퍼된 부분을 사용하지 않고 레지스트 리세스를 사용함으로써 형성되므로, Lov 길이는 극히 짧다.
게다가, 도 15b의 W 막의 측면이 일부 범위 싸여지고 W 막의 측면이 에칭되는 것이 명백하다. 다른 한편, 도 16b에서, W 막의 측면은 직선이고, 에칭되지 않는다. 이것은 제 3 에칭시 샘플 스테이지 온도가 -10℃ 이하로 낮게 설정되기 때문이다.
게다가, 도 28a 및 28b는 본 발명에 따라 형성된 모자 모양 게이트 전극의 SEM 사진을 각각 도시한다. 도 28a는 레지스트, 제 3 게이트 전극으로서 W 막, 및 제 2 게이트 전극으로서 TaN 막을 도시한다. 도 28b는 도 28a의 확대도이다. W 막으로 형성된 제 3 게이트 전극의 게이트 길이는 대략 0.73㎛이고 Lov 길이는 대략 0.07㎛이다.
도 29는 짧은 게이트 전극을 가진 모자 모양 게이트 전극의 SEM 사진을 도시한다. 여기서, 제 3 게이트 전극으로서 W 막 및 제 2 게이트 전극으로서 TaN 막은 도시된다. W 막으로 형성된 제 3 게이트 전극의 게이트 길이는 대략 0.18㎛이고, 이것은 극히 미세한 구조를 가질 수 있게 한다. 다른 한편, Lov 길이는 대략 0.1㎛이다.
본 발명에 따라, 제 1 레지스트(17)의 모양은 Lov 길이가 제어되게 할 수 있다. 제 1 레지스트(17)는 테이퍼 각이 90°에 가까운 레지스트와 유사한 측면상의 테이퍼 각도를 가짐으로써 쉽게 에칭된다. 그러므로, 제 3 에칭에 의한 레지스트의 리세스 폭은 보다 커지고; 따라서, Lov 길이는 보다 길게 만들어진다. 역으로, 본 발명에서, Lov 길이를 짧게하기를 원할 때 90°에 가까운 측면상의 제 1 레지스트(17)의 테이퍼를 유발하는 것이 바람직하다.
상기된 바와 같이, 이런 실시예 모드에 따라 제조된 TFT들을 포함하는 반도체 장치는 극히 짧은 LDD 길이를 가진 LDD 영역을 가질 수 있고; 그러므로, 높은 신뢰성 및 거의 품질 저하를 갖지 않는 반도체 장치는 소형화된 반도체 장치에서조차 실현될 수 있다.
(실시예 모드 2)
이 실시예는 도 3a 내지 3c를 참조하여 Loff 영역을 가진 반도체 장치를 제조하는 방법을 도시한다.
이 실시예 모드에서, 모자 모양 게이트 전극을 가진 TFT는 도 3a에 도시된 상태를 얻기 위해 도 1a 내지 1d에서 실시예 모드 1과 동일한 단계들로 형성된다.
그후, 제 2 게이트 전극(20)이 겹치지 않는 섬 모양 반도체막은 제 2 및 제 3 게이트 전극들을 마스크로서 사용하여 제 1 도핑을 수행함으로써 불순물 원소가 부분적으로 도핑된다(도 3b). 이런 도핑을 통하여, 저농도 불순물 영역들(31a 및 31b) 및 채널 형성 영역(35)은 형성된다. 도핑은 저농도 불순 영역들(31a 및 31b)의 불순물 원소들의 농도가 각각 1×1016원자/cm3 내지 1×1020원자/cm3(바람직하게, 1×1016원자/cm3 내지 5×1018원자/cm3)이도록 수행된다.
다음, 고농도 불순물 영역들을 형성하는 제 2 도핑은 수행된다(도 3c). 레지스트(32)는 저농도 불순물 영역들(31a 및 31b)이 고농도 불순물 원소로 전체적으로 도핑되지 않도록 형성된다. 레지스트(32)는 저농도 불순물 영역들(31a 및 31b)의 부분을 커버하기 위해 형성된다. 불순물 원소는 고농도 불순물 영역들(33a 및 33b)이 각각 1×1019원자/cm3 내지 1×1021원자/cm3 이도록 레지스트(32)를 마스크로 사용함으로써 도핑된다. 결과적으로, 고농도 불순물 영역들(33a 및 33b), 저농도 불순물 영역들(34a 및 34b)은 각각 저농도 불순물 영역들(31a 및 31b)내에 형성된다. 그후, 레지스트(32)는 제거된다.
상기된 바와 같이, 이 실시예 모드에 따라 제조된 TFT를 포함하는 반도체 장치는 각각 Loff 영역으로서 저농도 불순물 영역들(34a 및 34b)을 가질 수 있고, 오프 전류인 누설 전류가 억제되고 따라서 단채널 효과는 소형화된 반도체 장치에서조차 제어될 수 있다.
이 실시예 모드에 따라 제조된 TFT는 도 2c와 동일한 방식으로 Loff 영역의 LDD 영역을 가진다. 도 2c에 도시된 Loff 영역을 제조하기 위한 방법은 처리 단계들의 수가 보다 적은 장점을 갖지만, 반면에 단채널 효과는 채널 형성 영역의 채널 길이가 보다 짧게 되기 때문에, 일부 범위까지 증가된다.
(실시예 모드 3)
이 실시예 모드는 도 4a 내지 4d를 참조하여 Lov 영역 및 Loff 영역 모두를 가진 반도체 장치를 제조하기 위한 방법을 설명한다. 이 실시예 모드에서, 모자 모양 게이트 전극 및 불순물 영역을 가진 TFT는 도 1a 내지 2a(도 4a)의 실시예 모드 1과 동일한 단계들로 형성된다.
다음, 실리콘 화합물로 형성된 막(41)은 알려진 막 형성 방법을 사용함으로써 100nm 두께로 게이트 전극상에 형성된다. 이 실시예 모드에서, 실리콘 산화물 막은 막(41)으로서 사용된다. 따라서, 도 4c에 도시된 측벽들(42)은 실리콘 화합물로 형성된 막(41)을 에칭 백함으로써 형성된다. 제 2 게이트 전극의 게이트 길이 및 제 3 게이트 전극의 게이트 길이 사이의 차이가 극히 작을 때, 측벽들(42)은 제 3 게이트 전극의 측면뿐 아니라, 제 2 게이트 전극의 측면이 커버되도록 형성된다.
따라서, 제 2 도핑은 도 4d에 도시된 바와 같이 수행된다. 제 2 도핑은 측벽들(42) 및 제 3 게이트 전극을 마스크로서 사용함으로써 수행된다. 따라서, 고농도 불순물 영역들(43a 및 43b)은 측벽들(42)로 커버되지 않은 저농도 불순물 영역들(25a 및 25b)에 부분적으로 형성된다. 동시에, Loff 영역에 각각 있는 저농도 불순물 영역들(44a 및 44b)은 형성된다. 게다가, 저농도 불순물 영역들(24a 및 24b)은 Lov 영역 각각에 있다.
상기 처리들을 통하여, 이 실시예 모드에 따라 제조된 TFT를 포함하는 반도체 장치에서, Loff 영역 및 Lov 영역을 갖는 TFT는 실현될 수 있다. 그러므로, 단채널 효과는 제어될 수 있고 온 전류 값의 저하는 소형화된 반도체 장치에서조차 방지될 수 있다.
도 17a 및 17b 각각은 형성된 이 실시예 모드에서 설명된 측벽들을 가진 모자 모양 게이트 전극의 SEM 단면 사진을 도시한다. 도 17a는 비스듬하게 얻어진 단면의 SEM 사진이고, 도 17b는 도 17a의 추가 확대 사진이다. W로 형성된 제 3 게이트 전극의 게이트 길이는 0.9㎛이고, 이것은 극히 짧은 게이트 길이이다. TaN 막이 측벽들과 접하는 것을 도시하기 위해 사진들의 경계를 결정하는 것은 어렵다. 그러나, 측벽들은 TaN 막으로 형성된 제 2 게이트 전극의 측면들이 이 실시예 모드에서 도시된 측벽들(42)과 같이 커버되도록 형성된다는 것이 확인될 수 있다. 게다가, 측면들상의 W 막의 일부인 측면들상의 W 막의 상부 부분들이 측벽들로 커버되지 않는 것이 확인될 수 있다.
(실시예 모드 4)
이 실시예 모드는 도 5a 내지 5c, 도 6a 내지 6c, 도 7a 내지 7c 및 도 8a 내지 8c를 참조하여 실시예 모드 1 내지 실시예 모드 3에서 설명된 다양한 구조들의 TFT들을 사용하는 디스플레이 장치를 제조하기 위한 방법을 설명한다. 이 실시예 모드에 설명된 디스플레이 장치를 제조하는 방법에 따라, 화소 부분내의 TFT들 및 그 주변 드라이버 회로 부분은 동시에 형성된다. 이 실시예 모드는 실행 범위 내에서 실시예 모드 1 내지 실시예 모드 3과 임의적으로 결합될 수 있다.
첫째, 표면에 베이스 절연막(502)이 제공된 기판(501)은 도 5a에 도시된 바와 같이 제공된다. 기판 및 베이스 절연막은 실시예 모드 1에 각각 언급된 것일 수 있다. 이 실시예 모드에서, 50nm 두께의 실리콘 산화물 막 및 100nm 두께의 실리콘 질화물 막의 적층된 층들을 가진 베이스 절연막은 유리 기판상에 형성된다. 말할 필요 없이, 원소들은 베이스 절연막을 제공하지 않고 기판상에 직접 형성될 수 있다.
다음, 66nm 두께의 비결정질 실리콘막은 베이스 절연막(502)상에 알려진 증착 방법에 의해 형성된다. 본 발명이 비결정질 실리콘막에 제한되지 않고, 비결정질 반도체막(마이크로결정 반도체막 포함) 형성되는 것이 충분하다는 것이 주의된다. 게다가, 비결정질 실리콘 게르마늄 막 같은 비결정질 구조를 가진 화합물 반도체막은 또한 사용될 수 있다.
그다음, 비결정질 실리콘 막은 레이저 결정화 방법에 의해 결정화된다. 말할 필요없이, 레이저 결정화 방법뿐 아니라, RTA 또는 어닐링 노의 사용에 의한 열적 결정화 방법, 결정화를 추진하기 위해 금속 원소들을 사용하는 열적 결정화 방법 등은 결합될 수 있다.
비결정질 반도체막은 결정 반도체막을 갖도록 상기 레이저 결정화에 의해 결정화된다. 따라서, 결정질 반도체막은 섬 모양 반도체막들(503a 내지 503e)을 형성하기 위해 원하는 모양으로 처리된다. 채널 도핑이 만약 필요하다면 TFT들의 임계 전압을 제어하기 위해 섬모양 반도체막들(503a 내지 503e)에 수행될 수 있다는 것이 주의된다.
그 다음, 섬모양 반도체막들(503a 내지 503e)을 커버하기 위한 게이트 절연막(507)은 형성된다. 게이트 절연막(507)은 실리콘을 포함하는 절연막을 사용하여 5nm 내지 100nm의 두께로 플라즈마 CVD 방법 또는 스퍼터링 방법에 의해 형성된다. 이 실시예 모드에서, 실리콘 산화질화물 막은 섬모양 반도체막들과 접촉되도록 플라즈마 CVD 방법에 의해 형성되고 실리콘 질화물 막은 그 위치에 적층된다. 말할 필요없이, 게이트 절연막은 이 실시예 모드의 다층으로 제한되지 않고 실리콘을 포함하는 다른 절연막들은 단일층 또는 다층 구조로 적층될 수 있다.
게다가, 실리콘 산화물 막을 사용하는 경우, 실리콘 산화물 막은 40Pa의 반응 압력, 300℃ 내지 400℃의 기판 온도, 방전될 0.5W/cm2 내지 0.8W/cm2의 RF(13.56MHz) 전력 밀도의 조건에서 TEOS(테트라에틸 오소실리케이트) 및 02의 혼합물로 플라즈마 CVD 방법에 의해 형성된다. 이 방식으로 형성된 실리콘 산화물 막은 계속하여 400℃ 내지 500℃ 온도로 열적 어닐링을 제공함으로써 게이트 절연막으로서 바람직한 특성을 제공할 수 있다.
계속하여, 게이트 전극이 각각 있는 제 1 도전막(508) 및 제 2 도전막(509)은 게이트 절연막(507) 상에 형성된다. 첫째, 제 1 도전막(508)은 5nm 내지 50nm의 두께로 형성되고, 제 2 도전막(509)은 150nm 내지 500nm의 두께로 형성된다. 제 1 도전막(508) 및 제 2 도전막(509)은 실시예 모드 1로 기술된 바와 같이 동일한 재료들을 사용함으로써 형성되고, 이 실시예 모드에서, TaN 및 W는 제 1 도전막 및 제 2 도전막의 결합으로서 사용될 수 있다.
레지스트들(510a 내지 510e)은 잘 알려진 방법을 사용함으로써 제 2 도전막상에 제조될 수 있다(도 5a).
계속하여, 제 1 에칭은 수행된다(도 5b 참조). 제 1 에칭을 통하여, 제 2 도전막(509)은 제 1 게이트 전극들(511a 및 511e)을 형성하기 위해 레지스트들(510a 내지 510e)을 마스크로서 사용함으로써 에칭된다. 에칭은 각각의 측면들상의 제 1 게이트 전극들(511a 내지 511e)상의 테이퍼 각(θ)이 80°≤θ≤90°이고, 거의 90°의 측면이 얻어지도록 수행된다. 이때, 레지스트들(510a 내지 510e)은 레지스트들(512a 내지 512e)이도록 에칭된다.
계속하여, 제 2 에칭은 도 5c에 도시된 바와 같이 수행된다. 제 1 도전막(508)은 제 2 게이트 전극들(513a 내지 513e)을 형성하기 위해 제 1 게이트 전극들(511a 내지 511e)을 마스크로서 사용함으로써 에칭된다. 이때, 레지스트들(512a 내지 512e)이 동일한 범위로 에칭되는 것이 주의된다.
그 다음, 제 3 에칭은 수행된다. 제 3 에칭을 통하여, 레지스트들(512a 내지 512e)은 리세스되고 제 1 게이트 전극들(511a 내지 511e)의 각각의 게이트 길이는 후퇴된 레지스트들(512a 내지 512e)을 마스크들로서 사용함으로써 후퇴된다. 따라서, 게이트 길이가 제 2 게이트 전극들보다 짧은 제 3 게이트 전극들(514a 내지 514e)은 도 6a에 도시된 바와 같이 형성된다. 레지스트들(512a 내지 512e)은 레지스트들(515a 내지 515e)이도록 후퇴된다. 상기된 제 1 내지 제 3 에칭을 통하여, 게이트 전극들 각각은 모자 모양 구조를 가진다.
이 실시예 모드에서 제 1 내지 제 3 에칭은 건식 에칭 방법에 의해 수행되고, 특히, ICP(유도 결합 플라즈마) 에칭 방법은 사용될 수 있다.
그 다음, 제 1 도핑은 수행된다. 제 1 도핑은 저농도 n형 불순물 원소(이 실시예 모드에서 인들)를 부가하기 위해 레지스트들(515a 내지 515e) 및 제 3 게이트 전극들(514a 내지 514e)을 마스크로서 사용함으로써 자기 정렬 방식으로 수행된다. 제 2 게이트 전극이 각각 겹쳐지는 저농도 불순물 영역들(601a 내지 601e) 및 게이트 절연막을 통해 제 2 게이트 전극이 각각 겹치지 않는 제 2 게이트 전극에는 1×1016원자/cm3 내지 5×1018원자/cm3 (바람직하게, 3×1017원자/cm3 내지 3×1018원자/cm3)의 농도로 인이 부가되는 것이 바람직하다. 그러나, 저농도 불순물 영역들(601a 내지 601e)이 제 2 게이트 전극을 통하여 도핑되기 때문에, 불순물 원소의 농도는 저농도 불순물 영역들(602a 내지 602e)에 포함된 것보다 낮다.
그 다음, 제 2 도핑은 도 6b에 도시된 바와 같이 수행된다. 그 전에, 레지스트(604)는 저농도 불순물 영역들(601c 및 602c)이 고농도 불순물 원소로 도핑되지 않도록 형성된다. 제 2 도핑은 저농도 불순물 영역들에 고농도 n형 불순물 원소(이 실시예 모드에서 인)를 선택적으로 부가하기 위해 레지스트(604); 레지스트들(515a, 515b, 515d 및 515e; 제 3 게이트 전극들(514a, 514b, 514d 및 514e); 및 제 2 게이트 전극들(513a, 513b, 513d 및 513e)을 마스크로서 사용함으로써 자기 정렬 방식으로 수행된다. 따라서 형성된 고농도 불순물 영역들(603a 내지 603d)에 1×1020원자/cm3 내지 5×1021원자/cm3 (통상적으로, 2×1020원자/cm3 내지 5×1021원 자/cm3)의 농도에서 인이 부가되는 것이 바람직하다.
그 다음, 레지스트(606)는 레지스트(604) 및 레지스트들(515a 내지 515e)을 제거함으로써 도 6c에 도시된 바와 같이 형성된다. 그 다음, 실시예 모드 1의 도 2c에 도시된 바와 같이 제 4 에칭은 수행된다. 제 2 게이트 전극들(605a, 605b 및 605c)은 제 2 게이트 전극들(513a, 513d 및 513e)을 부분적으로 에칭함으로써 얻어진다. 그후, 레지스트(606)는 제거된다.
제 4 에칭이 레지스트들(515a 내지 515e)을 제거하지 않고 레지스트(606)를 형성한후 수행될 때, 에칭은 2000W/50W인 배출 시스템 및 ICP/바이어스에 의해 0.67Pa의 내부 압력의 조건으로 Cl2를 에칭 가스로서 사용하여 수행되는 것이 주의된다.
추후에, 레지스트(701)는 형성되고 제 3 도핑은 수행된다(도 7a). 제 3 도핑을 통하여, n형 불순물 영역들인 고농도 불순물 영역들(603a 및 603d) 및 저농도 불순 영역들(601a 및 601e)은 디보랜(diborane)(B2H6)을 사용한 이온 도핑에 의해 3×1020원자/cm3 내지 3×1021원자/cm3 (통상적으로, 5×1020원자/cm3 내지 1×1021원자/cm3 )의 농도로 p형 불순물 원소(이 실시예 모드에서 붕소)로 도핑된다. 이 방식에서, 불순물 영역들(702 및 703) 각각은 p 채널 TFT의 소스 및 드레인 영역으로서 기능한다.
그 다음, 레지스트(701)는 도 7b에 도시된 바와 같이 제거된다. 그후, 측벽 들(704a 내지 704e)은 제 2 게이트 전극들(605a 내지 605c, 513b, 및 513c) 및 제 3 게이트 전극들(514a 내지 514e)의 양쪽 측벽들상에 형성된다. 측벽들(704a 내지 704e)은 실시예 모드 3에 도시된 바와 같이 실리콘 화합물 막을 형성한후 에칭 백에 의해 형성된다.
그 다음, 레지스트(705)는 형성되고, 제 4 도핑은 계속하여 수행된다. 제 4 도핑을 통하여, 불순물 원소는 레지스트(705), 측벽들(704c), 및 제 3 게이트 전극(514c)을 마스크로서 사용함으로써 n형 저농도 불순 영역(602c)의 일부에 부가된다. 인광체(PH3)는 불순물 원소로서 사용되고, 고농도 n형 불순물 원소(이 실시예 모드에서 인광체)는 3×1020원자/cm3 내지 3×1021원자/cm3 (통상적으로, 5×1020원자/cm3 내지 1×1021원자/cm3 )의 농도로 이온 도핑 방법에 의해 부가된다. 동시에, Loff 영역이 될 저농도 불순물 영역(706)이 형성된다. 저농도 불순물 영역(601c)은 Lov 영역이다.
그후, 각각 농도로 부가된 n형 또는 p형 불순물 원소는 활성화된다. 상기 활성화는 레이저 어닐링 방법에 의해 수행된다. 레이저 어닐링 방법을 사용하는 경우, 결정화에 사용된 레이저는 다시 사용될 수 있다.
그 다음, 패시베이션 막(801)은 도 8a에 도시된 바와 같이 보호 막으로서 50nm 내지 500nm(통상적으로, 200nm 내지 300nm)의 두께로 형성된다. 이것은 실리콘 산화물막, 실리콘 질화물막, 실리콘 질화 산화물 막, 또는 이들 막들의 다층으로 치환될 수 있다. 산소 또는 대기내의 습기를 포함하는 다양한 이온들의 불순물 들의 침투를 방지하기 위한 블록킹 효과는 패시베이션 막(801)을 제공함으로써 얻어질 수 있다.
그 다음, 내부층 절연막(802)은 패시베이션 막(801)상에 1.6㎛ 두께로 형성된다. 내부층 절연막(802)은 SOG(스핀 온 글래스) 방법 또는 스핀 코팅(spin coating) 방법에 의해 형성된 다음 막들을 사용함으로써 형성될 수 있다 ; 폴리이미드, 폴리아미드, BCB(벤조사이클로부텐) 아크릴, 또는 실록산(실록산은 실리콘(Si) 및 산소(O)에 의해 형성된 스켈레톤 구조로 형성되고, 여기서 적어도 수소를 포함하는 유기 그룹(알킬 그룹 또는 방향족 탄화수소 같은)은 치환기로서 포함되고, 여기서 수소를 적어도 포함하는 풀루오르 그룹 또는 유기 그룹은 선택적으로 치환기로서 사용될 수 있고); 무기 삽입층 절연막(실리콘 질소화물 또는 실리콘 산화물 같은 실리콘을 포함하는 절연막); 또는 낮은 k(저 유전체 상수) 재료로 형성된 것과 같은 막. 상기 삽입 절연막(802)은 유리 기판상에 형성된 TFT들로 인해 발생된 비평탄성을 경감시키고 평탄도에 대해 큰 의미를 가진다. 그후, 패시베이션 막은 삽입층 절연막상에 추가로 형성될 수 있다.
그다음, 도 8b에 도시된 바와 같이, 접촉홀들은 소스 및 드레인 배선들(803a내지 803i)을 형성하기 위해 게이트 절연막(507), 패시베이션 막(801), 및 삽입층 절연막(802)에 형성된다. 이 실시예에서, 소스 및 드레인 배선 각각은 티타늄 막, 제 1 알루미늄 막 및 탄소와 금속 원소를 포함하는 제 2 알루미늄 막의 3층 구조 또는 몰리브덴 막, 제 1 알루미늄 막, 및 탄소와 금속 원소를 포함하는 제 2 알루미늄 막의 3층 구조를 가진다. 제 1 알루미늄 막은 다른 금속 원소와 혼합된 것일 수 있다. 티타늄, 몰리브덴, 또는 니켈은 제 2 알루미늄 막에 포함된 금속 원소의 예로서 제공된다. 말할 필요없이, 다른 금속은 상기 금속 대신 소스 및 드레인 배선에 사용된다.
계속하여, 화소 전극(804)은 드레인 배선(803h)과 접촉하여 형성된다. 화소 전극(804)은 투명한 도전막을 에칭함으로써 형성된다. 투명한 도전막은 인듐 산화물 및 주석 산화물의 화합물, 인듐 산화물 및 아연 산화물의 화합물, 아연 산화물, 주석 산화물, 또는 인듐 산화물일 수 있다.
화소 전극(804)이 투명한 도전막으로 형성되고 드레인 배선(803h)이 알루미늄 막으로 형성될 때, 알루미늄 산화물은 인터페이스에 형성된다. 알루미늄의 산화물이 높은 저항을 갖기 때문에, 큰 저항은 화소 전극(804) 및 드레인 배선(803h) 사이에 발생된다. 그러나, 이 실시예 모드에서, 화소 전극(804)과 접하는 드레인 배선(803h)의 층은 제 2 알루미늄 막이고; 그러므로, 알루미늄의 산화물은 형성되지 않는다. 이것은 제 2 알루미늄 막에 포함된 금속 원소가 형성될 산화물을 억제하기 때문이다. 따라서, 드레인 배선(803h) 및 화소 전극(804) 사이의 인터페이스에서 저항은 낮게 유지된다.
화소 전극을 형성한후, 뱅크(805)는 수지 재료를 사용하여 형성된다. 뱅크(805)는 화소 전극(804)의 부분이 노출되도록 1㎛ 내지 2㎛ 두께로 아크릴 막 또는 폴리이미드 막을 에칭함으로써 형성된다. 블랙 차단막(black shielding film)(도시되지 않음)의 역할을 하는 블랙막은 뱅크(805) 하부에 적절히 제공될 수 있다는 것이 주의된다.
그다음, EL(전계 발광) 층(806) 및 전극(MgAg 전극)(807)은 대기에 노출됨없이 진공 증기 증착법에 의해 형성된다. 100nm 내지 1㎛ 두께의 EL 층(806) 및 180nm 내지 300nm(통상적으로, 200nm 내지 250nm) 두께의 전극(807)을 형성하기 위해 바람직하다. EL 층은 잉크 젯 방법, 스크린 프린팅 방법 등에 의해 형성될 수 있다.
이 단계에서, EL 층 및 캐소드는 레드, 그린 및 블루에 각각 대응하는 화소에 형성된다. 그러나, EL 층이 용액에 대해 낮은 저항을 갖기 때문에 포토리소그래피 기술을 사용하지 않고 각각의 컬러에 대하 개별적으로 EL 층을 형성하는 것은 필요하다. 그러므로, 필요한 부분들에 EL 층 및 캐소드를 선택적으로 형성하기 위해 금속 마스크로 미리 결정된 화소와 다른 화소들을 커버하는 것은 바람직하다. 각각의 컬러중 적어도 하나는 3조 화합물(triplet compound)로 컬러화된다. 3조 화합물이 1조 화합물보다 높은 휘도를 갖기 때문에, 3조 화합물이 어둠을 바라보는 레드에 대응하는 화소를 형성하기 위해 사용되고, 1조 화합물이 다른 화소들을 형성하기 위해 사용되는 것은 바람직하다.
다른 말로, 레드에 대응하는 화소들과 다른 모든 화소들을 커버하기 위한 마스크는 기상 증착 장치로 설정되고, 레드 방사선을 위한 EL 층 및 전극은 기상 증착 방법에 의해 마스크의 사용으로 선택적으로 형성된다. 다음, 그린에 대응하는 화소들과 다른 모든 화소들을 커버하기 위한 마스크는 기상 증착 장치로 설정되고, 그린 방사선용 EL 층 및 전극은 기상 증착 방법에 의해 마스크의 사용으로 선택적으로 형성된다. 그 다음, 블루에 대응하는 화소들외의 모든 화소들을 커버하기 위 한 마스크는 기상 증착 장치로 설정되고, 블루 방사선용 EL 층 및 전극은 기상 증착 방법에 의해 마스크의 사용으로 선택적으로 형성된다. 다른 마스크들이 이런 기술에서 각각의 컬러를 위해 사용되지만; 동일한 마스크가 사용될 수 있다는 것이 주의된다. 게다가, 모든 화소들의 EL 층들 및 전극들에 진공을 유지하는 것은 바람직하다.
EL 층(806)이 알려진 재료로 형성되는 것은 주의된다. 드라이브 전압을 고려하여 알려진 방식으로 유기 재료를 사용하는 것은 바람직하다. 예를 들어, 홀-주입층, 홀-운반층, 발광층 및 전자-주입층의 4개의 층 구조를 가진 EL 층이 바람직하게 형성된다. 몰리브덴 산화물 및 α-NPD가 혼합되는(OMOx) 막은 EL 층에 사용될 수 있다. 선택적으로, 유기 재료 및 무기 재료가 결합되는 하이브리드 층은 EL 층에 사용될 수 있다. EL 층에 대한 유기 재료를 사용하는 경우, 각각의 저분자 웨이트 재료, 중간 분자 웨이트 재료, 및 고분자 웨이트 재료는 사용될 수 있다. 게다가, 이 실시예 모드는 EL 원소의 캐소드로서 MgAg 전극을 사용하는 실시예를 도시하지만; 다른 알려진 재료들이 사용될 수 있다.
전극(807)을 형성한후, 발광 원소(808)는 완성된다. 그후, 보호막(809)은 발광 원소(808)를 완전히 커버하기 위해 제공된다. 보호층(809)은 탄소 막, 실리콘 질화막, 또는 실리콘 질화 산화물 막을 포함하는 절연막으로 형성될 수 있다. 상기 절연막들은 단일 층 또는 다층으로 적층될 수 있다.
게다가, 밀봉 재료(810)는 보호막(809)을 커버하기 위해 제공되고, 커버 부 재(811)는 거기에 부착된다. 밀봉 재료(810)는 바람직하게 습도 물질 또는 산화방지제 물질을 그 안에 바람직하게 포함하는 자외선 경화 가능 수지이다. 게다가, 이 실시예 모드에서, 유리 기판, 석영 기판, 또는 플라스틱 기판은 커버 부재(811)에 사용될 수 있다. 비록 도면에 도시되지 않았지만, 편광 판은 밀봉 재료(810) 및 커버 부재(811) 사이에 제공될 수 있다. 편광판은 제공되고; 따라서, 높은 콘트래스트 디스플레이는 제공될 수 있다.
이런 방식에서, 도 8c에 도시된 바와 같이, 그 구조로서 p 채널 TFT(812), n 채널 TFT(813), 샘플링 회로 TFT(814), 스위칭 TFT(815), 및 전류 제어 TFT(816)를 가진 액티브 매트릭스 EL 디스플레이 장치는 완성된다. 이 실시예 모드에서, LDD 영역 없이 p 채널 TFT(812) 및 전류 제어 TFT(816), Lov 영역을 가진 n 채널 TFT(813), Loff 영역을 가진 스위칭 TFT(815), 및 양쪽 Loff 영역 및 Lov 영역을 가진 샘플링 회로 TFT(814)는 기판상에 동시에 형성될 수 있다. p 채널 TFT들(812 및 816)은 거의 핫 캐리어 효과를 갖지 않고 단채널 효과를 거의 갖지 않으므로; LDD 영역은 이 실시예에 제공되지 않는다. 그러나, 다른 n 채널 TFT들과 같이, p 채널 TFT는 게이트 전극 또는 측벽들을 마스크로서 사용하여 p형 불순물 원소를 도핑함으로써 LDD 영역으로 적당하게 제공될 수 있다. 상기 방법에 대해, 각각의 구조를 가진 p 채널 TFT들은 이 실시예 모드의 n 채널 TFT들을 형성하고 p형 불순물 원소를 도핑 원소로서 사용하기 위한 방법을 참조하여 형성될 수 있다.
게다가, 이 실시예 모드의 Loff 영역은 실시예 모드 1의 도 2d에 도시된 방법을 통하여 형성되지만, Loff 영역은 실시예 모드 2에 도시된 방법을 통하여 제공 될 수 있다.
이 실시예 모드는 화소 전극이 투명한 도전막이고 다른 전극이 MgAg 전극인 바닥-방사 EL 디스플레이 장치(bottom-emission EL display device)를 설명한다. 그러나, 본 발명은 이 구조로 제한되지 않고, 상부-방사 EL 디스플레이 장치(top-emission EL display device)는 광 차단 재료로부터 화소 전극을 형성하고 투명한 도전막으로 다른 전극을 형성함으로써 제조될 수 있다. 게다가, 이중-방사 EL 디스플레이 장치는 투명한 도전막으로 양쪽 전극들을 형성함으로써 제조될 수 있다.
도 9는 디스플레이 장치의 개략도를 도시한다. 게이트 신호 라인 드라이버 회로(1101), 소스 신호 라인 드라이버 회로(1102), 및 다수의 화소들(1103)을 가진 화소 부분(1104)은 기판(1100)상에 형성된다. 게이트 신호 라인 드라이버 회로(1101) 및 소스 신호 라인 드라이버 회로(1102)는 EPC(가요성 프린트 회로)(1105)에 접속된다. 도 8c에 각각 도시된 p 채널 TFT(812) 및 n 채널 TFT(813)은 소스 신호 라인 드라이버 회로 또는 게이트 신호 라인 드라이버 회로에 사용될 수 있다.
소스 신호 라인 드라이버 회로(1102)는 시프트 레지스터 회로, 레벨 시프터 회로 및 샘플링 회로를 포함한다. 클럭 신호(CLK) 및 시작 펄스(SP)는 시프트 레지스터 회로에 입력되고, 상기 시프트 레지스터 회로는 비디오 신호를 샘플링하기 위한 샘플링 신호를 출력한다. 시프트 레지스터로부터 출력된 샘플링 신호는 레벨 시프터 회로에 입력되어, 신호는 증폭된다. 증폭된 샘플링 신호는 샘플링 회로에 입력된다. 샘플링 회로는 외부로 입력되는 비디오 신호를 샘플하고 그것을 화소 부분에 입력한다.
상기 드라이버 회로들은 고속 동작을 요구하고; 그러므로, GOLD 구조를 가진 TFT는 바람직하게 사용된다. 이것은 Lov 영역이 핫 캐리어 품질 저하를 방지할 수 있는 드레인 근처에 형성된 높은 전기장을 경감시키는 기능을 갖기 때문이다. 게다가, 샘플링 회로가 핫 캐리어 품질 저하 및 낮은 OFF 전류에 대항하는 방법을 요구하기 때문에, Lov 영역 및 Loff 영역을 가진 구조는 바람직하다. 다른 한편, 화소를 위한 스위칭 TFT 또는 전류 제어 TFT의 게이트 전압을 저장하기 위한 저장 TFT는 바람직하게 오프 전류를 감소시킬 수 있는 Loff 영역을 가진 TFT로 형성된다.
상기 측면들을 통한 관점에서, 이 실시예 모드에서, 드라이버 회로 부분의 n 채널 TFT들은 각각 Lov 영역을 가지며, 샘플링 회로 TFT는 Loff 영역 및 Lov 영역을 가지며, 화소 부분에서 스위칭 TFT는 Loff 영역을 가진다. 그러므로, 이 실시예 모드에 따라 제조된 반도체 장치는 거의 누설이 없는 전류로 고속 동작할 수 있는 디스플레이 장치이다. 게다가, 이 실시예 모드의 반도체 장치는 컴팩트하게 제조될 수 있고; 따라서, 쉽게 수행되는 작은 디스플레이 장치가 실현된다.
말할 필요없이, 본 발명은 상기 구조를 가진 디스플레이 장치로 제한되지 않고 다양한 디스플레이 장치들을 제조하는데 적용될 수 있다.
(실시예 모드 5)
이 실시예 모드에서, 실시예 모드 1 내지 실시예 모드 3에 설명된 다양한 구조들을 가진 TFT들은 각각 고온 폴리 실리콘으로 형성되고, 액정 디스플레이 패널을 제조하는 다른 방법은 도 19a 내지 19d 및 도 20a 내지 20d를 참조하여 설명된 다. 이 실시예 모드에서 액정 디스플레이 패널은 주변 드라이버 회로 및 화소 부분을 하나의 기판상에 포함하는 구조를 가진다. 이 실시예 모드는 실행 범위내에서 실시예 모드 1 내지 실시예 모드 4와 임의적으로 결합될 수 있다.
석영 기판(1801)은 도 19a에 도시된 바와 같이 제공된다. 어닐링 처리는 기판이 추후 처리시 감싸지지 않도록 900℃ 내지 1200℃로 석영 기판에서 수행될 수 있다.
다음, 광 차단 막(1802)은 석영 기판(1801)상에 형성된다. 광 차단 막은 스퍼터링에 의해 100nm 내지 400nm 두께의 막으로 증착된후 금속 막을 에칭함으로써 형성된다. 텅스텐(W) 막 또는 텅스텐 실리사이드(WSi) 막은 금속 막으로서 제공된다.
제 1 삽입층 절연막(1803)은 광 차단 막(1802)을 커버하기 위해 형성된다. 실리콘 산화 막은 대기압 CVD 방법 또는 저압 CVD 방법에 의해 TEOS(테트라에틸오소실리케이트) 가스의 사용으로 형성되고; 따라서, 삽입 절연막(1803)은 형성된다.
광 차단 막이 텅스텐 막이고 가열 처리가 제 1 삽입 절연막을 형성한후 60분 동안 1150℃의 노 내에서 석영 기판(1801)에 수행될 때, 텅스텐 실리사이드 막은 광 차단 막으로부터 얻어질 수 있다.
그 다음, 비결정질 반도체막은 제 1 삽입 절연막(1803)상에 형성된다. 이 실시예 모드에서, 비결정질 실리콘 막은 저압 CVD 방법에 의해 대략 450℃ 내지 550℃의 온도에서 비결정질 반도체막으로서 형성된다. 그후, 비결정질 실리콘 막은 질소 분위기에서 1시간 내지 10 시간 동안 600℃ 내지 700℃의 온도로 어닐링 처리에 의해 결정화된다. 결정화에 의해 얻어진 폴리실리콘 막은 50nm 내지 200nm의 두께를 가진다. 그 다음, 폴리실리콘을 포함하는 섬모양 반도체막들(1804a 내지 1804c)은 포토리소그래피 단계를 통하여 형성된다. 불순물 원소가 저항을 감소시키기 위해 반도체막들에 도핑될 수 있다는 것이 주의된다.
그 다음, 30nm 두께의 열적 산화 실리콘 막들(1805a 내지 1805c)은 섬모양 반도체막들(1804a 내지 1804c)에 900℃ 내지 1200℃, 바람직하게 1000℃ 내지 1150℃의 온도에서 열적 산화를 수행함으로써 형성된다. 게다가, 50nm 두께의 실리콘 질화막(1806)은 열적 산화 실리콘 막들을 커버하기 위해 저압 CVD 방법 등에 의해 형성된다. 게이트 절연막은 열적 산화 실리콘 막들(1805a 내지 1805c) 및 실리콘 질화막(1806)을 포함하도록 형성된다.
그후, 도 19b에 도시된 바와 같이, 모자 모양 게이트 전극은 실시예 모드 1 및 실시예 모드 4에 도시된 방법들에 따라 실리콘 질화 막(1806)상에 형성된다. 모자 모양 게이트 전극은 제 2 게이트 전극들(1807a 내지 1807d) 및 제 3 전극들(1808a 내지 1808d)을 포함하도록 형성된다.
도 19c에 도시된 바와 같이, p형 고농도 불순물 영역(1809), n형 고농도 불순물 영역들(1810a 및 1810b), 및 n형 저농도 불순물 영역들(1811a 및 1811b)은 실시예 모드 4와 동일한 방식으로 제 1 내지 제 3 도핑을 수행함으로써 형성된다.
그후, 레지스트(1812)는 도 19d에 도시된 바와 같이 주변 드라이버 회로를 커버하기 위해 형성된다. 그 다음, 제 2 게이트 전극들(1807c 및 1807d)은 제 3 게이트 전극들과 동일한 게이트 길이를 가진 제 2 게이트 전극들(1813a 및 1813b) 을 형성하기 위해 레지스트(1812) 및 제 3 게이트 전극들(1808c 및 1808d)을 마스크로서 사용함으로써 에칭된다.
그 다음, 도 20a에 도시된 바와 같이, 패시베이션 막(1901) 및 제 2 삽입 절연막(1902)은 실시예 모드 4와 동일한 방식으로 제 3 게이트 전극들상에 형성된다.
다음, 접촉 홀들은 소스 및 드레인 배선들(1903a 내지 1903e)(도 20b)을 형성하기 위해 열적 산화 실리콘 막들(1805a 내지 1805c), 실리콘 질화막(1806), 패시베이션막(1901), 및 반도체 삽입층 절연막(1902)에 형성된다. 이때, 섬 모양 반도체막(1804c)상의 입사광은 그 위에 제 3 게이트 전극(1808c)과 겹쳐지는 광 차단 재료로부터 소스 또는 드레인 배선(1903d)을 형성함으로써 광이 차단될 수 있다.
그 다음, 제 3 삽입층 절연막(1904)은 도 20c에 도시된 바와 같이 소스 및 드레인 배선들(1903a 내지 1903e)상에 형성된다. 그후, 접촉홀은 화소 전극(1905)을 형성하기 위해 소스 또는 드레인 배선(1903e)을 노출시키도록 제 3 삽입층 절연막에 형성된다.
상기된 바와 같이, 주변 드라이버 회로에 각각 포함된 p 채널 TFT(1920) 및 n 채널 TFT(1921)는 석영 기판(1801)상에 형성된다. n 채널 화소 TFT(1922) 및 저장 캐패시터(1923)는 화소 부분에 각각 형성된다.
그후, 정렬막(1906)은 화소 전극(1905)상에 형성된다. 그 다음, 컬러 필터(1907), 대향 전극(1908), 및 정렬막(1909)이 형성된 기판(1910)은 제공되고, 석영 기판(1801) 및 기판(1910)은 밀봉제(도시되지 않음)에 의해 부착된다. 그후, 주변 드라이버 회로가 제공된 액정 디스플레이 패널은 액정(1911)을 주입함으로써 완성된다.
이 실시예 모드의 액정 디스플레이 패널에서, 주변 드라이버 회로에는 Lov 영역을 가진 GOLD 구조의 n 채널 TFT(1921)이 제공되고 화소 부분에는 Loff 영역을 가진 n 채널 화소 TFT(1922)가 제공될 수 있다. 따라서, 온 전류의 저하가 거의 없고 고속 동작하는 주변 드라이버 회로 및 누설 전류가 거의 없는 화소 부분을 가진 액정 디스플레이 패널을 제조될 수 있다. 게다가, 서브마이크론의 TFT들로 형성된 액정 디스플레이 패널은 제공될 수 있고; 따라서, 극히 컴팩트하고 가벼운 디스플레이 장치는 실현될 수 있다.
비록 LDD 영역이 이 실시예 모드의 p 채널 TFT에 형성되지 않을지라도, LDD 영역은 n 채널 TFT들에 LDD 영역을 형성하기 위한 방법과 동일한 방식으로 p 채널 TFT에 형성될 수 있다. 게다가, 실시예 모드 3에 도시된 바와 같은 Lov 영역 및 Loff 영역 모두를 가진 TFT는 주변 드라이브 회로에 형성될 수 있다. 이 경우, TFT는 실시예 모드 4와 동일한 방법을 통하여 형성될 수 있다. 게다가, 비록 n 채널 화소 TFT(1922)의 Loff 영역이 실시예 모드 1에 도시된 방법을 통하여 형성될지라도, Loff 영역은 실시예 모드 2에 도시된 방법을 통하여 형성될 수 있다.
게다가, 이 실시예 모드는 액정 디스플레이 패널의 일실시예를 도시하고, 여기서 주변 드라이버 회로는 집적되지만, CPU는 주변 드라이버 회로에 따라 동시에 형성될 수 있다. 이 경우, 보다 많이 집적된 액정 디스플레이 패널은 형성되고; 따라서, 컴팩트 디스플레이 장치는 제공될 수 있다.
(실시예 모드 6)
이 실시예 모드는 실시예 모드 5의 액정 디스플레이 패널을 사용하는 액정 디스플레이 장치의 일실시예를 도시한다. 도 21a는 전면에서 바라본 액정 디스플레이 장치의 외부 도면이고, 도 21b는 내부 구조를 도시하는 측면에서 바라본 액정 디스플레이 장치의 단면도이다. 도 21a 및 21b에 도시된 배면-투영형 표시 장치(back-projection display device; 2001)는 투영기 유닛(2002), 미러(2003) 및 스크린(2004)을 포함한다. 일부 경우들에서, 스피커(2005) 및 동작 스위치들(2006)은 또한 제공된다. 이런 투영기 유닛(2002)은 배면-투영형 표시 장치(2001)의 하우징(2007) 바닥 부분에 제공되고 이미지 신호에 따른 이미지를 투영하는 광을 미러(2003) 상에 투영한다. 배면-투영형 표시 장치(2001)는 스크린(2004)의 후면으로부터 투영된 이미지를 디스플레이하는 구조를 가진다.
다른 한편, 도 22는 전면-투영형 표시 장치(front-projection display device; 2101)를 도시한다. 전면-투영형 표시 장치(2101)는 투영기 유닛(2102) 및 투영 광학 시스템(2103)을 포함한다. 이런 투영 광학 시스템(2103)은 전면에 제공된 스크린 등상에 이미지를 투영하는 구조를 가진다.
이후, 도 21a 및 21b에 도시된 배면-투영형 표시 장치(2001) 및 도 22에 도시된 전면-투영형 표시 장치(2101)에 제공된 투영기 유닛의 구조는 설명된다.
도 23은 투영기 유닛(2201)의 한가지 구조적 실시예를 도시한다. 이런 투영기 유닛(2201)은 광소스 유닛(2202) 및 변조기 유닛(2203)을 포함한다. 광 소스 유닛(2202)은 렌즈들 및 광 소스 램프(2205)를 가진 광 소스 광학 시스템(2204)을 포함한다. 광 소스 램프(2205)는 표유 광(stray light)이 확산하지 않는 하우징에 배치된다. 대량의 광을 방사할 수 있는 램프, 예를 들어 고압 수은 램프, 또는 크세논 램프 등들은 광 소스 램프(2205)로서 사용된다. 광원 광학 시스템(2204)은 대략적으로 그 구조내에 광학 렌즈들, 편광 기능을 가진 막, 위상 차를 조절하기 위한 막, IR 막, 또는 기타 등등이 제공된다. 게다가, 광소스 유닛(2202)은 방사된 광이 변조기 유닛(2203)에 진압하도록 제공된다. 변조기 유닛(2203)은 실시예 모드 5에 도시된 다수의 결정 패널들(2206), 지연 막(2207), 이색 미러(2208), 미러(2209), 프리즘(2210), 및 투영 광학 시스템(2211)을 포함한다. 광 소스 유닛(2202)으로부터 방사된 광은 이색 미러(dichroic mirror; 2208)를 통하여 다수의 광 경로들로 분리된다.
각각의 광 경로에는 미리 결정된 파장 또는 파장 범위 및 액정 패널(2206)의 광을 전송하는 컬러 필터(2212)가 제공된다. 하나의 전송 유형인 액정 패널(2206)은 이미지 신호에 따라 전송된 광을 변조한다. 액정 패널(2206)을 통하여 전송된 각각의 컬러의 광은 프리즘(2210)에 진입하고 투영 광학 시스템(2211)을 통하여 스크린상의 이미지를 디스플레이한다. 프레넬 렌즈는 도 21b의 미러(2003) 및 스크린(2004) 사이에 제공된다. 그 다음, 투영기 유닛(2201)에 의해 투영되고 도 21b의 미러(2003)상에 반사된 투영 광은 프레넬 렌즈에 의해 대략 평행한 광으로 전환되고 스크린상에 투영된다.
도 24에 도시된 투영기 유닛(2301)은 실시예 모드 5에 도시된 반사 액정 패 널을 갖는 구조를 가진다. 실시예 모드 5의 액정 패널에서, 반사 액정 패널(2302)은 화소 전극이 알루미늄(Al), Ti(티타늄), 또는 그것의 합금으로 형성된 구조를 가진다.
이런 투영 유닛(2301)은 광 소스 유닛(2303) 및 변조기 유닛(2304)을 포함한다. 광 소스 유닛(2303)은 도 22와 동일한 구조를 가진다. 광 소스 유닛(2303)으로부터의 광은 편광 빔 분할기로 진입하기 위해 이색 미러들(2304a 및 2304b), 및 총 반사 미러(2305)를 통하여 다수의 광 경로들로 분할된다. 편광 빔 분할기들(2306a 내지 2306c)은 각각의 컬러에 대응하는 반사 액정 패널들(2302)에 대응하게 각각 제공된다. 반사 액정 패널(2302)은 이미지 신호에 따라 전송된 광을 변조한다. 반사 액정 패널(2302)을 통하여 반사된 각각의 컬러의 광은 프리즘(2307)에 진입되고 투영 광학 시스템(2308)을 통하여 투영된다.
광 소스 유닛(2303)으로부터 방사된 광에서, 레드 파장 영역을 가진 광만이 이색 미러(2304a)에 전송되고, 그린 및 블루 파장 영역들을 가진 광은 반사된다. 게다가, 그린 파장 영역을 가진 광만이 이색 미러(2304b)에서 반사된다. 이색 미러(2304b)를 통하여 전송된 레드 파장 영역을 가진 광은 편광 빔 분할기(2306a)에 진입하기 위해 총 반사 미러(2305)상에서 반사된다. 게다가, 그린 파장 영역을 가진 광은 편광 빔 분할기(2306b)에 진입하고, 블루 파장 영역을 가진 광은 편광 빔 분할기(2306c)에 진입한다. 편광 빔 분할기들은 각각 입사 광을 P 편광 및 S 편광으로 분리하는 기능 및 단지 P 편광만을 전송하는 기능을 가진다. 반사 액정 패널(2302)은 이미지 신호에 따라 입사 광을 편광한다.
각각의 컬러에 대응하는 S 편광은 각각의 컬러에 대응하는 반사 액정 패널(2302)에 진입한다. 반사 액정 패널(2302)은 전기 제어 바이프린전스 모드(ECB)에서 동작한다. 게다가, 액정 분자들은 기판에 관련하여 특정 각도를 가짐으로써 수직으로 지향된다. 따라서, 각각의 반사 액정 패널(2302)의 화소가 오프 상태에 있을 때, 액정 모듈들은 편광을 변화시키지 않고 입사 광이 반사되도록 지향된다. 게다가, 화소가 온 상태에 있을 때, 액정 분자들의 방향 상태는 변화되고 입사광의 편광은 변화된다.
도 24에 도시된 투영기 유닛(2301)은 도 21a 및 21b에 도시된 후면 투영 디스플레이 장치(2001) 및 도 22에 도시된 전면-투영형 표시 장치(2101)에 제공될 수 있다.
도 25a 내지 25c에 도시된 투영기 유닛들은 각각 단일 보드 구조를 도시한다. 도 25a에 도시된 투영기 유닛은 광 소스 유닛(2401), 액정 패널(2402), 투영 광학 시스템(2403), 및 지연 막(2404)을 포함한다. 투영 광학 시스템(2403)은 하나 또는 다수의 렌즈들을 포함한다. 액정 패널(2402)은 컬러 필터를 갖는다.
도 25b는 필드 시퀀스 시스템으로 동작되는 투영기 유닛 구조를 도시한다. 필드 시퀀스 시스템을 통하여, 일시적으로 지열된 액정 디스플레이 패널상에 순차적으로 입사하는 레드, 그린, 또는 블루 같은 각각의 컬러의 광은 컬러 필터없이 얻어진다. 특히, 고정밀도 이미지는 빠른 응답 액정 패널과 결합됨으로써 디스플레이될 수 있다. 도 25b에서, 레드, 그린 또는 블루 컬러의 다수의 컬러 필터들을 갖는 회전하는 컬러 필터 보드는 광 소스 유닛(2401) 및 액정 패널(2402) 사이에 제공된다.
도 25c에 도시된 투영기 유닛은 컬러 디스플레이 시스템으로서 마이크로렌즈들을 사용하는 컬러 분리 구조를 가진다. 이 시스템에서, 마이크로렌즈 어레이(2405)는 액정 패널(2402)의 광 입사측상에 제공되고 각각의 컬러의 광은 각각의 방향으로부터 발광되고; 따라서, 컬러 디스플레이는 실현된다. 이런 시스템을 사용하는 투영기 유닛은 컬러 필터로 인해 광을 거의 손실하지 않고, 광 소스 유닛(2401)으로부터 반사된 광은 효과적으로 사용될 수 있다. 투영기 유닛은 액정 패널(2402)이 각각의 방향으로부터 서로의 광이 조명되도록 B 이색 미러(2406a), G 이색 미러(2406b), 및 R 이색 미러(2406c)를 갖는다.
상기된 바와 같이, 액정 패널로서 실시예 모드 5의 액정 디스플레이 패널을 가진 액정 디스플레이 장치들의 다양한 구조들은 도시된다. 본 발명의 액정 디스플레이 장치는 예시적인 컴팩트 액정 패널 내장품을 가질 수 있기 때문에, 작고 가벼운 액정 디스플레이 장치는 완전한 장치로서 실현될 수 있다. 게다가, 액정 디스플레이 장치는 다양한 회로들에 적당한 구조를 가진 액정 패널을 가지며; 그러므로, 보다 적은 디스플레이 품질 저하를 가진 고신뢰성 액정 디스플레이 장치는 실현될 수 있다.
(실시예 모드 7)
이 실시예는 도 10a 내지 10d, 도 11a 내지 11d, 도 12a 및 12b 및 도 13a 및 13b를 참조하여 Lov 영역 또는 Loff 영역을 가진 TFT를 갖는 ID 칩을 제조하는 방법을 설명한다. 여기에서 ID 칩이 무선 등에 의해 데이터를 판독하는 반도체 집 적 회로 또는 박막 집적 회로 외에 안테나를 가진 반도체 장치를 일컫는 것은 주의된다. ID 칩은 판독될 데이터를 저장하는 기능을 가지며, 이것은 소위 전자 태그이다. 이 실시예 모드는 실행 범위내에서 실시예 모드 1 내지 실시예 모드 4와 임의적으로 결합될 수 있다.
첫째, 필링(peeling) 층(92)은 유리 기판(91)상에 형성된다. 비결정질 실리콘 또는 다결정질 실리콘 같은 메인 성분으로서 실리콘을 포함하는 층은 필링 층으로서 사용될 수 있다. 계속하여, 베이스 막(93)은 형성된다. 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 실리콘 산화질화물(SiOxNy)은 베이스 막(93)으로서 사용될 수 있다. 섬 모양 반도체막들(94a 내지 94c)은 베이스 막(93)상에 형성된다. 섬모양 반도체막들(94a 내지 94c)은 CVD 방법 또는 스퍼터링 방법에 의해 증착된후 반도체막을 에칭함으로써 형성된다. 그후, 섬모양 반도체막들은 레이저로 조사되어 결정화된다. 계속해서, 게이트 절연막(95)은 섬모양 반도체막들(94a 내지 94c)상에 형성된다. 그 다음, 제 1 게이트 전극일 제 1 도전막(96) 및 제 2 게이트 전극일 제 2 도전막(97)은 형성된다. 제 1 도전막 및 제 2 도전막은 각각이 특정 선택도로 에칭될 수 있도록, 실시예 모드 1에 언급된 재료를 사용하여 형성되고 그 결합은 결정된다. TaN/W는 제 1 도전막/제 2 도전막으로서 사용된다. 그 다음, 레지스트들(98a 내지 98d)은 섬모양 반도체막(94a 내지 94c) 및 제 2 도전막(97)상에 형성된다(도 10a 참조).
계속하여, 제 1 및 제 2 에칭은 수행된다(도 10b). 제 1 에칭을 통하여, 제 2 도전막(97)은 제 1 게이트 전극들(99a 내지 99d)을 형성하기 위해 레지스트들(98a 내지 98d)을 마스크로서 사용함으로써 에칭된다. 이때, 레지스트들(98a 내지 98d)은 에칭된다. 그 다음, 제 2 에칭을 통하여, 제 1 도전막(96)은 제 2 게이트 전극들(100a 내지 100d)을 형성하기 위해 제 1 게이트 전극들(99a 내지 99d)을 마스크로서 사용하여 에칭된다. 레지스트들(98a 내지 98d)은 제 2 에칭을 통하여 일정 범위로 에칭된다.
그 다음, 제 3 에칭은 수행된다(도 10c). 제 3 에칭을 통하여, 제 1 게이트 전극들(99a 내지 99d)은 에칭된다. 이때, 레지스트들(98a 내지 98d)은 동시에 에칭됨으로써 후퇴된다. 후퇴된 레지스트들(98a 내지 98d)이 마스크들로서 사용되는 동안, 제 1 게이트 전극들(99a 내지 99d)은 에칭됨으로써 후퇴된다. 결과적으로, 제 2 게이트 전극들(100a 내지 100d)보다 짧은 게이트 길이를 각각 가진 제 3 게이트 전극들(101a 내지 101d)은 형성된다. 후퇴된 레지스트들(98a 내지 98d)은 레지스트들(104a 내지 104d)일 것이다.
그 다음, 제 1 도핑은 수행된다(도 10c). n형 불순물 원소(이 실시예 모드에서 인)는 인들을 포함하는 불순물 영역들(102a 내지 102d 및 103a 내지 103g)을 형성하기 위해 부가된다. 이때, 불순물 영역들(102a 내지 102d 및 103a 내지 103g)의 불순물 원소 농도는 1×1016원자/cm3 내지 1×1020원자/cm3 (바람직하게, 1×1016원자/cm3 내지 5×1018원자/cm3 )이다. 불순물 영역들(102a 내지 102d)에 대한 도핑이 제 2 게이트 전극들을 통하여 수행되기 때문에, 도핑은 불순물 영역들(103a 내지 103g)의 불순물 원소 농도보다 낮은 농도로 수행된다. 그후, 레지스트들(104a 내지 104d)은 제거된다. 레지스트들(104a 내지 104d)은 추후 단계에서 제 2 도핑후 또는 이전 단계에서 제 3 도핑후 제거될 수 있다.
계속하여, 제 2 도핑은 섬모양 반도체막들(94a 및 94b)에 수행된다(도 10d). 레지스트(107)는 제 2 도핑이 섬모양 반도체막(94c)에 수행되지 않도록 제 3 게이트 전극(101d)상에 형성된다. 제 2 도핑을 통하여, 불순물 원소는 불순물 영역들(103a 내지 103e)에만 도핑된다. 여기서, 도핑은 인광체(PH3)를 사용하는 이온 도핑 방법으로 수행되고, 이런 영역에서 인광체의 농도는 1×1020원자/cm3 내지 1×1021원자/cm3 (바람직하게, 2×1020원자/cm3 내지 5×1021원자/cm3 )이도록 제어된다. 소스 영역 및 드레인 영역일 고농도 불순물 영역들(105a 내지 105e)은 이런 도핑에 의해 형성된다. 불순물 원소의 특정 정도는 제 1 도핑을 통하여 불순물 영역들(105a 내지 105e)에 이미 도핑되고; 그러나, 불순물 영역들(105a 내지 105e)은 제 2 도핑에서 불순물 원소의 도즈 양이 제 1 도핑에서 도즈 양보다 크기 때문에 소스 영역 및 드레인 영역으로서 기능한다.
상기 처리를 통하여, 제 1 도핑 및 제 2 도핑이 수행되지 않는 반도체 영역들, 즉 제 3 에칭을 통하여 형성된 레지스트들(104a 내지 104d) 아래 반도체막들은 채널 형성 영역들(106a 내지 106d)이다. 게다가, 불순물 영역들(102a 내지 102d) 각각은 LDD 영역이다.
계속하여, 레지스트(111)는 도 11a에 도시된 바와 같이 형성된다. 그 다음, 제 4 에칭은 제 3 게이트 전극들(101a 및 101b)을 마스크로서 사용함으로써 제 2 게이트 전극들(100a 및 100b)에 수행된다. 그 다음, 제 2 게이트 전극들(112a 및 112b)은 제 2 게이트 전극들(100a 내지 100d) 및 제 3 게이트 전극들(101a 내지 101d)로서 동일한 게이트 길이를 가짐으로써 형성된다. 따라서, 각각 LDD 영역인 불순물 영역들(102a 및 102b)은 Loff 영역이다.
이 실시예 모드의 제 1 내지 제 4 에칭은 건식 에칭 방법에 의해 수행될 수 있고, 특히 ICP(산업 결합 플라즈마) 에칭 방법은 사용될 수 있다.
계속하여, 레지스트(111)는 제거되고, 실리콘 산화물 막은 각각의 TFT에서 제 3 게이트 전극들 및 제 2 게이트 전극들을 커버하기 위한 CVD 방법에 의해 형성된다. 그 다음, 실리콘 산화물 막은 제 3 게이트 전극들(101a 내지 101d) 및 제 2 게이트 전극들(112a, 112b, 100c 및 100d)의 대향 측면들상에 측벽들(114a 내지 114d)을 형성하기 위해 에칭 백된다. 제 3 게이트 전극들(101c 및 101d) 및 제 2 게이트 전극들(100c 및 100d)의 게이트 길이 사이의 차가 0.05㎛ 내지 0.2㎛로서 매우 작을 때, 측벽들은 제 1 게이트 전극들뿐 아니라 제 2 게이트 전극들의 측면을 커버하기 위해 형성된다.
그 다음, 레지스트(113)는 레지스트(113), 제 3 게이트 전극(101d) 및 측벽들(114d)을 마스크로서 사용하여 제 3 도핑을 수행하도록 형성된다. 이런 도핑을 통하여, Loff 영역일 고농도 불순물 영역들(115a 및 115b) 및 저농도 불순물 영역들(115c 및 115d)은 형성된다(도 11b). 불순물 영역들(115a 및 115b)은 각각 소스 영역 및 드레인 영역으로서 기능한다. 불순물 영역(102d)은 Lov 영역이다.
계속하여, 도 11c에 도시된 바와 같이, 패시베이션 막(116)은 형성되고 다른 제 1 삽입층 절연막(117)은 형성된다. 패시베이션 막(116)은 실리콘 질화물 막, 실리콘 산화질화물 막 등을 사용하여 형성된다. 제 1 삽입층 절연막(117)은 유기 수지 막, 무기 절연막, 또는 실록산 같은 유기 수지 막을 사용하여 형성될 수 있다.
계속하여, 접촉홀들은 소스 및 드레인 영역들일 불순물 영역들(105a, 105c 내지 105e, 및 115a 내지 115b)과 접촉하여 소스 및 드레인 전극들(118a 내지 118f)을 형성하기 위해 제 1 삽입층 절연막(117), 패시베이션 막(116), 및 게이트 절연막(95)에 형성된다(도 11d).
그 다음, 제 2 삽입층 절연막(121)은 제 1 삽입층 절연막(117) 및 소스 및 드레인 전극들(118a 내지 118f)상에 형성된다. 제 2 삽입층 절연막(121)은 소스 및 드레인 전극들의 일부가 노출되도록 개구부에 부분적으로 형성된다. 그 다음, 안테나들(122a 내지 122e)은 제 2 삽입층 절연막상에 형성된다. 안테나(122e)는 개구시 소스 및 드레인 전극들과 접촉하여 부분적으로 형성된다. 그후, 보호층(123)은 안테나들(122a 내지 122e) 및 제 2 삽입층 절연막(121)상에 형성된다(도 12a 참조).
계속하여, 그루브(groove; 124)는 도 12b에 도시된 바와 같이 인접한 ID 칩들을 절연하기 위해 형성된다. 그루브(124)는 필링 층(92)을 노출시키기에 충분한 깊이이다. 그루브(124)는 다이싱, 스크라이빙 같은 것에 의해 형성될 수 있다. 유리 기판(91)상에 형성된 ID 칩들을 절연시킬 필요가 없을 때, 그루브(124)는 필 수적으로 제공되지 않는다.
그 다음, 필링 층(92)은 도 13a에 도시된 바와 같이 에칭에 의해 제거된다. 이 방식에서, 유리 기판(91)은 필링 오프된다(peeled off). 이 실시예 모드에서, 할로겐 플루오르화물 가스는 에칭 가스로서 사용되고, 그루브(124)를 통하여 주입된다. 이 실시예 모드에서, ClF3 또는 질소를 가진 ClF3의 혼합 가스는 예를 들어 사용될 수 있다.
그 다음, TFT들(133, 135 및 137) 및 안테나들(122a 내지 122e)은 도 13b에 도시된 바와 같이 접착제(134)를 사용함으로써 지지 베이스(support base; 136)에 부착된다. 접착제(134)는 서로 지지 베이스(136) 및 베이스 막(93)을 부착할 수 있는 재료로 형성된다. 접착제(134)는 반응 경화 접착제, 열적 경화 접착제, 자외선 광 경화 접착제 같은 광학 경화 접착제, 또는 무산서 접착제 같은 다양한 형태의 경화 가능한 접착제일 수 있다. 지지 베이스(136)는 플라스틱 같은 가요성 페이퍼 또는 유기 재료로 형성될 수 있다.
게다가, 보호층(123)을 제거한후, 접착제(131)는 안테나들(122a 내지 122e)을 커버하기 위해 제 2 삽입층 절연막(121)상에 코팅되고; 그러므로, 커버 부재(132)는 거기에 접착된다. 지지 베이스(136)뿐 아니라, 커버 부재(132)는 플라스틱 같은 가요성 종이, 유기 재료로 형성될 수 있다. 접착제(131)는 서로 커버 부재(132) 및 제 2 삽입층 절연막(121)을 접착할 수 있는 재료로 형성된다. 접착제(131)는 반응 경화 접착제, 열적 경화 접착제, 자외선 광 경화 가능 접착제 같은 광학 경화 가능 접착제, 또는 무산서 접착제 같은 다양한 유형의 경화 가능한 접착제일 수 있다.
상기 처리들을 통하여, ID 칩은 완성된다. 이 실시예 모드가 이 제조 방법으로 제한되지 않는 것이 주의된다. 이 실시예 모드는 구조들이 하나의 기판상에 동시에 제조되도록 각각 Lov 영역, Loff 영역, 또는 Lov 영역 및 Loff 영역 모두를 가진 임의의 결합 TFT들에 의해 완성될 수 있는 ID 칩을 가진 실시예이다. 따라서, Lov 영역 또는 Loff 영역만을 가진 TFT를 포함하는 ID 칩, 또는 Lov 및 Loff 양쪽을 가진 TFT 만을 포함하는 ID 칩은 제조될 수 있다.
다른 말로, 본 발명에 따라, 하나의 기판상에 다양한 구조들을 가진 TFT들을 갖는 ID 칩이 제조될 수 있고 다른 ID 칩들은 작은 처리 단계를 가진 처리에서 다른 목적들을 위해 제조될 수 있다. 따라서, 제조 비용은 감소되고 생산량은 개선된다.
게다가, ID 칩에 사용된 TFT들이 미세 처리를 요구하지만, 본 발명에 따라 제조된 TFT는 서브마이크론 TFT에 적용될 수 있다. 그러므로, 본 발명에 따른 ID 칩을 제조하는 것이 가장 적당하다.
ID 칩에 사용된 TFT들은 미세 처리를 요구하고; 그러므로, 그들은 스테퍼(stepper)를 사용하여 포토리소그래피 단계에 의해 바람직하게 형성된다. 그러나, 스테퍼 사용시, LDD 영역은 전체 단계들에 필요한 다수의 마스크들을 포함하는 레지스트 마스크를 사용함으로써 형성된다. 따라서, 보다 높은 제조 비용을 유발한다. 게다가, 미세 패턴을 사용하여, 미세 처리 마진(margin)은 작아지게 된다. 예를 들어, 마스크를 사용함으로써 2㎛의 게이트 전극 측면상에 0.5㎛의 Lov 영역을 형성하는 경우, 0.1㎛ 이하의 정렬 정밀도가 요구된다. 이방성 에칭이 게이트 전극에 수행될 때, 에칭 시간의 최적화는 달성하기 어렵다. 특히, 마스크 에지로부터 측면 방향으로 에칭된 양을 검사하는 것은 불가능하다. 다른 말로, 에칭의 최종 포인트는 검사될 수 없어서, 측면 방향으로 에칭 비율을 평가하는 것은 어렵다. 측면 방향의 불안정한 에칭율은 안정한 처리의 설정을 방해한다.
따라서, 본 발명은 ID 칩, CPU, 플래시 메모리 또는 오디오 신호 처리 회로가 집적된 디스플레이 장치를 포함하는 반도체 장치를 제조하기에 적당하다. 상기 반도체 장치들을 제조시, 원하는 구조를 가진 TFT들은 제조 비용의 감소 및 생산량의 개선을 달성하는 동안 얻어진다.
본 발명에 따라 제조된 ID 칩은 넓은 범위에 응용할 수 있다. 예를 들어, ID 칩은 지폐, 동적, 증권, 채권 용지들, 증명서(운전 면허증, 거주 증명 등; 도 26a 참조), 포장 품목들(포장지, 병, 등 ; 도 26b 참조), 기록 매체(DVD 소프트웨어, 비디오 테이프, 또는 기타 등등; 도 26c 참조), 차동차들(자전거등; 도 26d 참조), 개인용 물품들(백, 유리잔들, ; 도 26e 참조), 식료품들, 옷들, 생활 용품, 전자 장치들에 적용될 수 있다. 전자 장치들은 액정 디스플레이 장치, EL 디스플레이 장치, 텔레비전 장치(또한 TV, TV 수상 머신, 또는 텔레비전 수신 머신이라 함), 휴대 전화 등이다.
ID 칩이 그 표면에 접착되거나 장착됨으로써 물품들에 고정되는 것이 주의된다. 예를 들어, ID 칩은 책의 경우 베이스 페이퍼상에 장착되거나 그위에 형성된 패키지의 경우 유기 수지상에 장착된다. 수표, 동적, 증권, 채권 본드들, 증명서 등내에 집적된 박막을 제공함으로써, 위폐는 방지될 수 있다. 게다가, ID 칩이 포장 아이템들, 레코딩 매체, 개인 용품들, 식료품들, 옷들, 생활 용품들, 전자 장치들 또는 기타 등등에 제공될 때, 검사 시스템, 렌탈 샵의 시스템들은 보다 효과적이 된다. ID가 차량들에 제공될 때, 위폐 및 도난은 방지될 수 있다.
게다가, 제품들의 도난 시스템은 ID 칩을 제어 시스템 또는 제품들의 분배 시스템에 제공함으로써 실현될 수 있다. 예를 들어, 판독기/기입기(295)는 디스플레이 부분(294)을 포함하는 휴대용 터미널의 측면상에 제공되고 ID 칩(296)은 제품(297)의 측면상에 제공된다(도 27a). 이 시스템에서, ID 칩(296)이 판독기/기입기(295)상에 홀딩될 때, 디스플레이 부분(294)은 원자재, 근원, 분배 처리들의 기록들 등과 같은 제품(297)상 정보를 디스플레이한다. 다른 실시예로서, 판독기/기입기(295)는 벨트 컨베이어 옆에 제공된다(도 27b). 이 경우, 제품(297)은 쉽게 검색될 수 있다.
(실시예 모드 8)
실시예 모드 1 내지 실시예 모드 3에 도시된 반도체 장치 및 실시예 모드 4에 도시된 디스플레이 장치는 다양한 전자 장치들을 제조하는데 사용될 수 있다. 상기 전자 장치들은 예를 들어 텔레비전 장치, 비디오 카메라 또는 디지털 카메라 같은 카메라, 네비게이션 시스템, 오디오 재생 장치(카 오디오, 오디오 구성요소 등), 퍼스널 컴퓨터, 게임 머신, 휴대용 정보 터미널(이동 컴퓨터, 휴대 전화, 휴대용 게임 머신, 전자책 등), 레코딩 매체를 갖는 이미지 재생 장치(디지털 다기능 디스크(DVD) 같은 레코딩 매체를 재생할 수 있고 이미지를 디스플레이할 수 있는 디스플레이를 가진 장치), 등을 포함한다. 상기 전자 장치들의 특정 실시예들은 도 14a 내지 14g에 도시된다.
도 14a는 하우징(13001), 지지 스탠드(13002), 디스플레이 부분(13003), 스피커 부분(13004), 비디오 입력 터미널(13005) 등을 포함하는 텔레비전 장치를 도시한다. 실시예 모드 4에 기술된 디스플레이 장치의 제조 방법 등은 디스플레이 부분(13003) 등의 제조 처리에 제공될 수 있고; 따라서 텔레비전 장치는 완성된다. 디스플레이 부분(13003)은 EL 디스플레이, 액정 디스플레이 등일 수 있다. 텔레비전 장치가 컴퓨터, TV 방송 수신부, 광고 디스플레이 중 하나 같은 모든 텔레비전 세트들을 포함한다는 것이 주의된다. 상기 구조를 통하여, 고신뢰성을 가진 컴팩트하고 저비용의 텔레비전 장치는 제공될 수 있다.
도 14b는 메인 몸체(13101), 디스플레이 부분(13102), 이미지 수신 부분(13103), 동작 키들(13104), 외부 접속 포트(13105), 셔터(13106) 등을 포함하는 디지털 카메라를 도시한다. 실시예 모드 4에 기술된 디스플레이 장치의 제조 방법 등은 디스플레이 부분(13102) 등의 제조 처리에 적용되고; 따라서, 디지털 카메라는 완성될 수 있다. 상기 구조를 통하여, 고신뢰성을 가진 컴팩트하고 저비용의 디지털 카메라는 제공될 수 있다.
도 14c는 메인 몸체(13201), 하우징(13202), 디스플레이 부분(13203), 키보드(13204), 외부 접속 포트(13205), 포인팅 마우스(13206) 등을 포함하는 컴퓨터를 도시한다. 실시에 모드 4에 기술된 디스플레이 장치의 제조 방법들은 디스플레이 부분(13203) 등의 제조 처리에 적용될 수 있고; 따라서, 컴퓨터는 완성될 수 있다. 상기 구조를 통하여, 고신뢰성을 가진 컴팩트하고 저비용의 컴퓨터가 제공될 수 있다.
도 14d는 메인 몸체(13301), 디스플레이 부분(13302), 스위치(13303), 동작 키들(13304), IR 포트(13305) 등을 포함하는 이동 컴퓨터를 도시한다. 실시예 모드 4에 기술된 디스플레이 장치의 제조 방법들은 디스플레이 부분(13302)의 제조 처리에 적용될 수 있고; 따라서, 이동 컴퓨터를 완성될 수 있다. 상기 구조를 통하여, 고신뢰성을 가진 컴팩트하고 저비용의 이동 컴퓨터가 완성될 수 있다.
도 14e는 메인 몸체(13401), 하우징(13402), 디스플레이 부분 A(13403), 디스플레이 부분 B(13404), 레코딩 매체(DVD 등) 판독 부분(13405), 동작 키들(13406), 스피커 부분(13407) 등을 포함하는 기록 매체(특히, DVD 재생 장치)를 갖는 이미지 재생 장치를 도시한다. 디스플레이 부분 A(13403)은 주로 이미지 데이터를 디스플레이하고 디스플레이 부분 B(13404)은 주로 텍스트 데이터를 디스플레이한다. 실시예 모드 4에 기술된 디스플레이 장치의 제조 방법들은 디스플레이 부분 A(13403), 디스플레이 부분 B(13404) 등의 제조 처리에 적용될 수 있고, ; 따라서, 이미지 재생 장치를 완성될 수 있다. 기록 매체를 갖는 이미지 재생 장치가 게임 머신 등을 포함하는 것의 주의된다. 상기 구조를 통하여, 고신뢰성을 가진 컴팩트하고 저비용의 이동 컴퓨터가 완성될 수 있다.
도 14f는 메인 몸체(13601), 디스플레이 부분(13602), 하우징(13603), 외부 접속 포트(13604), 원격 제어기 수신 부분(13605), 이미지 수신 부분(13606), 배터 리(13607), 오디오 입력 부분(13608), 동작 키들(13609), 아피 피스(13610) 등을 포함하는 비디오 카메라를 도시한다. 실시예 모드 4에 기술된 디스플레이 장치의 제조 방법들은 디스플레이 부분(13602) 등의 제조 처리에 적용될 수 있고; 따라서, 비디오 카메라는 완성된다. 상기 구조를 통하여, 고신뢰성을 가진 컴팩트하고 저비용의 비디오 카메라는 제공될 수 있다.
도 14g는 메인 몸체(13701), 하우징(13702), 디스플레이 부분(13703), 오디오 입력 부분(13704), 오디오 출력 부분(13705), 동작 키들(13706), 외부 접속 포트(13707), 안테나(13708) 등을 포함하는 휴대 전화를 도시한다. 실시예 모드 4에 기술된 디스플레이 장치의 제조 방법 등은 디스플레이 부분(13703) 등의 제조 처리에 적용될 수 있고; 따라서, 휴대 전화는 완성될 수 있다. 휴대 전화의 전력 소비가 디스플레이 부분(13703)의 검정 배경상 하얀 텍스트를 디스플레이함으로써 억제될 수 있다는 것이 주의된다. 상기 구조를 통하여, 고신뢰성을 가진 컴팩트하고 저비용의 휴대 전화가 제공될 수 있다.
특히, 상기 전자 장치들의 디스플레이에 사용된 디스플레이 장치는 드라이빙 화소들을 위한 박막 트랜지스터들, 및 사용될 회로에 따라 TFT들의 원하는 구조를 포함한다. 본 발명을 적용함으로써, 다양한 회로들 각각에 대한 적당한 구조들을 가진 TFT들은 고정밀도로 제조될 수 있고; 그러므로, 고품질 전자 장치는 높은 생산량으로 제조될 수 있다.
상기된 바와 같이, 본 발명의 응용할 수 있는 범위는 극히 넓고 본 발명은 다양한 분야들의 전자 장치들에 제공될 수 있다.
본 발명은 일본특허청에 2004년 11월 4일 출원된 일본특허출원 2004-321009을 바탕으로 하고, 그 내용은 참조로써 본 명세서에 통합된다.
본 발명은 반도체 장치의 동작 특성들 및 신뢰성을 개선하기 위해 소형화된 TFT가 다양한 회로들의 기능에 적당한 구조들을 가지며, 제조 비용 및 생산량의 개선시 감소 목적으로 제조 처리들의 수를 감소시키는 효과를 가진다.

Claims (41)

  1. 기판 위의 반도체막 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 제 1 도전막을 형성하는 단계;
    상기 제 1 도전막 위에 제 2 도전막을 형성하는 단계;
    상기 제 2 도전막 위에 레지스트를 형성하는 단계;
    에칭된 제 2 도전막을 형성하기 위해 상기 레지스트를 마스크로서 사용하여 상기 제 2 도전막을 에칭하는 단계;
    에칭된 제 1 도전막을 형성하기 위해 상기 제 1 도전막을 에칭하는 단계;
    상기 레지스트를 후퇴(recess)시키고, 채널 길이 방향의 길이가 상기 에칭된 제 1 도전막보다 짧은 추가 에칭된 제 2 도전막을 형성하기 위해 상기 후퇴된 레지스트를 마스크로서 사용하여 상기 에칭된 제 2 도전막을 에칭하는 단계;
    상기 에칭된 제 1 도전막의 측면들 및 상기 에칭된 제 1 도전막의 상면들과 접하는 실리콘 산화물을 포함하는 측벽들을 형성하는 단계; 및
    상기 측벽들 위에 패시베이션 막(passivation film)을 형성하는 단계를 포함하고,
    상기 레지스트를 후퇴시키고 상기 에칭된 제 2 도전막을 에칭하는 동안 스테이지 온도(stage temperature)는 -10℃ 이하인, 반도체 장치 제조 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 기판 위의 반도체막 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 제 1 도전막을 형성하는 단계;
    상기 제 1 도전막 위에 제 2 도전막을 형성하는 단계;
    상기 제 2 도전막 위에 레지스트를 형성하는 단계;
    에칭된 제 2 도전막을 형성하기 위해 상기 레지스트를 마스크로서 사용하여 상기 제 2 도전막을 에칭하는 단계;
    에칭된 제 1 도전막을 형성하기 위해 상기 제 1 도전막을 에칭하고, 후퇴된 레지스트를 형성하기 위해 상기 레지스트를 후퇴시키는 단계;
    상기 후퇴된 레지스트를 후퇴시키고, 채널 길이 방향의 길이가 상기 에칭된 제 1 도전막 보다 짧은 추가 에칭된 제 2 도전막을 형성하기 위해 상기 추가 후퇴된 레지스트를 마스크로서 사용하여 상기 에칭된 제 2 도전막을 에칭하는 단계;
    상기 에칭된 제 1 도전막의 측면들 및 상기 에칭된 제 1 도전막의 상면들과 접하는 실리콘 산화물을 포함하는 측벽들을 형성하는 단계; 및
    상기 측벽들 위에 패시베이션 막을 형성하는 단계를 포함하고,
    상기 레지스트를 후퇴시키고 상기 에칭된 제 2 도전막을 에칭하는 동안 스테이지 온도는 -10℃ 이하인, 반도체 장치 제조 방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 기판 위의 반도체막 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 제 1 도전막을 형성하는 단계;
    상기 제 1 도전막 위에 제 2 도전막을 형성하는 단계;
    상기 제 2 도전막 위에 레지스트를 형성하는 단계;
    에칭된 제 2 도전막을 형성하기 위해 상기 레지스트를 마스크로서 사용하여 상기 제 2 도전막을 에칭하는 단계;
    에칭된 제 1 도전막을 형성하기 위해 상기 제 1 도전막을 에칭하는 단계;
    상기 레지스트를 후퇴시키고, 채널 길이 방향의 길이가 상기 에칭된 제 1 도전막 보다 짧은 추가 에칭된 제 2 도전막을 형성하기 위해 상기 후퇴된 레지스트를 마스크로서 사용하여 상기 에칭된 제 2 도전막을 에칭하는 단계;
    상기 추가 에칭된 제 2 도전막을 마스크로서 사용하여 불순물 원소를 도핑함으로써 상기 반도체막에 채널 형성 영역 및 상기 채널 형성 영역과 접하는 저농도 불순물 영역들을 형성하는 단계;
    상기 에칭된 제 1 도전막을 마스크로서 사용하여 불순물 원소를 도핑함으로써 상기 저농도 불순물 영역들에 선택적으로 고농도 불순물 영역들을 형성하는 단계;
    상기 에칭된 제 1 도전막의 측면들 및 상기 에칭된 제 1 도전막의 상면들과 접하는 실리콘 산화물을 포함하는 측벽들을 형성하는 단계; 및
    상기 측벽들 위에 패시베이션 막을 형성하는 단계를 포함하고,
    상기 레지스트를 후퇴시키고 상기 에칭된 제 2 도전막을 에칭하는 동안 스테이지 온도는 -10℃ 이하인, 반도체 장치 제조 방법.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 기판 위의 반도체막 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 제 1 도전막을 형성하는 단계;
    상기 제 1 도전막 위에 제 2 도전막을 형성하는 단계;
    상기 제 2 도전막 위에 레지스트를 형성하는 단계;
    에칭된 제 2 도전막을 형성하기 위해 상기 레지스트를 마스크로서 사용하여 상기 제 2 도전막을 에칭하는 단계;
    에칭된 제 1 도전막을 형성하기 위해 상기 제 1 도전막을 에칭하는 단계;
    상기 레지스트를 후퇴시키고, 채널 길이 방향의 길이가 상기 에칭된 제 1 도전막 보다 짧은 추가 에칭된 제 2 도전막을 형성하기 위해 상기 후퇴된 레지스트를 마스크로서 사용하여 상기 에칭된 제 2 도전막을 에칭하는 단계;
    상기 추가 에칭된 제 2 도전막을 마스크로서 사용하여 불순물 원소를 도핑함으로써 상기 반도체막에 채널 형성 영역 및 상기 채널 형성 영역과 접하는 저농도 불순물 영역들을 형성하는 단계;
    상기 에칭된 제 1 도전막을 마스크로서 사용하여 불순물 원소를 도핑함으로써 상기 저농도 불순물 영역들에 선택적으로 고농도 불순물 영역들을 형성하는 단계;
    추가 에칭된 제 1 도전막과 상기 추가 에칭된 제 2 도전막의 채널 길이 방향의 길이를 동일하게 하기 위해 상기 추가 에칭된 제 2 도전막을 마스크로서 사용함으로써 상기 에칭된 제 1 도전막을 에칭하는 단계;
    상기 에칭된 제 1 도전막의 측면들 및 상기 에칭된 제 1 도전막의 상면들과 접하는 실리콘 산화물을 포함하는 측벽들을 형성하는 단계; 및
    상기 측벽들 위에 패시베이션 막을 형성하는 단계를 포함하고,
    상기 레지스트를 후퇴시키고 상기 에칭된 제 2 도전막을 에칭하는 동안 스테이지 온도는 -10℃ 이하인, 반도체 장치 제조 방법.
  22. 제 21 항에 있어서, 상기 추가 에칭된 제 2 도전막 및 상기 추가 에칭된 제 1 도전막은 박막 트랜지스터의 게이트 전극인, 반도체 장치 제조 방법.
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 제 13 항 또는 제 21 항에 있어서, 상기 에칭된 제 1 도전막을 마스크로서 사용하여 도핑을 수행함으로써 상기 저농도 불순물 영역들은 상기 게이트 절연막을 통하여 상기 추가 에칭된 제 2 도전막이 겹치지 않는 상기 에칭된 제 1 도전막 아래에 형성되는, 반도체 장치 제조 방법.
  28. 제 13 항 또는 제 21 항에 있어서, 상기 에칭된 제 1 도전막을 마스크로서 사용하여 도핑을 수행함으로써 상기 고농도 불순물 영역들은 상기 게이트 절연막을 통하여 상기 에칭된 제 1 도전막이 겹치지 않는 상기 반도체막에 형성되는, 반도체 장치 제조 방법.
  29. 기판 위의 반도체막 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 제 1 도전막을 형성하는 단계;
    상기 제 1 도전막 위에 제 2 도전막을 형성하는 단계;
    상기 제 2 도전막 위에 레지스트를 형성하는 단계;
    에칭된 제 2 도전막을 형성하기 위해 상기 레지스트를 마스크로서 사용하여 상기 제 2 도전막을 에칭하는 단계;
    에칭된 제 1 도전막을 형성하기 위해 상기 제 1 도전막을 에칭하는 단계;
    상기 레지스트를 후퇴시키고, 채널 길이 방향의 길이가 상기 에칭된 제 1 도전막 보다 짧은 추가 에칭된 제 2 도전막을 형성하기 위해 상기 후퇴된 레지스트를 마스크로서 사용하여 상기 에칭된 제 2 도전막을 에칭하는 단계;
    상기 추가 에칭된 제 2 도전막을 마스크로서 사용하여 불순물 원소를 도핑함으로써 상기 반도체막에 채널 형성 영역 및 상기 채널 형성 영역과 접하는 저농도 불순물 영역들을 형성하는 단계;
    상기 에칭된 제 1 도전막의 측면들 및 상기 에칭된 제 1 도전막의 상면들과 접하는 실리콘 산화물을 포함하는 측벽들을 형성하는 단계;
    상기 측벽들 위에 패시베이션 막을 형성하는 단계; 및
    상기 측벽들 및 상기 추가 에칭된 제 2 도전막을 마스크들로서 사용하여 불순물 원소를 도핑함으로써 상기 저농도 불순물 영역들에 선택적으로 고농도 불순물 영역들을 형성하는 단계를 포함하고,
    상기 레지스트를 후퇴시키고 상기 에칭된 제 2 도전막을 에칭하는 동안 스테이지 온도는 -10℃ 이하인, 반도체 장치 제조 방법.
  30. 제 29 항에 있어서, 상기 측벽들 및 상기 추가 에칭된 제 2 도전막을 마스크들로서 사용하여 도핑을 수행함으로써 상기 추가 에칭된 제 2 도전막이 겹치지 않는 상기 에칭된 제 1 도전막 아래에 제 1 저농도 불순물 영역들, 및 상기 게이트 절연막과 접하는 상기 측벽들 아래에 제 2 저농도 불순물 영역들이 형성되는, 반도체 장치 제조 방법.
  31. 제 1 항, 제 7 항, 제 13 항 또는 제 29 항 중 어느 한 항에 있어서, 상기 추가 에칭된 제 2 도전막 및 상기 에칭된 제 1 도전막은 박막 트랜지스터의 게이트 전극인, 반도체 장치 제조 방법.
  32. 제 1 항, 제 7 항, 제 13 항, 제 21 항 또는 제 29 항 중 어느 한 항에 있어서, 상기 에칭된 제 2 도전막은 측면상의 테이퍼 각도가 80°≤θ≤90°이도록 형성되는, 반도체 장치 제조 방법.
  33. 제 1 항, 제 7 항, 제 13 항, 제 21 항 또는 제 29 항 중 어느 한 항에 있어서, 상기 제 1 도전막은 TaN 막인, 반도체 장치 제조 방법.
  34. 제 1 항, 제 7 항, 제 13 항, 제 21 항 또는 제 29 항 중 어느 한 항에 있어서, 상기 제 2 도전막은 W 막인, 반도체 장치 제조 방법.
  35. 제 1 항, 제 7 항, 제 13 항, 제 21 항 또는 제 29 항 중 어느 한 항에 있어서, 상기 제 2 도전막을 에칭하는 단계, 상기 제 1 도전막을 에칭하는 단계 및 상기 에칭된 제 2 도전막을 에칭하는 단계는 건식 에칭법에 의해 수행되는, 반도체 장치 제조 방법.
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
  40. 삭제
  41. 삭제
KR1020050105512A 2004-11-04 2005-11-04 반도체 장치 및 상기 반도체 장치를 제조하는 방법 KR101220100B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00321009 2004-11-04
JP2004321009 2004-11-04

Publications (2)

Publication Number Publication Date
KR20060052479A KR20060052479A (ko) 2006-05-19
KR101220100B1 true KR101220100B1 (ko) 2013-01-11

Family

ID=36260788

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050105512A KR101220100B1 (ko) 2004-11-04 2005-11-04 반도체 장치 및 상기 반도체 장치를 제조하는 방법

Country Status (4)

Country Link
US (1) US8008140B2 (ko)
KR (1) KR101220100B1 (ko)
CN (1) CN1790748B (ko)
TW (1) TWI382455B (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10260149A1 (de) * 2002-12-20 2004-07-01 BSH Bosch und Siemens Hausgeräte GmbH Vorrichtung zur Bestimmung des Leitwertes von Wäsche, Wäschetrockner und Verfahren zur Verhinderung von Schichtbildung auf Elektroden
US20060197088A1 (en) * 2005-03-07 2006-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
CN101142715B (zh) * 2005-03-15 2012-08-22 株式会社半导体能源研究所 半导体器件以及具有该半导体器件的电子器件
JP5352081B2 (ja) 2006-12-20 2013-11-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5415001B2 (ja) * 2007-02-22 2014-02-12 株式会社半導体エネルギー研究所 半導体装置
JP4609497B2 (ja) * 2008-01-21 2011-01-12 ソニー株式会社 固体撮像装置とその製造方法、及びカメラ
JP5422914B2 (ja) * 2008-05-12 2014-02-19 ソニー株式会社 固体撮像装置の製造方法
JP5422945B2 (ja) * 2008-09-01 2014-02-19 セイコーエプソン株式会社 薄膜トランジスタの製造方法および電気光学装置の製造方法
US8685837B2 (en) * 2010-02-04 2014-04-01 Sharp Kabushiki Kaisha Transfer method, method for manufacturing semiconductor device, and semiconductor device
US8927329B2 (en) * 2011-03-30 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing oxide semiconductor device with improved electronic properties
CN102315111B (zh) * 2011-09-22 2013-03-27 深圳市华星光电技术有限公司 双台阶结构闸电极及相应的薄膜场效应晶体管的制作方法
US9153856B2 (en) 2011-09-23 2015-10-06 Apple Inc. Embedded antenna structures
US9001002B2 (en) 2011-09-30 2015-04-07 Apple Inc. Portable electronic device housing having insert molding around antenna
US8796682B2 (en) 2011-11-11 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
US8878177B2 (en) 2011-11-11 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
CN103151388B (zh) 2013-03-05 2015-11-11 京东方科技集团股份有限公司 一种多晶硅薄膜晶体管及其制备方法、阵列基板
CN103996716B (zh) 2014-04-25 2017-02-15 京东方科技集团股份有限公司 一种多晶硅薄膜晶体管的制备方法
CN104409518B (zh) * 2014-12-11 2018-11-09 昆山国显光电有限公司 薄膜晶体管及其制备方法
JP2016162714A (ja) * 2015-03-05 2016-09-05 セイコーエプソン株式会社 照明装置、表示装置および携帯用電子機器
KR102480052B1 (ko) * 2016-06-09 2022-12-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터
CN107579003B (zh) * 2017-08-31 2023-10-31 京东方科技集团股份有限公司 薄膜晶体管及制作方法、显示基板及制作方法、显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010087351A (ko) * 2000-03-06 2001-09-15 야마자끼 순페이 반도체 장치 및 제조방법
KR20010110360A (ko) * 2000-06-07 2001-12-13 야마자끼 순페이 반도체 장치 제조방법
KR20020017919A (ko) * 2000-05-12 2002-03-07 야마자끼 순페이 반도체 디바이스 및 이를 제작하는 방법

Family Cites Families (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6008133A (en) * 1991-04-04 1999-12-28 Hitachi, Ltd. Method and apparatus for dry etching
JPH06124962A (ja) 1992-10-09 1994-05-06 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
TW232751B (en) 1992-10-09 1994-10-21 Semiconductor Energy Res Co Ltd Semiconductor device and method for forming the same
US5576556A (en) 1993-08-20 1996-11-19 Semiconductor Energy Laboratory Co., Ltd. Thin film semiconductor device with gate metal oxide and sidewall spacer
US6624477B1 (en) 1992-10-09 2003-09-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TW226478B (en) 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
DE69428387T2 (de) 1993-02-15 2002-07-04 Semiconductor Energy Lab Herstellungsverfahren für eine kristallisierte Halbleiterschicht
JP3107941B2 (ja) 1993-03-05 2000-11-13 株式会社半導体エネルギー研究所 薄膜トランジスタおよびその作製方法
JP3193803B2 (ja) 1993-03-12 2001-07-30 株式会社半導体エネルギー研究所 半導体素子の作製方法
CN1095204C (zh) 1993-03-12 2002-11-27 株式会社半导体能源研究所 半导体器件和晶体管
TW299897U (en) 1993-11-05 1997-03-01 Semiconductor Energy Lab A semiconductor integrated circuit
JP3253808B2 (ja) 1994-07-07 2002-02-04 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP3464287B2 (ja) 1994-09-05 2003-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6670640B1 (en) * 1994-09-15 2003-12-30 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
JP4083821B2 (ja) 1994-09-15 2008-04-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3173760B2 (ja) 1994-11-11 2001-06-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4130237B2 (ja) 1995-01-28 2008-08-06 株式会社半導体エネルギー研究所 結晶性珪素膜の作製方法及び半導体装置の作製方法
JPH08250739A (ja) 1995-03-13 1996-09-27 Nec Corp 半導体装置の製造方法
KR100252926B1 (ko) 1996-06-28 2000-04-15 구본준 실리사이드를 이용한 폴리실리콘 박막트랜지스터 및 제조방법
TW548686B (en) * 1996-07-11 2003-08-21 Semiconductor Energy Lab CMOS semiconductor device and apparatus using the same
JP4175437B2 (ja) 1997-09-16 2008-11-05 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US6686623B2 (en) * 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
US6369410B1 (en) 1997-12-15 2002-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
US6274887B1 (en) * 1998-11-02 2001-08-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method therefor
US6489952B1 (en) * 1998-11-17 2002-12-03 Semiconductor Energy Laboratory Co., Ltd. Active matrix type semiconductor display device
US6365917B1 (en) 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2000174282A (ja) 1998-12-03 2000-06-23 Semiconductor Energy Lab Co Ltd 半導体装置
US6545359B1 (en) 1998-12-18 2003-04-08 Semiconductor Energy Laboratory Co., Ltd. Wiring line and manufacture process thereof, and semiconductor device and manufacturing process thereof
US6259138B1 (en) 1998-12-18 2001-07-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having multilayered gate electrode and impurity regions overlapping therewith
US6531713B1 (en) 1999-03-19 2003-03-11 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and manufacturing method thereof
JP2001035808A (ja) * 1999-07-22 2001-02-09 Semiconductor Energy Lab Co Ltd 配線およびその作製方法、この配線を備えた半導体装置、ドライエッチング方法
US6541294B1 (en) * 1999-07-22 2003-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TW480554B (en) * 1999-07-22 2002-03-21 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP3538084B2 (ja) * 1999-09-17 2004-06-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6646287B1 (en) 1999-11-19 2003-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with tapered gate and insulating film
US6646692B2 (en) 2000-01-26 2003-11-11 Semiconductor Energy Laboratory Co., Ltd. Liquid-crystal display device and method of fabricating the same
US6825488B2 (en) 2000-01-26 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US6391788B1 (en) * 2000-02-25 2002-05-21 Applied Materials, Inc. Two etchant etch method
TW513753B (en) * 2000-03-27 2002-12-11 Semiconductor Energy Lab Semiconductor display device and manufacturing method thereof
US7525165B2 (en) * 2000-04-17 2009-04-28 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and manufacturing method thereof
US6690437B2 (en) 2000-04-18 2004-02-10 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device
US6706544B2 (en) 2000-04-19 2004-03-16 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and fabricating method thereof
US6847341B2 (en) 2000-04-19 2005-01-25 Semiconductor Energy Laboratory Co., Ltd. Electronic device and method of driving the same
US6611108B2 (en) 2000-04-26 2003-08-26 Semiconductor Energy Laboratory Co., Ltd. Electronic device and driving method thereof
US6747289B2 (en) 2000-04-27 2004-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating thereof
US6794229B2 (en) 2000-04-28 2004-09-21 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for semiconductor device
JP2002050764A (ja) * 2000-08-02 2002-02-15 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、アレイ基板、液晶表示装置、有機ｅｌ表示装置およびその製造方法
US7223643B2 (en) 2000-08-11 2007-05-29 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6562671B2 (en) * 2000-09-22 2003-05-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device and manufacturing method thereof
JP4954366B2 (ja) 2000-11-28 2012-06-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4926329B2 (ja) * 2001-03-27 2012-05-09 株式会社半導体エネルギー研究所 半導体装置およびその作製方法、電気器具
JP4673513B2 (ja) * 2001-08-01 2011-04-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4237442B2 (ja) * 2002-03-01 2009-03-11 株式会社半導体エネルギー研究所 半透過型液晶表示装置
US7344825B2 (en) * 2002-04-04 2008-03-18 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device, and developing apparatus using the method
TWI273637B (en) * 2002-05-17 2007-02-11 Semiconductor Energy Lab Manufacturing method of semiconductor device
JP4408012B2 (ja) * 2002-07-01 2010-02-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7875419B2 (en) * 2002-10-29 2011-01-25 Semiconductor Energy Laboratory Co., Ltd. Method for removing resist pattern and method for manufacturing semiconductor device
JP4437523B2 (ja) 2002-11-26 2010-03-24 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP3904512B2 (ja) * 2002-12-24 2007-04-11 シャープ株式会社 半導体装置およびその製造方法、並びに半導体装置を備えた電子機器
US7132369B2 (en) * 2002-12-31 2006-11-07 Applied Materials, Inc. Method of forming a low-K dual damascene interconnect structure
JP2004221115A (ja) 2003-01-09 2004-08-05 Seiko Epson Corp 半導体装置およびその製造方法
US7115517B2 (en) * 2003-04-07 2006-10-03 Applied Materials, Inc. Method of fabricating a dual damascene interconnect structure
US7214568B2 (en) * 2004-02-06 2007-05-08 Agere Systems Inc. Semiconductor device configured for reducing post-fabrication damage
US7056799B2 (en) 2004-04-07 2006-06-06 Chartered Semiconductor Manufacturing Ltd. Method of forming wing gate transistor for integrated circuits
US20060197088A1 (en) * 2005-03-07 2006-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010087351A (ko) * 2000-03-06 2001-09-15 야마자끼 순페이 반도체 장치 및 제조방법
KR20020017919A (ko) * 2000-05-12 2002-03-07 야마자끼 순페이 반도체 디바이스 및 이를 제작하는 방법
KR20010110360A (ko) * 2000-06-07 2001-12-13 야마자끼 순페이 반도체 장치 제조방법

Also Published As

Publication number Publication date
KR20060052479A (ko) 2006-05-19
US8008140B2 (en) 2011-08-30
CN1790748B (zh) 2012-08-08
TW200620418A (en) 2006-06-16
CN1790748A (zh) 2006-06-21
TWI382455B (zh) 2013-01-11
US20060091398A1 (en) 2006-05-04

Similar Documents

Publication Publication Date Title
KR101220100B1 (ko) 반도체 장치 및 상기 반도체 장치를 제조하는 방법
US9368642B2 (en) Semiconductor device and method of fabricating the same
KR101238753B1 (ko) 반도체 장치 및 이를 제조하는 방법
US8368071B2 (en) Semiconductor device including a thin film transistor and capacitor
US6657228B2 (en) Semiconductor integrated circuit and fabrication method thereof
US7410839B2 (en) Thin film transistor and manufacturing method thereof
US20030062499A1 (en) Electro-optical device and manufacturing method thereof
KR20020089316A (ko) 반도체 장치의 제작방법
JP5121145B2 (ja) 半導体装置の作製方法
US7800114B2 (en) Semiconductor device and manufacturing method thereof
JP2003152086A (ja) 半導体装置
US7524734B2 (en) Wiring substrate, electro-optic device, electric apparatus, method of manufacturing wiring substrate, method of manufacturing electro-optic device, and method of manufacturing electric apparatus
JP4836445B2 (ja) 半導体装置の作製方法
JP5238125B2 (ja) 半導体装置の作製方法
US6518104B2 (en) Method of manufacturing a semiconductor device by thermal oxidation of an impurity doped amorphous semiconductor film
JP4850328B2 (ja) 半導体装置の作製方法
JP3993630B2 (ja) 半導体装置の作製方法
JP2000286426A (ja) 半導体装置およびその作製方法
JP3934538B2 (ja) 半導体装置の作製方法
JP3934537B2 (ja) 半導体装置
JP2002184694A (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151217

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161220

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20171219

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20181226

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20191217

Year of fee payment: 8