KR101213326B1

KR101213326B1 - 신호 처리 장치

Info

Publication number: KR101213326B1
Application number: KR1020110031428A
Authority: KR
Inventors: 도모노리 가타오카; 히데시 니시다; 고조 기무라; 노부오 히가키; 도쿠조 기요하라
Original assignee: 파나소닉 주식회사
Priority date: 2003-08-21
Filing date: 2011-04-05
Publication date: 2012-12-18
Also published as: EP1509044A3; EP1509044A2; EP2395756A2; JP4699685B2; CN1585490A; KR20110044739A; JP2005070938A; US20080307198A1; CN100401783C; KR20050021233A; US20050062746A1; US10230991B2; US11563985B2; US20190174146A1

Abstract

신호 처리 장치는 명령 병렬 프로세서(100), 제 1 데이터 병렬 프로세서(101), 제 2 데이터 병렬 프로세서(102), 및 전용 하드웨어인 움직임 검출 유닛(103)과 디블록 필터 처리 유닛(104)과 가변 길이 부호화/복호 처리 유닛(105)을 구비한다. 이 구성에 의해, 처리량이 많은 화상 압축 신장 알고리즘의 신호 처리에서, 소프트웨어와 하드웨어로 부하가 분산되어 우수한 처리 능력과 유연성을 실현한 신호 처리 장치, 및 그것을 이용한 전자 기기를 제공할 수 있다.

Description

신호 처리 장치{SIGNAL PROCESSING DEVICE}

본 발명은 오디오 및 화상의 압축 신장 처리를, 병렬 프로세서와 전용 하드웨어를 이용하여 고속으로 실행하는 신호 처리 장치 및 그것을 이용한 전자 기기에 관한 것이다.

최근의 동화상을 취급하는 화상 처리 장치 및 화상 표시 장치의 고성능화, 소형화의 움직임에 호응하여, ISO(International Standard Organization)와 ITU-T(International Telecommunication Union-Telecommunication Standardization Sector)는 공동으로 차세대의 압축 신장 기술로서 MPEG-4 AVC(Advanced Video Coding)를 규격화 책정중이다. MPEG-4 AVC는 4 ×4 화소의 정수 변환, 최대 9방향의 인트라(intra) 예측, 7종류의 서브 매크로 블록 타입, 매크로 블록당 최대 16개의 움직임 벡터, 멀티 프레임 참조, 루프내의 디블록 필터, 산술 부호 등의 새로운 기술을 도입하는 것에 의해, 화상의 고압축률을 실현하고, 이미 실용화되어 있는 MPEG-2 방식의 50%로 압축된 부호량을 목표로 하고 있다.

그러나, 새롭게 도입된 부호화 툴은 부호화 효율을 중시한 알고리즘을 채용하고 있기 때문에, 그 처리량이 많고, 내장 시스템으로의 설치가 곤란하게 되어 있다.

지금까지의 부호화 방식의 압축 신장을 실행하는 신호 처리 장치에는, 프로세서에 의한 병렬 처리와 전용 하드웨어에 의한 구성이 이용되어 왔다.

프로세서에 의한 병렬 처리 수법을 사용한 고속화 신호 처리의 예로서, 문헌 1(일본 특허 출원 평성 제3-508269호 공보)이 있다. 이 문헌 1에 나타내는 예는, 제어의 흐름이 하나이고 처리되는 데이터의 흐름이 복수인 SIMD(Single Instruction stream Multiple Data stream)형의 병렬 데이터 처리 장치와, 제어의 흐름도 데이터의 흐름도 복수인 MIMD(Multiple Instruction stream Multiple Data stream)형의 병렬 데이터 처리 장치를 조합한 병렬 처리 장치이다.

도 16은 문헌 1의 도 1로부터 인용한 종래의 SIMD형 병렬 데이터 처리 장치(902)와 MIMD형 병렬 데이터 처리 장치(903)를 조합한 신호 처리 장치의 블록도이다.

이 신호 처리 장치는 장치 전체를 제어하는 시스템 제어부(901), SIMD형 병렬 데이터 처리 장치(902), MIMD형 병렬 데이터 처리 장치(903), 공유 메모리 버스(904), 및 공유 메모리(905)를 구비한다.

시스템 제어부(901)는 애플리케이션 프로그램의 실행 제어를 실행한다.

SIMD형 병렬 데이터 처리 장치(902)는 제어부(840)와, 연산기(911~914)와 각각의 로컬 메모리(915~918)를 갖고 있다. 하나의 연산기와 하나의 로컬 메모리는 하나의 프로세서를 구성하고 있다. 제어부(840)는 프로그램을 실행하여, 연산기(911~914)의 전부에게 동일한 명령을 발행한다. 연산기(911~914)는 발행된 동일한 명령 하에서, 각각의 로컬 메모리(915~918)에 저장되어 있는 데이터를 처리한다.

MIMD형 병렬 데이터 처리 장치(903)는 전체 제어부(920)와, 제어부(921~924)와, 연산기(925~928)와, 로컬 메모리(929~932)를 갖고 있다. 하나의 제어부와 하나의 연산기와 하나의 로컬 메모리는 하나의 프로세서를 구성하고 있다. 제어부(921~924)의 각각에서 제각기의 프로그램이 실행되어, 연산기(925~928)의 각각에 제각기의 명령이 발효되고, 로컬 메모리(929~932)의 각각에 저장되어 있는 데이터를 처리한다. 전체 제어부(920)는 MIMD형 병렬 데이터 처리 장치(903) 전체의 동기나 감시를 위한 제어를 실행한다.

이상과 같은 병렬 데이터 처리 장치에서는, 대상으로 되는 처리가 단순하고 또한 데이터 처리가 대량인 것을 SIMD형 병렬 데이터 처리 장치(902)에서 처리하며, 대상으로 되는 처리가 중요하고 또한 데이터 처리가 소량인 것을 MIMD형 병렬 데이터 처리 장치(903)에서 처리하고 있었다.

한편, 대상으로 되는 처리에 대하여 최적의 연산기를 전용 하드웨어로 구성하는 것에 의해, 연산 성능을 개선한 고속화 수법도 이용되고 있다. 그 예로서, 문헌 2(일본 특허 출원 제2000-118434호 공보)는 화상 처리의 가변 길이 부호/복호 처리를 전용 하드웨어화하는 것에 의해, 처리의 고속화를 실현한 기술을 개시하고 있다.

도 17은 문헌 2의 도 1로부터 인용한 종래의 SIMD형 병렬 데이터 처리 장치와 전용 하드웨어를 조합한 화상 처리 장치(1001)의 블록도이다.

이 화상 처리 장치(1001)는 외부의 비디오 데이터 버스(1008)를 거쳐서 외부의 비디오 입력 장치(1009)와, 비디오 출력 장치(1010)와, 외부 메모리(1011)에 접속되어 있다. 화상 처리 장치(1001)는 명령 메모리(1002), 프로세서(1003), SIMD형 연산 수단(1004), VLC(가변 길이 부호화) 처리 수단(1005), 외부 데이터 인터페이스(1006) 및 내부 데이터 버스(1007)를 구비한다. VLC 처리 수단(1005)은 전용 하드웨어에 의해 구성되어 있다.

프로세서(1003)는 스칼라 연산이나 비트 조작 연산, 비교 분기 명령을 실행함과 아울러, 명령 메모리(1002)에 유지되어 있는 명령을 디코딩하고, SIMD형 연산 수단(1004)과, VLC 처리 수단(1005)과, 외부 데이터 인터페이스(1006)와, 비디오 입력 장치(1009)와, 비디오 출력 장치(1010)를 제어한다.

비디오 입력 장치(1009)는 외부로부터의 비디오 신호를 입력하고, 비디오 출력 장치(1010)는 외부에 비디오 데이터를 출력한다.

비디오 입력 장치(1009)로부터 입력된 화상 데이터는 외부 메모리(1011)에 전송되고, 다음 단계에서, SIMD형 연산 수단(1004)에서 실행하는 처리에 따라서 외부 데이터 인터페이스(1006)에 전송된다. SIMD형 연산 수단(1004)에서는 움직임 보상, DCT, 양자화의 각 처리가 실행되어, 변환 계수 데이터를 얻는다. 다음 단계에서, VLC 처리 수단(1005)에서 변환 계수 데이터는 가변 길이 부호화되어, 비트 스트림 데이터가 생성된다.

SIMD형 연산 수단(1004)은 8병렬의 파이프 라인 연산기로 구성되어 있기 때문에, DCT 등의 정형 처리를 효율적으로 처리할 수 있다.

상술한 문헌 1에 대표되는 SIMD형 데이터 병렬 처리 장치와 MIMD형 병렬 데이터 처리 장치를 조합한 신호 처리 장치는 여러 부호화 알고리즘에 대한 유연성을 가지고 있다. 따라서, 병렬도를 늘리는 것에 의해, 화상 처리에 충분히 대응할 수 있었다. 이것은, 종래의 움직임 검출 처리가 최대 16 ×16펠(PEL)이고 최소 8 ×8펠인 매크로 블록 사이즈에 대한 것이었던 것에 의한다.

그러나, MPEG-4 AVC에서는 최소의 서브 매크로 블록 사이즈가 4 ×4펠로 되어 있기 때문에, 종래의 신호 처리 장치에서는 16병렬 이상의 연산기를 준비해도 연산기의 처리 효율이 향상되지 않는다.

또한, MPEG-4 AVC의 산술 부호화/복호 처리에서는 주변의 매크로 블록의 컨텍스트에 의해서 발생 확률을 변경하면서 처리하기 때문에, 1비트씩 부호화해야 되어, 병렬 처리를 할 수 없다. 즉, 종래의 신호 처리 장치에서는 MIMD형 병렬 데이터 처리 장치의 병렬도를 증가시켜도, MPEG-4 AVC에서의 처리 성능은 개선되지 않는다.

MPEG-4 AVC의 디블록 필터에서도, 4 ×4펠의 서브 매크로 블록 단위로 필터 파라미터를 계산하고, 그 결과에 근거하여 필터 처리를 실행한다. SIMD형 연산 장치를 사용하면, 필터 처리를 병렬 처리하는 것이 가능하지만, 판정 처리시에 연산기를 유효하게 활용할 수 없다.

또한, 상술한 문헌 2에 대표되는 SIMD형 데이터 병렬 처리 장치와 전용 하드웨어를 조합한 신호 처리 장치에서는, 우수한 처리 성능을 요구하는 산술 부호화/복호 처리에 대해서는 전용 하드웨어를 채용하는 것에 의해 처리 성능이 개선되지만, 가장 처리량이 많은 움직임 검출을 SIMD형 병렬 데이터 처리 장치에서 처리하기 위해서는 이하의 문제가 있다.

MPEG-4 AVC에서는 1/4 화소 정밀도의 움직임 보상이 도입되고, 하프 펠의 화소 생성에 6탭 필터 처리를 실행해야 한다. 또한, 4 ×4펠의 서브 매크로 블록 사이즈가 도입되었기 때문에, 1매크로 블록당 최대 16개의 움직임 벡터의 설정이 가능하다. 작은 서브 매크로 블록 사이즈에서 1/4 화소 정밀도의 탐색을 실행하여, 매크로 블록당 최대 16개의 움직임 벡터를 계산하는 움직임 검출의 처리는, 그 처리량이 비약적으로 증가하고 있다.

이러한 움직임 검출 처리를 SIMD형 데이터 병렬 처리 장치에서 처리시키고자 하면, 연산기의 병렬도를 높이고, 동작 주파수를 높게 설정해야 한다. 그와 같은 능력을 가진 SIMD형 병렬 데이터 장치는, 디코딩 처리에서는 그 능력에 잉여가 발생해 버려, 장치 전체를 효율적으로 이용할 수 없다.

또한, SIMD형 병렬 데이터 처리 장치의 병렬도를 높여서 처리 성능을 개선하고자 해도 블록 사이즈가 4 ×4펠이기 때문에, 16병렬 이상으로는 할 수 없다.

그래서, 본 발명은 MPEG-4 AVC의 부호화/복호 처리와 같은 대량의 데이터 처리량이 요구되는 화상 처리에 대하여, 고성능이면서 고효율인 화상 처리를 실행할 수 있는 신호 처리 장치 및 그것을 이용한 전자 기기를 제공하는 것을 목적으로 한다.

제 1 발명에 따른 신호 처리 장치는, 명령 병렬 프로세서와, 데이터 병렬 프로세서와, 복수의 전용 하드웨어를 구비하되, 명령 병렬 프로세서는 음성 오디오의 압축 신장 처리, 및 화상의 압축 신장 처리 중 비정형이고 또한 비교적 간단한 처리를 실행하고, 데이터 병렬 프로세서는 화상의 압축 신장 처리 중 정형이고 또한 비교적 중요한 처리를 실행하며, 복수의 전용 하드웨어는 화상의 압축 신장 처리 중 비교적 중요한 처리를 실행한다.

이 구성에 의하면, 명령 병렬의 프로세서와 데이터 병렬의 프로세서와 전용 하드웨어로 이루어지는 구성으로 신호 처리 장치를 형성하며, 명령 병렬 프로세서에서 음성ㆍ오디오의 압축 신장 처리와 화상 처리 중 비정형 처리를 실행하고, 데이터 병렬 프로세서에서 화상 처리 중 정형 처리를 실행하고, 전용 하드웨어로 움직임 검출, 가변 길이 부호화, 디블록 필터 처리 등의 처리를 실행할 수 있다. 따라서, 처리량이 많은 화상 압축 신장 알고리즘의 신호 처리에 대하여, 소프트웨어와 하드웨어로 부하가 분산되어 우수한 처리 능력과 유연성을 가진 신호 처리 장치를 실현할 수 있다.

제 2 발명에 따른 신호 처리 장치는, 제 1 발명에 따른 신호 처리 장치로서, 제 1 명령 버스와, 제 1 데이터 버스와, 제 1 공유 메모리와, 입출력 인터페이스를 더 구비하며, 명령 병렬 프로세서와, 데이터 병렬 프로세서와, 복수의 전용 하드웨어와, 입출력 인터페이스는 각각의 로컬 메모리를 갖고, 제 1 명령 버스에는 명령 병렬 프로세서와, 데이터 병렬 프로세서와, 복수의 전용 하드웨어가 접속되어, 제 1 명령 버스를 거쳐서 명령 병렬 프로세서가 데이터 병렬 프로세서 및 복수의 전용 하드웨어를 제어하기 위한 명령이 통신되며, 제 1 데이터 버스에는 명령 병렬 프로세서의 로컬 메모리와, 데이터 병렬 프로세서의 각각의 로컬 메모리와, 복수의 전용 하드웨어의 각각의 로컬 메모리와, 제 1 공유 메모리와, 입출력 인터페이스의 로컬 메모리가 접속되고, 이들 메모리 사이에서의 데이터 전송이 행해진다.

이 구성에 의하면, 제 1 발명에 따른 신호 처리 장치가 갖는 특징에 부가하여, 또한 명령 버스와 데이터 버스를 분리하는 것에 의해, 버스의 트래픽을 분산하여 처리 성능을 향상시킬 수 있다.

제 3 발명에 따른 신호 처리 장치는, 제 1 및 2의 발명에 따른 신호 처리 장치로서, 제 2 데이터 버스와, 제 2 공유 메모리와, 제 1 데이터 버스와 제 2 데이터 버스를 접속하는 브리지 유닛을 더 구비하며, 제 1 데이터 버스에는 데이터 병렬 프로세서의 각각의 로컬 메모리와, 복수의 전용 하드웨어의 각각의 로컬 메모리와, 제 1 공유 메모리와, 입출력 인터페이스의 로컬 메모리가 접속되고, 이들 메모리 사이에서의 데이터 전송이 행해지며, 제 2 데이터 버스에는 명령 병렬 프로세서의 로컬 메모리와, 제 2 공유 메모리가 접속되고, 이들 메모리 사이에서의 데이터 전송이 실행되고, 브리지 유닛을 거쳐서 제 1 데이터 버스에 접속된 각 메모리와, 제 2 데이터 버스에 접속된 각 메모리와의 사이의 데이터 전송이 행해진다.

이 구성에 의하면, 데이터 처리 프로세서의 로컬 메모리와, 전용 하드웨어의 전용 메모리와, 공유 메모리를 제 1 데이터 버스에서 접속하고, 명령 병렬 프로세서의 로컬 메모리와 공유 메모리를 제 2 데이터 버스에서 접속한다. 이에 의해, 대용량의 데이터를 취급하는 화상 처리의 데이터 전송이 제 1 데이터 버스 중심으로 행해져, 오디오 처리를 실행하는 명령 병렬 프로세서가 접속되는 제 2 데이터 버스와의 부하 분산을 실현할 수 있다.

제 4 발명에 따른 신호 처리 장치는, 제 1 내지 3의 발명에 따른 신호 처리 장치로서, 제어 프로세서를 더 구비하며, 명령 병렬 프로세서는 제어 프로세서를 경유하여 데이터 병렬 프로세서와 복수의 전용 하드웨어를 제어한다.

이 구성에 의하면, 명령 병렬 프로세서는 제어 프로세서를 경유하여 데이터 병렬 프로세서 및 전용 하드웨어를 제어할 수 있기 때문에, 명령 병렬 프로세서와 제어 프로세서의 부하가 분산되어, 보다 우수한 처리 성능을 실현할 수 있다.

제 5 발명에 따른 신호 처리 장치는, 제 1 내지 4의 발명에 따른 신호 처리 장치로서, 제 2 명령 버스를 더 구비하며, 제 1 명령 버스에는 명령 병렬 프로세서와, 제어 프로세서와, 복수의 전용 하드웨어 중 일부의 하드웨어가 접속되고, 제 2 명령 버스에는 제어 프로세서와, 데이터 병렬 프로세서와, 복수의 전용 하드웨어 중 제 1 명령 버스에 접속되어 있지 않은 다른 전용 하드웨어가 접속되어, 명령 병렬 프로세서는 복수의 전용 하드웨어 중 제 1 명령 버스에 접속되어 있는 일부의 하드웨어를 제어하고, 또한, 제어 프로세서를 경유하여 데이터 병렬 프로세서와, 복수의 전용 하드웨어 중 제 1 명령 버스에 접속되어 있지 않은 다른 전용 하드웨어를 제어한다.

이 구성에 의하면, 명령 병렬 프로세서는 제 1 명령 버스를 거쳐서 제어 프로세서와, 일부 전용 하드웨어만을 제어하면 되고, 정형적인 처리를 실행하는 데이터 병렬 프로세서와 전용 하드웨어는 제 2 명령 버스를 거쳐서 제어 프로세서에 의해 제어되기 때문에, 명령 버스에서의 명령의 폭주를 회피할 수 있어, 효율적으로 신호 처리를 할 수 있다.

제 6 발명에 따른 신호 처리 장치에서는, 데이터 병렬 프로세서의 병렬도는 압축 신장 처리할 화상 사이즈에 의해서 정해진다.

이 구성에 의하면, 압축 신장의 대상으로 되는 화상의 사이즈에 의해서 데이터 병렬 프로세서의 병렬도를 변경하기 때문에, 동일한 프로세서 구조이면서 다양한 화상 사이즈에 대응할 수 있는 신호 처리 장치를 제공할 수 있다.

제 7 발명에 따른 신호 처리 장치에서는, 데이터 병렬 프로세서의 병렬도는 신호 처리 장치에 공급되는 전원 전압이나, 동작 주파수에 의해서 정해진다.

이 구성에 의하면, LSI에 공유되는 전원 전압이나 동작 주파수에 의해서 데이터 병렬 프로세서의 병렬도를 변경할 수 있다. 데이터 병렬 프로세서의 병렬도를 증대시키는 것에 의해, 동작 주파수를 낮추어 신호 처리 장치의 소비 전력을 저감할 수 있기 때문에, 모바일 단말 등의 전자 기기로의 응용이 특히 유효하게 된다.

제 8 발명에 따른 신호 처리 장치에서는, 전용 하드웨어가 실행하는 처리는 가변 길이 부호화 처리, 가변 길이 복호 처리, 비디오 입출력 처리, 움직임 검출 처리, 움직임 보상 처리, DCT(이산 코사인 변환) 처리, 역 DCT 처리, 양자화 처리, 역 양자화 처리, 및 디블록 필터 처리 중 적어도 하나를 포함한다.

이 구성에 의하면, 압축 신장 처리 중에서 움직임 검출, 가변 길이 부호/복호, 디블록 필터 등 처리량이 많은 모듈을 전용 하드웨어에서 처리하는 것에 의해, 명령 병렬 프로세서 및 데이터 병렬 프로세서의 동작 주파수의 증대를 억제할 수 있다.

제 9 발명에 따른 신호 처리 장치에서는, 복수의 전용 하드웨어 중, 제 1 명령 버스에 접속되는 일부의 하드웨어가 실행하는 처리는, 가변 길이 부호화 처리 및/또는 가변 길이 복호 처리이다.

이 구성에 의하면, 가변 길이 부호화 처리 및/또는 가변 길이 복호 처리를 실행하는 전용 하드웨어를 명령 병렬 프로세서에 의해서 직접 또한 빈번하게 제어할 수 있다. 따라서, 가변 길이 부호화 처리 및/또는 가변 길이 복호 처리를 섬세하고 또한 다양하게 제어할 수 있다.

제 10 발명에 따른 전자 기기는, 제 1 내지 9의 발명에 따른 신호 처리 장치를 이용한 전자 기기로서, 신호 처리 장치는 음성 오디오의 압축 처리, 음성 오디오의 신장 처리, 화상 압축 처리 및 화상 신장 처리 중 적어도 하나의 처리를 실행한다.

이 구성에 의하면, 제 1 내지 9의 발명에 따른 신호 처리 장치가 갖는 특징을 살린 전자 기기를 제공할 수 있다.

제 11 발명에 따른 전자 기기는, 제 1 내지 9의 발명에 따른 신호 처리 장치와, 재생 기구를 갖는 재생 장치와, 복조ㆍ에러 정정부와, 메모리와, 복수의 D/A 변환기를 구비하며, 재생 장치는 변조된 부호화 신호를 기록 매체로부터 재생하고, 복조ㆍ에러 정정부는 재생 장치가 재생한 변조된 부호화 신호를 복조해서 에러 정정을 실행하여, 부호화 데이터로서 출력하고, 신호 처리 장치는 복조ㆍ에러 정정부가 출력한 부호화 데이터를 디코딩하여, 비디오 데이터 및 오디오 데이터로서 출력하고, 메모리는 디코딩 처리 전, 처리 중 및/또는 처리 후의 데이터를 저장하고, 복수의 D/A 변환기는 신호 처리 장치가 출력한 비디오 데이터 및 오디오 데이터를 D/A 변환하여, 아날로그 비디오 출력 및 아날로그 오디오 출력을 출력한다.

이 구성에 의하면, 부호화 데이터를 고속으로, 효율적으로 디코딩할 수 있어, 소비 전력이 작은 재생 전자 기기를 실현할 수 있다.

제 12 발명에 따른 전자 기기는, 제 1 내지 9의 발명에 따른 신호 처리 장치와, 복수의 A/D 변환기와, 메모리와, 에러 정정ㆍ변조부와, 기록 기구를 갖는 기록 장치를 구비하며, 복수의 A/D 변환기는 입력된 아날로그 비디오 입력 및 아날로그 오디오 입력을 A/D 변환하여, 비디오 데이터 및 오디오 데이터를 출력하고, 신호 처리 장치는 복수의 A/D 변환기가 출력한 비디오 데이터 및 오디오 데이터를 인코딩하여, 부호화 데이터를 출력하고, 메모리는 인코딩 처리 전, 처리 중 및/또는 처리 후의 데이터를 저장하고, 에러 정정ㆍ변조부는 신호 처리 장치가 인코딩한 부호화 데이터에 인코딩 정정 부호를 부가하여 변조하고, 부호화 신호로서 출력하며, 기록 장치는 에러 정정ㆍ변조부가 출력한 부호화 신호를 기록 매체에 기록한다.

이 구성에 의하면, AV 신호를 고속으로 효율적으로 인코딩할 수 있어, 소비 전력이 작은 기록 전자 기기를 실현할 수 있다.

제 13 발명에 따른 전자 기기는, 제 11 발명에 따른 전자 기기와 제 12 발명에 따른 전자 기기를 일체적으로 구성할 수 있다.

이 구성에 의하면, AV 신호를 고속으로 효율적으로 인코딩/디코딩할 수 있어, 소비 전력이 작은 기록 기능과 재생 기능을 일체화한 전자 기기를 실현할 수 있다.

본 발명에 의하면, MPEG-4 AVC의 부호화/복호 처리와 같은 대량의 데이터 처리량이 요구되는 화상 처리에 대하여, 고성능이면서 고효율인 화상 처리를 실행할 수 있는 신호 처리 장치 및 그것을 이용한 전자 기기를 제공할 수 있다.

도 1은 본 발명의 실시예 1에서의 신호 처리 장치의 블록도,
도 2는 본 발명의 실시예 2에서의 신호 처리 장치의 블록도,
도 3은 본 발명의 실시예 3에서의 비디오 인코더의 블록도,
도 4는 CABAC 산술 부호화 처리 유닛의 블록도,
도 5는 부호화 대상 블록과 인접 블록의 배치도,
도 6은 1/4 화소 정밀도의 움직임 보상을 설명하는 도면,
도 7은 본 발명의 실시예 3에서의 디블록 필터의 블록도,
도 8은 디블록 필터의 처리 순서의 설명도,
도 9는 본 발명의 실시예 3과 다른 방식에서의 인코딩 처리량의 비교도,
도 10은 본 발명의 실시예 4에서의 비디오 인코더의 블록도,
도 11은 본 발명의 실시예 5에서의 오디오 인코더의 블록도,
도 12는 본 발명의 실시예 5에서의 오디오 디코더의 블록도,
도 13은 본 발명의 실시예 6에서의 AV 재생 시스템의 블록도,
도 14는 본 발명의 실시예 7에서의 AV 기록 시스템의 블록도,
도 15는 본 발명의 실시예 8에서의 AV 기록/재생 시스템의 블록도,
도 16은 종래의 SIMD형 병렬 데이터 처리 장치와 MIMD형 병렬 데이터 처리 장치를 조합한 신호 처리 장치의 블록도,
도 17은 종래의 SIMD형 병렬 데이터 처리 장치와 전용 하드웨어를 조합한 화상 처리 장치의 블록도이다.

다음에, 도면을 참조하면서 본 발명의 실시예를 설명한다.

(실시예 1)

도 1은 본 발명의 실시예 1에서의 신호 처리 장치의 블록도이다. 본 실시예의 신호 처리 장치는, 로컬 메모리(110)를 갖는 명령 병렬 프로세서(100), 로컬 메모리(111)를 갖는 제 1 데이터 병렬 프로세서(101), 로컬 메모리(112)를 갖는 제 2 데이터 병렬 프로세서(102), 로컬 메모리(113)를 갖는 움직임 검출 유닛(103), 로컬 메모리(114)를 갖는 디블록 필터 처리 유닛(104), 로컬 메모리(115)를 갖는 가변 길이 부호화/복호 처리 유닛(105), 로컬 메모리(116)를 갖는 입출력 인터페이스(106), 제 1 공유 메모리(121), 제 1 명령 버스(130), 및 제 1 데이터 버스(132)를 구비하며, 제 1 명령 버스(130)에는 각 프로세서(100~102)와 각 유닛(103~105)이 접속되고, 제 1 데이터 버스(132)에는 로컬 메모리(110~116)와, 제 1 공유 메모리(121)와, 입출력 인터페이스(106)가 접속되어 있다. 가변 길이 부호화/복호 처리 유닛(105)은 외부 장치에 대하여 비트 스트림 입출력(135)을 더 갖고 있고, 입출력 인터페이스(106)는 외부 장치에 대하여 오디오 입출력(136)과 비디오 입출력(137)을 더 갖고 있다.

제 1 데이터 병렬 프로세서(101)와 제 2 데이터 병렬 프로세서(102)에 채용되어 있는 SIMD형 프로세서에는, 8개의 처리 요소가 포함되어 있고, 1개의 명령으로 8개의 데이터 흐름을 병렬로 처리할 수 있다.

움직임 검출 유닛(103)과, 디블록 필터 처리 유닛(104)과, 가변 길이 부호화/복호 처리 유닛(105)과, 입출력 인터페이스(106)는 각각 전용의 하드웨어이다.

다음에, 본 실시예의 동작의 개략을, 화상의 부호화 처리를 예로 하여 설명한다.

외부로부터 입력된 비디오 신호는 A/D 변환된 후, 입출력 인터페이스(106)로부터 제 1 데이터 버스(132)를 경유하여 제 1 공유 메모리(121)에 저장된다.

움직임 검출 유닛(103)은 제 1 공유 메모리(121)에 저장되어 있는 전(前) 프레임 화상 데이터와 현(現) 프레임의 화상 데이터를 기초로, 움직임 벡터를 산출한다.

제 1 데이터 병렬 프로세서(101)는 제 1 공유 메모리(121)에 저장되어 있는 전 프레임의 화상 데이터와, 움직임 검출 유닛(103)이 산출한 움직임 벡터를 기초로, 움직임 보상 처리를 실행하여 예측 화상 데이터를 산출한다. 또한, 이 예측 화상 데이터에 대한 현 프레임의 화상 데이터의 차분 화상 데이터를 산출한다.

제 2 데이터 병렬 프로세서(102)는 차분 화상 데이터를 DCT 변환 처리하고, 또한 얻어진 DCT 계수를 양자화 처리한다. 또한, 제 2 데이터 병렬 프로세서(102)는 양자화 DCT 계수를 역 양자화하고, 또한, 역 DCT 변환 처리하여 차분 화상 데이터를 산출하며, 제 1 데이터 병렬 프로세서(101)가 처리한 예측 화상 데이터로부터 재구축 화상 데이터를 산출한다.

본 실시예의 신호 처리 장치에서는, 제 1 데이터 병렬 프로세서(101)가 움직임 보상 처리의 화소값 계산을 실행하고 있는 동안에, 제 2 데이터 병렬 프로세서(102)가 DCT 변환 처리를 실행한다. 이와 같이, 2개의 데이터 병렬 프로세서의 가동률을 유지하여, 각각에 제각기의 처리를 시킬 수 있어, 연산 성능의 개선을 도모하고 있다.

디블록 필터 처리 유닛(104)은 재구축 화상 데이터에 대하여 디블록 필터 처리를 하여 블록 노이즈를 제거하고, 제 1 공유 메모리(121)에 저장한다.

가변 길이 부호화/복호 처리 유닛(105)은 양자화 DCT 계수와 움직임 벡터를, 산술 부호를 이용한 가변 길이 부호화 처리하여 비트 스트림으로서 출력한다.

명령 병렬 프로세서(100)는 상술한 각종 처리의 전체적인 제어를 제 1 명령 버스(130)를 거쳐서 실행한다. 또한, 명령 병렬 프로세서(100)는 예측 화상의 생성을 인트라 예측 부호화로 실행할지, 또는 인터 예측 부호화로 실행할지의 부호화 모드의 판정을 실행한다.

각 프로세서와 각 유닛 사이의 데이터 전송은 제 1 데이터 버스(132)를 거쳐서 행해진다.

이와 같이, 화상 압축ㆍ신장 처리 중 순차적인 처리를 명령 병렬 프로세서(100)가 실행하고, 화상 압축ㆍ신장 처리 중 정형적인 처리를 제 1 데이터 병렬 프로세서(101)와 제 2 데이터 병렬 프로세서(102)가 실행하며, 또한, 움직임 검출 처리, 디블록 필터 처리, 및 가변 길이 부호화 처리라고 한 중요한 처리를 전용 하드웨어에서 실행하는 것에 의해 고효율의 화상 처리를 실현할 수 있다.

본 실시예에서의 제 1 데이터 병렬 프로세서(101)와 제 2 데이터 병렬 프로세서(102)와의 처리 대상의 분담 구분은 일례이고, 그 밖의 구분이어도 무방하다. 또는, 프로세서의 성능에 따라서는, 제 1 데이터 병렬 프로세서(101)와 제 2 데이터 병렬 프로세서(102)의 처리를 하나의 데이터 병렬 프로세서에서 실행해도 무방하다.

또한, 제 1 데이터 병렬 프로세서(101)가 실행하고 있는 움직임 보상 처리는 움직임 검출 유닛(103)이 실행해도 무방하다.

(실시예 2)

도 2는 본 발명의 실시예 2에서의 신호 처리 장치의 블록도이다. 도 2에서 도 1과 마찬가지의 구성 요소에 대해서는 동일한 부호를 부여하는 것에 의해, 설명을 생략한다.

본 실시예의 신호 처리 장치는, 실시예 1의 신호 처리 장치에 비하여, 제어 프로세서(107), 제 2 공유 메모리(122), 제 2 명령 버스(131), 제 2 데이터 버스(133), 및 제 1 데이터 버스(132)와 제 2 데이터 버스(133)를 접속하는 브리지 유닛(120)을 더 구비한다.

제 1 명령 버스(130)에는 명령 병렬 프로세서(100)와, 제어 프로세서(107)와, 가변 길이 부호화/복호 처리 유닛(105)이 접속되어 있다. 제 2 명령 버스에는 제어 프로세서(107), 제 1 데이터 병렬 프로세서(101), 제 2 데이터 병렬 프로세서(102), 움직임 검출 유닛(103), 및 디블록 필터 처리 유닛(104)이 접속되어 있다.

제 1 데이터 버스에는 로컬 메모리(111~115), 제 1 공유 메모리(121), 입출력 인터페이스(106), 및 브리지 유닛(120)이 접속되어 있다. 제 2 데이터 버스에는 로컬 메모리(110)와 제 2 공유 메모리(122)와 브리지 유닛(120)이 접속되어 있다.

본 실시예의 신호 처리 장치는 실시예 1에 비하여 데이터의 병렬 처리를 더욱 강고히 한 것이다. 즉, 본 실시예에서 도입된 제어 프로세서(107)는 명령 병렬 프로세서(100)로부터의 명령을 받아, 제 1 데이터 병렬 프로세서(101), 제 2 데이터 병렬 프로세서(102), 움직임 검출 유닛(103), 및 디블록 필터 처리 유닛(104)을 제 2 명령 버스(131)를 거쳐서 제어한다. 그 결과, 본 실시예의 신호 처리 장치는 각 데이터 병렬 프로세서 및 전용 하드웨어에서의 병렬 처리가 보다 신속하게 실행되도록 구성되어 있다.

또한, 본 실시예의 제 2 공유 메모리(122)는 명령 병렬 프로세서(100)에 관계되는 데이터와, 제 1 데이터 버스(132)에 접속되어 있는 각 구성 요소가 취급하는 데이터 중 비교적 액세스 빈도가 낮은 데이터를 저장한다. 이 구성에 의해, 제 1 공유 메모리(121)의 부하가 경감되어, 신호 처리 장치 전체의 처리 효율이 개선된다.

본 실시예의 동작은 이하에 설명하는 실시예 3에서 상술한다.

(실시예 3)

도 3은 본 발명의 실시예 3에서의 비디오 인코더의 블록도이다.

본 실시예의 비디오 인코더는 MPEG-4 AVC에 대응할 수 있는 인코더로서, 각 구성 요소에는 MPEG-4 AVC에 대응하는 비디오 인코더의 각 기능을 적확(的確)하게 표현한 명칭이 부여되어 있다.

도 3에 나타낸 본 실시예의 비디오 인코더는 실시예 2의 신호 처리 장치에 의해서 구성되어 있다. 그래서, 먼저, 도 3의 구성 요소와 도 2의 구성 요소와의 대응 관계를 나타낸다.

부호화 제어부(301)와 모드 전환부(303)의 처리는 도 2의 명령 병렬 프로세서(100)가 실행한다.

움직임 보상부(312)와 차분 검출부(302)의 처리는 도 2의 제 1 데이터 병렬 프로세서(101)가 실행한다.

4 ×4 DCT 변환부(304), 양자화부(305), 역 양자화부(306), 역 4 ×4 DCT 변환부(307), 및 재구축부(309)의 처리는 도 2의 제 2 데이터 병렬 프로세서(102)가 실행한다.

가변 길이 부호화부(308)는 도 2의 가변 길이 부호화/복호 처리 유닛(105)에 상당하고, 디블록 필터(310)는 도 2의 디블록 필터 처리 유닛(104)에 상당하고, 프레임 메모리(311)는 도 2의 제 1 공유 메모리(121)에 상당하며, 움직임 검출부(313)는 도 2의 움직임 검출 유닛(103)에 상당한다.

다음에, MPEG-4 AVC의 주요한 신호 처리를, 본 실시예의 각 부의 동작을 참조하여 설명한다.

먼저, 도 3을 참조하여 인코딩 처리를 설명한다. 비디오 입력(314)은 인트라 부호화의 경우, 4 ×4 DCT 변환부(304)에서 이산 코사인 변환(직교 변환)되어 DCT 계수가 구해진다. 다음에, 양자화부(305)에서 DCT 계수가 양자화된다.

MPEG-2나 H.263 등의 기존의 부호화 규격에서는, 8 ×8 블록 사이즈에 대하여 실수 정밀도의 DCT가 채용되고 있어, DCT 정밀도를 규정하지 않으면 미스매치가 발생하였다. 그러나, MPEG-4 AVC에서는, 4 ×4 블록 사이즈에 대하여 정수 정밀도의 DCT 변환이 적용되고 있어, 이 결과, DCT 정밀도에 기인하는 미스매치가 발생하지 않게 되었다.

양자화된 DCT 계수는 가변 길이 부호부(308)에서 산술 부호화기를 사용하여 엔트로피 부호화된다. 그 상세한 것은 후술한다.

다음에, 가변 길이 부호화/복호 처리에 대해서 설명한다.

MPEG-4 AVC의 개요는 문헌 3「MPEG-4 AVC|H.264의 개요와 표준화 동향」(스즈키 데루아키; 정보 처리학회, 오디오 비쥬얼 복합 정보 처리 38-13, 69~73 페이지, 2002년 11월)에서 설명되어 있다. 이하에서는 문헌 3에 근거하여 설명한다.

매크로 블록의 개수, 움직임 벡터의 차분, 변환 계수 등의 신택스(syntax) 요소의 가변 길이 부호화에서는, CAVLC(Context Adaptive Variable Length Coding; 컨텍스트 적응 가변 길이 부호화)와, CABAC(Context Adaptive Binary Arithmetic Coding; 컨텍스트 적응 2진 산술 부호화)라고 하는 2종류의 엔트로피 부호화 방식이 구분되어 사용된다.

여기서는, 메인 프로파일로 이용되는 CABAC이라고 하는 산술 부호화 방식에 대해서 설명한다. 산술 부호는 길이 「1」의 선분을 부호화하고자 하는 심볼의 출현 확률에 따라서 분할하고, 그 분할된 선분과 부호화하고자 하는 심볼이 1대1로 대응하므로, 그 선분에 대해서 부호화하는 것이다. 그 선분을 대표하는 2진수가 부호로 되기 때문에, 선분의 구간이 넓고, 즉 부호화하고자 하는 심볼의 출현 확률이 높을수록, 그 심볼은 짧은 2진수로 표현할 수 있어, 그 결과 압축률이 높아진다. 그래서, 대상 블록의 부호화를 실행하는 경우에, 주변 블록의 컨텍스트에 따라서 출현 확률을 조작하여, 압축률이 높아지도록 제어된다.

도 4는 CABAC 산술 부호화 처리 유닛의 블록도이다. 이것은, 문헌 3의 도 7로부터 인용한 것이다. 도 4에 나타내는 CABAC 산술 부호화 처리 유닛은 컨텍스트 모델링부(401)와, 2진화부(402)와, 적응 2진 산술 부호화 처리부(405)를 구비하며, 적응 2진 산술 부호화 처리부(405)는 출현 확률 예측부(403), 및 부호화부(404)를 갖는다.

컨텍스트ㆍ모델링은 각 심볼을 부호화할 때의 확률 모델이다. 각 신택스 요소에는 컨텍스트가 정의되어 있고, 이 컨텍스트에 따라서 확률 테이블을 전환하여 산술 부호를 실행한다.

도 5는 부호화 대상 블록과 인접 블록의 배치도이다. 도 5에서, 부호화 대상 블록 C(408)를 부호화할 때, 인접 블록 A(406)와 인접 블록 B(407)의 상태에 따라서, 부호화 대상 블록 C(408)의 컨텍스트가 결정된다.

이상과 같은 산술 부호 처리에서, 가변 길이 부호화된 부호의 디코딩 처리는 출현 확률 정보를 디코더에서 해석하고, 그 정보에 근거하여 재구성한다고 하는 순차 처리이다. 또한, 출현 확률의 조작은 테이블에 의해서 행해지므로, 이들 부호화 처리와 복호 처리를 VLIW(지극히 긴 명령어) 대응의 명령 병렬 프로세서(상술한 실시예 2에서는, 도 2에 나타내는 명령 병렬 프로세서(100)에 상당)나, SIMD형의 데이터 병렬 프로세서(동일하게, 제 1 데이터 병렬 프로세서(101) 또는 제 2 데이터 병렬 프로세서(102)에 상당)에서 실행한 것으로는, 처리 성능은 개선되지 않는다. 오히려, 이들 처리는 전용 하드웨어(동일하게, 가변 길이 부호화/복호 처리 유닛(105)에 상당)를 이용하여 처리하는 것에 의해, 명령 병렬 프로세서와 데이터 병렬 프로세서의 부하 분산을 할 수 있어, 그 결과, 동작 주파수가 저감되어 처리 장치의 주파수 균형을 양호하게 할 수 있다. 이것이, 본 실시예에서 도 3에 나타내는 가변 길이 부호화부(308)를, 도 2에 나타내는 전용 하드웨어인 가변 길이 부호화/복호 처리 유닛(105)에 의해서 처리하고 있는 이유이다.

도 3에서, 양자화부(305)에 의해서 양자화된 DCT 계수는 역 양자화부(306)에서 역 양자화된 후, 역 4 ×4 DCT 변환부(307)에서 역 DCT 변환되고, 재구축부(309)에서 화상이 재구축된다. 재구축된 화상은 디블록 필터(310)에 의해서 디블록 필터 처리가 실시되고, 4 ×4 화소 경계에서 화소값이 리라이팅된다. 디블록 필터 처리에 대해서는 후술한다.

다음에, 도 3의 움직임 보상부(312)에서 실행하는 1/4 화소 정밀도의 움직임 보상 처리에 대해서 도 6을 참조하여 설명한다. 도 6은 1/4 화소 정밀도의 움직임 보상을 설명하는 도면이다.

움직임 보상이란, 참조하는 화상으로부터 예측 화상을 구성하는 경우에, 움직임 벡터의 정보를 이용하여, 부호화하고자 하는 화상에 보다 가까운 예측 화상을 구성하고자 하는 것이다. 예측 오차가 적을수록 부호량이 작아지기 때문에, MPEG-4 AVC에서는 1/4 화소 정밀도의 움직임 보상이 채용되고 있다. 움직임 벡터는 블록 단위로의 평행 이동을 나타내는 2개의 파라미터(수평 방향의 이동 거리와 수직 방향의 이동 거리)로 구성된다.

움직임 벡터가 지시한 참조 화상의 예측 화상은 하기의 방법에 의해서 구해진다.

도 6에서, 화소 A, B, C, D, E, F, G, H, I, J, K, L, M, N, P, Q, R, S, T, U는 각각 정수 위치의 화소이고, 화소 aa, bb, cc, dd, ee, ff, gg, hh, 및 화소 b, h, j, m, s는 각각 1/2 정밀도의 화소이며, 화소 a, c, d, e, f, g, i, k, n, p, q, r은 각각 1/4 정밀도의 화소이다.

이들 화소의 화소값을 구하는 순서에 대해서 설명한다. 먼저, 1/2 정밀도의 화소 b는 이하와 같이 구해진다. 화소 b의 수평 방향 근방의 화소 E, F, G, H, I, J를 변수로 하여, 수학식 1에서 정의되는 6탭 필터를 이용해서, 중간 데이터 b1이 생성된다.

다음에, 이 중간 데이터 b1을, 수학식 2에 의해서 라운딩 처리와 정규화 후, 0~255로 클립 처리하여 화소 b가 구해진다.

여기서, Clip(X)는 괄호내의 변수 X를 0 내지 255의 범위로 클립하는 함수이다. 즉, 변수 X가 0 미만이면 b = 0으로 하고, 변수 X가 0 내지 255의 범위이면 b = X로 하고, 변수 X가 256 이상이면 b = 255로 한다.

마찬가지로, 1/2 정밀도의 화소 h는 다음과 같이 구해진다. 화소 h의 수직 방향 근방의 화소 A, C, G, M, R, T를 변수로 하여, 수학식 3에서 정의되는 6탭 필터를 이용해서 중간 데이터 h1이 생성된다.

이 중간 데이터 h1을, 수학식 4에 의해서 라운딩 처리와 정규화 후, 0~255로 클립 처리하여 화소 h가 구해진다.

1/4 정밀도의 화소 a, c, d, f, i, k, n, q는 수학식 5에 나타내는 바와 같이, 각각의 근방의 2화소를 이용하여 라운딩 부가 평균에 의해 구해진다.

1/4 정밀도의 화소 e, g, p, r은, 마찬가지로, 수학식 6에 나타내는 바와 같이, 각각의 근방의 2화소를 이용하여 라운딩 부가 평균에 의해 구해진다.

이상과 같은 예측 화상의 생성에 있어서, 움직임 벡터는 서브 매크로 블록마다 설정하는 것이 가능하다. 가장 작은 서브 매크로 블록인 4 ×4의 경우에서는, 정수 위치의 화소로부터 실수 위치의 16개소의 화소를 6탭 필터를 사용하여 내삽(內揷)해야 한다. 화소의 내삽에서는 화소 사이에 데이터의 의존 관계가 없기 때문에 병렬로 처리가 가능하다. 따라서, 본 실시예에 나타내는 바와 같이, SIMD형 데이터 병렬 프로세서를 사용하면, 효율적으로 필터 처리를 할 수 있다.

다음에, 디블록 필터 처리에 대해서 설명한다.

MPEG-4 AVC에서는, 4 ×4 화소 단위로 DCT 처리를 실행하기 때문에, 블록의 경계에 블록 왜곡이 발생한다. 디블록 필터 처리는 블록의 경계에 필터를 걸어 왜곡을 평활화하는 것이다. 화상의 4 ×4 경계에 실시하는 필터 처리는, Boundary Strength(BS)라고 하는 경계의 강도의 값에 따라서 필터의 강도가 블록 경계마다 가장 적합한 값으로 조정되는 적응적인 필터 처리이다. 즉, 경계의 강도 BS는 그 경계에 필터를 걸지 여부의 판정과, 필터를 걸 때의 화소값 변동의 최대값을 정의하기 위해서 이용된다.

도 7은 본 발명의 실시예 3에서의 디블록 필터(310)의 블록도이다. 본 실시예의 디블록 필터(310)는 BS 조건 판정 처리부(602), 메모리(603), 제어부(604), 및 필터 처리부(605)를 구비하고, 필터 처리부(605)는 메모리(606)와 필터(607~609)를 갖는다.

도 7에 나타내는 디블록 필터(310)에 있어서, BS 조건 판정 처리부(602)는 경계의 강도 BS를 계산하고, 그 결과를 판정하여, 제어 파라미터(613)를 필터 처리부(605)에 넘겨준다. 필터 처리부(605)는 제어 파라미터(613)에 따라서 필터 처리를 실행한다.

디블록 필터(310)의 처리를, 도 8을 참조하여 설명한다.

도 8은 본 발명의 실시예 3에서의 디블록 필터(310)의 처리 순서를 나타낸다. 필터 처리는 도 8에 나타내는 바와 같이, 경계 [1]~[4]에 대한 수평 필터 처리가 행해지고, 계속해서 경계 [5]~[8]에 대한 수직 필터 처리가 행해진다.

경계의 강도 BS = 4일 때의 필터 처리에 대해서 설명한다. 4 ×4의 서브 매크로 블록의 경계 [1]에서의 최초의 필터 처리에서는, 경계 [1]을 사이에 둔 화소 p3, p2, p1, p0, q0, q1, q2, q3의 8화소를 입력으로 하여, 화소 p2, p1, p0, q0, q1, q2의 6화소를 화소 P2, P1, P0, Q0, Q1, Q2에 리라이팅한다.

화소 P2, P1, P0는 수학식 7의 조건식에 의해서 필터 처리의 식을 전환하고, 수학식 8과 수학식 9에 의해 구해진다.

수학식 7의 조건이 만족되는 경우는, 화소 P0, P1, P2를 수학식 8로부터 구한다.

수학식 7의 조건이 만족되지 않는 경우는, 화소 P0, P1, P2를 수학식 9로부터 구한다.

또한, 화소 Q0, Q1, Q2는 수학식 10의 조건식에 의해서 필터 처리의 식을 전환하고, 수학식 11과 수학식 12에 의해 구해진다.

수학식 10의 조건이 만족되는 경우는, 화소 Q0, Q1, Q2를 수학식 11로부터 구한다.

수학식 10의 조건이 만족되지 않는 경우는, 화소 Q0, Q1, Q2를 수학식 12로부터 구한다.

이상과 같이, 양자화 파라미터와 화소값에 의해서 적응적으로 필터 처리를 전환하는 경우, SIMD형 데이터 병렬 프로세서에 의한 데이터 처리 장치에서는, BS 조건 판정을 병렬로 처리할 수 없기 때문에, 병렬로 설치된 연산기를 유효하게 활용할 수 없다. 그 대신에, 도 7에 나타낸 바와 같이, 디블록 필터 처리를 BS 조건 판정 처리부(602)와 필터 처리부(605)로 이루어지는 전용 하드웨어로 실행하면, BS 계산 처리와 필터 처리를 제각기 연산할 수 있어, BS 조건의 판정 처리가 고속화되고, 필터 처리를 병렬 처리할 수 있다. 그 결과, 디블록 필터 처리를 효율적으로 할 수 있다. 또한, 필터 처리부는 휘도 Y와 색차 UV에 데이터의 의존이 없기 때문에, 병렬 동작이 가능하고, 연산기를 도입하면 더욱 처리 사이클수의 삭감이 가능하다. 이것이, 본 실시예에서 도 3에 나타내는 디블록 필터(310)를, 도 2에 나타내는 전용 하드웨어인 디블록 필터 처리 유닛(104)에 의해서 처리하고 있는 이유이다.

도 3에 나타내는 본 실시예의 비디오 인코더에서, 디블록 필터(310)에 의해 디블록 필터 처리된 화상은 출력 화상으로서 이용될 뿐만 아니라, 그 프레임 이후의 참조 화상으로서 참조되기 때문에, 프레임 메모리(311)에 보존해 둔다.

다음에, 도 3에 나타내는 비디오 인코더를 본 실시예의 신호 처리 장치로 실현한 경우의 소요 처리량과 다른 방식에 의해 구성한 경우의 소요 처리량을 비교한다.

도 9는 본 발명의 실시예 3과 다른 방식에서의 인코딩 처리량의 비교를 나타내는 도면이다.

도 9에서, 방식 1은 1클럭 사이클당 1명령을 발행할 수 있는 프로세서를 이용하여, 도 3에 나타내는 비디오 인코더를 구성하고, 모두 소프트 처리한 경우이다. 방식 2는 MIMD형 병렬 데이터 처리 장치와 SIMD형 병렬 데이터 처리 장치를 조합하여, 도 3에 나타내는 비디오 인코더를 구성하고, 모두 소프트 처리한 경우이다. 방식 3은 SIMD형 병렬 데이터 처리 장치와 VLC의 전용 하드웨어를 이용하여, 도 3에 나타내는 비디오 인코더를 구성한 경우이다. 방식 4는 VLIW형 병렬 데이터 처리 장치와 SIMD형 병렬 데이터 처리 장치와 전용 하드웨어를 이용하여, 도 3에 나타내는 비디오 인코더를 구성한 경우이며, 본 실시예에 상당한다. 즉, 방식 4의 VLIW형 병렬 데이터 처리 장치는 본 실시예의 도 2에 나타내는 명령 병렬 프로세서(100)에 상당하며, SIMD형 병렬 데이터 처리 장치는, 마찬가지로 제 1 데이터 병렬 프로세서(101)와 제 2 데이터 병렬 프로세서(102)에 상당하고, 전용 하드웨어는 마찬가지로 움직임 검출 유닛(103)과, 디블록 필터 처리 유닛(104)과, 가변 길이 부호화/복호 처리 유닛(105)에 상당한다.

인코딩 처리에 있어서, 처리량이 많은 것은 움직임 검출과 움직임 보상과 가변 길이 부호화와 디블록 필터이다. 이들의 처리량이 구체적인 수치를 각 방식에 대해서 비교하면, 이하와 같이 된다.

방식 1에서는, 움직임 검출 처리가 「3048」메가 사이클, 가변 길이 부호화 처리가 「1000」메가 사이클, 디블록 필터 처리가 「321」메가 사이클, 움직임 보상 처리가 「314」메가 사이클, 그 밖의 처리가 「217」메가 사이클이다. 모든 처리량은 「4900」메가 사이클이다.

방식 2에서는, 움직임 검출 처리가 「381」메가 사이클, 가변 길이 부호화 처리가 「333」메가 사이클, 디블록 필터 처리가 「107」메가 사이클, 움직임 보상 처리가 「39」메가 사이클, 그 밖의 처리가 「52」메가 사이클이다. 모든 처리량은 「900」메가 사이클이다.

방식 3에서는, 움직임 검출 처리가 「381」메가 사이클, 가변 길이 부호화 처리가 「67」메가 사이클, 디블록 필터 처리가 「80」메가 사이클, 움직임 보상 처리가 「39」메가 사이클, 그 밖의 처리가 「30」메가 사이클이다. 모든 처리량은 「607」메가 사이클이다.

방식 4에서는, 움직임 검출 처리가 「203」메가 사이클, 가변 길이 부호화 처리가 「67」메가 사이클, 디블록 필터 처리가 「21」메가 사이클, 움직임 보상 처리가 「21」메가 사이클, 그 밖의 처리가 「29」메가 사이클이다. 모든 처리량은 「352」메가 사이클이다.

움직임 검출 처리는, 대상 매크로 블록과 참조 매크로 블록의 화소값의 차분 절대값 합이 가장 적은 포지션(움직임 벡터)을 선택하는 처리이다. MPEG-4 AVC의 경우, 4 ×4의 서브 매크로 블록 단위로 움직임 벡터를 설정하는 것이 가능하다. 따라서, 16화소의 차분 절대값 합의 계산을 병렬로 처리할 수 있다. 방식 2 및 방식 3에서는, 이 움직임 검출의 처리를 8병렬의 SIMD형 병렬 데이터 처리 장치에서 처리시킨 것으로, 방식 1에 비해 대폭적인 고속화가 실현되고 있다. 방식 4는 16병렬로 차분 절대값 합의 계산이 가능한 전용 하드웨어이고, 움직임 검출을 처리하고 있기 때문에, SIMD형 병렬 데이터 처리 장치보다도 더욱 고속인 처리가 실현되고 있다.

움직임 보상 처리는 움직임 벡터가 지시한 참조 화상을 1/4 화소 정밀도로 구하는 처리이다. 이 처리에서도, 4 ×4 서브 매크로 블록 단위로 처리가 행해지기 때문에, 병렬 처리가 가능하다. 움직임 검출 처리와 마찬가지로, 방식 2와 방식 3은 8병렬의 SIMD형 병렬 데이터 처리 장치이고, 방식 4는 전용 하드웨어에서 움직임 보상 처리를 실행하고 있어, 대폭적인 고속화를 달성하고 있다.

가변 길이 부호화 처리는 CABAC이라고 불리는 산술 부호 처리이고, 주변 블록의 컨텍스트에 따라서 대상 블록의 발생 확률을 변화시켜 복호를 실행하는 순차 처리이다. 방식 2에서는, 가변 길이 부호화의 처리를 4명령 발행 가능한 MIMD형 병렬 데이터 처리 장치를 이용하여 실행하는 것을 상정하고 있지만, 방식1의 1명령 발행의 프로세서에 비하여 최대라도 1/3의 처리량이다. 방식 3과 방식 4는 전용 하드웨어에서 VLC 처리를 실행하는 것이고, 판정 처리나 테이블 검색이 고속으로 행해지기 때문에, 방식 1에 비하여 1/15로 고속화가 가능하다.

디블록 필터 처리는, 방식 2가 MIMD형 병렬 데이터 처리 장치에 의한 병렬 처리이고, 방식 3이 SIMD형 병렬 데이터 처리 장치에 의한 병렬 처리이다. MIMD형에서는 필터 처리의 성능이, SIMD형에서는 BS 판정 처리의 성능이 개선되지 않기 때문에, 1/3~1/4의 고속화밖에 얻어지지 않는다. 한편, 방식 4는 디블록 필터 처리를 전용 하드웨어에서 실행하는 것이고, BS 판정 처리와 필터 처리를 분할하여 파이프 라인 동작시키는 것에 의해, 방식 1에 비하여 1/15의 고속화가 가능하다.

이상, 명백한 바와 같이, 본 실시예와 같이 움직임 검출 처리와 움직임 보상 처리와 가변 길이 부호화 처리와 디블록 필터 처리를 전용 하드웨어로 구성함으로써, 대폭적인 고속화가 가능하다.

(실시예 4)

도 10은 본 발명의 실시예 4에서의 비디오 디코더의 블록도이다.

본 실시예의 비디오 디코더는 MPEG-4 AVC에 대응할 수 있는 디코더로서, 각 구성 요소에는 MPEG-4 AVC에 대응하는 비디오 디코더의 각 기능을 적확하게 표현한 명칭이 부여되어 있다.

도 10에 나타낸 본 실시예의 비디오 디코더는 실시예 2의 신호 처리 장치에 의해서 구성되어 있다. 그래서, 먼저, 도 10의 구성 요소와 도 2의 구성 요소와의 대응 관계를 나타낸다.

복호 제어부(331)의 처리는 도 2의 명령 병렬 프로세서(100)가 실행한다.

움직임 벡터 복호부(336)와 움직임 보상부(337)의 처리는 도 2의 제 1 데이터 병렬 프로세서(101)가 실행한다.

역 양자화부(333), 역 4 ×4 DCT 변환부(334), 및 재구축부(335)의 처리는 도 2의 제 2 데이터 병렬 프로세서(102)가 실행한다.

가변 길이 복호부(332)는 도 2의 가변 길이 부호화/복호 처리 유닛(105)에 상당하고, 디블록 필터(338)는 도 2의 디블록 필터 처리 유닛(104)에 상당하며, 프레임 메모리(339)는 도 2의 제 1 공유 메모리(121)에 상당한다.

본 실시예의 비디오 디코더의 동작의 개략을 설명한다.

가변 길이 복호부(332)에 산술 부호로 부호화된 부호화 비디오 입력(341)이 입력되어 복호되고, 양자화 DCT 계수와 움직임 벡터의 차분이 구해진다. 얻어진 양자화 DCT 계수는 역 양자화부(333)에서 역 양자화되고, 또한, 역 4 ×4 DCT 변환부(334)에서 역 DCT 변환되어, 차분 화상 데이터가 얻어진다.

한편, 가변 길이 복호부(332)에서 얻어진 움직임 벡터의 차분으로부터, 움직임 벡터 복호부(336)에서 움직임 벡터가 구해지고, 움직임 보상부(337)에서 프레임 메모리(339)에 저장되어 있는 참조 화상과 움직임 벡터로부터 예측 화상이 구해진다.

재구축부(335)에서, 전술한 차분 화상 데이터와 예측 화상으로부터, 새로운 화상이 재구축되고, 비디오 출력(342)으로서 출력된다. 출력된 비디오 출력(342)은 동시에 디블록 필터(338)에서 디블록 필터 처리된 후, 프레임 메모리(339)에 저장된다.

역 양자화부(333)나 역 4 ×4 DCT 변환부(334)의 제어는 복호 제어부(331)가 실행한다.

디블록 필터 처리를 비롯하여, 역 양자화 처리, 역 DCT 변환 처리는 상술한 실시예 3의 경우와 마찬가지이며, 여기서는 설명을 생략한다.

본 실시예에 있어서도, 가변 길이 복호 처리와 디블록 필터 처리를 전용 하드웨어에서 처리함으로써, 대폭적인 고속화를 실현할 수 있다.

또한, 상술한 설명은 본 실시예의 비디오 디코더를 도 2에 나타내는 본 발명의 실시예 2의 신호 처리 장치로 실현하는 예를 채택했지만, 본 실시예의 비디오 인코더는 본 발명의 실시예 1의 신호 처리 장치를 이용하여 실현할 수도 있다. 또한, 각 프로세서가 분담하는 처리 대상은 적당하게 변경할 수도 있다.

(실시예 5)

도 11은 본 발명의 실시예 5에서의 오디오 인코더의 블록도이며, 도 12는 동일하게 본 발명의 실시예 5에서의 오디오 디코더의 블록도이다.

도 11에 나타내는 오디오 인코더에서는, 오디오 입력(353)은 압축부(351)에서 샘플링 및 양자화를 포함하는 압축 처리가 행해지고, 부호화부(352)에서 부호화가 행해져, 부호화 오디오 출력(354)으로서 출력된다.

도 12에 나타내는 오디오 디코더에서는, 부호화 오디오 입력(363)은 복호부(361)에서 복호가 행해지고, 신장부(362)에서 역 양자화되어 신장 처리가 행해진다.

오디오의 인코딩 및 디코딩은 MPEG-4 AVC의 비디오의 인코딩이나 디코딩에 비하여 필요한 처리량이 적기 때문에, 어떠한 프로세서를 이용하더라도 처리할 수 있다.

본 실시예의 오디오 인코더와 오디오 디코더를 실시예 1의 신호 처리 장치로 실현하는 경우에는, 도 11에 나타내는 압축부(351)와 부호화부(352)의 처리와, 도 12에 나타내는 복호부(361)와 신장부(362)의 처리는 도 1에 나타내는 명령 병렬 프로세서(100)에 의해서 실행한다. 이들 처리는 충분한 여유를 갖고 실행할 수 있다.

(실시예 6)

도 13은 본 발명의 실시예 6에서의 AV 재생 시스템의 블록도이다.

본 실시예의 AV 재생 시스템은 재생 장치(801), 복조/에러 정정부(802), AV 디코더부(803), 메모리(804), D/A 변환기(805, 807)를 구비하며, AV 디코더부(803)는 비디오 디코더(803A)와 오디오 디코더(803B)를 갖는다.

비디오 디코더(803A)는 도 10에 나타낸 본 발명의 실시예 4의 비디오 디코더로서, 본 발명의 실시예 1의 신호 처리 장치 또는 실시예 2의 신호 처리 장치를 이용하여 실현할 수 있다.

오디오 디코더(803B)는 도 12에 나타낸 본 발명의 실시예 5의 오디오 디코더이다. 실시예 5에서 설명한 바와 같이, 실시예 5의 오디오 디코더의 처리는 화상 데이터의 처리에 비하면, 필요한 처리량이 적기 때문에, 비디오 디코더(803A)에 적용되는 실시예 1의 신호 처리 장치 또는 실시예 2의 신호 처리 장치의 명령 병렬 프로세서(100)(도 1 또는 도 2)에 의해서 병렬로 처리하는 것이 가능하며, 별도의 프로세서를 준비할 필요는 없다. 따라서, AV 디코더부(803)는 실시예 1에서의 하나의 신호 처리 장치 또는 실시예 2에서의 하나의 신호 처리 장치에 의해서 구성할 수 있다.

재생 장치(801)는 부호화 AV 신호를 기록한 미디어를 재생하여, 재생 신호를 출력한다. 이 재생 장치(801)는 MPEG-4 AVC 규격의 부호화 AV 신호를 기록한 미디어를 재생할 수 있는 것이면, DVD 비디오 재생기, HD(하드디스크) 비디오 재생기 등 어떠한 재생기이어도 무방하다.

복조/에러 정정부(802)는 재생 장치(801)가 재생한 신호를 복조하고, 에러 정정을 실행하여 AV 디코더부(803)에 출력한다.

AV 디코더부(803)의 비디오 디코더(803A)는 부호화 비디오 신호를 디코딩하여 출력하고, D/A 변환기(805)에서 아날로그 신호로 변환하여 비디오 출력(806)으로서 출력한다.

AV 디코더부(803)의 오디오 디코더(803B)는 부호화 오디오 신호를 디코딩하여 출력하고, D/A 변환기(807)에서 아날로그 신호로 변환하여 오디오 출력(808)으로서 출력한다.

메모리(804)는 디코딩 전, 디코딩 중 및/또는 디코딩 후의 AV 신호와 그 외의 데이터를 보존한다.

또한, 본 실시예의 AV 재생 시스템에 있어서, 복조/에러 정정부(802)의 기능의 일부 또는 전부를 재생 장치(801)에 갖게 하더라도 무방하다.

본 실시예의 AV 재생 시스템은 CATV, 인터넷, 또는 위성 통신 등으로부터 보내져 오는 MEPG-4 AVC 수단의 AV 신호를 수신하여, 복조, 디코딩하는 것으로도 이용할 수 있다. 이 경우에는, 수신한 신호를 복조/에러 정정부(802)에 입력하여, 상술한 프로세스로 디코딩할 수 있다. 또한, 비디오 출력을 디스플레이에 표시하면, 디지털 텔레비전으로서도 응용할 수 있다.

(실시예 7)

도 14는 본 발명의 실시예 7에서의 AV 기록 시스템의 블록도이다.

본 실시예의 AV 기록 시스템은 AV 인코더부(825), 에러 정정/변조부(827), 기록 장치(828), 메모리(826), 및 A/D 변환기(822, 824)를 구비하며, AV 인코더부(825)는 비디오 인코더(825A)와 오디오 인코더(825B)를 갖는다.

비디오 인코더(825A)는 도 3에 나타낸 본 발명의 실시예 3의 비디오 인코더이며, 본 발명의 실시예 1의 신호 처리 장치 또는 실시예 2의 신호 처리 장치를 이용하여 실현할 수 있다.

오디오 인코더(825B)는 도 11에 나타낸 본 발명의 실시예 5의 오디오 인코더이다. 실시예 5에서 설명한 바와 같이, 실시예 5의 오디오 인코더의 처리는 화상 데이터의 처리에 비하면, 필요한 처리량이 적기 때문에, 비디오 인코더(825A)에 적용되는 실시예 1의 신호 처리 장치 또는 실시예 2의 신호 처리 장치의 명령 병렬 프로세서(100)(도 1 또는 도 2)에 의해서 병렬로 처리하는 것이 가능하며, 별도의 프로세서를 준비할 필요는 없다. 따라서, AV 인코더부(825)는 실시예 1에서의 1개의 신호 처리 장치 또는 실시예 2에서의 1개의 신호 처리 장치에 의해서 구성할 수 있다.

본 실시예의 AV 기록 시스템의 동작의 개략을 설명한다.

비디오 입력(821)은 A/D 변환기(822)에서 A/D 변환되고, 오디오 입력(823)은 A/D 변환기(824)에서 A/D 변환되어, 각각 AV 인코더부(825)로 출력된다.

AV 인코더부(825)의 비디오 인코더(825A)는 입력된 비디오 신호를 MPEG-4 AVC의 사양에 따라서 인코딩하여, 부호화 비디오 비트 스트림으로서 출력한다. 마찬가지로, 오디오 인코더(825B)는 입력된 오디오 신호를 MPEG-4 AVC의 사양에 따라서 인코딩하여, 부호화 오디오 비트 스트림으로서 출력한다.

에러 정정/변조부(827)는 AV 인코더부(825)가 출력한 부호화 비디오 비트 스트림과 부호화 오디오 비트 스트림에 에러 정정 부호를 부여한 후, 변조하여 기록 장치로 출력한다.

기록 장치(828)는 변조된 AV 신호를 기록 매체에 기록한다. 기록 매체는 DVD 등의 광 미디어, HD(하드디스크) 등의 자기 기록 매체, 반도체 메모리 등이다.

메모리(826)는 AV 인코더부(825)에서의 인코딩 전, 인코딩 중 및/또는 인코딩 후의 AV 신호와 그 외의 데이터를 보존한다.

또한, 본 실시예의 AV 기록 시스템에 있어서, 에러 정정/변조부(827)의 기능의 일부 또는 전부를 기록 장치(828)에 포함할 수도 있다.

본 실시예의 AV 기록 시스템은 입력에 비디오 카메라를 접속하여, 그 신호를 MPEG-4 AVC 사양으로 인코딩하여 기록하는 비디오 카메라 시스템으로서 이용할 수도 있다.

(실시예 8)

도 15는 본 발명의 실시예 8에서의 AV 기록/재생 시스템의 블록도이다. 본 실시예의 AV 기록/재생 시스템은 제어부(840), 기록/재생 장치(841), 변복조/에러 정정부(842), AV 인코더/디코더부(843), AV 인터페이스(845), 및 메모리(844)를 구비하며, AV 인코더/디코더부(843)는 비디오 인코더/디코더(843A)와 오디오 인코더/디코더(843B)를 갖고, AV 인터페이스(845)는 비디오의 입출력과 오디오의 입출력을 실행한다.

AV 인코더/디코더부(843)는 기능적으로는 본 발명의 실시예 3의 비디오 인코더와, 실시예 4의 비디오 디코더와, 실시예 5의 오디오 인코더와 오디오 디코더의 각각의 기능과 동등한 기능을 갖고 있으며, 실시예 1에서의 1개의 신호 처리 장치, 또는, 실시예 2에서의 1개의 신호 처리 장치에 의해서 구축되어 있다. 각각의 동작에 대해서는 이미 설명했기 때문에, 여기서는 설명을 생략한다.

기록 재생 장치(841)는 변조된 MPEG-4 AVC 규격의 AV 신호를 기록/재생하는 것이고, 기록 매체는 DVD 등의 광 미디어, HD(하드디스크) 등의 자기 기록 매체, 반도체 메모리 등이다. 사용하는 기록 매체에 의해서 상이한 기록/재생 기구를 갖고 있다.

변복조/에러 정정부(842)는, 기록시에는 AV 인코더/디코더부(843)가 인코딩한 비디오 비트 스트림과 오디오 비트 스트림과, 에러 정정 부호를 부여하여 변조하고, 기록/재생 장치(841)로 송출한다. 변복조/에러 정정부(842)는, 재생시에는 기록/재생 장치(841)가 재생한 AV 신호를 복조하여 에러 정정을 실시한 후, 비디오 비트 스트림과 오디오 비트 스트림을 AV 인코더/디코더부(843)로 송출한다.

AV 인터페이스(845)는, 재생시에는 AV 인코더/디코더부(843)가 디코딩한 비디오 신호와 오디오 신호를 각각 D/A 변환하여, 비디오 출력(846)과 오디오 출력(848)을 출력한다. AV 인터페이스(845)는, 기록시에는 비디오 입력(847)과 오디오 입력(849)을 각각 A/D 변환하여 AV 인코더/디코더부(843)로 송출한다.

메모리(844)는 AV 인코더/디코더부(843)에서의 인코딩 전, 인코딩 중 및/또는 인코딩 후의 AV 신호, 및 디코딩 전, 디코딩 중 및/또는 디코딩 후의 AV 신호와 그 외의 데이터를 보존한다.

제어부(840)는 기록/재생 장치(841), 변복조/에러 정정부(842), AV 인코더/디코더부(843), 및 AV 인터페이스(845)를 제어하여, 각각의 기록시와 재생시의 기능의 전환과 데이터 전송의 제어를 실행한다.

또한, 본 실시예의 AV 기록/재생 시스템에서, 변복조/에러 정정부(842)의 기능의 일부 또는 전부를 기록/재생 장치(841)에 포함할 수도 있다.

이상, 상세하게 설명한 바와 같이, 본 발명의 신호 처리 장치 및 그것을 이용한 전자 기기는, 이후, MPEG-4 AVC의 부호화 규격이 적용되는 여러 전자 기기로의 응용이 기대된다. 이러한 전자 기기로의 응용은, 현재 MPEG-2로 실행되고 있는 DVD 시스템이나, 비디오 카메라의 시스템, 휴대 전화에서의 화상 전화 시스템 등 가정내의 거치 단말로부터 전지 구동의 모바일 단말까지의 넓은 범위에 미친다.

그들 시스템에서는, MPEG-4 AVC 규격을 실현하는 LSI에 대해 요구되는 성능이 시스템 응용 방법에 의해서 상이하다. 거치 시스템에서는 큰 화상 사이즈를 취급하기 위해서 처리 성능이 중요하고, 한편, 휴대 단말에서는 배터리 수명을 길게 하기 위해서 저소비 전력이 중요하게 된다. 본 발명의 신호 처리 장치 및 그것을 이용한 전자 기기는, 그 어떠한 것에도 응용 가능하다. 즉, 명령 병렬 프로세서와 데이터 병렬 프로세서와 전용 하드웨어를 조합하는 것에 의해, 처리 성능의 향상과 소비 전력의 저감을 가능하게 하고 있다.

본 발명의 신호 처리 장치는, 복수의 SIMD형 프로세서(도 1의 예에서는, 제 1 데이터 병렬 프로세서(101)와 제 2 데이터 병렬 프로세서(102))로 구성되어 있다. 1개의 SIMD형 프로세서에는 8개의 처리 요소가 포함되어 있어, 1개의 명령으로 8종류의 데이터 흐름을 병렬로 처리할 수 있다. 이들 SIMD형 프로세서의 탑재 수를 신호 처리 장치의 이용 목적에 따라서 변경하는 것에 의해, LSI의 구조 변경하는 일 없이 여러 요구 성능에 대응할 수 있다.

예를 들면, 저소비 전력이 요구되는 휴대 단말에 대한 신호 처리 장치에서는, SIMD형 프로세서를 2개 탑재하는 것에 의해, 병렬도를 16으로 할 수 있어 저전압 동작 및 동작 주파수 저감이 가능하다.

또한, 16병렬로 사용하는 것은 아니고, 8개의 처리 요소로 이루어지는 SIMD형 프로세서를 2세트 사용하여 다른 처리를 시키는 것도 가능하다.

제 1 SIMD형 프로세서가 움직임 보상의 화소값 계산을 하고 있는 동안에, 제 2 SIMD형 프로세서가 DCT 처리를 실행한다고 한 바와 같이, 전체의 처리를 분담하여 병렬 처리하는 것에 의해, 처리 요소의 가동률을 유지한 채로 복수의 처리를 할 수 있다. 이 결과, 연산 성능의 대폭적인 개선이 가능하게 된다.

상기의 실시예에서는 MPEG-4 AVC 규격에 따른 응용에 대해서 설명했지만, 본 발명은 이 응용에만 한정되는 것이 아니다. 본 발명의 취지는 명령 병렬 프로세서와 데이터 병렬 프로세서와 전용 하드웨어를 조합하는 것에 의해, 처리 성능의 향상과 소비 전력의 저감을 실현하는 것에 있는 것으로서, 본 발명의 취지를 일탈하지 않는 한 여러 적용이 가능하다.

100 : 명령 병렬 프로세서
101 : 제 1 데이터 병렬 프로세서
102 : 제 2 데이터 병렬 프로세서
103 : 움직임 검출 유닛
104 : 디블록 필터 처리 유닛
105 : 가변 길이 부호화/복호 처리 유닛
106 : 입출력 인터페이스
110~111 : 로컬 메모리
121 : 제 1 공유 메모리
130 : 제 1 명령 버스
132 : 제 1 데이터 버스

Claims

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신호 처리 장치에 있어서,
제 1 데이터 버스와,
상기 제 1 데이터 버스에 접속되는 제 1 공유 메모리와,
제 2 데이터 버스와,
상기 제 2 데이터 버스에 접속되는 제 2 공유 메모리와,
상기 제 2 데이터 버스에 접속되는 명령 병렬 프로세서와,
상기 제 1 데이터 버스에 접속되는 전용 하드웨어 유닛과,
상기 제 1 데이터 버스와 상기 제 2 데이터 버스를 선택적으로 접속 가능한 브리지 유닛
을 구비하되,
상기 명령 병렬 프로세서는 음성 오디오 압축 처리를 행하고,
상기 전용 하드웨어 유닛은 음성 오디오 압축 처리와 병렬로 화상 압축 처리를 행하는
신호 처리 장치.
제 5 항에 있어서,
상기 제 1 데이터 버스에 접속되는 데이터 병렬 프로세서를 더 구비하며,
상기 데이터 병렬 프로세서 및 상기 전용 하드웨어 유닛은 음성 오디오 압축 처리와 병렬로 화상 압축 처리를 행하는
신호 처리 장치.
제 5 항에 있어서,
상기 전용 하드웨어 유닛은 상기 명령 병렬 프로세서에 의해 제어되는 신호 처리 장치.
제 6 항에 있어서,
상기 데이터 병렬 프로세서 및 상기 전용 하드웨어 유닛은 상기 명령 병렬 프로세서에 의해 제어되는 신호 처리 장치.
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