JP2000311132A - 複数バス間のメモリアクセス制御方法 - Google Patents

複数バス間のメモリアクセス制御方法

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JP2000311132A
JP2000311132A JP11122298A JP12229899A JP2000311132A JP 2000311132 A JP2000311132 A JP 2000311132A JP 11122298 A JP11122298 A JP 11122298A JP 12229899 A JP12229899 A JP 12229899A JP 2000311132 A JP2000311132 A JP 2000311132A
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JP
Japan
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processor
system bus
memory
bus
bridge lsi
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JP11122298A
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English (en)
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Terumasa Sagawa
輝政 佐川
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】 【課題】 複数バス間のメモリアクセスにおいてコスト
の削減、データの転送に要する時間の短縮を図る。 【解決手段】 複数のバス間において、システムバス１
のシステムバス側プロセッサ５ａがローカルバス２のメ
モリ４ｂをアクセス対象とするときの情報をブリッジＬ
ＳＩ３ｂのレジスタへ一時記憶し、前記ブリッジＬＳＩ
３ｂが備える、接続したバスのメモリを直接アクセスす
る機能または前記バスのプロセッサを一時的に停止する
機能の一方または両方を使用して、前記複数のバス間で
のメモリアクセスについてコストの削減、データの転送
に要する時間の短縮を図る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、コストの削減と
データ転送速度の向上が図れる複数バス間のメモリアク
セス制御方法に関するものである。
【０００２】
【従来の技術】図９は、従来、一般的に用いられてきた
複数バス間のメモリアクセス制御方法によりシステムバ
スとローカルバスとの間でメモリアクセスを行う場合の
構成を示すブロック図である。図において、１’はシス
テムバス、２’はローカルバス、３ａ’はシステムバス
１’とローカルバス２’との間を接続するブリッジ回
路、４ａ’はシステムバス１’側の揮発性メモリ、４
ｂ’はローカルバス２’側の揮発性メモリである。５
ａ’はシステムバス側のプロセッサ、５ｂ’はローカル
バス側のプロセッサ、６’はシステムバス１’とローカ
ルバス２’との間でデータを授受するために設けられ、
システムバス１’とローカルバス２’の両方のプロセッ
サによりアクセスできる揮発性の２ポートメモリであ
る。
【０００３】次に動作について説明する。システムバス
１’のシステムバス側のプロセッサ５ａ’からの要求に
より、ローカルバス２’側の揮発性メモリ４ｂ’の情報
をシステムバス１’側の揮発性メモリ４ａ’へ転送する
場合、ローカルバス２’側の揮発性メモリ４ｂ’に蓄積
された情報は、一度、ローカルバス側のプロセッサ５
ｂ’により２ポートメモリ６’へ転送される。その後、
ブリッジ回路３ａ’は、２ポートメモリ６’の内容をシ
ステムバス１’の揮発性メモリ４ａ’ヘ転送する。
【０００４】
【発明が解決しようとする課題】従来の複数バス間のメ
モリアクセス制御方法は以上のように構成されていたの
で、ローカルバス２’の揮発性メモリ４ｂ’の情報をシ
ステムバス１’の揮発性メモリ４ａ’へ転送する場合、
情報を２ポートメモリ６’へ一度転送し、その後、ブリ
ッジ回路３ａ’を介して揮発性メモリ４ａ’へ転送する
必要があるため、情報の転送に時間を要し、情報の転送
速度が遅くなる課題があった。
【０００５】この発明は、上記のような課題を解決する
ためになされたものであり、複数バス間のメモリアクセ
スにおいてコストの削減、データの転送に要する時間の
短縮を図り、データの転送速度を速めることが出来る複
数バス間のメモリアクセス制御方法を得ることを目的と
する。
【０００６】
【課題を解決するための手段】この発明に係る複数バス
間のメモリアクセス制御方法は、複数のシステムバス間
でシステムバスのプロセッサが別のシステムバスのメモ
リをアクセス対象とするときの情報をブリッジＬＳＩが
有した記憶手段へ一時記憶し、前記ブリッジＬＳＩが備
える、接続したシステムバスのメモリを直接アクセスす
る機能または前記システムバスのプロセッサを一時的に
停止する機能の一方または両方を使用して、複数のシス
テムバス間で別のシステムバスのメモリに対しアクセス
するようにしたものである。
【０００７】この発明に係る複数バス間のメモリアクセ
ス制御方法は、他のシステムバスのプロセッサからのア
クセス要求があると、システムバスのプロセッサを一時
的に停止する機能を使用してブリッジＬＳＩが前記アク
セス要求の対象となっているメモリ側のシステムバスを
開放する読出時バスサイクル停止ステップと、該読出時
バスサイクル停止ステップで前記システムバスのプロセ
ッサのバスサイクルが停止した状態で、前記ブリッジＬ
ＳＩが前記アクセス対象となっているシステムバス側の
メモリから読み出したデータをレジスタへ格納するレジ
スタ格納ステップと、該レジスタ格納ステップで前記レ
ジスタへ格納した前記データを、前記アクセス要求をし
た前記他のシステムのプロセッサが読み出すレジスタデ
ータ読出ステップとを備えるようにしたものである。
【０００８】この発明に係る複数バス間のメモリアクセ
ス制御方法は、他のシステムバスのプロセッサがブリッ
ジＬＳＩのレジスタへ、アクセス対象とするシステムバ
ス側のメモリの情報を格納する情報格納ステップと、該
情報格納ステップで前記レジスタへ前記情報が格納され
ると、システムバスのプロセッサを一時的に停止する機
能を使用してブリッジＬＳＩが前記アクセス対象となっ
ているメモリ側のシステムバスを開放する書込時バスサ
イクル停止ステップと、該書込時バスサイクル停止ステ
ップで前記プロセッサのバスサイクルが停止した状態
で、前記レジスタに格納されている前記情報の前記メモ
リへ書き込むデータを前記ブリッジＬＳＩが当該メモリ
へ書き込むレジスタデータ書込ステップとを備えるよう
にしたものである。
【０００９】この発明に係る複数バス間のメモリアクセ
ス制御方法は、アクセス対象となっているシステムバス
側のメモリへのブリッジＬＳＩによるアクセスと、前記
アクセス対象となっているシステムバス側のプロセッサ
による前記メモリへのアクセスとを調停する調停ステッ
プを備えるようにしたものである。
【００１０】この発明に係る複数バス間のメモリアクセ
ス制御方法は、他のシステムバスのプロセッサのアクセ
ス対象となるメモリ側のシステムバスについて前記プロ
セッサからブリッジＬＳＩを経由してバス要求がある
と、前記メモリ側のシステムバスのプロセッサが割込み
処理へ移行する読出時割込処理移行ステップと、該読出
時割込処理移行ステップで移行した割込み処理により前
記プロセッサが前記メモリから読み出したデータを前記
ブリッジＬＳＩのＦＩＦＯバッファレジスタへ格納する
読出時ＦＩＦＯバッファレジスタ格納ステップと、該読
出時ＦＩＦＯバッファレジスタ格納ステップで前記ＦＩ
ＦＯバッファレジスタへ格納した前記データを、前記ア
クセス要求をした前記他のシステムのプロセッサが読み
出すＦＩＦＯバッファレジスタデータ読出ステップとを
備えたことを特徴とする請求項１記載の複数バス間のメ
モリアクセス制御方法。
【００１１】この発明に係る複数バス間のメモリアクセ
ス制御方法は、ブリッジＬＳＩのＦＩＦＯバッファレジ
スタへ、他のシステムのプロセッサがアクセス対象とす
るシステムバス側のメモリへの情報を格納する情報格納
ステップと、前記アクセス対象となるメモリ側のシステ
ムバスについて前記他のシステムのプロセッサからブリ
ッジＬＳＩを経由してバス要求があると、前記アクセス
対象となるメモリ側のシステムバスのプロセッサが割込
み処理へ移行する書込時割込処理移行ステップと、該書
込時割込処理移行ステップで移行した割込み処理により
前記プロセッサが、前記ＦＩＦＯバッファレジスタへ格
納されている前記情報の前記メモリへ書き込むデータ
を、前記アクセス対象となるメモリへ書き込むＦＩＦＯ
バッファレジスタデータ書込ステップとを備えるように
したものである。
【００１２】この発明に係る複数バス間のメモリアクセ
ス制御方法は、他のシステムバスのプロセッサのアクセ
ス対象となるメモリ側のシステムバスについて前記プロ
セッサからブリッジＬＳＩを経由してバス要求がある
と、前記アクセス対象となるメモリ側のプロセッサが前
記システムバスを開放するバス開放ステップと、該バス
開放ステップで前記システムバスが開放されると、前記
アクセス対象となっているシステムバス側のメモリから
前記ブリッジＬＳＩがデータを読み出し、当該ブリッジ
ＬＳＩが有しているＦＩＦＯバッファレジスタへ格納す
る読出時ＦＩＦＯバッファレジスタ格納ステップと、該
読出時ＦＩＦＯバッファレジスタ格納ステップで前記デ
ータを前記ＦＩＦＯバッファレジスタへ格納すると、前
記他のシステムバスのプロセッサが当該システムバスを
開放するアクセス要求側バス開放ステップと、該アクセ
ス要求側バス開放ステップで開放した前記システムバス
を使用して、前記ＦＩＦＯバッファレジスタへ格納され
ているデータを当該システムバスのプロセッサが読み出
すＦＩＦＯバッファレジスタデータ読出ステップとを備
えるようにしたものである。
【００１３】この発明に係る複数バス間のメモリアクセ
ス制御方法は、他のシステムのプロセッサがブリッジＬ
ＳＩのＦＩＦＯバッファレジスタへ、アクセス対象とす
るシステムバス側のメモリへの情報を格納する書込時Ｆ
ＩＦＯバッファレジスタ格納ステップと、システムバス
のプロセッサを一時的に停止する機能を使用して前記ブ
リッジＬＳＩが前記アクセス対象となっているシステム
バス側のプロセッサのバスサイクルを停止させ当該シス
テムバスを開放する書込時バスサイクル停止ステップ
と、該書込時バスサイクル停止ステップで前記プロセッ
サのバスサイクルが停止した状態で、前記ＦＩＦＯバッ
ファレジスタに格納されている前記情報の前記メモリへ
書き込むデータを前記ブリッジＬＳＩが当該メモリへ書
き込むＦＩＦＯバッファレジスタデータ書込ステップと
を備えるようにしたものである。
【００１４】
【発明の実施の形態】以下、この発明の実施の一形態に
ついて説明する。 実施の形態１．図１は、この実施の形態１の複数バス間
のメモリアクセス制御方法が適用されるシステムバスと
ローカルバスの構成を示すブロック図である。図におい
て、１はシステムバス、２はローカルバス、３ｂはＬＳ
Ｉ（大規模集積回路）により構成されたブリッジＬＳ
Ｉ、４ａはシステムバス側の揮発性メモリ、４ｂはロー
カルバス２側の揮発性メモリ、５ａはシステムバス側プ
ロセッサ、５ｂはローカルバス側プロセッサである。
【００１５】ブリッジＬＳＩ３ｂは、ローカルバス２側
の揮発性メモリ４ｂを直接アクセスできる機能１１およ
びローカルバス側プロセッサ５ｂを一時的に停止するホ
ールド信号を出力し、当該ローカルバスを開放する機能
１２を有している。
【００１６】このブリッジＬＳＩ３ｂは大規模なＬＳＩ
ロジックで構成されており、システムバス側プロセッサ
５ａおよびローカルバス側プロセッサ５ｂいずれからで
も制御可能であり、システムバス側プロセッサ５ａから
揮発性メモリ４ｂへアクセスする場合にはシステムバス
側プロセッサ５ａから制御され、またローカルバス側プ
ロセッサ５ｂからシステムバス側の揮発性メモリ４ａへ
アクセスする場合にはローカルバス側プロセッサ５ｂか
ら制御される。従って、以下の説明ではシステムバス側
プロセッサ５ａから揮発性メモリ４ｂへアクセスする場
合について述べる。
【００１７】次に動作について説明する。図２は、この
実施の形態の複数バス間のメモリアクセス制御方法の動
作を示すフローチャートであり、同図（イ）はシステム
バス側プロセッサ５ａによるローカルバス２の揮発性メ
モリ４ｂに対する読出処理、同図（ロ）はローカルバス
２の揮発性メモリ４ｂへのシステムバス側プロセッサ５
ａによる書込処理を示す。
【００１８】システムバス側プロセッサ５ａがローカル
バス２上の揮発性メモリ４ｂの内容を読書きしたい場
合、システムバス側プロセッサ５ａはブリッジＬＳＩ３
ｂヘアクセス要求を出す。その後、ブリッジＬＳＩ３ｂ
は揮発性メモリ４ｂヘアクセスするが、ローカルバス２
上ではローカルバス側プロセッサ５ｂが動作しているた
め、ブリッジＬＳＩ３ｂとローカルバス側プロセッサ５
ｂとのアクセスが衝突する可能性がある。これを避ける
ために、機能１２によりローカルバス側プロセッサ５ｂ
を一時的に停止させるホールド信号をローカルバス側プ
ロセッサ５ｂへ出力し、バスサイクルを停止するように
要求を行う。この場合、ブリッジＬＳＩ３ｂはローカル
バス側プロセッサ５ｂによるバスサイクルが停止したこ
とを確認する。
【００１９】システムバス側のプロセッサ５ａによるロ
ーカルバス側の揮発性メモリ４ｂに対する読み出し操作
の場合には、先ずシステムバス側プロセッサ５ａがブリ
ッジＬＳＩ３ｂヘアクセス要求を出す（ステップＳＴ１
１）。次に、ブリッジＬＳＩ３ｂは、ローカルバス側プ
ロセッサ５ｂを一時的に停止するホールド信号を出力す
る機能１２により、ローカルバス２のローカルバス側プ
ロセッサ５ｂヘバスサイクルを停止するよう要求する
（ステップＳＴ１２，読出時バスサイクル停止ステッ
プ）。そして、ブリッジＬＳＩ３ｂはローカルバス側プ
ロセッサ５ｂのバスサイクルが終了したことを確認する
（ステップＳＴ１３）。
【００２０】ローカルバス側プロセッサ５ｂのバスサイ
クルが終了すると、ブリッジＬＳＩ３ｂはローカルバス
２の揮発性メモリ４ｂヘアクセスし、揮発性メモリ４ｂ
から読み出した情報をブリッジＬＳＩ３ｂのレジスタヘ
一旦書き込む（ステップＳＴ１４，レジスタ格納ステッ
プ）。そして、システムバス側プロセッサ５ａが、前記
レジスタに書き込んである前記情報を揮発性メモリ４ａ
へ転送する（ステップＳＴ１５，レジスタデータ読出ス
テップ）。
【００２１】一方、システムバス側プロセッサ５ａによ
る揮発性メモリ４ｂに対する書き込み操作の場合には、
システムバス側プロセッサ５ａは、先にブリッジＬＳＩ
３ｂ内の前記レジスタヘ揮発性メモリ４ｂへ書き込む情
報を格納する（ステップＳＴ２１，情報格納ステッ
プ）。次に、ブリッジＬＳＩ３ｂはローカルバス側プロ
セッサ５ｂへのホールド信号を出力し、バスサイクル停
止要求を行う（ステップＳＴ２２，書込時バスサイクル
停止ステップ）。この結果、ローカルバス側プロセッサ
５ｂは現在実行中の動作を終了させ、ホールド状態（停
止した状態）へ移行する（ステップＳＴ２３，書込時バ
スサイクル停止ステップ）。ローカルバス側プロセッサ
５ｂがホールド状態に移行すると、ブリッジＬＳＩ３ｂ
はレジスタに書き込まれた情報を揮発性メモリ４ｂへ格
納する（ステップＳＴ２４，レジスタデータ書込ステッ
プ）。
【００２２】この実施の形態１では、メモリアクセスの
間、システムバス側プロセッサ５ａはバスサイクルを終
了させない。これがＤＭＡ転送によるものと異なる点で
ある。
【００２３】以上のように、この実施の形態１によれ
ば、従来の複数バス間のメモリアクセス制御方法のよう
に２ポートメモリを用いる必要がなくなるためコストを
削減できる効果がある。
【００２４】さらに、システムバス側のプロセッサ５ａ
がローカルバス側の揮発性メモリ４ｂへ情報を書き込む
場合には、ローカルバス側の揮発性メモリ４ｂへ書き込
みたい情報をブリッジＬＳＩ３ｂのレジスタへ格納する
だけで、ブリッジＬＳＩ３ｂが前記レジスタに格納され
た情報をローカルバス側の揮発性メモリ４ｂへ書き込む
ため、システムバス側プロセッサ５ａがローカルバス側
の揮発性メモリ４ｂへ情報を書き込む際の情報の転送に
要する時間を短縮でき、情報の転送速度を向上できる効
果がある。
【００２５】また、システムバス側プロセッサ５ａがロ
ーカルバス側の揮発性メモリ４ｂから情報を読み出す場
合には、ローカルバス側の揮発性メモリ４ｂからシステ
ムバス側プロセッサ５ａが読み出したい情報をブリッジ
ＬＳＩ３ｂがレジスタへ格納し、システムバス側のプロ
セッサ４ａは前記レジスタに格納されている情報を読み
出せばよいので、システムバス側プロセッサ５ａからロ
ーカルバス側の揮発性メモリ４ｂの情報を読み出す際の
情報の転送に要する時間を短縮でき、情報の転送速度を
向上できる効果がある。
【００２６】なお、以上の説明においては、システムバ
ス側プロセッサ５ａからローカルバス側の揮発性メモリ
４ｂへアクセスする場合について説明したが、ローカル
バス側プロセッサ５ｂからシステムバス側の揮発性メモ
リ４ａへアクセスする場合についても、システムバス１
をローカルバス２へ、ローカルバス２をシステムバス１
へ読み替え、システムバス側プロセッサ５ａをローカル
バス側プロセッサ５ｂへ、ローカルバス側プロセッサ５
ｂをシステムバス側プロセッサ５ａに読み替え、また揮
発性メモリ４ａを揮発性メモリ４ｂに、揮発性メモリ４
ｂを揮発性メモリ４ａへ読み変えることで同様な動作と
して説明できるため、説明を省略する。
【００２７】実施の形態２．次に、この発明の実施の形
態２の複数バス間のメモリアクセス制御方法について説
明する。図３は、この実施の形態２の複数バス間のメモ
リアクセス制御方法が適用されるシステムバスとローカ
ルバスの構成を示すブロック図である。図において、７
はブリッジＬＳＩ３ｂとローカルバス側プロセッサ５ｂ
からの揮発性メモリ４ｂへのアクセスを監視し、揮発性
メモリ４ｂへのアクセス要求の早い順に処理を優先させ
るバス調停回路であり、前記実施の形態１のブリッジＬ
ＳＩ３ｂが有している機能のうちから、ローカルバス側
のプロセッサ５ｂを一時的に停止させるホールド信号を
発生させる機能１２を独立させたものである。
【００２８】次に、動作について説明する。図４は、こ
の実施の形態２の複数バス間のメモリアクセス制御方法
の動作を示すフローチャートである。システムバス側プ
ロセッサ５ａが揮発性メモリ４ｂの情報を読み出す場
合、ローカルバス２ではローカルバス側プロセッサ５ｂ
が動作中であるので、そのままでは信号が衝突する。こ
の実施の形態２では、これを防ぐためにバス調停回路７
が機能する。
【００２９】バス調停回路７では、ブリッジＬＳＩ３ｂ
およびローカルバス側プロセッサ５ｂからの揮発性メモ
リ４ｂへのアクセスを監視し、揮発性メモリ４ｂへのア
クセスがあると、アクセス要求の早い順に処理を優先さ
せる（ステップＳＴ３１，調停ステップ）。ブリッジＬ
ＳＩ３ｂのアクセスが優先される場合、ブリッジＬＳＩ
３ｂは不揮発性メモリ４ｂから情報を読み出し、レジス
タへ一旦格納する（ステップＳＴ３２）。その後、シス
テムバス側プロセッサ５ａへ割込み要求を行う（ステッ
プＳＴ３３）。システムバス側プロセッサ５ａはこの割
込み要求を受け、この割り込み処理によりブリッジＬＳ
Ｉ３ｂ内のレジスタから情報を読み出し、揮発性メモリ
４ａへ格納する（ステップＳＴ３４）。
【００３０】従って、この実施の形態２によれば、ロー
カルバス２上のローカルバス側のメモリを直接アクセス
できる機能を持ったブリッジＬＳＩ３ｂを使用すること
により、従来では必要であったシステムバス１とローカ
ルバス２との間に２ポートメモリを配置する必要がな
く、部品点数が少なくでき、コストが削減できる効果が
ある。なお、前記機能を有したバス調停回路７をブリッ
ジＬＳＩ３ｂ内に入れるように構成すると、さらに部品
点数を少なく出来る効果がある。
【００３１】なお、以上の説明においては、システムバ
ス側プロセッサ５ａからローカルバス側の揮発性メモリ
４ｂへアクセスする場合について説明したが、ローカル
バス側プロセッサ５ｂからシステムバス側の揮発性メモ
リ４ａへアクセスする場合についても、システムバス１
をローカルバス２に、ローカルバス２をシステムバス１
へ読み替え、システムバス側プロセッサ５ａをローカル
バス側プロセッサ５ｂに、ローカルバス側プロセッサ５
ｂをシステムバス側プロセッサ５ａに読み替え、また揮
発性メモリ４ａを揮発性メモリ４ｂに、揮発性メモリ４
ｂを揮発性メモリ４ａへ読み替えることで同様な動作と
して説明できるため、説明を省略する。
【００３２】実施の形態３．次に、この発明の実施の形
態３の複数バス間のメモリアクセス制御方法について説
明する。図５は、この実施の形態３の複数バス間のメモ
リアクセス制御方法が適用されるシステムバスとローカ
ルバスの構成を示すブロック図である。図において、３
ｃは前記実施の形態１の構成要素であるブリッジＬＳＩ
３ｂに代わる、メモリを直接アクセスできる機能１１が
なくＦＩＦＯ機能が追加されたブリッジＬＳＩである。
【００３３】次に、動作について説明する。図６は、こ
の実施の形態３の複数バス間のメモリアクセス制御方法
の動作を示すフローチャートである。システムバス側プ
ロセッサ５ａから揮発性メモリ４ｂヘアクセスする場
合、システムバス側プロセッサ５ａはブリッジＬＳＩ３
ｃを経由してローカルバス側プロセッサ５ｂへ、ローカ
ルバス２のバス要求を行う。ローカルバス側プロセッサ
５ｂはこの要求を割込み処理として扱い、指定されたメ
モリアドレスヘアクセスする。
【００３４】システムバス側プロセッサ５ａによる揮発
性メモリ４ｂに対する読み出し操作の場合、システムバ
ス側プロセッサ５ａはブリッジＬＳＩ３ｃを経由してロ
ーカルバス側プロセッサ５ｂへ、ローカルバス２のバス
要求を行う（ステップＳＴ４４）。ローカルバス側プロ
セッサ５ｂはこの要求を割込み処理として扱い、指定さ
れたメモリアドレスヘアクセスする（ステップＳＴ４
５，読出時割込処理移行ステップ）。その後、ローカル
バス側プロセッサ５ｂが揮発性メモリ４ｂから読み出し
た情報をブリッジＬＳＩ３ｃ内のＦＩＦＯへ書き込み
（ステップＳＴ４６，読出時ＦＩＦＯバッファレジスタ
格納ステップ）、書き込まれたデータをシステムバス側
プロセッサ５ａが読み込む（ステップＳＴ４７，ＦＩＦ
Ｏバッファレジスタデータ読出ステップ）。
【００３５】一方、システムバス側プロセッサ５ａによ
る揮発性メモリ４ｂに対する書き込み操作の場合、シス
テムバス側プロセッサ５ａは、先にブリッジＬＳＩ３ｃ
のＦＩＦＯヘ情報を書き込み（ステップＳＴ５１，情報
格納ステップ）、その後、ローカルバス側プロセッサ５
ｂにバス要求を出す（ステップＳＴ５２）。ローカルバ
ス側プロセッサ５ｂは前記バス要求を割込み要求として
受け付け、割り込み処理により前記ＦＩＦＯからデータ
を読み出し、揮発性メモリ４ｂに書き込む（ステップＳ
Ｔ５３，書込時割込処理移行ステップ，ＦＩＦＯバッフ
ァレジスタデータ書込ステップ）。
【００３６】従って、この実施の形態３によれば、ブリ
ッジＬＳＩ３ｃがＦＩＦＯを内蔵した構成であるため、
システムバス側のプロセッサ５ａによる揮発性メモリ４
ｂからの読み出しにおいては、ローカルバス側プロセッ
サ５ｂはまとまった量の情報を前記ＦＩＦＯへ格納して
おくことが出来、ローカルバス側からシステムバス側へ
の情報の転送に要する時間が短縮でき、情報の転送速度
を向上できる効果がある。
【００３７】また、システムバス側のプロセッサ５ａに
よる揮発性メモリ４ｂへの書き込みにおいても、システ
ムバス側プロセッサ５ａはまとまった量の情報を前記Ｆ
ＩＯへ格納しておくことが出来、システムバス側からロ
ーカルバス側への情報の転送に要する時間を短縮できる
効果がある。
【００３８】なお、以上の説明においては、システムバ
ス側プロセッサ５ａからローカルバス側の揮発性メモリ
４ｂへアクセスする場合について説明したが、ローカル
バス側プロセッサ５ｂからシステムバス側の揮発性メモ
リ４ａへアクセスする場合についても、システムバス１
をローカルバス２に、ローカルバス２をシステムバス１
へ読み替え、システムバス側プロセッサ５ａをローカル
バス側プロセッサ５ｂに、ローカルバス側プロセッサ５
ｂをシステムバス側プロセッサ５ａに読み替え、また揮
発性メモリ４ａを揮発性メモリ４ｂに、揮発性メモリ４
ｂを揮発性メモリ４ａへ読み替えることで同様な動作と
して説明できるため、説明を省略する。
【００３９】実施の形態４．次に、本発明の実施の形態
４について説明する。この実施の形態４の複数バス間の
メモリアクセス制御方法では、ブリッジＬＳＩ３ｃの代
わりにＦ１ＦＯ機能の他にローカルバス２上のメモリを
直接アクセスできる機能１１およびローカルバス側プロ
セッサ５ｂを一時的に停止するホールド信号を出力する
機能１２を有したブリッジＬＳＩを用いる点が異なる。
図７は、この実施の形態４の複数バス間のメモリアクセ
ス制御方法が適用されるシステムバスとローカルバスの
構成を示すブロック図である。図において３ｄはＦ１Ｆ
Ｏ機能の他にローカルバス２上のメモリを直接アクセス
できる機能１１を有したブリッジＬＳＩである。
【００４０】次に、動作について説明する。図８は、こ
の実施の形態４の複数バス間のメモリアクセス制御方法
の動作を示すフローチャートである。この実施の形態４
の複数バス間のメモリアクセス制御方法では、ローカル
バス２の揮発性メモリ４ｂをアクセスする場合、システ
ムバス側プロセッサ５ａは、ブリッジＬＳＩ３ｄを介
し、ローカルバス側プロセッサ５ｂに対してローカルバ
ス２のバス要求を行う。要求を受けたローカルバス側プ
ロセッサ５ｂはローカルバス２を開放する。フリッジＬ
ＳＩ３ｄはローカルバス２が開放されたことを確認し、
揮発性メモリ４ｂヘアクセスする。
【００４１】システムバス側プロセッサ５ａからローカ
ルバス側の揮発性メモリ４ｂへの読み出し操作の場合、
システムバス側プロセッサ５ａは、先ず、ブリッジＬＳ
Ｉ３ｄを介して、ローカルバス側プロセッサ５ｂに対し
てローカルバス２のバス要求を行う（ステップＳＴ６
４）。要求を受けたローカルバス側プロセッサ５ｂはロ
ーカルバス２を開放する（ステップＳＴ６５，バス開放
ステップ）。フリッジＬＳＩ３ｄはローカルバス２が開
放されたことを確認し（ステップＳＴ６６）、揮発性メ
モリ４ｂヘアクセスし揮発性メモリ４ｂから情報を読み
出し（ステップＳＴ６７）、ブリッジＬＳＩ３ｄ内のＦ
ＩＦＯに一旦格納する（ステップＳＴ６８，読出時ＦＩ
ＦＯバッファレジスタ格納ステップ）。そして、ブリッ
ジＬＳＩ３ｄは、システムバス側プロセッサ５ａへＦＩ
ＦＯが情報を受け取ったことを通知する（ステップＳＴ
６９）。この結果、システムバス側プロセッサ５ａはシ
ステムバスを開放し、システムバス１をＦＩＦＯから読
み出した情報の揮発性メモリ４ａへの転送に使用可能な
状態にする（ステップＳＴ７０，アクセス要求側バス開
放ステップ）。その後、システムバス側プロセッサ５ａ
は、前記ＦＩＦＯから情報を読み出して揮発性メモリ４
ａに格納する（ステップＳＴ７１，ＦＩＦＯバッファレ
ジスタデータ読出ステップ）。
【００４２】システムバス側プロセッサ５ａからローカ
ルバス側の揮発性メモリ４ｂに対する書き込み操作の場
合には、システムバス側プロセッサ５ａがブリッジＬＳ
Ｉ３ｄのＦＩＦＯに情報を書き込むと（ステップＳＴ８
１，書込時ＦＩＦＯバッファレジスタ格納ステップ）、
ブリッジＬＳＩ３ｄはローカルバス側プロセッサ５ｂへ
のホールド信号を前記機能１２により出力する（ステッ
プＳＴ８２）。この結果、ローカルバス側プロセッサ５
ｂは現在実行中の動作を終了させ、ホールド状態（動作
を一時停止した状態）へ移行する（ステップＳＴ８３，
書込時バスサイクル停止ステップ）。ローカルバス側プ
ロセッサ５ｂがホールド状態に移行すると、ブリッジＬ
ＳＩ３ｄはＦＩＦＯに書き込まれた情報を揮発性メモリ
４ｂへ格納する（ステップＳＴ８４，ＦＩＦＯバッファ
レジスタデータ書込ステップ）。
【００４３】以上のように、この実施の形態４によれ
ば、ブリッジＬＳＩ３ｄはＦＩＦＯを内蔵した構成であ
るため、システムバス側プロセッサ５ａからローカルバ
ス側の揮発性メモリ４ｂに対する情報の読み出しにおい
ては、ブリッジＬＳＩ３ｄのＦＩＦＯへまとまった量の
情報を格納しておくことが出来るため、ローカルバス側
からシステムバス側への情報の転送に要する時間が短縮
でき、転送速度が速くなる効果がある。
【００４４】また、システムバス側プロセッサ５ａから
ローカルバス側の揮発性メモリ４ｂに対する情報の書き
込みにおいても、ブリッジＬＳＩ３ｄのＦＩＦＯへまと
まった量の情報を格納しておくことが出来るため、シス
テムバス側からローカルバス側への情報の転送に要する
時間が短縮でき、転送速度が速くなる効果がある。
【００４５】なお、以上の説明においては、システムバ
ス側プロセッサ５ａからローカルバス側の揮発性メモリ
４ｂへアクセスする場合について説明したが、ローカル
バス側プロセッサ５ｂからシステムバス側の揮発性メモ
リ４ａへアクセスする場合についても、システムバス１
をローカルバス２に、ローカルバス２をシステムバス１
へ読み替え、システムバス側プロセッサ５ａをローカル
バス側プロセッサ５ｂに、ローカルバス側プロセッサ５
ｂをシステムバス側プロセッサ５ａに読み替え、また揮
発性メモリ４ａを揮発性メモリ４ｂに、揮発性メモリ４
ｂを揮発性メモリ４ａへ読み替えることで同様な動作と
して説明できるため、説明を省略する。
【００４６】
【発明の効果】以上のように、この発明によれば、複数
のシステムバス間でシステムバスのプロセッサが別のシ
ステムバスのメモリをアクセス対象とするときの情報を
ブリッジＬＳＩが有した記憶手段へ一時記憶し、前記ブ
リッジＬＳＩが備える、接続したシステムバスのメモリ
を直接アクセスする機能または前記システムバスのプロ
セッサを一時的に停止する機能の一方または両方を使用
して、複数のシステムバス間で別のシステムバスのメモ
リに対しアクセスするようにしたので、従来のように２
ポートメモリを設ける必要がなくなりコストを削減で
き、またブリッジＬＳＩの記憶手段を仲介させて複数の
システムバス間のメモリアクセスが可能になるため、デ
ータの転送に要する時間を短縮でき、データの転送速度
を速めることが出来る効果がある
【００４７】この発明によれば、他のシステムバスのプ
ロセッサからのアクセス要求があると、システムバスの
プロセッサを一時的に停止する機能を使用してブリッジ
ＬＳＩが前記アクセス要求の対象となっているメモリ側
のシステムバスを開放し、前記プロセッサのバスサイク
ルが停止した状態で、前記ブリッジＬＳＩが前記アクセ
ス対象となっているシステムバス側のメモリから読み出
したデータをレジスタへ格納し、前記レジスタへ格納し
た前記データを、前記アクセス要求をした前記他のシス
テムのプロセッサが読み出すようにしたので、前記ブリ
ッジＬＳＩによるアクセスと、当該アクセス要求の対象
となっている前記システムバス側のプロセッサのアクセ
スとが衝突することなく、前記他のシステムバスのプロ
セッサはアクセス対象とするシステムバス側のメモリの
データを前記ブリッジＬＳＩのレジスタを介して読み出
すことが出来、コストの削減、データの転送に要する時
間の短縮が実現できる効果がある。
【００４８】この発明に係る複数バス間のメモリアクセ
ス制御方法は、他のシステムバスのプロセッサがブリッ
ジＬＳＩのレジスタへ、アクセス対象とするシステムバ
ス側のメモリの情報を格納し、前記レジスタへ前記情報
が格納されると、システムバスのプロセッサを一時的に
停止する機能を使用して前記ブリッジＬＳＩが前記アク
セス対象となっているシステムバス側のプロセッサのバ
スサイクルを停止させ、前記システムバスを開放し、前
記レジスタに格納されている前記情報の前記メモリへ書
き込むデータを前記ブリッジＬＳＩが当該メモリへ書き
込むようにしたので、前記ブリッジＬＳＩによるアクセ
スと、当該アクセス要求の対象となっている前記システ
ムバス側のプロセッサのアクセスとが衝突することな
く、前記他のシステムバスのプロセッサはアクセス対象
とするシステムバス側のメモリへデータを書き込むこと
が出来、コストの削減、データの転送に要する時間の短
縮が実現できる効果がある。
【００４９】この発明に係る複数バス間のメモリアクセ
ス制御方法は、アクセス対象となっているシステムバス
側のメモリへのブリッジＬＳＩによるアクセスと、前記
アクセス対象となっているシステムバス側のプロセッサ
による前記メモリへのアクセスとを調停可能にしたの
で、接続したシステムバスのメモリを直接アクセスでき
る機能を持っているが、接続したシステムバスのプロセ
ッサを一時的に停止する機能を有していないブリッジＬ
ＳＩを使用した場合でも、前記ブリッジＬＳＩによるア
クセスと、前記アクセス対象となっているシステムバス
側のプロセッサによるアクセスとを調停することが出
来、前記アクセス間の衝突を回避でき、また従来で必要
であったシステムバスとローカルバスとの間の２ポート
メモリを省略でき、部品点数およびコストを削減できる
効果がある。
【００５０】この発明に係る複数バス間のメモリアクセ
ス制御方法は、他のシステムバスのプロセッサのアクセ
ス対象となるメモリ側のシステムバスについて前記プロ
セッサからブリッジＬＳＩを経由してバス要求がある
と、前記アクセス対象となるメモリ側のシステムバスの
プロセッサが割込み処理へ移行し、前記割込み処理によ
り前記プロセッサが前記メモリから読み出したデータを
前記ブリッジＬＳＩのＦＩＦＯバッファレジスタへ格納
し、前記ＦＩＦＯバッファレジスタへ格納した前記デー
タを、前記アクセス要求をした前記他のシステムのプロ
セッサが読み出すようにしたので、接続されたシステム
バスのメモリを直接アクセスできる機能を持っていない
ブリッジＬＳＩを使用した場合でも、前記アクセス対象
となっているシステムバス側のプロセッサによる割込み
処理により、前記ブリッジＬＳＩによるアクセスと、当
該アクセス要求の対象となっている前記システムバス側
のプロセッサのアクセスとが衝突することなく、前記他
のシステムバスのプロセッサはアクセス対象とするシス
テムバス側のメモリのデータを前記ブリッジＬＳＩのＦ
ＩＦＯバッファレジスタを介して読み出すことが出来、
また、前記ＦＩＦＯバッファレジスタにまとまった量の
データを格納することが出来、コストの削減、データの
転送に要する時間の短縮が実現できる効果がある。
【００５１】この発明に係る複数バス間のメモリアクセ
ス制御方法は、ブリッジＬＳＩのＦＩＦＯバッファレジ
スタへ、他のシステムのプロセッサがアクセス対象とす
るシステムバス側のメモリへの情報を格納し、前記アク
セス対象となるメモリ側のシステムバスについて前記他
のシステムのプロセッサからブリッジＬＳＩを経由して
バス要求があると、前記アクセス対象となるメモリ側の
システムバスのプロセッサが割込み処理へ移行し、前記
割込み処理により前記プロセッサが、前記ＦＩＦＯバッ
ファレジスタへ格納されている前記情報の前記メモリへ
書き込むデータを、前記アクセス対象となるメモリへ書
き込むようにしたので、接続されたシステムバスのメモ
リを直接アクセスできる機能を持っていないブリッジＬ
ＳＩを使用した場合でも、前記アクセス対象となってい
るシステムバス側のプロセッサによる割込み処理によ
り、前記ブリッジＬＳＩによるアクセスと、当該アクセ
ス要求の対象となっている前記システムバス側のプロセ
ッサのアクセスとが衝突することなく、前記他のシステ
ムバスのプロセッサはアクセス対象とするシステムバス
側のメモリへデータを、前記ブリッジＬＳＩのＦＩＦＯ
バッファレジスタを介して書き込むことが出来、また、
前記ＦＩＦＯバッファレジスタにまとまった量のデータ
を格納することが出来、コストの削減、データの転送に
要する時間の短縮が実現できる効果がある。
【００５２】この発明に係る複数バス間のメモリアクセ
ス制御方法は、他のシステムバスのプロセッサのアクセ
ス対象となるメモリ側のシステムバスについて前記プロ
セッサからブリッジＬＳＩを経由してバス要求がある
と、前記アクセス対象となるメモリ側のプロセッサが前
記システムバスを開放し、前記システムバスが開放され
ると、前記アクセス対象となっているシステムバス側の
メモリから前記ブリッジＬＳＩがデータを読み出し、当
該ブリッジＬＳＩが有しているＦＩＦＯバッファレジス
タへ格納し、前記データが前記ＦＩＦＯバッファレジス
タへ格納されると、前記他のシステムバスのプロセッサ
が当該システムバスを開放し、前記ＦＩＦＯバッファレ
ジスタへ格納されているデータを前記システムバスのプ
ロセッサが読み出すようにしたので、接続したシステム
バスのメモリを直接アクセスできる機能と、接続したシ
ステムバスのプロセッサを一時的に停止する機能を有し
ているブリッジＬＳＩを使用して、前記ブリッジＬＳＩ
によるアクセスと、当該アクセス要求の対象となってい
る前記システムバス側のプロセッサのアクセスとの衝突
を回避して、前記他のシステムバスのプロセッサはアク
セス対象とするシステムバス側のメモリのデータを前記
ブリッジＬＳＩのＦＩＦＯバッファレジスタを介して読
み出すことが出来、また、前記ＦＩＦＯバッファレジス
タにまとまった量のデータを格納することが出来、コス
トの削減、データの転送に要する時間の短縮が実現でき
る効果がある。
【００５３】この発明に係る複数バス間のメモリアクセ
ス制御方法は、他のシステムのプロセッサがブリッジＬ
ＳＩのＦＩＦＯバッファレジスタへ、アクセス対象とす
るシステムバス側のメモリへの情報を格納し、システム
バスのプロセッサを一時的に停止する機能を使用して前
記ブリッジＬＳＩが前記アクセス対象となっているシス
テムバス側のプロセッサのバスサイクルを停止させ当該
システムバスを開放し、前記プロセッサのバスサイクル
が停止した状態で、前記ＦＩＦＯバッファレジスタに格
納されている前記情報の前記メモリへ書き込むデータを
前記ブリッジＬＳＩが当該メモリへ書き込むようにした
ので、接続したシステムバスのメモリを直接アクセスで
きる機能と、接続したシステムバスのプロセッサを一時
的に停止する機能を有しているブリッジＬＳＩを使用し
て、前記ブリッジＬＳＩによるアクセスと、当該アクセ
ス要求の対象となっている前記システムバス側のプロセ
ッサのアクセスとの衝突を回避して、前記他のシステム
バスのプロセッサはアクセス対象とするシステムバス側
のメモリへデータを、前記ブリッジＬＳＩのＦＩＦＯバ
ッファレジスタを介して書き込むことが出来、また、前
記ＦＩＦＯバッファレジスタにまとまった量のデータを
格納することが出来、コストの削減、データの転送に要
する時間の短縮が実現できる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１の複数バス間のメモ
リアクセス制御方法が適用されるシステムバスとローカ
ルバスの構成を示すブロック図である。
【図２】 この発明の実施の形態１の複数バス間のメモ
リアクセス制御方法の動作を示すフローチャートであ
る。
【図３】 この発明の実施の形態２の複数バス間のメモ
リアクセス制御方法が適用されるシステムバスとローカ
ルバスの構成を示すブロック図である。
【図４】 この発明の実施の形態２の複数バス間のメモ
リアクセス制御方法の動作を示すフローチャートであ
る。
【図５】 この発明の実施の形態３の複数バス間のメモ
リアクセス制御方法が適用されるシステムバスとローカ
ルバスの構成を示すブロック図である。
【図６】 この発明の実施の形態３の複数バス間のメモ
リアクセス制御方法の動作を示すフローチャートであ
る。
【図７】 この発明の実施の形態４の複数バス間のメモ
リアクセス制御方法が適用されるシステムバスとローカ
ルバスの構成を示すブロック図である。
【図８】 この発明の実施の形態４の複数バス間のメモ
リアクセス制御方法の動作を示すフローチャートであ
る。
【図９】 従来の複数バス間のメモリアクセス制御方法
が適用されるシステムバスとローカルバスの構成を示す
ブロック図である。
【符号の説明】
１ システムバス、２ ローカルバス、３ｂ，３ｃ，３
ｄ ブリッジＬＳＩ、４ａ，４ｂ 揮発性メモリ、５ａ
システムバス側プロセッサ（メモリ）、５ｂローカル
バス側プロセッサ（プロセッサ）、７ バス調停回路、
ステップＳＴ１２ 読出時バスサイクル停止ステップ、
ステップＳＴ１４ レジスタ格納ステップ、ステップＳ
Ｔ１５ レジスタデータ読出ステップ、ステップＳＴ２
１，ステップＳＴ５１ 情報格納ステップ、ステップＳ
Ｔ２２，ステップＳＴ２３ 書込時バスサイクル停止ス
テップ、ステップＳＴ２４ レジスタデータ書込ステッ
プ、ステップＳＴ３１ 調停ステップ、ステップＳＴ４
５ 読出時割込処理移行ステップ、ステップＳＴ４６，
ステップＳＴ６８ 読出時ＦＩＦＯバッファレジスタ格
納ステップ、ステップＳＴ４７ ＦＩＦＯバッファレジ
スタデータ読出ステップ、ステップＳＴ５３ 書込時割
込処理移行ステップ，ＦＩＦＯバッファレジスタデータ
書込ステップ、ステップＳＴ６５ バス開放ステップ、
ステップＳＴ７０ アクセス要求側バス開放ステップ、
ステップＳＴ７１ ＦＩＦＯバッファレジスタデータ読
出ステップ、ステップＳＴ８１ 書込時ＦＩＦＯバッフ
ァレジスタ格納ステップ、ステップＳＴ８３ 書込時バ
スサイクル停止ステップ、ステップＳＴ８４ ＦＩＦＯ
バッファレジスタデータ書込ステップ。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 プロセッサおよびメモリと接続したシス
    テムバス間で、あるシステムバスのメモリに対し他のシ
    ステムバスのプロセッサが、前記システムバス間を接続
    するブリッジＬＳＩを介してアクセスするときの複数バ
    ス間のメモリアクセス制御方法において、 前記他のシステムバスのプロセッサが前記メモリをアク
    セス対象とするときの情報を前記ブリッジＬＳＩが有し
    た記憶手段へ一時記憶し、前記ブリッジＬＳＩが備え
    る、接続したシステムバスのメモリを直接アクセスする
    機能または前記システムバスのプロセッサを一時的に停
    止する機能の一方または両方を使用し、複数のシステム
    バス間で別のシステムバスのメモリに対しアクセスする
    複数バス間のメモリアクセス制御方法。
  2. 【請求項２】 他のシステムバスのプロセッサからのア
    クセス要求があると、システムバスのプロセッサを一時
    的に停止する機能を使用してブリッジＬＳＩが前記アク
    セス要求の対象となっているメモリ側のシステムバスを
    開放する読出時バスサイクル停止ステップと、 該読出時バスサイクル停止ステップで前記システムバス
    のプロセッサのバスサイクルが停止した状態で、前記ブ
    リッジＬＳＩが前記アクセス対象となっているシステム
    バス側のメモリから読み出したデータを当該ブリッジＬ
    ＳＩのレジスタへ格納するレジスタ格納ステップと、 該レジスタ格納ステップで前記レジスタへ格納した前記
    データを、前記アクセス要求をした前記他のシステムの
    プロセッサが読み出すレジスタデータ読出ステップとを
    備えたことを特徴とする請求項１記載の複数バス間のメ
    モリアクセス制御方法。
  3. 【請求項３】 他のシステムバスのプロセッサがブリッ
    ジＬＳＩのレジスタへ、アクセス対象とするシステムバ
    ス側のメモリの情報を格納する情報格納ステップと、 該情報格納ステップで前記レジスタへ前記情報が格納さ
    れると、システムバスのプロセッサを一時的に停止する
    機能を使用してブリッジＬＳＩが前記アクセス対象とな
    っているメモリ側のシステムバスを開放する書込時バス
    サイクル停止ステップと、 該書込時バスサイクル停止ステップで前記プロセッサの
    バスサイクルが停止した状態で、前記レジスタに格納さ
    れている前記情報の前記メモリへ書き込むデータを前記
    ブリッジＬＳＩが当該メモリへ書き込むレジスタデータ
    書込ステップとを備えたことを特徴とする請求項２記載
    の複数バス間のメモリアクセス制御方法。
  4. 【請求項４】 アクセス対象となっているシステムバス
    側のメモリへのブリッジＬＳＩによるアクセスと、前記
    アクセス対象となっているシステムバス側のプロセッサ
    による前記メモリへのアクセスとを調停する調停ステッ
    プを備えたことを特徴とする請求項１記載の複数バス間
    のメモリアクセス制御方法。
  5. 【請求項５】 他のシステムバスのプロセッサのアクセ
    ス対象となるメモリ側のシステムバスについて前記プロ
    セッサからブリッジＬＳＩを経由してバス要求がある
    と、前記メモリ側のシステムバスのプロセッサが割込み
    処理へ移行する読出時割込処理移行ステップと、 該読出時割込処理移行ステップで移行した割込み処理に
    より前記プロセッサが前記メモリから読み出したデータ
    を前記ブリッジＬＳＩのＦＩＦＯバッファレジスタへ格
    納する読出時ＦＩＦＯバッファレジスタ格納ステップ
    と、 該読出時ＦＩＦＯバッファレジスタ格納ステップで前記
    ＦＩＦＯバッファレジスタへ格納した前記データを、前
    記アクセス要求をした前記他のシステムのプロセッサが
    読み出すＦＩＦＯバッファレジスタデータ読出ステップ
    とを備えたことを特徴とする請求項１記載の複数バス間
    のメモリアクセス制御方法。
  6. 【請求項６】 ブリッジＬＳＩのＦＩＦＯバッファレジ
    スタへ、他のシステムのプロセッサがアクセス対象とす
    るシステムバス側のメモリへの情報を格納する情報格納
    ステップと、 前記アクセス対象となるメモリ側のシステムバスについ
    て前記他のシステムのプロセッサからブリッジＬＳＩを
    経由してバス要求があると、前記アクセス対象となるメ
    モリ側のシステムバスのプロセッサが割込み処理へ移行
    する書込時割込処理移行ステップと、 該書込時割込処理移行ステップで移行した割込み処理に
    より前記プロセッサが、前記ＦＩＦＯバッファレジスタ
    へ格納されている前記情報の前記メモリへ書き込むデー
    タを、前記アクセス対象となるメモリへ書き込むＦＩＦ
    Ｏバッファレジスタデータ書込ステップとを備えたこと
    を特徴とする請求項５記載の複数バス間のメモリアクセ
    ス制御方法。
  7. 【請求項７】 他のシステムバスのプロセッサのアクセ
    ス対象となるメモリ側のシステムバスについて前記プロ
    セッサからブリッジＬＳＩを経由してバス要求がある
    と、前記アクセス対象となるメモリ側のプロセッサが前
    記システムバスを開放するバス開放ステップと、 該バス開放ステップで前記システムバスが開放される
    と、前記アクセス対象となっているシステムバス側のメ
    モリから前記ブリッジＬＳＩがデータを読み出し、当該
    ブリッジＬＳＩが有しているＦＩＦＯバッファレジスタ
    へ格納する読出時ＦＩＦＯバッファレジスタ格納ステッ
    プと、 該読出時ＦＩＦＯバッファレジスタ格納ステップで前記
    データを前記ＦＩＦＯバッファレジスタへ格納すると、
    前記他のシステムバスのプロセッサが当該システムバス
    を開放するアクセス要求側バス開放ステップと、 該アクセス要求側バス開放ステップで開放した前記シス
    テムバスを使用して、前記ＦＩＦＯバッファレジスタへ
    格納されているデータを当該システムバスのプロセッサ
    が読み出すＦＩＦＯバッファレジスタデータ読出ステッ
    プとを備えたことを特徴とする請求項１記載の複数バス
    間のメモリアクセス制御方法。
  8. 【請求項８】 他のシステムのプロセッサがブリッジＬ
    ＳＩのＦＩＦＯバッファレジスタへ、アクセス対象とす
    るシステムバス側のメモリへの情報を格納する書込時Ｆ
    ＩＦＯバッファレジスタ格納ステップと、 システムバスのプロセッサを一時的に停止する機能を使
    用して前記ブリッジＬＳＩが前記アクセス対象となって
    いるシステムバス側のプロセッサのバスサイクルを停止
    させ当該システムバスを開放する書込時バスサイクル停
    止ステップと、 該書込時バスサイクル停止ステップで前記プロセッサの
    バスサイクルが停止した状態で、前記ＦＩＦＯバッファ
    レジスタに格納されている前記情報の前記メモリへ書き
    込むデータを前記ブリッジＬＳＩが当該メモリへ書き込
    むＦＩＦＯバッファレジスタデータ書込ステップとを備
    えたことを特徴とする請求項７記載の複数バス間のメモ
    リアクセス制御方法。
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* Cited by examiner, † Cited by third party
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