KR101183782B1

KR101183782B1 - 디지털 아날로그 변환기(ｄａｃｓ)를 위한 통합 비선형성(ｉｎｌ)과 차동 비선형성(ｄｎｌ) 수정 방법

Info

Publication number: KR101183782B1
Application number: KR1020100111866A
Authority: KR
Inventors: 아기 이스켄데르
Original assignee: 인터실 아메리카스 엘엘씨
Priority date: 2009-11-12
Filing date: 2010-11-11
Publication date: 2012-09-17
Also published as: US8564463B2; CN102064829A; TWI489790B; CN103986471B; TW201415809A; CN103986471A; KR20110052512A; US8164495B2; CN102064829B; KR20120040171A; TW201123743A; TWI422163B; KR101209352B1; US20110109487A1; US20120161992A1

Abstract

INL 값은 N 비트 디지털 입력 코드를 허용하도록 구성된 DAC의 복수의 서브 세그먼트에 의해 결정되고, (그것에 의해 DAC의 선형성을 개선하기 위해) INL 값의 범위로 감소하도록 사용될 수 있는 수정 코드의 제 1 세트는 결정되고 저장된다. 부가적으로, DNL 값은 특정 INL 값이 결정되는 지에 관한 복수의 서브 세그먼트에 대해 결정되고, (그것에 의해 DAC가 단조임을 보장하기 위해) DNL>-1의 모든 값을 보장하도록 사용될 수 있는 수정 코드의 제 2 세트는 결정되고 저장된다. 이것은 DNL>-1의 모든 값을 보장하기 위해, 2＾N 이상의 가능한 디지털 출력 코드에 대해 (DAC에 의해 허용될 수 있는) 2＾N 가능한 디지털 입력 코드의 최소한 일부를 재배치하기 위해 하나 또는 그 이상의 해상도의 추가 비트를 사용하는 것을 포함할 수 있다. 그렇게 저장된 제 1 및 제 2 세트는 디지털 아날로그 변환을 실행한 후에 사용된다.

Description

디지털 아날로그 변환기(ＤＡＣＳ)를 위한 통합 비선형성(ＩＮＬ)과 차동 비선형성(ＤＮＬ) 수정 방법{INTEGRATED NON-LINEARITY(INL) AND DIFFERENTIAL NON-LINEARITY(DNL) CORRECTION TECHNIQUES FOR DIGITAL-TO-ANALOG CONVERTERS(DACS)}

이 출원은 다음의 미국 특허 출원에 대한 우선권을 주장한다.

1) 통합 비선형성(INL)과 차동 비선형성(DNL) 수정 방법이란 명칭의 이스켄데르 아기에 의해 2010년 9월 8일에 출원된 미국 특허출원 제 12/877,904호와;

2) 디지털 아날로그 변환기(DACS)를 위한 오프라인 선형성 수정 방법이라는 명칭의 이스켄데르 아기에 의해 2009년 11월 12일에 출원된 미국 가출원 제 61/260,801; 및

3) 디지털 아날로그 변환기(DACS)를 위한 INL과 DNL 수정 방법으로 호칭되며 이스켄데르 아기에 의해 2010년 8월 30일 출원된 미국 가출원 제 61/378,321호에 대해 우선권을 주장하며, 각각은 여기에서 참조를 위해 병합된다.

본 발명은 DAC의 오프라인 시험 동안 DAC의 선형성을 개선하고 DAC가 단조임을 보장하기 위한 디지털 아날로그 변환기(DACS)를 위한 통합 비선형성(INL)과 차동 비선형성(DNL) 수정 방법에 대한 것이다.

만일 DAC 에 대한 디지털 입력 코드의 값이 증가함에 따라 아날로그 출력이 항상 증가하고, DAC 디지털 입력 코드의 값이 감소함에 따라 아날로그 출력이 항상 감소한다면, 디지털 아날로그 변환기(DAC)는 단조이다. 또 다른 방식으로 설명하면, 단조 DAC는 입력 코드의 각 증가에 대해 동일한 방향에서 변화하는 출력을 가진다. 특히 만일 DAC가 제어 루프에서 사용된다면, 단조성의 품질은 DAC에서 중요하다. 이것은 비단조 DAC가 제어 루프에서 사용될 때, 루프가 고정될 수 있기 때문이고(예, 국부 최소에서), 그것은 DAC가 수많은 입력 코드들 간에 계속 토글링하도록 할 수 있다.

두 개의 중요한 DAC 파라미터는 아래에서 정의될 통합 비선형성(INL) 및 차동 비선형성(DNL)을 포함한다.

DAC에 있어서, INL(종종 '상대적 정확성'이라 불리는)은 직선에서 실제 DAC 전송 함수의 편차이다. 오프셋과 게인 에러를 취소한 후에, 실행에 따라서, 직선은 이상선 즉, 가장 적합한 직선 또는 전송 함수의 종말점 간에 그려진 선 중 하나가 될 수 있다.

DAC에 있어서, 차동 비선형성(DNL)은 계속적인 DAC 코드에 응답하는 이상 출력과 측정 출력의 차이이다. 이상 DAC 반응은 DNL=0인 경우에서, 정확하게 하나의 코드(즉, 1LSB)로 분리되는 아날로그 출력 값을 가질 것이다. DAC가 단조임을 보장하기 위해, DAC는 반드시 1 LSB 보다 작은 음의 DNL을 가져야 한다. 또 다른 방식에서 설명하면, 만일 DNL이 항상 -1보다 크다면 DAC는 단조로 보장된다.

DAC의 선형성을 개선하기 위한 잘 알려진 기술은 DAC를 특성화하는 것에 의해 주어진 입력 코드에 대한 가장 근접한 출력 전압을 결정하고, 탐색표(LUT)에 수정 코드를 저장하는 것이다. 이 기술은 개선된 선형성을 가진 트림 N 비트 DAC를 획득하기 위해 본질적으로 N 비트 DAC를 받아들이고, 입력 코드를 재배치한다. 기술의 이러한 유형에 대한 도전은 LUT가 N의 임의 실제 값에 대한 일반적인 경우에 대해 매우 클 수 있다는 것이다. 부가적으로, INL 최적화는 위에서 언급된 바와 같이, 제어 루프에서 사용될 때 소망되지 않는, 비단조 DAC로 결론지어지는, -1.0보다 작은, DNL 값을 초래할 수 있다.

본 발명은 DAC의 오프라인 시험 동안 DAC의 선형성을 개선하고 DAC가 단조임을 보장하기 위한 디지털 아날로그 변환기(DACS)를 위한 통합 비선형성(INL)과 차동 비선형성(DNL) 수정 방법을 제공하기 위하여 이루어진 것이다.

본 발명의 일 실시예에 따라서, 그러한 방법은 INL 값(그것에 의해 DAC의 선형성을 개선하는)의 범위로 감소시키기 위해 사용될 수 있는 수정 코드의 제 1 세트를 결정하는, DAC를 따르는 비휘발성 메모리에서 수정 코드의 제1 세트를 저장하는 N 비트 디지털 입력 코드(예, N=16)를 허용하는 것에 적합한 DAC에 대한 복수의 서브 세그먼트 대해 INL 값을 결정하는 것을 포함할 수 있고, 그래서 디지털 아날로그 변환 동안 수정 코드의 제 1 세트는 액세스할 수 있다. 부가적으로, 방법은 DNL>-1(그것에 의해 DAC가 단조임을 보장하는)의 모든 값을 보장하기 위해 사용될 수 있는 수정 코드의 제 2 세트를 결정하는, DAC를 따르는 비휘발성 메모리에서 수정 코드의 제 2세트를 저장하는 INL 값이 결정될 수 있는 복수의 서브 세그먼트에 대한 DNL 값을 결정하는 것을 포함할 수 있고, 그래서 디지털 아날로그 변환 동안 수정 코드의 제 2 세트는 액세스할 수 있다. 이것은 DNL>-1의 모든 값을 보장하기 위한 2＾N 보다 많은 가능한 디지털 출력 코드로 2＾N 가능한 디지털 입력 코드(DAC에 의해 허용될 수 있는)의 최소한 일부를 재배치하기 위해 해상도의 M 추가 비트(M은 정수≥1이다)를 사용하는 것을 포함한다. DNL 값은 수정 코드의 제 1 세트를 사용하는 INL 수정이 수행되는 것이 추정되는 DNL 값을 측정하거나 계산하는 것에 의해 결정될 수 있다.

본 발명의 특정 방법들은 N 비트 디지털 입력 코드를 아날로그 신호로 변환할 때 DAC에 의한 사용을 위한 것이다. 일 실시예에 따라서, 그러한 방법은 N 비트 디지털 입력 코드의 최상위 비트(MSBs)의 미리 정해진 수 X(예, X=4)에 기반한 수정 코드의 제 1세트로부터 제 1 수정 코드를 선택하는, N 비트 디지털 입력 코드에 기반한 수정 코드의 제 2세트로부터 제 2 수정 코드를 선택하는 DAC의 입력에서 N 비트 디지털 입력 코드를 허용하는 것을 포함할 수 있다. 방법은 또한 허용된 N 비트 디지털 입력 코드, 선택된 제 1 수정 코드 및 선택된 제 2 수정 코드에 기반하여 N+M 비트 디지털 출력 코드(M은 정수≥1이다)를 생성하는 것을 포함할 수 있다. 부가적으로, 방법은 N+M 디지털 비트 출력 코드를 DAC의 아날로그 출력으로 변환하는 것을 포함할 수 있고, 여기에서 아날로그 출력 신호 또는 그것의 버퍼 버전은 DAC의 아날로그 출력이다. 소정의 실시예에서, N+M 비트 디지털 출력 코드는 N비트 INL 수정 코드(INLCC)를 생성하기 위해 선택된 제 1 수정 코드를 허용된 N 비트 디지털 입력 코드에 부가함으로써 생성될 수 있다. N 비트 INLCC는 N+M 비트 INLCC를, 예를 들어 LSB(s)로서의 M 0 비트를 N 비트 INLCC에 결합하는 것에 의해 생성하기 위해 확장된 비트이다. 결정은 그때 N+M 비트 INLCC가 DNL 수정을 요구하는 지 아닌 지에 관해 이루어진다. 이것은 DNL 수정을 요구할 수 있는 N+M 비트 INLCC의 범위를 계산하는 것과 N+M 비트 INLCC가 그 범위 내에 있는지 아닌지를 결정하는 것에 의해 수행될 수 있다. 만일 N+M 비트 INLCC가 DNL 수정을 요구한다면, 그때 N+M 비트 INLCC는 기준화된 버전 제 2 수정 코드에 기반하여 그것에 의해 N+M 비트 디지털 출력 코드를 생성하도록 수정된다. 만일 N+M 비트 INLCC가 DNL 수정을 요구하지 않는다면, 그때 N+M 비트 디지털 출력 코드는 N+M 비트 INLCC와 등가이다.

그러한 실시예에서, 해상도의 M 추가 비트(M은 정수≥1이다)는 DNL>-1의 모든 값을 보장하기 위해, 2＾N 가능한 디지털 입력 코드(DAC에 의해 허용될 수 있는)의 최소한 일부를 2＾N 보다 많은 가능한 디지털 출력 코드로 재배치하기 위해 사용된다. 소정의 실시예에 따라서, 수정 코드의 제 1 세트는 DAC와 관련된 비휘발성 메모리에서 INL 수정 탐색표(LUT)로 저장된다. 그러한 실시예에서, 제 1 수정 코드는 N 비트 디지털 입력 코드의 최상위 비트의 미리 정해진 수에 기반한 INL 수정 LUT로부터 선택될 수 있고, 제 2 수정 코드는 N 비트 디지털 입력 코드의 동일한 MSBs에 기반한 DNL 수정 LUT로부터 선택될 수 있다.

본 발명의 실시예는 또한 DAC 또는 DAC를 포함하는 장치와 같은 장치와 직결된다. 일 실시예에 따라서, 장치는 코드 수정자와 로우(raw) N+M 비트 DAC를 포함한다. 코드 수정자는 N 비트 디지털 입력 코드에 기반하여 N 비트 디지털 입력 코드를 허용하고 N+M 비트 디지털 출력 코드를 출력하기에 적합하다. 일 실시예에 따라서, 코드 수정자는 INL 값의 범위로 감소시키기 위해 사용된 수정 코드의 제 1 세트를 저장하기에 적합한 제 1 LUT, 그리고 DNL>-1의 모든 값을 보장하기 위해 사용된 수정 코드의 제2 세트를 저장하기에 적합한 제 2 LUT를 포함한다. 코드 수정자는 N 비트 디지털 입력 코드의 MSBs의 미리 정해진 수에 기반한 제 1 LUT로부터 제 1 수정 코드를 선택하고, N 비트 디지털 입력 코드의 MSBs의 미리 정해진 수에 기반한 제 2 LUT로부터 제 2 수정 코드를 선택하기에 적합하다. 코드 수정자는 허용된 N 비트 디지털 입력 코드, 제 1 LUT로부터 선택된 제 1 수정 코드, 및 제 2 LUT로부터 선택된 제 2 수정 코드에 기반한 N+M 비트 디지털 출력 코드를 생성한다. 예를 들어, 코드 수정자는 N 비트 INL 수정 코드(INLCC)를 생성하도록 제 1 LUT로부터 선택된 제 1 수정 코드를 허용된 N 비트 디지털 입력 코드로 부가할 수 있다. N 비트 INLCC는 N+M 비트로 확장된 비트가 될 수 있고, 코드 수정자는 N+M 비트 INLCC가 DNL 수정을 요구하는 지 아닌 지를 결정할 수 있다. 만일 N+M 비트 INLCC가 DNL 수정을 요구한다면, 코드 수정은 제 2 LUT로부터 선택된 제 2 수정 코드의 기준화된 버전에 기반해서 N+M 비트 INLCC를 수정할 수 있다. 만일 N+M 비트 INLCC가 DNL 수정을 요구하지 않는다면, 그때 코드 수정은 N+M 비트 INLCC와 등가인 N+M 비트 디지털 출력 코드를 가질 수 있다. 일 실시예에 따라서, 코드 수정자는 비휘발성 메모리를 포함하고/포함하거나 제 1 LUT 및 제 2 LUT를 저장하기에 적합한 비휘발성 메모리에 대한 액세스를 가진다.

또 다른 그리고 대안적인 실시예, 발명의 실시예의 특징, 양상, 및 이점은 이하의 도면과 청구항에서 설정된 상세한 설명에서 더 명백해질 것이다.

도 1은 예시적인 분할 DAC이다.
도 2는 본 발명의 그러한 실시예에 따라서, N 비트 DAC(200)를 도시하는 고 수준 다이어그램이다.
도 3a는 본 발명의 실시예에 따라서, 도 2의 코드 수정자의 세부사항을 도시한다.
도 3b는 본 발명의 또 다른 실시예를 따르는, 도 2의 코드 수정자의 세부사항을 도시한다.
도 4a는 로우, 비수정 16+1 비트 DAC에 대한 예시적인 INL 곡선을 도시한다.
도 4b는 본 발명의 일 실시예에 따라서 단순한 영차(zeroth-order) INL 수정 기술을 사용하여 도 4a에서 제시된 DAC에 대한 수정 INL 곡선을 도시한다.
도 5a는 본 발명의 일 실시예를 따르는 INL 수정 후에 도 4a에서 제시된 DAC에 대한 예시적인 DNL 곡선을 도시한다.
도 5b는 "백업 및 슬로우 그로우"와 결합된 단순한 영차 수정 INL 수정 기술을 사용하여 도 4a에서 제시된 DAC에 대한 수정 DNL 곡선을 도시한다.
도 6은 본 발명의 일 실시예를 따르는, 그러나 아직 DNL 수정은 아닌 INL수정인 DAC에 대한 비단조 전송 곡선을 도시한다.
도 7은 본 발명의 일 실시예의 백업과 슬로우 그로우 기술을 사용하여 DNL 수정은 물론, INL 수정인 DAC에 대한 단조 전송 곡선을 도시한다.
도 8은 20 DAC에 대한 결합 INL 곡선을 도시한다.
도 9는 본 발명의 일 실시예를 사용하여 획득된 INL에서 약 2 개선 요소를 도시하는, 도 8에서 제시된 동일한 20 DAC에 대해 결합 수정 INL 커브를 도시한다.
도 10은 도 8 및 9에서 제시된 동일한 20 DAC에 대해서 결합 DNL 커브를 도시한다.
도 11은 본 발명의 일 실시예를 사용하여 획득된 DNL에서 약 2 개선 요소를 보여주는 도 8에서 제시된 동일한 20 DAC에 대한 결합 수정 DNL 곡선을 도시한다.
도 12는 본 발명의 일 실시예에 따라서, DAC의 선형성을 향상시키기 위한 DAC의 오프라인 시험 동안 수행된 방법을 요약하고 DAC가 단조임을 보장하기 위해 사용된 고 수준 다이어그램이다.
도 13은 N 비트 디지털 입력 코드를 아날로그 신호로 변환할 때 DAC에 의한 사용에 대한 방법을 요약하기 위해 사용되는 고 수준 다이어그램이다.

INL 수정에 대해서, INL의 효과를 감소시키기 위한 많은 기술은 그것들이 컴퓨터 요구 및 온칩 저장에 관련됨에 따라 다양한 트레이드 오프를 초래하도록 사용될 수 있다. 아래에서 상세하게 설명되는 바와 같이, 일 실시예에서, 하나의 수정 코드는 DAC(예, 도 1에서 세그먼트(110_1))의 최상위 세그먼트의 각 서브 세그먼트(INL 수정에 의해 생겨난 우연한 게인 에러를 제거하기 위한 엔드 서브 세그먼트 제외) 대해 결정될 수 있다. 다양한 수정 기술은 영차 수정(본질적으로 INL 오프셋 수정), 또는 일차 수정(INL 곡선에서 중요한 변곡점 간의 선형 맞춤)을 포함하나, 그것에 제한되지 않도록 사용될 수 있다.

본 발명의 소정의 실시예는 단조 DAC를 제공하는 동안, DAC 출력 전압 범위를 수정하는 것 없이, DAC의 INL을 감소시키기 위해 LUT를 사용하는 시스템, 장치 및 방법에 관련된다. 특정 실시예에서, LUT의 크기는 이전의 기술 LUT와 비교해서 감소되고, 바람직하게 축소된다.

본 발명의 실시예는 분할된 DAC를 포함한, 그러나 그것에 제한되지 않는 DAC의 다양한 유형과 함께 사용된다. 도해 목적을 위해, 예시적인 분할 DAC(100)가 도 1에 도시되어 있다. 도 1에 대해 언급하면, 분할 N 비트 DAC(100)는 세 개의 레지스터 스트링(110_1, 110_2, 110_3)을 포함한 것으로 도시된다. 각 레지스터 스트링(110_1, 110_2, 110_3)은 또한 DAC 세그먼트(또는 단순히, 세그먼트)로 언급될 수 있다.

도 1의 예에서, 제 1 세그먼트(110_1)는 DAC에 대해 16 비트 입력 코드의 4개의 최상위 비트(MSBs)에 기반한 스위치(미도시)에 의해 제 2 레지스터 스트링(110_2)에 선택적으로 결합된 16개의 동일한 무게로 된 디바이더 서브 세그먼트(레지스터(R1_1) 내지 (R16_1))를 포함한다. 제 2 세그먼트(110_2)는 DAC에 대해 16 비트 입력 코드의 다음의 6비트에 기반한 스위치(미도시)에 의해 제 3 세그먼트(110_3)에 선택적으로 결합된 64개의 동일한 무게로 된 디바이더 서브 세그먼트(레지스터(R1_2) 내지 (R64_2))를 포함한다. 제 3 레지스터 스트링(110_3)은 DAC에 대해 16 비트 입력 코드의 6개의 최하위 비트(LSBs)에 기반한 스위치(미도시)에 의한 DAC의 출력에 선택적으로 결합된 64 동일한 무게로 된 디바이더 서브 세그먼트(레지스터(R1_3) 내지 R(64_3))를 포함한다. 제 1 레지스터 스트링(110_1)의 레지스터는 가장 무겁고, 제 3 레지스터 스트링(110_3)의 레지스터는 가장 가볍다.

분할 DAC(100)는 또한 DAC에 대한 N 비트 디지털 입력 코드(예, 16비트)를 수신하고, 다양한 세그먼트 중 특정 레지스터가 DAC 출력에서 아날로그 전압을 생성하기 위한 회로로 연결하거나 차단하는 지를 결정하기 위해 DAC 내의 스위치를 제어하는 디코더(120)를 포함한다. 선택 버퍼(112)는 다양한 세그먼트를 절연하기 위해 포함되는 것으로 도시된다. 이것은 제한을 의미하지 않는, 분할 DAC에 있어서 단지 하나의 사례이다. 도 1의 예시적인 분할 DAC는 사용될 수 있는 본 발명의 실시예로써 DAC의 예를 제공하기 위해 제공된다. 그러나, 본 발명의 실시예가 DAC의 다양한 다른 유형들과 함께 사용될 수 있다는 것은 이 설명을 읽는 기술 분야의 당 업자들에게 명백할 것이다.

주요한 캐리 트랜지션이 제 2 최상위 DAC 세그먼트(예, 110_2)가 최상위 DAC 세그먼트(예, 110_1)의 서브 세그먼트(예, (R1_1) 내지 (R1_16))의 하나에 연결되거나 차단될 때, 예를 들어, DAC(100)와 같은, 분할 DAC에서 발생한다. 그러한 DAC는 최상위 DAC 세그먼트에 대한 서브 세그먼트의 부정합 때문에 이러한 주요한 캐리 트랜지션에서 비단조 작동을 경험할 것이다.

본 발명의 소정 실시예에 따라서, N+M 비트 DAC는 선형성을 향상하고, INL의 효과를 감소시키며, DNL이 그것에 의해 항상 단조 DAC를 제공하기 위해 항상 -1(예, 0보다 크거나 0과 등가, 또는 -0.999...와 0 사이)보다 크다는 것을 보장하기 위해 사용된다.

도 2는 본 발명의 그러한 실시예에 따라서, N 비트 DAC(200)를 도시하는 고 수준 다이어그램이다. 아래에서 더 상세하게 설명되는 바와 같이, 이 DAC(200)는 시험에서 시험되고 다듬어질 것이며, 수정 코드는 비휘발성 메모리(예, EEPROM, 또는 퓨즈)에서 온칩에 저장될 것이고, 수정 코드는 예, 시동 및 DAC 입력 코드 기록에서 필요할 때 읽혀지거나 처리될 수 있다.

도 2에 대해 언급할 때, N 비트 DAC(200)는 코드 수정자(230)와 N+M 비트 DAC(240)를 포함하고, 여기에서 M은 1보다 크거나 등가인 정수이다. 선택 버퍼(250)는 또한 N+M 비트 DAC(240)(내부 N 비트 DAC(200)의 특정 하나가 외부 N 비트 DAC(200)이다)의 출력에서 부가될 수 있다. 코드 수정자(230)에 대한 부가적인 세부사항은, 본 발명의 실시예를 따라서, 도 3a 및 3b에서 도시된다. 예를 들어, N+M 비트 DAC(240)는 도 1에 도시된 N 비트 DAC와 유사할 수 있으나, 최하위 세그먼트(110_3)에서의 2^6+M레지스터와 유사하다. 예를 들어, 만일 M=1이면, 그때 세그먼트(110_3)는 2⁶(즉, 64)레지스터 대신에 2⁷(즉, 128)레지스터를 포함할 수 있고, 다른 세그먼트(110_1, 110_2)는 도 1에 도시된 바와 동일할 수 있다.

[코드 수정자]

도 2 및 3a에 대해 언급할 때, N 비트 DAC(200)에 의해 수신되는 N 비트 디지털 입력 코드(라벨 A)는 코드 수정자(203)에 제공된다.

도 3a에 대해 언급할 때, 일 실시예에 따라서, 코드 수정자(230)는 INL 수정 LUT(302) 및 DNL 수정 LUT(304)를 포함한다. INL 수정 LUT(302)는 INL 수정 코드를 저장하고, DNL 수정 LUT(304)는 DNL 수정 코드를 저장한다. INL 수정 코드를 발생시키기 위한 예시적인 기술들은 도 4a 및 4b에 대한 참조와 함께 아래에서 설명된다. DNL 수정 코드를 발생시키기 위한 예시적인 기술들은 도 5a, 5b, 6 및 7에 대한 참조와 함께 아래에서 설명된다.

도 3a에 대해 언급할 때, N 비트 디지털 입력 코드(라벨 A)의 최상위 비트(MSBs)에 대해 미리 정해진 수 X는 INL 수정 코드(예, X=4)를 선택하기 위한 INL 수정 LUT(302)에 의해 사용된다. 일 실시예에서, INL 수정 코드는 X 부호 비트를 포함하고, 여기에서 X 부호 비트의 최상위 비트(MSB)는 코드가 음인지 또는 양인지를 지시한다. INL 수정 LUT(302)를 사용하여 선택된, 이 INL 수정 코드는 여전히 N 비트인, INL 수정 코드(INLCC)(라벨 B)를 생성하기 위해 가산기(306)에 의해, N 비트 디지털 입력 코드(라벨 A)에 부가된다. N 비트 INLCC(라벨 B)는 N 비트 코드를 N+M 비트 코드로 확장하는 비트에 의해 N+M 비트 INLCC(라벨 C)로 변환된다. 이것은 N 비트 INLCC에 최하위 비트(LSB(s))인 M 0 비트를 결합하는 것에 의해 수행될 수 있다. 일 실시예에 따라서, M=1이다. 그러나, M은 대안적으로 1보다 큰 다른 정수일 수 있다. 일 실시예에 따라서, 미리 정해진 수 X(즉, LUT(302)에 의해 사용된 MSBs의 수)는 최상위 DAC 세그먼트(예, 도 1에서 (110_1))에서 서브 세그먼트(예, 도 1에서 (R1_1)-(R16_1))의 수에 의해 결정된다. 더 상세하게, X=log2(최상위 세그먼트에서 서브 세그먼트의 수)이다. 따라서, 도1의 예시적인 분할 DAC(100)에 있어서, X=log2(16)=4이다.

N+M 비트 INLCC(라벨 C)는 N+M 비트 DAC(240)(도 2에 도시)에 제공되는 N+M 비트 출력 코드(라벨 H)를 생성하기 위해 감산기(310)에 제공된다. 만일 N+M 비트 INLCC(라벨 C)가 INL 수정 DAC에 대한 전송 곡선의 비단조부와 일치한다면, 그때 DNL 수정이 필요하고, 그것은 감산기(310)가 X 비부호 비트(라벨 G)를 N+M 비트 INLCC(라벨 C)에서 감하는 경우에 그러하고, 이것은 H=C-G를 야기한다. 도 6 및 7에 대한 참조와 함께 이하에서 설명되는 바와 같이, 이것은 전송 곡선의 비단조부를 피하기 위해 본질적으로 N+M 비트 INLCC(라벨 C)를 전송 곡선 아래로 재배치한다. 해상도의 추가 M 비트는 이것이 발생하도록 허용한다. 만일 N+M 비트 INLCC(라벨 C)가 INL 수정 DAC에 대한 전송 곡선의 단조부와 일치한다면, 그때 DNL 수정은 필요하지 않고, 감산기(310)는 X 0 비트(예, 4개의 0 비트)를 N+M 비트 INLCC(라벨 C)에서 감하고, 이것은 N+M 비트 출력 코드(라벨 H)가 N+M 비트 INLCC(라벨 C)와 일치하도록 야기한다.

일 실시예에 따라서, DNL 수정을 위해 사용되는 X 비부호 비트(라벨 G)는 아래에 설명된 바와 같이 발생될 수 있다.

여전히 도 3에 대해 언급할 때, N 비트 디지털 입력 코드에 대한 MSB의 미리 정해진 수 X는 또한 DNL 수정 LUT(304)에 의해 DNL 수정 코드를 선택하기 위해 사용된다. 일 실시예에서, DNL 수정 코드는 X 비부호 비트(예, X=4)를 포함한다.

블록(312)에 의해 지시된 바와 같이, N+M 비트 INLCC(라벨 C)의 X MSBs는 X MSBs의 1 LSB에 의해 증분되고, N+M 비트 INLCC의 나머지 N+M-X LSBs는 N+M 비트 코드(라벨 D)를 생성하기 위해, 0 비트로 대체된다. 예를 들어, N=16, M=1, X=4 라고 가정하면, N+M 비트 INLCC(라벨 C)는 01101010101010101 이고, 그때 N+M 비트 코드(라벨 D)는 01110000000000000 이 될 것이다. 달리 말해서, 4 MSB 0110은 0111이 되기 위한 4 MSBs의 1 LSB에 의해 증분되고, 나머지 14 LSBs 1010101010101 은 0000000000000 이 되기 위한 0비트로 대체되며, 01110000000000000 으로 결론지어진다. N+M 비트 코드(라벨 D)는 주요한 캐리 트랜지션을 야기하는 다음의 더 높은 코드 값에 일치한다.

DNL 수정 LUT(304)를 사용하여 선택된 DNL 수정 코드는 N+M 비트 코드(라벨 D)에서 감산기(314)에 의해 N+M 비트 코드(라벨 E)를 생성하기 위해 감해진다. N+M 비트 코드(라벨 D)와 N+M 비트 코드(라벨 E)는 범위의 낮은 단이 되는 코드(D) 및 범위의 높은 단이 되는 코드(E)와 함께, INL 수정 DAC 전송 곡선의 비단조부에 일치하는 코드 값의 범위를 정의한다. 달리 말해서, 만일 INLCC(라벨 C)가 D>C>E와 같은 값을 가진다면, 그때 DNL 수정이 필요하다.

N+M 비트 INLCC(라벨 C)는 N+M 비트 코드(라벨 D)에서 감산기(316)에 의해 INLCC(라벨 C)가 이하의 코드(D)에서 얼마나 먼가를 구체화하는, N+M 비트 코드(라벨 F)를 생성하기 위해 감해진다. 감산기(318)는 N+M 비트 코드를 X 비부호 비트(라벨 G)를 생성하기 위해 DNL 수정 LUT(304)를 사용하여 선택된, DNL 수정 코드에서 감한다. X 비부호 비트(라벨 G)는 본질적으로 기준화된 DNL 수정 코드이다. 도 3a에서 코드 수정(230)에 있어서, 선택된 DNL 수정 코드의 기준화는 다음과 같이 발생한다. N+M 비트 INLCC(라벨 C)가 D에 가까울수록, F는 더 작아지고, 그것은 G의 값이 선택된 DNL 수정 코드의 값에 가까워지게 한다(단지 작은 F만이 G를 생성하기 위해 선택된 DNL 수정 코드에서 감해지기 때문이다). N+M 비트 INLCC(라벨 C)가 D에서 멀어질수록, 선택된 DNL 수정 코드보다 훨씬 작아지는 G의 값을 야기하는 F는 더 커진다(더 커진 F는 선택된 DNL 수정 코드로부터 G를 생성하도록 감해지기 때문이다).

필요할 때, 전송 곡선의 전송부의 비단조부를 피하기 위해서 X 비부호 비트(라벨 G)는 N+M 비트 INLCC(라벨 C)를 전송 곡선 아래에 재배치하기 위해 사용된다. 더 상세하게, 블록(320)에서 D>C>E가 참인지 거짓인지에 대한 결정이 있다. 만일 D>C>E가 참이라면, 이것은 전송 곡선의 비단조부를 피하기 위해서 N+M 비트 INLCC(라벨 C)가 전송 곡선 아래에 재배치되어야 한다는 것을 의미한다. 이것은 N+M 비트 DAC(240)에 제공되는 N+M 비트 출력 코드(라벨 H)를 생성하기 위해 N+M 비트 INLCC(라벨 C)에서 X 비부호 비트(라벨 G)를 감산하는 것에 의해 수행된다. 만일 블록(320)에서 D>C>E가 거짓인 결정이 있다면, 이것은 N+M 비트 INLCC(라벨 C)가 INL 수정 DAC를 위한 전송 곡선의 단조부와 일치한다는 것을 의미하고, DNL 수정은 필요하지 않으며, 이것은 감산기(310)가 N+M 비트 INLCC(라벨 C)에서 X 0 비트(예, 4개의 0 비트)를 감하는 경우에 그러하고, 그것은 N+M 비트 출력 코드(라벨 H)가 N+M 비트 INLCC(라벨 C)와 등가가 되도록 한다.

도 3a에 대한 참조와 함께 설명된 DNL 수정은 "백업 및 슬로우 그로우" DNL 수정 기술과 일치하고, 그것은 아래의 부가적인 세부사항에서 설명된다. "백업 및 슬로우 그로우" DNL 수정 기술을 사용하는 것 대신에, 고우 포워드 및 슬로우 그로우" DNL 수정 기술이 사용될 수 있고, 이것 역시 아래의 부가적인 세부사항에서 설명된다. 도 3b에 도시된 코드 수정자(230)'는 "고우 포워드 및 슬로우 그로우" DNL 수정 기술과 일치한다. 도 3a와 동일한 도 3b의 구성성분들은 동일하게 라벨로 나타낸다. 도 3b의 구성성분들이 도 3a에 대한 비교에 있어서 변경되는 지점에서, 구성성분은 다음의 소수(예, 320이 320'로 변경된다)에 의해 동일한 숫자와 함께 라벨로 나타난다. 도 3b와 3a 간의 비교는 예, 몇몇 감산기가 가산기로 변경된다. 다른 변경들과 마찬가지로 도시된다.

INL 수정에 대한 예시적인 도해

본 발명의 실시예로서 INL 수정 기술의 효과를 도시하기 위해서, 이 수정 기술은 N=16, 그리고 M=1(즉, 16+1 비트 분할 DAC)로 적용되었다. 예를 들어, 16+1 비트 DAC는 도 1에서 도시된 N 비트 DAC(100)와 유사할 수 있으나, 도 1에 도시된 것과 동일한 최하위 세그먼트(110_3) 및 다른 세그먼트(110_1, 110_2)에서, 2⁶(즉, 64) 레지스터를 대신한 2⁷(즉, 128) 레지스터와 함께이다. 이것 역시 위에서 설명되었다.

도 4a는 로우인 예시적인 INL 곡선 즉, 비수정 16+1 비트 DAC를 도시한다. 도 4a에서 최대 양의 INL은 약 +7(서브 세그먼트(4) 및 (7)에 대해서)이고, 최대 음의 INL(즉, 최대 음의 INL)은 약 -4(서브 세그먼트(15)에 대해서)이다. 따라서, INL은 [+7, -4] 범위를 갖는다고 할 수 있다.

일 실시예에 따라서, ILN을 수정하기 위해 영차(또는 더 큰 오더) 수정은 최상위 세그먼트의 논 엔드 서브 세그먼트를 수정하기 위해 사용된다. 예를 들어, 도 1에 대해 언급할 때, 세그먼트(110_1)는 16 서브 세그먼트를 포함하는 최상위 세그먼트이다. 따라서, 일 실시예에 따라, 수정 코드는 세그먼트(110_1)의 논 엔드 서브 세그먼트(즉, 14 미들 서브 세그먼트)의 각각에 대해 결정될 수 있다. 달리 말해서, INL 수정은 엔드 서브 세그먼트를 제외한 최상위 세그먼트의 모든 서브 세그먼트 상에 실행된다. 엔드 세그먼트는 DAC의 전압 범위의 사용을 보장하기 위해 비수정으로 남는다.

일 실시예에 따라서, INL 수정 코드는 INL 수정을 갖는 각 서브 세그먼트에 대해 측정된 INL 값의 음의 평균(모든 코드, 또는 단지 최소 및 최대 값의)을 받아들이는 것에 의해 계산된다. 도 4a의 INL 곡선에 대해 언급할 때, 그것은 서브 세그먼트(2)에 대해 평균 INL이 약 +1, 서브 세그먼트(3)에 대해 평균 INL이 약 +5, 서브 세그먼트(4)에 대해 평균 INL이 약 +6...서브 세그먼트(14)에 대해 평균 INL이 약 -2, 및 서브 세그먼트(15)에 대해 평균 INL이 약 -3이다 라고 보여질 수 있다. 그러므로, INL이 도 4a에 도시된 DAC에 대한 수정은 [0, -1, -5, -6,...,+2, +3, 0]일 수 있다. 만일 각 수정 코드가 4 비트이고, 14 수정 코드가 저장 중이라면(그 어느 것도 엔드 서브 세그먼트에 저장될 필요가 없기 때문이다), 그때 4x14=56 INL 수정 비트의 총계가 저장될 것이다. 이 예에서, 이들 56 INL 수정 비트는 도 3a 및 3b에서 INL 수정 LUT(302)가 되거나, 또는 그것에 포함될 것이다.

도 4b는 단순한 영차 수정 기술을 사용하여 수정 INL 곡선(도 4a에서 앞서 도시된 DAC에 대해서)을 나타낸다. 도 4b는 INL이 도 4a의 로우 DAC에 대해서 [+7,-4] 범위에서 약 2 요소가 강하된 [+1.5,-3.5] 범위까지 감소되는 것을 도시한다.

DNL 수정의 예시적인 도해

도 5a는 위에서 설명된 INL 수정 후에 동일한 16+1 비트 DAC에 대한 예시적인 DNL 곡선을 나타낸다. 이 점에서, DAC는 INL 수정 DAC로 언급될 수 있다. 이러한 DAC 비단조를 만들 수 있는 -1 보다 더 음인 많은 음의 DNL 스파이크가 있다는 것에 주목하기를 바란다. 일 실시예에 따라서, "백업 및 슬로우 그로우" 또는 "고우 포워드 및 슬로우 그로우" DNL 수정 기술은 음의 DNL 이벤트 전부를 피하기 위한 음의 DNL 이벤트 전에 코드를 압축하기 위해 N+M 비트 DAC의 추가 해상도를 사용하여 DAC 비단조를 생성할 수 있는 음의 DNL 스파이크를 수정하기 위해 사용된다.

도 5b는 여기에 설명된 기술을 사용하여 INL 수정 및 DNL 수정 둘 모두인 DAC에 대한 DNL을 도시한다. 더 상세하게, 도 5b는 "백업 및 슬로우 그로우" DNL 수정 기술과 결합된 단순한 영차 수정 INL 수정 기술을 사용하여 수정 DNL 곡선을 나타낸다. 도 4B와 비교해서 더 음인 DNL 포인트가 많다는 것에 주목하기 바란다. 이러한 음의 DNL 이벤트는 로우 DAC의 고유 DNL 및 위에서 설명된 INL과 DNL 수정 기술에 의해 도입된 음의 DNL의 결과 둘 모두의 결과이다. 그러나, 유리하게, DNL 범위는 비수정 DAC와 관련해 약 2 요소에 의한 강하 즉, [+2.5,-3.5] 범위에서 [+2.5,-0.5] 범위까지 감소된다. 이 예에서, DNL 수정은 DNL 수정에 대해 또 다른 4x14=56 비트를 요구한다. 이 예에서, 이들 56 DNL 수정 비트는 도 3a 및 3b에서 DNL 수정 LUT(304)이거나, 또는 그것에 포함될 수 있다.

도 5b는 이제 설명할 "백업 및 슬로우 그로우" DNL 수정 기술과 결합한 단순한 영차 수정 INL 수정 기술을 사용하여 수정 DNL 곡선을 나타낸다.

실시예에 따라서, "백업 및 슬로우 그로우" DNL 수정 기술은 INL 수정 DAC의 DNL을 측정하거나 계산하는 것과 함께 시작한다. 위에서 언급된, 도 5a는 INL 수정 DAC에 대해 측정되거나 계산된 DNL을 도시한다. 만일 DNL이 -1보다 더 음이라면, 전송 곡선에서 DNL<-1 이벤트를 피하기 위해 하나 또는 그 보다 많은 N+M 비트 INLCC(s)가 전송 곡선 아래에 재배치되고 압축된다. 이것은 과잉 공급 즉, N+M 비트 DAC에서 해상도의 추가 M 비트 때문에 일어날 수 있다.

도 6 및 7은 "백업 및 슬로우 그로우" 기술을 더 잘 도시하기 위해 이제 사용될 것이다. 도 6은 INL 수정인 그러나 아직 DNL 수정이 아닌 DAC에 대한 전송 곡선을 도시한다. 도 6에서 이해될 수 있는 바와 같이, INL 수정 DAC는 비단조 전송 식, 즉, 그것은 DNL<-1를 갖는다. 도 7은 로우 코드가 단조인 전송 식을 초래하는 증분을 압축하기 위해 N+M DAC에서 코드를 낮추기 위한 DNL<-1 이벤트 직전에 재배치될 수 있다는 것을 도시한다. 도 7에서, 세 개의 로우 코드는 단조 DAC를 획득하도록 재배치된다. 대안적이나 유사한 접근은 전송 곡선 상에(도 7에서와 같이 전송 곡선 아래와는 반대로) 코드를 재배치하고 유사하게 재배치된 코드를 압축하는 데 사용될 수 있다. 이러한 대안적인 기술은 "고우 포워드 및 슬로우 그로우" 기술로 언급될 수 있고 등가의 단조 결과를 초래할 것이다. 도 3b에서 코드 수정자(230)'는 "고우 포워드 및 슬로우 그로우" 기술을 실행하기 위해 사용될 수 있다.

의사 매트랩 코드로 쓰인, 아래의 예시적인 수정 절차는 본 발명의 소정의 실시예에서 INL 및 DNL 수정 기술을 시험하기 위해 사용되었다.

%% Calculate Non-Linearities %%

[inl, dnl] = Calc_NL(dac_raw);

%% Calculate Correction and Correct INL %%

%% Ex: uses zeroth-order average of Min. & Max. INL / segment %%

for segment = 1:(2＾(inl_msb) - 2),

bgn_ind = segment * 2＾(inl_lsb) + 1;

eng_ind = (segment + 1) * 2＾(inl_lsb);

max_inl = max( inl(bgn_ind : end_ind ) );

min_inl = min( inl(bgn_ind : end_ind) );

inl_adj = ceil(inl_gain * (max_inl + min_inl));

code_lut(bgn_ind : end_ind) =

code_lut(bgn_ind : end_ind) - inl_adj;

end

%% Calculate Non-Linearities for INL-corrected DAC%%

[inl, dnl] = Calc_NL( code_lut(dac_raw) );

%% Calculate Correction and Correct DNL %%

for x=1:(length(code_lut)),

if (dnl(x) < -0.5 )

correction = 2*ceil(-dnl(x));

%% back-up and slow-grow %%

for y = 0:floor(dnl_gain * correction),

code_lut(x - y) = code_lut(x - y)

-floor((correction- y));

end

몬테카를로 시뮬레이션은 20개의 다른 DAC 샘플 곡선에 대해 실행되었다. 도 8은 20개의 DACs(아직 INL 수정이 아닌)에 대한 결합 INL 커브를 도시한다. 도 9는 INL에서 약 2 개선 요소를 나타내는 동일한 20개의 DACs(그것들이 본 발명의 일 실시예를 사용하여 INL 수정 후에)에 대한 결합 수정 INL 곡선을 도시한다. 도 10은 동일한 20개의 DACs(아직 DNL 수정이 아닌)에 대한 결합 DNL 곡선을 도시한다. 도 11은 DNL에서 약 2 개선 요소를 나타내는 동일한 20개의 DACs(그것들이 본 발명의 실시예를 사용하여 DNL 수정인 후에)에 대한 결합 수정 DNL 곡선을 도시한다.

본 발명의 실시예는 INL 및 DNL 수정 기술을 M+N 비트 DACs에 제공한다. 시뮬레이션은 16+1 비트 DAC에서 추가 해상도를 사용하여 INL 및 DNL 실행을 개선하는데 있어서 뛰어난 결과를 도시한다. 도시된 예는 몬테카를로 시뮬레이션에 대한 개선의 수준과 일치한다.

도 12는 본 발명의 일 실시예에 따라서, DAC의 선형성을 개선하고 DAC가 단조임을 보장하기 위한 DAC의 오프라인 시험 동안 실행된 방법을 요약하기 위해 사용된 고 수준 다이어그램이다. 도 12에 대해 언급할 때, 공정(1202)에서, INL 값은 N 비트 디지털 입력 코드(예, N=16)를 수용하도록 구성된 DAC의 복수의 서브 세그먼트에 대해 결정된다(예, 오프라인 시험 동안 측정된). 서브 세그먼트는 예, 도 1에서 도시된 DAC와 유사한, 예, 분할 DAC의 최상위 세그먼트의 레지스터 스트링의 레지스터일 수 있다.

공정(1204)에서, INL 값(그것에 의해 DAC의 선형성을 개선할 수 있도록)의 범위로 감소하도록 사용될 수 있는 수정 코드의 제 1세트에 대한 결정이 있고, 수정 코드의 제 1세트는 디지털 아날로그 변환 동안 수정 코드의 제 1세트가 액세스할 수 있도록 DAC와 관련된 비휘발성 메모리에서 공정(1206)에 저장된다(예, 제 1 LUT와 같이). 공정(1208)에서 특정 INL 값이 결정되는 것에 있어서 복수의 서브 세그먼트에 대한 DNL 값의 결정이 있다. 그러한 DNL 값은 수정 코드의 제 1세트를 사용하여 INL 수정이 실행되는 것을 추정하여 측정되거나 계산될 수 있다.

공정(1210)에서, DNL>-1(그것에 의해 DAC가 단조임을 보장하도록)의 모든 값을 보장하도록 사용될 수 있는 수정 코드의 제 2세트에 대한 결정이 있고, 공정(1212)에서 수정 코드의 제 2세트는 디지털 아날로그 변환 동안 수정 코드의 제 2세트가 액세스될 수 있도록 DAC와 관련된 비휘발성 메모리에 저장된다(예, 제 2 LUT로서). 공정(1210, 1212)에 저장된 코드에 대해, 해상도의 M 추가 비트를 갖는 아날로그(M은 정수≥1이다)는 DNL>-1의 모든 값을 보장하기 위해 DAC에 의해 허용될 수 있는 2＾N 가능한 디지털 입력 코드의 최소한 일부를 재배치하도록 사용될 수 있다.

도 13은 N이 정수≥2이고, N이 바람직하게 ≥6, 그리고 심지어 바람직하게 ≥8인 지점에서, N 비트 디지털 입력 코드를 아날로그 신호로 변환할 때, DAC(도 12의 특정 방법이 실행된 것에 대한)에 의한 사용에 대한 방법을 요약하기 위해 사용될 수 있는 고 수준 다이어그램이다.

도 13에 대해 언급할 때, 공정(1302)에서, N 비트 디지털 입력 코드는 DAC의 입력에서 허용된다. 공정(1304)에서, 제 1 수정 코드(INL 수정 코드로서 언급될 수 있는)는 N 비트 디지털 입력 코드의 MSBs의 미리 정해진 수(예, 4)를 기초로 한 수정 코드(INL 수정 코드의 세트로서 언급될 수 있는)의 제1 세트로부터 선택될 수 있다.

공정(1306)에서 제 2 수정 코드(DNL 수정 코드로 언급될 수 있는)는 N 비트 디지털 입력 코드의 MSBs의 미리 정해진 수(예, 4)에 기초한 수정 코드(DNL 수정 코드의 세트로서 언급될 수 있는)의 제 2 세트로부터 선택될 수 있다. 공정(1308)에서, N+M 비트 디지털 출력 코드(M이 정수≥1이다)는 허용된 N 비트 디지털 입력 코드, 선택된 제 1 수정 코드, 및 선택된 제 2 수정 코드에 기반하여 생성된다.

공정(1310)에서, N+M 디지털 비트 출력 코드는 아날로그 출력 신호로 변환된다. 도 2에 대해 언급할 때, 공정(1310)은 N+M 비트 DAC(240)에 의해 실행될 수 있다. 아날로그 출력 신호, 또는 그것의 버퍼 버전은 DAC(200)의 아날로그 출력이다.

도 13에 대해 다시 언급할 때, 일 실시예에 따라서, 공정(1308)은 공정(1312-320)을 포함할 수 있다. 공정(1312)에서, 선택된 제 1 수정 코드는 N+M 비트 INLCC(예, LSB(s)로서 M 0 비트를 N 비트 INLCC에 결합하는 것에 의해)를 생성하기 위해 공정(1314)에서 확장된 비트인 INL 수정 코드(INLCC)를 생성하기 위해 허용된 N 비트 디지털 입력 코드에 부가된다.

공정(1316)에서, N+M 비트 INLCC가 DNL 수정을 요구하는지 아닌지에 관한 결정이 있다. 이것은 DNL 수정을 요구할 수 있는 M 비트 INLCC의 범위를 계산하는 것, 및 N+M 비트 INLCC가 그 범위 이내인지 아닌지를 결정하는 것에 의해 실행될 수 있다. 만일 N+M 비트 INLCC가 DNL 수정을 요구한다면, 그때 N+M 비트 INLCC는 공정(1318)에서 지시된 바와 같이, 그것에 의해 N+M 비트 디지털 출력 코드를 생성하도록 기준화된 버전 제 2 수정 코드에 기반하여 수정된다. 만일 N+M 비트 INLCC가 DNL 수정을 요구하지 않는다면, 그때 N+M 비트 디지털 출력 코드는 공정(1320)에서 지시된 바와 같이, N+M 비트 INLCC와 등가이다.

본 발명의 실시예를 따르는 DACs 수정은 비디오 및 오디오와의 사용, 조명 제어, 전압 기준을 위해 사용될 수 있으나, 예, 제어 시스템에서(예, 모터 제어), 그것에 한정되지 않는다.

전술한 설명은 본 발명의 바람직한 실시예에 관한 것이다. 이러한 실시예는 도해 및 설명의 목적을 위해 제공되나, 드러난 명확한 형태에 발명을 포함하거나 한정하도록 의도되지 않는다. 다양한 수정과 변형이 기술분야의 당업자들에게 명백할 것이다. 실시예는 본 발명의 원칙과 그것의 실제 응용을 최고로 설명하기 위해 선택되고 설명되고, 그것에 의해 기술 분야의 다른 전문가들은 본 발명을 이해할 수 있다. 가벼운 수정과 변형은 본 발명의 정신과 범위 내에서 이해된다. 그것은 발명의 범위가 다음의 청구항 및 그 등가물에 의해 정의되도록 의도된다.

100: N 비트 DAC
120: 디코더
200: N 비트 DAC
230: 코드 수정자
240: N+M 비트 DAC
302: INL 수정 LUT
304: DNL 수정 LUT

Claims

디지털 아날로그 변환기(DAC)의 사용 방법으로서:
(a) N 비트 디지털 입력 코드를 허용하도록 구성된 DAC에서 복수의 서브 세그먼트에 대한 집적 비선형(INL) 값을 결정하며;
(b) 상기 DAC의 선형성을 개선하기 위해, INL 값의 범위로 감소시키도록 사용될 수 있는 수정 코드의 제 1세트를 결정하며;
(c) 디지털 아날로그 변환 동안 상기 수정 코드의 제 1세트가 액세스될 수 있도록 상기 DAC와 관련된 비휘발성 메모리에 상기 수정 코드의 제 1세트를 저장하며;
(d) 특정 INL 값이 공정(a)에서 결정되는지에 관해서 상기 복수의 서브 세그먼트에 대해 차동 비선형(DNL) 값을 결정하며;
(e) 상기 DAC가 단조임을 보장하기 위해, DNL>-1의 모든 값을 보장하기 위해 사용될 수 있는 수정 코드의 제 2 세트를 결정하며; 그리고
(f) 디지털 아날로그 변환 동안 수정 코드의 상기 제 2 세트가 액세스될 수 있도록 상기 DAC와 관련된 비휘발성 메모리에 수정 코드의 상기 제 2 세트를 저장하는 것을 포함하는 것을 특징으로 하는 디지털 아날로그 변환기의 사용방법.
제 1항에 있어서,
공정 (a),(b),(c),(d),(e) 및 (f)가, 상기 DAC의 선형성을 개선하고 상기 DAC가 단조임을 보장하기 위해 상기 DAC의 오프라인 시험 동안 실행되는 것을 특징으로 하는 디지털 아날로그 변환기(DAC)의 사용 방법.
제 1항에 있어서,
(g) 상기 DAC의 입력에서 N 비트 디지털 입력 코드를 허용하며;
(h) 상기 N 비트 디지털 입력 코드의 최상위 비트(MSBs)의 미리 정해진 수에 기초하여 수정 코드의 상기 제 1세트로부터 제 1 수정 코드를 선택하며;
(i) 상기 N 비트 디지털 입력 코드의 상기 MSBs의 상기 미리 정해진 수에 기초하여 수정 코드의 상기 제 2 세트로부터 제 2 수정 코드를 선택하며;
(j) 공정(g)에서 허용된 상기 N 비트 디지털 입력 코드, 공정(h)에서 선택된 상기 제 1 수정 코드, 및 공정(i)에서 선택된 상기 제 2 수정 코드에 기초해 N+M 비트 디지털 출력 코드를 생성하며; 및
(k) 상기 N+M 비트 디지털 출력 코드를 상기 DAC의 아날로그 출력인 아날로그 출력 신호 또는 그것의 버퍼 버전으로 변환하는 것을 더 포함하는 것을 특징으로 하는 디지털 아날로그 변환기의 사용 방법.
제 3항에 있어서,
상기 DAC는 레지스터에 의해 실행되는 2＾X 서브 세그먼트를 포함하는 최상위 세그먼트와 최하위 세그먼트를 포함하는 복수의 세그먼트를 포함하고;
공정(h, i)에서, 수정 코드의 상기 제1 및 제 2 세트에서 상기 제 1 및 제 2 수정 코드를 선택하도록 사용된 MSBs의 상기 미리 정해진 수가 X MSBs를 포함하는 것을 특징으로 하는 디지털 아날로그 변환기(DAC)의 사용 방법.
제 3항에 있어서, 공정(j)는,
(j.1) N 비트 INL 수정 코드(INLCC)를 생성하도록 공정(h)에서 선택된 상기 제 1 수정 코드를 공정(g)에서 허용된 상기 N 비트 디지털 입력 코드로 부가하며;
(j.2) N+M 비트 INLCC를 생성하기 위해 상기 N 비트 INL 수정코드를 비트 확장하며;
(j.3) 상기 N+M 비트 INLCC가 DNL 수정을 요구하는지 아닌지를 결정하며;
(j.4) 만일 상기 N+M 비트 INLCC가 DNL 수정을 요구하면, 그때 상기 N+M 비트 디지털 출력 코드를 생성하기 위해, 공정(i)에서 선택된 기준화된 버전의 상기 제 2 수정 코드에 기반해 상기 N+M 비트 INLCC를 수정하며; 및
(j.5) 만일 상기 N+M 비트 INLCC가 DNL 수정을 요구하지 않으면, 그때 상기 N+M 비트 INLCC와 등가인 상기 N+M 비트 디지털 출력 코드를 갖는 것을 포함하는 것을 특징으로 하는 디지털 아날로그 변환기(DAC)의 사용 방법.
제 3항에 있어서,
공정(c)가 상기 DAC와 관련된 비휘발성 메모리에서 INL 수정 탐색표(LUT)로서 수정 코드의 상기 제 1 세트를 저장하는 것을 포함하며;
공정(f)가 상기 DAC와 관련된 비휘발성 메모리에서 DNL 수정 LUT로서 수정 코드의 상기 제 2 세트를 저장하는 것을 포함하며;
공정(h)가 상기 N 비트 디지털 입력 코드의 상기 MSBs의 상기 미리 정해진 수에 기반하여 상기 INL 수정 LUT로부터 상기 제 1수정 코드를 선택하는 것을 포함하며; 및
공정(i)가 상기 N 비트 디지털 입력 코드의 상기 MSBs의 상기 미리 정해진 수에 기반하여 상기 DNL 수정 LUT로부터 상기 제 2 수정 코드를 선택하는 것을 포함하는 것을 특징으로 하는 디지털 아날로그 변환기(DAC)의 사용 방법.
제 6항에 있어서,
N=16, M=1, 및 상기 MSBs=4로 상기 미리 정해진 수를 특징으로 하는 디지털 아날로그 변환기(DAC)의 사용 방법.
제 3항에 있어서,
공정(j)가 DNL>-1의 모든 값을 보장하기 위해 상기 DAC에 의해 허용될 수 있는 2＾N 가능한 디지털 입력 코드의 최소한 일부를 재배치하기 위해 하나 또는 그 이상의 해상도의 추가 비트를 사용하는 것을 포함하는 것을 특징으로 하는 디지털 아날로그 변환기(DAC)의 사용 방법.
제 3항에 있어서,
공정(j)이, DNL의 비수정 결과가 〈-1인 경우, 하나 또는 그 이상의 코드에 앞서는 코드를 압축하기 위해 부가 해상도의 M 비트를 사용하는 공정과,
DNL의 비수정 결과가 〈-1인 경우, 하나 또는 그 이상의 코드에 이어서 코드를 압축하기 위해 부가 해상도의 M 비트를 사용하는 공정 중에서 선택된 하나 이상의 공정을 포함하는 것을 특징으로 하는 디지털 아날로그 변환기(DAC)의 사용 방법.
제 1항에 있어서,
공정(d)에서 상기 INL 값이 테스터에 의해 측정되는 것을 특징으로 하는 디지털 아날로그 변환기(DAC)의 사용 방법.
제 1항에 있어서,
공정(d)에서 상기 DNL 값이 테스터에 의해 측정되거나 계산되는 것을 특징으로 하는 디지털 아날로그 변환기(DAC)의 사용 방법.
디지털 아날로그 변환기(DAC)의 사용 방법으로서;
(a) 디지털 아날로그 변환 동안 액세스될 수 있도록 집적 비선형(INL) 값의 범위로 감소시켜, 상기 DAC의 선형성을 개선하도록 사용되는 수정 코드의 제 1 세트를 저장하며; 및
(b) 차동 비선형성(DNL)의 모든 값들 > -1임을 보장하고, 그것에 의해 상기 DAC가 단조임을 보장하도록 사용되는 디지털 아날로그 변환 동안 액세스될 수 있는 수정 코드의 제 2세트를 저장하는 것을 포함하는 것을 특징으로 하는 디지털 아날로그 변환기(DAC)의 사용 방법.
제 12항에 있어서,
상기 DAC 시험 동안 상기 DAC의 선형성을 개선하고 상기 DAC가 단조임을 보장하기 위해 공정(a) 및 (b)가 오프라인으로 실행되는 것을 특징으로 하는 디지털 아날로그 변환기(DAC)의 사용 방법.
제 12항에 있어서,
(c) 상기 DAC의 입력에서 N 비트 디지털 입력 코드를 허용하며;
(d) 상기 N 비트 디지털 입력 코드의 최상위 비트(MSBs)의 미리 정해진 수에 기반하여 수정 코드의 상기 제 1세트로부터 제 1 수정 코드를 선택하며;
(e) 상기 N 비트 디지털 입력 코드의 상기 최상위 비트(MSBs)의 상기 미리 정해진 수에 기반한 수정 코드의 상기 제 2 세트로부터 제 2 수정 코드를 선택하며; 및
(f) 공정(c)에서 허용된 상기 N 비트 디지털 입력 코드, 공정(d)에서 선택된 상기 제 1 수정 코드, 및 공정(e)에서 선택된 상기 제 2 수정 코드에 기반하여 N+M 비트 디지털 출력 코드를 생성하는 것을 더 포함하는 것을 특징으로 하는 디지털 아날로그 변환기(DAC)의 사용 방법.
제 14항에 있어서,
(f.1) N 비트 INL 수정 코드(INLCC)를 생성하기 위해 공정(d)에서 선택된 상기 제 1 수정 코드를 공정(c)에서 허용된 상기 N 비트 디지털 입력 코드에 부가하며;
(f.2) N+M 비트 INLCC를 생성하기 위해 상기 N 비트 INLCC를 비트 확장하며;
(f.3) 상기 N+M 비트 INLCC가 DNL 수정을 요구하는지 아닌지를 결정하며;
(f.4) 만일 상기 N+M 비트 INLCC가 DNL 수정을 요구하면, 그때 상기 N+M 비트 디지털 출력 코드를 생성하기 위해, 공정(e)에서 선택된 상기 제 2 수정 코드의 기준화된 버전에 기반하여 상기 N+M 비트 INLCC를 수정하며; 및
(f.5) 만일 상기 N+M 비트 INLCC가 DNL 수정을 요구하지 않는다면, 그때 상기 N+M 비트 INLCC와 등가인 상기 N+M 비트 디지털 출력 코드를 갖는 것을 포함하는 것을 특징으로 하는 디지털 아날로그 변환기(DAC)의 사용 방법.
N 비트 디지털 입력 코드를 허용하고 상기 N 비트 디지털 입력 코드에 기반하여 N+M 비트 디지털 출력 코드를 출력하도록 구성된 코드 수정자; 및
상기 코드 수정자에 의해서 상기 N+M 비트 디지털 코드 출력을 허용하고 상기 허용된 N+M 비트 디지털 코드에 기반하여 아날로그 신호를 출력하도록 구성된 N+M 비트 DAC를 포함하며;
여기에서 상기 코드 수정자는, 집적 비선형(INL) 값의 범위를 감소하도록 사용된 수정 코드의 제 1 세트를 저장하도록 구성된 제 1 탐색표(LUT); 및
차동 비선형성(DNL)의 모든 값 > -1을 보장하도록 사용된 수정 코드의 제 2 세트를 저장하도록 구성된 제 2 탐색표(LUT)를 포함하는 것을 특징으로 하는 장치.
제 16항에 있어서,
상기 코드 수정자는,
상기 N 비트 디지털 입력 코드의 최상위 비트(MSBs)의 미리 정해진 수에 기반해서 상기 제 1 LUT로부터 제 1 수정 코드를 선택하고;
상기 N 비트 디지털 입력 코드의 상기 최상위 비트(MSBs)의 상기 미리 정해진 수에 기반하여 상기 제 2 LUT로부터 제 2 수정 코드를 선택하며; 및
상기 허용된 N 비트 디지털 입력 코드, 상기 제 1 LUT로부터 선택된 상기 제 1 수정 코드, 및 상기 제 2 LUT로부터 선택된 상기 제 2 수정 코드에 기반하여 상기 N+M 비트 디지털 출력 코드를 생성하도록 구성되는 것을 특징으로 하는 장치.
제 17항에 있어서,
상기 N+M 비트 DAC는,
최상위 세그먼트 및 최하위 세그먼트를 포함하는 복수의 세그먼트를 포함하며;
여기에서, 상기 최상위 세그먼트는 레지스터에 의해 실행된 2＾X 서브 세그먼트를 포함하며;
여기에서, 상기 제 1 및 제 2 LUTs로부터 상기 제 1 및 제 2 수정 코드를 선택하도록 상기 코드 수정자에 의해 사용된 상기 미리 정해진 수의 MSBs는, X MSBs를 포함하는 것을 특징으로 하는 장치.
제 17항에 있어서,
상기 코드 수정자는,
N 비트 INL 수정 코드(INLCC)를 생성하도록 상기 제 1 LUT로부터 선택된 상기 상기 제 1 수정 코드를 상기 허용된 N 비트 디지털 입력 코드에 부가하고;
N+M 비트 INL INLCC를 생성하기 위해 N 비트 INLCC를 비트 확장하며;
상기 N+M 비트 INLCC가 DNL 수정을 요구하는지 아닌 지를 결정하며;
만일 상기 N+M 비트 INLCC가 DNL 수정을 요구하면, 상기 제 2 LUT로부터 상기 제 2 수정 코드의 기준화된 버전에 기반하여 상기 N+M 비트 INLCC를 수정하며; 및
만일 상기 N+M 비트 INLCC가 DNL 수정을 요구하지 않는다면, 상기 N+M 비트 INLCC와 등가인 상기 N+M 비트 디지털 출력 코드를 갖도록 구성되는 것을 특징으로 하는 장치.
제 17항에 있어서,
상기 코드 수정자는,
상기 제 1 LUT 및 상기 제 2 LUT를 저장하도록 구성된 비휘발성 메모리에 대한 액세스를 포함하는 것을 특징으로 하는 장치.
제 17항에 있어서,
N=16, M=1, 및 상기 MSBs의 미리 정해진 수=4인 것을 특징으로 하는 장치.
제 16항에 있어서,
상기 N 비트 DAC의 오프라인 시험 동안 수정 코드의 상기 제 1 세트 및 수정 코드의 상기 제 2 세트가 결정되는 것을 특징으로 하는 장치.
제 22항에 있어서,
상기 장치의 상기 오프라인 시험 동안 상기 INL 값이 측정되는 것을 특징으로 하는 장치.
제 23항에 있어서,
상기 장치의 상기 오프라인 시험 동안 상기 DNL 값은 측정되거나 계산되는 것을 특징으로 하는 장치.