KR101180393B1 - 반도체 메모리 장치의 레벨 쉬프트 회로 - Google Patents

반도체 메모리 장치의 레벨 쉬프트 회로 Download PDF

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Abstract

본 발명은 딥 파워다운 모드 동작시 레벨 쉬프트 회로에서 발생하는 전류 소모의 양을 줄이기 위한 반도체 메모리 장치의 레벨 쉬프트 회로를 개시한다. 제 1 전원에 의해 구동되며,딥 파워다운 모드시에 인에이블되는 딥 파워다운 신호에 응답하여 입력 신호를 제 3 노드에 출력하는 입력부; 상기 제 3 노드로 입력되는 상기 입력부의 출력과 상기 제 1 전원에 응답하여, 입력측 제 1 노드와 출력측 제 2 노드 간에 전위차를 유발시키는 전위차 발생부; 제 2 전원에 의해 구동되며, 상기 입력측 제 1 노드와 상기 출력측 제 2 노드의 전위차에 따른 증폭을 수행하는 증폭부; 상기 제 3 노드와 접지 사이 및 상기 제 1 노드와 상기 접지 사이에 구성되며 상기 딥 파워다운 신호를 수신하여 상기 제 3 노드 및 상기 제 1 노드의 전위를 제어하는 제어부; 및 상기 제 2 전원에 의해 구동되며, 상기 증폭부에서 증폭된 신호를 출력 신호로 출력하는 출력부;를 포함한다.

Description

반도체 메모리 장치의 레벨 쉬프트 회로{LEVEL SHIFT CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래 기술에 따른 반도체 메모리 장치의 레벨 쉬프트 회로의 회로도.
도 2는 본 발명의 제 1 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로의 회로도.
도 3은 본 발명의 제 2 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로의 회로도.
도 4는 본 발명의 제 3 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로의 회로도.
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는, 딥 파워다운 모드 동작시 레벨 쉬프트 회로에서 발생하는 전류 소모의 양을 줄이기 위한 반도체 메모리 장치의 레벨 쉬프트 회로에 관한 것이다.
일반적으로, 반도체 메모리 장치는 활성화 상태에서 주변 회로들을 동작시켜 데이터를 저장하거나 저장된 데이터를 외부로 출력하고, 대기 상태에서 불필요한 주변 회로들을 디스에이블시켜 소모되는 전력을 최소화한다.
또한, 반도체 메모리 장치는 장시간 대기 상태에 있게 되면, 대기 상태에서 소모되는 불필요한 전력소모를 줄이기 위해 주변 회로의 동작을 정지시키는 딥 파워다운 모드(Deep Power Down Mode)로 진입한다.
하지만, 이러한 딥 파워다운 모드로 진입한 반도체 메모리 장치는 모든 전원을 오프시킬 수 없기 때문에, 회로 내부적으로 오프되는 전원과 오프되지 않은 전원이 공존하게 된다. 이와 같은 상황에서, 반도체 메모리 장치에 구비된 레벨 쉬프트(Level Shift) 회로는 전류를 많이 소모하게 되는데, 이를 상세히 살펴보면 아래와 같다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 레벨 쉬프트 회로의 회로도이다.
도시된 바와 같이, 종래 기술에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 전원A(PowerA) 및 전원B(PowerB)를 사용하여 동작하며, 전원A(PowerA)가 전원B(PowerB)보다 높은 레벨로 레벨 쉬프트 회로에 인가된다.
이러한 종래 기술에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 딥 파워다운 모드 동작시 전원A(PowerA)가 온되고 전원B(PowerB)가 오프될 경우, 전원B(PowerB)에 의해 구동되는 인버터(INV1)가 동작하지 않는다. 그러면, 제 3 노드(ND3)가 플로팅(Floating) 상태, 즉, '하이' 레벨인지 '로우' 레벨인지 모르는 상태로 된다.
이 상태에서, 전원A(PowerA)에 의한 전류는 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)를 통하여 접지(GND)로 흐르는 경우가 발생하게 된다. 이 전류 경로는 전원B(PowerB)에 의해 PMOS 트랜지스터(P2)가 턴 온되고, 제 3 노드(ND3)가 플로팅됨에 따라 NMOS 트랜지스터(N2)가 턴 온되어 형성된 것이다. 따라서, 종래 기술에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 상기 전류 경로를 따라 전원(PowerA)에서 접지(GND)로 전류 소모가 발생한다.
종래 기술에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 딥 파워다운 모드 동작시 전류의 흐름을 차단함으로써, 전력의 낭비를 최소화해야 한다. 그러나, 종래 기술에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 전원(PowerA)이 온 상태이고 전원(PowerB)이 오프 상태인 경우, 상술한 도 1의 설명과 같이 제 3 노드(ND3)가 플로팅 상태로 되어 NMOS 트랜지스터(N2)가 턴 온될 수 있다.
따라서, 종래 기술에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 딥 파워다운 모드 동작시 상기한 경우에 전원(PowerA)에서 접지(GND)로 지속적인 전류 소모가 발생하는 문제점이 있다.
아울러, 종래 기술에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 정상 동작시, PMOS 트랜지스터(P1,P2)를 통하여 노드(ND1)와 노드(ND2)의 전위차를 증폭하는데, 이때, PMOS 트랜지스터(P1)와 PMOS 트랜지스터(P2)에 의해 증폭 동작이 느리거나 오류가 발생하는 문제점이 있다.
예를 들어, 종래 기술에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 정상 동작시 입력 신호(Vin)가 하이 레벨의 전위를 갖는 경우, 노드(ND1)와 노드(ND2)의 전위차를 증폭하여 '로우' 레벨의 전위를 갖는 출력 신호(Vout)를 출력해 야 한다.
하지만, PMOS 트랜지스터(P1)와 PMOS 트랜지스터(P2)의 사이즈(size) 차이로 인하여 PMOS 트랜지스터(P1)가 먼저 턴 온될 경우, 노드(ND1)에 '하이' 레벨의 전위가 인가되어 PMOS 트랜지스터(P2)가 턴 오프될 수 있다. 이에 따라, 노드(ND1)가 '하이' 레벨로 되고, 노드(ND2)가 '로우' 레벨로 됨으로써, '하이' 레벨의 전위를 갖는 출력 신호(Vout)를 출력하는 오류가 발생하는 문제점이 있다.
또한, 종래 기술에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 PMOS 트랜지스터(P1,P2)의 동작 특성으로 인하여 노드(ND1)와 노드(ND2)의 전위차를 서서히 증폭하므로, 증폭 동작이 느린 단점이 있다.
따라서, 본 발명은 상기한 바와 같은 선행기술에 내재한 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은 반도체 메모리 장치의 레벨 쉬프트 회로에서 딥 파워다운 모드 동작시 발생하는 전류 소모를 줄이고, 정상 동작시 오류가 발생하지 않도록 하기 위함이다.
상기한 바와 같은 목적을 달성하기 위한 반도체 메모리 장치의 레벨 쉬프트 회로는, 제 1 전원에 의해 구동되며,딥 파워다운 모드시에 인에이블되는 딥 파워다운 신호에 응답하여 입력 신호를 제 3 노드에 출력하는 입력부; 상기 제 3 노드로 입력되는 상기 입력부의 출력과 상기 제 1 전원에 응답하여, 입력측 제 1 노드와 출력측 제 2 노드 간에 전위차를 유발시키는 전위차 발생부; 제 2 전원에 의해 구동되며, 상기 입력측 제 1 노드와 상기 출력측 제 2 노드의 전위차에 따른 증폭을 수행하는 증폭부; 상기 제 3 노드와 접지 사이 및 상기 제 1 노드와 상기 접지 사이에 구성되며 상기 딥 파워다운 신호를 수신하여 상기 제 3 노드 및 상기 제 1 노드의 전위를 제어하는 제어부; 및 상기 제 2 전원에 의해 구동되며, 상기 증폭부에서 증폭된 신호를 출력 신호로 출력하는 출력부;를 포함하는 것을 특징으로 한다.
상기 구성에서, 상기 제 1 전원보다 상기 제 2 전원은 더 높은 전위를 가지는 것이 바람직하다.
상기 구성에서, 상기 제어부는 상기 딥 파워다운 신호가 인에이블될 때, 상기 제 3 노드의 전위를 로우 레벨로 하강시키는 것이 바람직하다.
상기 구성에서, 상기 제어부는 상기 제 3 노드와 상기 접지 사이에 연결되고, 게이트에 상기 딥 파워다운 신호를 입력받는 엔모스 트랜지스터로 구성되는 것이 바람직하다.
상기 구성에서, 상기 제어부는 상기 딥 파워다운 신호가 인에이블될 때, 상기 입력측 제 1 노드의 전위를 로우 레벨로 하강시키는 것이 바람직하다.
삭제
상기 구성에서, 상기 제어부는 상기 제 1 노드와 상기 접지 사이에 연결되며, 게이트에 상기 딥 파워다운 신호를 입력받는 엔모스 트랜지스터로 구성되는 것이 바람직하다.
상기 구성에서, 상기 입력부는 상기 제 1 전원에 의해 구동되며, 상기 입력 신호와 상기 딥 파워다운 신호를 입력받는 노아 게이트로 구성되는 것이 바람직하다.
삭제
상기 구성에서, 상기 증폭부와 상기 출력부 사이에 연결되며, 상기 딥 파워다운 신호가 디스에이블 상태일 때 상기 출력측 제 2 노드의 전위를 제어하는 고정부를 더 구비하는 것이 바람직하다.
상기 구성에서, 상기 고정부는 상기 딥 파워다운 신호가 게이트로 입력되고, 상기 딥 파워다운 신호가 디스에이블 상태일 때 턴 온되어 상기 출력측 제 3 노드를 하이 레벨로 고정하는 피모스 트랜지스터로 구성되는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
도 2는 본 발명의 제 1 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로의 회로도이다.
도시된 바와 같이, 본 발명의 제 1 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 입력 신호(Vin)를 입력받는 입력부(110); 입력부(110)에서 출력된 신호에 응답하여, 제 4 노드(ND4)와 노드(ND5)에 전위차를 유발시키는 전위차 발생부(120); 제 4 노드(ND4)와 노드(ND5) 간의 전위차를 증폭하는 증폭부(130); 딥 파워다운 모드시에 인에이블되는 딥 파워다운 신호(dpds)를 입력받아서, 제 4 노드(ND4)와 노드(ND5)의 전위를 조절하는 제어부(140); 및 증폭부(130)의 증폭된 출력을 반전시켜 출력 신호(Vout)로 출력하는 출력부(150);를 포함한다.
여기서, 입력부(110)는 전원(PowerB)에 의해 구동되며, 입력 신호(Vin)를 반전시켜서 노드(ND6)로 출력하는 인버터(INV3)로 구성된다.
그리고, 전위차 발생부(120)는 증폭부(130)의 입력측 제 4 노드(ND4)와 노드(ND6) 사이에 연결되는 NMOS 트랜지스터(N3)와, 증폭부(130)의 출력측 노드(ND5)와 접지(GND) 사이에 연결되는 NMOS 트랜지스터(N4)로 구성된다. 여기서, NMOS 트랜지스터(N3)의 게이트는 전원B(PowerB)와 연결되고, 인버터(INV3)의 출력이 노드(ND6)에 인가되며, NMOS 트랜지스터(N4)의 게이트는 노드(ND6)와 연결된다.
또한, 증폭부(130)는 구동을 위한 전원A(PowerA)가 PMOS 트랜지스터(P3,P4)에 공통으로 공급되게 구성되고, 각 PMOS 트랜지스터(P3,P4)의 다른 일단은 각각 입력측 제 4 노드(ND4)와 출력측 노드(ND5)에 연결되며, 각 PMOS 트랜지스터(P3,P4)의 게이트와 입력 및 출력측 노드(ND4,ND5)는 크로스(cross)되게 연결된다.
그리고, 제어부(140)는 제 4 노드(ND4)와 접지(GND) 사이에 연결된 NMOS 트랜지스터(N5)와, 노드(ND6)와 접지(GND) 사이에 연결된 NMOS 트랜지스터(N6)로 구성된다. 여기서, NMOS 트랜지스터(N5,N6)의 게이트는 딥 파워다운 신호(dpds)를 입력받는다.
아울러, 출력부(150)는 전원B(PowerB)에 의해 구동되며, 노드(ND5)의 전위를 입력받아 반전시켜서 출력 신호(Vout)로 출력하는 인버터(INV4)로 구성된다.
이와 같은 구성을 갖는 본 발명의 제 1 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 정상 동작시, 제어부(140)를 턴 오프시켜 정상적으로 레벨 시프트 동작을 한다.
이러한 본 발명의 제 1 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 전원A(PowerA)와 전원B(PowerB)가 정상적으로 공급되는 정상 동작시 입력 신호가 '하이' 레벨인 경우와 '로우' 레벨인 경우로 나누어 상세히 살펴보면 아래와 같다.
우선, 입력부(110)는 입력 신호가 '하이' 레벨인 경우, 인버터(INV3)를 통하여 '로우' 레벨의 전위를 노드(ND6)로 출력한다. 이와 동시에, 제어부(140)의 트랜지스터(N5,N6)는 딥 파워다운 신호(dpds)가 디스에이블 상태이므로 턴 오프되고, 노드(ND4,ND6)와 접지(GND) 사이의 연결이 차단된다.
이어서, 전위차 발생부(120)의 NMOS 트랜지스터(N3)는 게이트 단자에 전원B(PowerB) 레벨의 전위가 인가되어 턴 온되므로, 제 4 노드(ND4)의 전위가 '하이' 레벨로 상승한다. 이와 동시에, 제어부(120)의 NMOS 트랜지스터(N4)는 인버터(INV3)에서 '하이' 레벨의 전위를 출력하므로 턴 온되고, 노드(ND5)의 전위가 '로우' 레벨로 떨어진다.
이어서, 증폭부(130)의 PMOS 트랜지스터(P3)는 게이트 단자에 '로우' 레벨의 전위가 인가되어 턴 오프되므로, 제 4 노드(ND4)의 전위가 전원A(PowerA) 레벨로 점차 상승한다. 이와 동시에, 증폭부(130)의 PMOS 트랜지스터(P4)는 게이트 단자에 '하이' 레벨의 전위가 인가되어 턴 오프되므로, 노드(ND5)의 전위가 접지(GND) 레벨로 점차 하강한다.
이어서, 출력부(150)의 인버터(INV4)는 제 4 노드(ND4)를 통해 전원A(PowerA) 레벨의 전위를 입력받아 '로우' 레벨의 전위를 가진 출력 신호(Vout)를 출력한다.
다음, 입력부(110)는 입력 신호가 '로우' 레벨인 경우, 인버터(INV3)를 통하여 '하이' 레벨의 전위를 노드(ND6)로 출력한다. 이와 동시에, 제어부(140)의 트랜지스터(N5,N6)는 딥 파워다운 신호(dpds)가 디스에이블 상태이므로 턴 오프되고, 노드(ND4,ND6)와 접지(GND) 사이의 연결이 차단된다.
이어서, 전위차 발생부(120)의 NMOS 트랜지스터(N3)는 게이트 단자에 전원B(PowerB) 레벨의 전위가 인가되어 턴 온되므로, 제 4 노드(ND4)의 전위가 '하이' 레벨로 상승한다. 이와 동시에, 제어부(120)의 NMOS 트랜지스터(N4)는 인버터(INV3)에서 '로우' 레벨의 전위를 출력하므로 턴 오프되고, 노드(ND5)와 접지(GND) 사이의 연결이 차단된다.
이어서, 증폭부(130)의 PMOS 트랜지스터(P3)는 게이트 단자에 '하이' 레벨의 전위가 인가되어 턴 온되므로, 노드(ND5)의 전위가 접지(GND) 레벨로 점차 하강한다. 이와 동시에, 증폭부(130)의 PMOS 트랜지스터(P4)는 게이트 단자에 '로우' 레벨의 전위가 인가되어 턴 온되므로, 노드(ND5)의 전위가 전원A(PowerA) 레벨로 점차 상승한다.
이어서, 출력부(150)의 인버터(INV3)는 전원A(PowerA) 레벨의 전위를 입력받아 '로우' 레벨의 전위를 가진 출력 신호(Vout)를 출력한다.
이와 같이, 본 발명의 제 1 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프 트 회로는 정상 동작시, 입력 신호(Vin)의 레벨을 쉬프트시켜 출력 신호(Vout)로 출력한다.
그리고, 본 발명의 제 1 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로의 딥 파워다운 동작을 상세히 살펴보면 아래와 같다. 여기서, 전원A(PowerA)는 온 상태이고, 전원B(PowerB)는 오프 상태인 것으로 가정한다.
우선, 제어부(140)의 트랜지스터(N5,N6)는 딥 파워다운 신호(dpds)가 인에이블 상태이므로 턴 온되고, 노드(ND4,ND6)의 전위가 '로우' 레벨로 하강한다.
이에 따라, 전위차 발생부(120)의 NMOS 트랜지스터(N4)는 게이트에 '로우' 레벨의 전위가 인가되어 턴 오프되므로, 노드(ND5)와 접지(GND) 사이의 연결이 차단된다. 이와 동시에, 전위차 발생부(120)의 NMOS 트랜지스터(N3)는 전원B(PowerB)가 오프 상태이므로 턴 오프되고, 제 4 노드(ND4)와 노드(ND6) 사이에 연결이 차단된다.
이어서, 증폭부(130)의 PMOS 트랜지스터(P4)는 게이트 단자에 '로우' 레벨의 전위가 인가되어 턴 온된다.
이때, 전위차 발생부(120)의 NMOS 트랜지스터(N4)는 턴 오프된 상태이므로, 전류가 전원A(PowerA)에서 접지(GND)로 흐르지 않는다. 즉, 본 발명의 제 1 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 제어부(140)의 트랜지스터(N6)를 통하여 노드(ND6)의 전위를 '로우' 레벨로 하강시키므로, 전위차 발생부(120)의 NMOS 트랜지스터(N4)가 턴 오프되어 전원A(PowerA)와 접지(GND) 사이에 전류 경로를 형성시키지 않는다.
이와 동시에, 증폭부(130)의 PMOS 트랜지스터(P3)는 게이트 단자에 '하이' 제 5 노드(ND5) 않는다.
이어서, 출력부(150)의 인버터(INV3)는 '하이' 레벨의 전위를 입력받아 '로우' 레벨의 전위를 가진 출력 신호(Vout)를 출력한다.
이상에서 살펴본 바와 같이, 본 발명의 제 1 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 딥 파워다운 모드 동작시, 제어부(140)를 통하여 제 4 및 제 6 노드(ND4,ND6)의 전위를 '로우' 레벨로 하강시킨다.
이에 따라, 본 발명의 제 1 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 NMOS 트랜지스터(N4)와 PMOS 트랜지스터(P3)가 턴 오프되어 전류가 전원A(PowerA)에서 접지(GND)로 흐르지 않는다.
이와 같이, 본 발명의 제 1 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 딥 파워다운 모드 동작시, 전원A(PowerA)와 접지(GND) 사이에 전류 경로를 형성시키지 않으므로, 전원A(PowerA)가 온 상태이고 전원B(PowerB)가 오프인 상태에서 전류 소모를 줄이는 효과가 있다.
따라서, 본 발명의 제 1 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 딥 파워다운 모드 동작 중 전원A(PowerA)가 온 상태이고 전원B(PowerB)가 오프인 상태일 때, 전원A(PowerA)와 접지(GND) 사이의 전류 경로를 차단함으로써, 전원A(PowerA)와 접지(GND) 사이에서 발생하는 전류 소모를 줄이는 효과가 있다.
도 3은 본 발명의 제 2 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로의 회로도이다.
도시된 바와 같이, 본 발명의 제 2 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 입력 신호(Vin)와 딥 파워다운 신호(dpds)를 입력받는 입력부(210), 전위차 발생부(220), 증폭부(230), 제어부(240) 및 출력부(250)를 포함한다.
여기서, 입력부(210)는 전원B(PowerB)에 의해 구동되며, 입력 신호(Vin)와 딥 파워다운 신호(dpds)를 논리 조합하여 '하이' 또는 '로우' 레벨의 전위를 출력하는 노아 게이트(NR1)로 구성된다.
그리고, 전위차 발생부(220), 증폭부(230), 제어부(240) 및 출력부(250)는 도 2에 상술한 전위차 발생부(120), 증폭부(130), 제어부(140) 및 출력부(150)와 각각 동일하므로, 구체적인 설명을 생략한다.
이와 같은 구성을 갖는 본 발명의 제 2 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 정상 동작시, 딥 파워다운 신호(dpds)가 디스에이블되므로, 정상적으로 레벨 시프트 동작을 한다.
그리고, 본 발명의 제 2 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 딥 파워다운 모드 동작에서 본 발명의 제 1 실시 예와 마찬가지로 전원A(PowerA)가 온 상태이고 전원B(Power)가 오프 상태인 경우에 전원A(PowerA)에서 접지(GND)로 전류 소모가 발생하는 것을 방지할 뿐만 아니라, 전원A(PowerA)와 전원B(PowerB)가 모두 온 상태인 경우에서도 전원A(PowerA)에서 접지(GND)로 전류 소모가 발생하는 것을 방지하는 효과가 있다.
이를 상세히 살펴보면, 본 발명의 제 2 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 딥 파워다운 모드 동작에서 전원A(PowerA)가 온 상태이고 전원B(Power)가 오프 상태인 경우, 본 발명의 제 1 실시 예와 동일한 동작을 하므로 생략한다.
그리고, 본 발명의 제 2 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 딥 파워다운 모드 동작에서 전원A(PowerA)와 전원B(PowerB)가 모두 온 상태인 경우, 딥 파워다운 신호(dpds)가 인에이블되어 제 9 노드(ND9)가 '로우' 레벨로 하강한다.
다시 말해, 입력부(210)의 노아 게이트(NR1)는 딥 파워다운 신호(dpds)가 인에이블되므로, 입력 신호(Vin)의 논리 레벨에 관계없이 제 9 노드(ND9)의 전위를 '로우' 레벨로 고정한다.
따라서, 본 발명의 제 2 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 딥 파워다운 모드 동작에서 전원B(PowerB)이 온 상태인 경우, 제 9 노드(ND9)의 전위를 로우 레벨로 고정하여 NMOS 트랜지스터(N8)를 턴 오프시키므로, 전원(PowerA)에서 접지(GND)로 전류 소모가 발생하는 것을 방지하는 효과가 있다.
도 4는 본 발명의 제 3 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로의 회로도이다.
도시된 바와 같이, 본 발명의 제 3 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 입력부(310), 전위차 발생부(320), 증폭부(330), 제어부(340), 고정부(350) 및 출력부(360)를 포함한다.
여기서, 고정부(350)는 전원A(PowerA)과 제 11 노드(ND11) 사이에 연결되어 딥 파워다운 신호(dpds)에 따라 턴 온 여부가 결정되는 PMOS 트랜지스터(P9)로 구성된다.
즉, PMOS 트랜지스터(P9)는 게이트 단자를 통하여 딥 파워다운 신호(dpds)를 입력받아, 딥 파워다운 신호(dpds)가 디스에이블될 때 제 11 노드(ND11)의 전위가 '하이' 레벨로 하강한다.
그리고, 입력부(310), 전위차 발생부(320), 증폭부(330), 제어부(340) 및 출력부(360)는 도 3에 상술한 입력부(210), 전위차 발생부(220), 증폭부(230), 제어부(240) 및 출력부(250)와 각각 동일하므로, 구체적인 설명을 생략한다.
이와 같은 구성을 갖는 본 발명의 제 3 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 정상 동작시, 딥 파워다운 신호(dpds)가 디스에이블되어 PMOS 트랜지스터(P9)가 턴 온되므로, '로우' 레벨의 전위를 출력 신호(Vout)로 출력한다.
이를 상세히 살펴보면, 본 발명의 제 3 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 입력 신호가 '하이' 레벨의 전위인 경우, 제 10 노드(ND10)에 '로우' 레벨의 전위를 전달한다.
이후, 증폭부(330)는 PMOS 트랜지스터(P7,P8)를 통하여 제 10 노드(ND10)와 제 11 노드(ND11)의 전위차를 증폭하는데, 이때, PMOS 트랜지스터(P7)와 PMOS 트랜지스터(P8)에 의해 증폭 동작이 느리거나 오류가 발생할 수 있다.
이러한 문제점을 해결하기 위하여, 본 발명의 제 3 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 정상 동작시, 고정부(350)의 PMOS 트랜지스터(P9)를 통하여 제 11 노드(ND11)의 전위를 '하이' 레벨로 상승시키므로, 정상적인 '로우' 레벨의 전위를 갖는 출력 신호(Vout)를 출력하는 효과가 있다.
즉, 고정부(350)는 정상 동작시, 디스에이블된 딥 파워다운 신호(dpds)를 입력받아 턴 온되므로, 전원A(PowerA)에 의해 제 11 노드(ND11)의 전위가 '하이' 레벨로 상승한다. 이에 따라, 본 발명의 제 3 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 정상 동작시, 고정부(350)를 통하여 제 11 노드(ND11)의 전위를 '하이' 레벨로 고정시키므로, '로우' 레벨의 전위를 갖는 출력 신호(Vout)를 더욱 빨리 출력하는 효과가 있다.
이때, 고정부(350)의 PMOS 트랜지스터(P9)는 제 11 노드(ND11)의 전위를 '하이' 레벨로 고정시키기 위해 증폭부(330)의 PMOS 트랜지스터(P7,P8)보다 더 빨리 턴 온되어야 한다. 따라서, 고정부(350)는 PMOS 트랜지스터(P7,P8)보다 작은 사이즈를 갖는 PMOS 트랜지스터(P9)로 구성된다.
또한, 도면에 도시되지는 않았지만, 본 발명의 제 3 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 '하이' 레벨의 전위를 갖는 출력 신호(Vout)를 출력하기를 원할 경우, 노드와 접지 사이에 연결된 NMOS 트랜지스터를 갖는 고정부(350)로 대체할 수 있다. 여기서, NMOS 트랜지스터의 게이트 단자는 딥 파워다운 신호(dpds)를 반전하여 입력받는다.
이상에서 살펴본 바와 같이, 본 발명의 제 1 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 딥 파워다운 모드 동작에서 전원(PowerA)이 온 상태이 고 전원(PowerB)이 오프 상태일 때, 제어부(140)를 통하여 전원(PowerA)과 접지(GND) 사이에 전류 경로를 차단함으로써, 전원(PowerA)과 접지(GND) 사이에서 발생하는 전류 소모를 줄이는 효과가 있다.
또한, 본 발명의 제 2 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 딥 파워다운 모드 동작에서 전원(PowerA,PowerB)이 온 상태인 경우, 입력부(210)를 통하여 제 7 노드(ND7)의 전위를 로우 레벨로 고정함으로써, 전원(PowerA)과 접지(GND) 사이에서 발생하는 전류 소모를 줄이는 효과가 있다.
아울러, 본 발명의 제 3 실시 예에 따른 반도체 메모리 장치의 레벨 쉬프트 회로는 정상 동작시, 고정부(350)를 통하여 입력 신호(Vin)에 따라 제 11 노드(ND11)의 전위를 '하이' 또는 '로우' 레벨로 고정함으로써, 출력 신호(Vout)의 오류가 발생하지 않는 동시에, 출력 신호(Vout)를 더욱 빠르게 출력하는 효과가 있다.
본 발명의 제 1 실시 예에 상기한 바와 같은 구성에 따라, 반도체 메모리 장치의 레벨 쉬프트 회로에서, 딥 파워다운 모드 동작에서 하나의 전원이 온 상태이고 하나의 전원이 오프 상태일 때, 상기 온 상태인 전원과 접지 사이의 연결을 차단함으로써, 상기 온 상태인 전원과 접지 사이에 발생하는 전류 소모를 줄이는 효과가 있다.
또한, 본 발명의 제 2 실시 예에 상기한 바와 같은 구성에 따라, 반도체 메모리 장치의 레벨 쉬프트 회로에서, 딥 파워다운 모드 동작에서 두 개의 전원이 온 상태일 때, 상기 온 상태인 전원들과 접지 사이의 연결을 차단함으로써, 상기 온 상태인 전원들과 접지 사이에 발생하는 전류 소모를 줄이는 효과가 있다.
아울러, 본 발명의 제 3 실시 예에 상기한 바와 같은 구성에 따라, 반도체 메모리 장치의 레벨 쉬프트 회로에서, 정상 동작시, 출력 노드의 전위를 고정시켜 줌으로써, 출력 신호의 오류가 발생하지 않는 동시에, 출력 신호를 더욱 빠르게 출력하는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (11)

  1. 제 1 전원에 의해 구동되며,딥 파워다운 모드시에 인에이블되는 딥 파워다운 신호에 응답하여 입력 신호를 제 3 노드에 출력하는 입력부;
    상기 제 3 노드로 입력되는 상기 입력부의 출력과 상기 제 1 전원에 응답하여, 입력측 제 1 노드와 출력측 제 2 노드 간에 전위차를 유발시키는 전위차 발생부;
    제 2 전원에 의해 구동되며, 상기 입력측 제 1 노드와 상기 출력측 제 2 노드의 전위차에 따른 증폭을 수행하는 증폭부;
    상기 제 3 노드와 접지 사이 및 상기 제 1 노드와 상기 접지 사이에 구성되며 상기 딥 파워다운 신호를 수신하여 상기 제 3 노드 및 상기 제 1 노드의 전위를 제어하는 제어부; 및
    상기 제 2 전원에 의해 구동되며, 상기 증폭부에서 증폭된 신호를 출력 신호로 출력하는 출력부;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 레벨 쉬프트 회로.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제 1 전원보다 상기 제 2 전원은 더 높은 전위를 가지는 것을 특징으로 하는 반도체 메모리 장치의 레벨 쉬프트 회로.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제어부는 상기 딥 파워다운 신호가 인에이블될 때, 상기 제 3 노드의 전위 및 상기 제 1 노드의 전위를 로우 레벨로 하강시키는 것을 특징으로 하는 반도체 메모리 장치의 레벨 쉬프트 회로.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서,
    상기 제어부는 상기 제 3 노드와 상기 접지 사이에 연결되고, 게이트에 상기 딥 파워다운 신호를 입력받는 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 레벨 쉬프트 회로.
  5. 삭제
  6. 삭제
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서,
    상기 제어부는 상기 제 1 노드와 상기 접지 사이에 연결되며, 게이트에 상기 딥 파워다운 신호를 입력받는 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 레벨 쉬프트 회로.
  8. 삭제
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 입력부는 상기 제 1 전원에 의해 구동되며, 상기 입력 신호와 상기 딥 파워다운 신호를 입력받는 노아 게이트로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 레벨 쉬프트 회로.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 증폭부와 상기 출력부 사이에 연결되며, 상기 딥 파워다운 신호가 디스에이블 상태일 때 상기 출력측 제 2 노드의 전위를 제어하는 고정부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 레벨 쉬프트 회로.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 10 항에 있어서,
    상기 고정부는 상기 딥 파워다운 신호가 게이트로 입력되고, 상기 딥 파워다운 신호가 디스에이블 상태일 때 턴 온되어 상기 출력측 제 2 노드를 하이 레벨로 고정하는 피모스 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 레벨 쉬프트 회로.
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