KR101158919B1 - 복호 방법 및 복호 장치, 및 기록 매체 - Google Patents

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Abstract

본 발명은, 회로 규모를 억제하면서, 동작 주파수도 십분 실현 가능한 범위로 억제하고, 메모리 액세스의 제어도 용이하게 행하는 것을 할 수 있도록 하는 복호 방법 및 복호 장치, 및 프로그램에 관한 것이다. LDPC(Low Density Parity Check) 부호의 원래의 검사 행렬에 대하여, 행 치환과 열 치환 중 한쪽 또는 양쪽을 행하여 얻어지는 변환 검사 행렬을 이용하여, LDPC 부호가 복호된다. 이 경우에, P×P의 단위 행렬, 그 단위 행렬의 콤포넌트인 1중 1개 이상이 0으로 된 행렬인 준 단위 행렬, 단위 행렬 혹은 준 단위 행렬을 사이클릭 시프트한 행렬인 시프트 행렬, 단위 행렬, 준 단위 행렬, 혹은 시프트 행렬 중의 복수의 합인 합 행렬, 또는 P×P의 0 행렬을 구성 행렬로 하고, 변환 검사 행렬은, 복수의 구성 행렬의 조합으로 표시된다. 체크 노드 계산부(302)는, 체크 노드의 연산을, P개 동시에 행하고, 가변 노드 계산부(304)는, 가변 노드의 연산을, P개 동시에 행한다.
Figure R1020057000592
LDPC 부호, 사이클릭 시프트, FIFO, RAM

Description

복호 방법 및 복호 장치, 및 기록 매체{DECODING METHOD, DECODING DEVICE, AND RECORDING MEDIUM}
본 발명은, 복호 방법 및 복호 장치, 및 프로그램에 관한 것으로, 특히 저밀도 패리티 검사 부호에 의한 부호화가 실시된 부호의 복호를 행하는 복호 방법 및 복호 장치, 및 프로그램에 관한 것이다.
최근, 예를 들면 이동체 통신이나 심우주 통신 등과 같은 통신 분야, 및 지상파 또는 위성 디지털 방송 등과 같은 방송 분야의 연구가 현저하게 진행되고 있지만, 그에 수반하여, 오류 정정 부호화 및 복호의 효율화를 목적으로 하여 부호 이론에 관한 연구도 활발하게 행해지고 있다.
부호 성능의 이론적 한계로서는, 소위 샤논(C.E.Shannon)의 통신로 부호화 정리에 의해서 부여되는 샤논 한계가 알려져 있다. 부호 이론에 관한 연구는, 이 샤논 한계에 가까운 성능을 나타내는 부호를 개발하는 것을 목적으로 하여 행해지고 있다. 최근에는, 샤논 한계에 가까운 성능을 나타내는 부호화 방법으로서, 예를 들면 병렬 연접 컨볼루션 부호(PCCC(Parallel Concatenated Convolutional Codes))나, 종렬 연접 컨볼루션 부호(SCCC(Serially Concatenated Convolutional Codes)) 등과 같은, 소위 터보 부호화(Turbo coding)라고 하는 방법이 개발되어 있 다. 또한, 이들 터보 부호가 개발되는 한편, 옛부터 알려진 부호화 방법인 저밀도 패리티 검사 부호(Low Density Parity Check codes)(이하, LDPC 부호라고 함)가 각광을 받고 있다.
LDPC 부호는, R.G.Gallager에 의한「R.G.Gallager, "Low Density Parity Check Codes", Cambridge, Massachusetts: M.I.T.Press, 1963」에서 최초로 제안된 것으로, 그 후, 「D.J.C.MacKay, "Good error correcting codes based on very sparse matrices", Submitted to IEEE Trans.Inf.Theory, IT-45, pp.399-431, 1999」나, 「M.G.Luby, M.Mitzenmacher, M.A.Shokrollahi and D.A.Spielman, "Analysis of low density codes and improved designs using irregular graphs", in Proceedings of ACM Symposium on Theory of Computing, pp.249-258,1998」 등에서 재주목받는 데에 이르렀다.
LDPC 부호는, 최근의 연구에 의해, 터보 부호 등과 마찬가지로, 부호 길이를 길게 해 감에 따라서, 샤논 한계에 가까운 성능이 얻어지는 것을 알 수 있다. 또한, LDPC 부호는, 최소 거리가 부호 길이에 비례한다고 하는 성질이 있기 때문에, 그 특징으로서, 블록 오류 확률 특성이 좋고, 또한 터보 부호 등의 복호 특성에서 관측되는, 소위 에러 플로어 현상이 거의 발생하지 않는 것도 이점으로 들 수 있다.
이하, 이러한 LDPC 부호에 대하여 구체적으로 설명한다. 또한, LDPC 부호는, 선형 부호로, 반드시 2원일 필요는 없지만, 여기서는 2원인 것으로서 설명한다.
LDPC 부호는, 그 LDPC 부호를 정의하는 검사 행렬(parity check matrix)이 희소한 것을 최대의 특징으로 하는 것이다. 여기서, 희소 행렬이란, 행렬의 콤포넌트의 "1"의 개수가 매우 적게 구성되는 것으로, 희소 검사 행렬을 H로 나타내는 것으로 하면, 그와 같은 검사 행렬로서는, 예를 들면 도 1에 도시한 바와 같이, 각 열의 해밍 가중치("1"의 수)(weight)가 "3"이고, 또한 각 행의 해밍 가중치가 "6"인 것 등이 있다.
이와 같이, 각 행 및 각 열의 해밍 가중치가 일정한 검사 행렬 H에 의해서 정의되는 LDPC 부호는, 레귤러 LDPC 부호라고 한다. 한편, 각 행 및 각 열의 해밍 가중치가 일정하지 않은 검사 행렬 H에 의해서 정의되는 LDPC 부호는, 이레귤러 LDPC 부호라고 한다.
이러한 LDPC 부호에 의한 부호화는, 검사 행렬 H에 기초하여 생성 행렬 G을 생성하여, 이 생성 행렬 G를 2원의 정보 메시지에 대하여 승산함으로써 부호어를 생성함으로써 실현된다. 구체적으로 설명하면, LDPC 부호에 의한 부호화를 행하는 부호화 장치는, 우선 검사 행렬 H의 전치 행렬 HT 사이에, 식 GHT=0이 성립하는 생성 행렬 G를 산출한다. 여기서, 생성 행렬 G가, k×n 행렬인 경우에는, 부호화 장치는, 생성 행렬 G에 대하여 k 비트로 이루어지는 정보 메시지(벡터 u)를 승산하고, n 비트로 이루어지는 부호어 c(=uG)를 생성한다. 이 부호화 장치에 의해서 생성된 부호어는, 값이 "0"인 부호 비트가 "+1"에, 값이 "1"인 부호 비트가 "1"에 등과 같이 맵핑되어 송신되어, 소정의 통신로를 통하여 수신측에서 수신되게 된다.
한편, LDPC 부호의 복호는, Gallager가 확률 복호(Probabilistic Decoding)라고 칭하여 제안한 알고리즘으로서, 가변 노드(variable node(메시지 노드(message node)라고도 함))와, 체크 노드(check node)로 이루어진, 소위 터너 그래프(Tanner graph) 상에서의 확률 전파(belief propagation)에 의한 메시지 패싱 알고리즘에 의해서 행하는 것이 가능하다. 여기서, 이하, 적절하게, 가변 노드와 체크 노드를, 단순히, 노드라고도 한다.
그러나, 확률 복호에서는, 각 노드 간에 교환되는 메시지가 실수값이기 때문에, 해석적으로 풀기 위해서는, 연속한 값을 취하는 메시지의 확률 분포 그 자체를 추적할 필요가 있고, 매우 곤란한 해석을 필요로 하게 된다. 따라서, Gallager는, LDPC 부호의 복호 알고리즘으로서, 알고리즘 A 또는 알고리즘 B를 제안하고 있다.
LDPC 부호의 복호는, 일반적으로는, 도 2에 도시한 바와 같은 수순에 따라서 행해진다. 또한, 여기서는, 수신값(수신한 부호 계열)을 U0(U0i)로 하고, 체크 노드로부터 출력되는 메시지를 uj로 하고, 가변 노드로부터 출력되는 메시지를 vi로 한다. 또한, 여기서는, 메시지란, 값이 "0"인 것 같은 것을, 소위 대수 우도비(log likelihood ratio)로 표현한 실수값이다.
우선, LDPC 부호의 복호에서는, 도 2에 도시한 바와 같이, 단계 S11에서, 수신값 U0(U0i)가 수신되어, 메시지 uj가 "0"으로 초기화됨과 함께, 반복 처리의 카운터로서의 정수를 취하는 변수 k가 "0"으로 초기화되고, 단계 S12로 진행한다. 단계 S12에서, 수신값 U0(U0i)에 기초하여, 수학식 1에 나타내는 연산(가변 노드의 연 산)을 행함으로써 메시지 vi가 구해지고, 또한 이 메시지 vi에 기초하여, 수학식 2에 나타내는 연산(체크 노드의 연산)을 행함으로써 메시지 uj가 구해진다.
Figure 112005001718118-pct00001
Figure 112005001718118-pct00002
여기서, 수학식 1과 수학식 2에서의 dv와 dc는, 각각 검사 행렬 H의 세로 방향(열)과 가로 방향(행)의 "1"의 개수를 나타내는 임의로 선택 가능해지는 파라미터로, 예를 들면 (3, 6) 부호인 경우에는, dv=3, dc=6이 된다.
또, 수학식 1 또는 2의 연산에서는, 각각 메시지를 출력하려고 하는 브랜치(edge)(가변 노드와 체크 노드를 연결하는 선)로부터 입력된 메시지를, 합 또는 곱 연산의 파라미터로서는 이용하지 않기 때문에, 합 또는 곱 연산의 범위가, 1 내지 dv-1 또는 1 내지 dc-1로 되어 있다. 또한, 수학식 2에 나타내는 연산은, 실제로는 2 입력 v1, v2에 대한 1 출력으로 정의되는 수학식 3에 나타내는 함수 R(v1, v2)의 테이블을 미리 작성해두고, 이것을 수학식 4에 나타낸 바와 같이 연속적(재귀적)으로 이용함으로써 행해진다.
Figure 112005001718118-pct00003
Figure 112005001718118-pct00004
단계 S12에서는, 또한 변수 k가 "1"만큼 인크리먼트되고, 단계 S13으로 진행한다. 단계 S13에서는, 변수 k가 소정의 반복 복호 횟수 N보다도 큰지의 여부가 판정된다. 단계 S13에서, 변수 k가 N보다도 크지 않다고 판정된 경우, 단계 S12로 되돌아가, 이하, 마찬가지의 처리가 반복된다.
또한, 단계 S13에서, 변수 k가 N보다도 크다고 판정된 경우, 단계 S14로 진행하여, 수학식 5에 나타내는 연산을 행함으로써 최종적으로 출력하는 복호 결과로서의 메시지 vi가 구해지고 출력되어, LDPC 부호의 복호 처리가 종료한다.
Figure 112005001718118-pct00005
여기서, 수학식 5의 연산은, 수학식 1의 연산과는 달리, 가변 노드에 접속하고 있는 모든 브랜치로부터의 입력 메시지를 이용하여 행해진다.
이러한 LDPC 부호의 복호는, 예를 들면 (3, 6) 부호인 경우에는, 도 3에 도시한 바와 같이, 각 노드 간에 메시지의 수수가 행해진다. 또한, 도 3에서의 "="로 나타내는 노드(가변 노드)에서는, 수학식 1에 나타낸 연산이 행해지고, "+"로 나타내는 노드(체크 노드)에서는, 수학식 2에 나타낸 연산이 행해진다. 특히, 알고리즘 A 에서는, 메시지를 2원화하고, "+"로 나타내는 노드에서, dc-1개의 입력 메시지의 배타적 논리합 연산을 행하고, "="로 나타내는 노드에서, 수신값 R에 대하여, dv-1개의 입력 메시지가 모두 다른 비트값인 경우에는, 부호를 반전하여 출력한다.
또한, 한편 최근 LDPC 부호의 복호의 실장법에 관한 연구도 행해지고 있다. 실장 방법에 대하여 설명하기 전에, 우선 LDPC 부호의 복호를 모식화하여 설명한다.
도 4는, (3, 6) LDPC 부호(부호화율 1/2, 부호 길이 12)의 검사 행렬(parity check matrix)의 예이다. LDPC 부호의 검사 행렬은, 도 5와 같이, 터너 그래프를 이용함으로써 나타낼 수 있다. 여기서, 도 5에서, "+"로 나타내는 것이, 체크 노드이고, "="로 나타내는 것이, 가변 노드이다. 체크 노드와 가변 노드는, 각각 검사 행렬의 행과 열에 대응한다. 체크 노드와 가변 노드 사이의 결선은, 브랜치(edge)이고, 검사 행렬의 "1"에 상당한다. 즉, 검사 행렬의 제j행 제i열의 콤포넌트가 1인 경우에는, 도 5에서, 위에서 i번째의 가변 노드("="의 노드)와, 위에서 j번째의 체크 노드("+"의 노드)가, 브랜치에 의해 접속된다. 브랜치는, 가변 노드에 대응하는 부호 비트가, 체크 노드에 대응하는 구속 조건을 갖는 것을 나타낸다. 또한, 도 5는 도 4의 검사 행렬의 터너 그래프로 되어 있다.
LDPC 부호의 복호 방법인 썸 프로덕트 알고리즘(Sum Product Algorithm)에서 는, 가변 노드의 연산과 체크 노드의 연산이 반복하여 행해진다.
가변 노드에서는, 도 6과 같이, 수학식 1의 연산(가변 노드 연산)을 행한다. 즉, 도 6에서, 계산하려고 하는 브랜치에 대응하는 메시지 vi는, 가변 노드에 연결되어 있는 남은 브랜치로부터의 메시지 u1 및 u2와, 수신 정보 u0i를 이용하여 계산된다. 다른 브랜치에 대응하는 메시지도 마찬가지로 계산된다.
다음으로, 체크 노드의 연산에 대하여 설명하기 전에, 수학식 2를, 수학식 a×b=exp{1n(|a|)+1n(|b|)}×sign(a)×sign(b)의 관계를 이용하여, 수학식 6과 같이 재기입한다. 단, sign(x)는, x≥0일 때 1이고, x<0일 때 -1이다.
Figure 112005001718118-pct00006
또한, x≥0에서, φ(x)=1n(tanh(x/2))라고 정의하면, φ-1(x)=2tanh-1(e-x)이기 때문에, 수학식 6은, 수학식 7과 같이 기입할 수 있다.
Figure 112005001718118-pct00007
체크 노드에서는, 도 7과 같이, 수학식 7의 연산(체크 노드 연산)을 행한다. 즉, 도 7에서, 계산하려고 하는 브랜치에 대응하는 메시지 uj는, 체크 노드에 연결되어 있는 남은 브랜치로부터의 메시지 v1, v2, v3, v4, v 5를 이용하여 계산된다. 다른 브랜치에 대응하는 메시지도 마찬가지로 계산된다.
또한, 함수 φ(x)는, φ(x)=1n((ex+1)/(ex-1))로도 나타낼 수 있고, x>0에서, φ(x)=φ-1(x)이다. 함수 φ(x) 및 φ-1(x)를 하드웨어에 실장할 때에는, LUT(Look Up Table)을 이용하여 실장되는 경우가 있지만, 양자 함께 동일한 LUT로 된다.
썸 프로덕트 알고리즘을 하드웨어에 실장하는 경우, 수학식 1에서 나타내는 가변 노드 연산 및 수학식 7에서 나타내는 체크 노드 연산을, 적절한 회로 규모와 동작 주파수로 반복하여 행하는 것이 필요하다.
복호 장치의 실장의 예로서, 우선 단순하게 각 노드의 연산을 하나씩 순차 행함으로써 복호를 행하는 경우(full serial decoding)의 실장법에 대하여 설명한다.
또한, 여기서는, 예를 들면 도 8의, 30(행)×90(열)의 검사 행렬로 표현되는 부호(부호화율 2/3, 부호 길이 90)를 복호하는 것으로 한다. 도 8의 검사 행렬의 1의 수는 269이고, 따라서 그 터너 그래프에서는, 브랜치의 수는 269개로 된다. 여기서, 도 8의 검사 행렬로서는(후술하는 도 15 내지 도 17에서도 마찬가지임), 0 을, "."로 표현하고 있다.
도 9는 LDPC 부호의 1회 복호를 행하는 복호 장치의 구성예를 나타내고 있다.
도 9의 복호 장치에서는, 그 동작하는 1 클럭(c1ock)마다, 하나의 브랜치에 대응하는 메시지가 계산된다.
즉, 도 9의 복호 장치는, 하나의 수신용 메모리(104), 2개의 브랜치용 메모리(100, 102), 하나의 체크 노드 계산기(101), 하나의 가변 노드 계산기(103)로 이루어진다.
도 9의 복호 장치에서는, 브랜치용 메모리(100 또는 102)로부터 메시지 데이터가 하나씩 판독되어, 그 메시지 데이터를 이용하여, 원하는 브랜치에 대응하는 메시지 데이터가 계산된다. 그리고, 그 계산에 의해서 구해진 메시지 데이터가 하나씩 후단의 브랜치용 메모리(102 또는 100)에 저장되어간다. 반복 복호를 행할 때에는, 이 1회 복호를 행하는 도 9의 복호 장치를 복수개 종렬로 연접하거나, 혹은 도 9의 복호 장치를 반복하여 이용함으로써, 반복 복호를 실현한다. 또한, 여기서는, 예를 들면 도 9의 복호 장치가 복수개 접속되어 있는 것으로 한다.
브랜치용 메모리(100)는, 전단의 복호 장치(도시 생략)의 가변 노드 계산기(103)로부터 공급되는 출력 메시지 D100을, 후단의 체크 노드 계산기(101)가 판독하는 순서대로 저장해간다. 그리고, 브랜치용 메모리(100)는, 체크 노드 계산의 페이즈에서는, 메시지 D100을, 저장하고 있는 순서대로, 메시지 출력 D101로서, 체크 노드 계산기(101)에 공급한다. 체크 노드 계산기(101)는, 브랜치용 메모리 (100)에서 공급되는 메시지 D101을 이용하여, 수학식 7에 따라서 연산을 행하여, 그 연산에 의해서 구해진 메시지 D102를, 후단의 브랜치용 메모리(102)에 공급한다.
여기서, 도 10은 체크 노드 계산을 하나씩 행하는 도 9의 체크 노드 계산기(101)의 구성예를 나타내고 있다.
도 10의 체크 노드 계산기(101)에서는, 브랜치용 메모리(100)로부터 공급되는, 검사 행렬의 각 열에 대응하는 가변 노드로부터의 메시지 vi를 하나씩 판독하여, 수학식 7에서의 φ(|vi|)의 연산을 LUT에 의해서 행한다. 또한, 검사 행렬의 1행에 걸친 각 열에 대응하는 가변 노드로부터의 메시지 vi로부터 구해진 φ(|vi|)가 적산되고, 이에 의해 모든 브랜치로부터의 메시지 vi로 구해진 φ(|vi|)의 적산값이 구해진다. 그 후, 그 적산값으로부터, 메시지 uj를 구하고 싶은 브랜치로부터 구해져서 FIFO(FIFO 메모리)에서 지연된 φ(|vi|)가 감산되고, 이에 의해, 메시지 uj를 구하고 싶은 브랜치에 대하여, 수학식 7에서의 Σφ(|vi|)가 구해진다. 즉, 체크 노드에의 브랜치 모두로부터의 메시지의 합으로부터, 메시지 uj를 구하고 싶은 브랜치로부터의 메시지를 감산함으로써, 메시지 uj를 구하고 싶은 브랜치에의 메시지가 구해진다. 또한, LUT에 의해서, 수학식 7에서의 φ-1(Σφ|vi|)의 연산이 행해진 다. 동시에, 메시지 uj의 부호 비트, 즉 수학식 7에서의 ∏sign(vi)도, EXOR 회로를 이용하여 마찬가지로 계산된다. 이상과 같이 하여, 수학식 7의 연산이 행해져서, 메시지 uj가 구해진다.
또한, 도 10에서는, 각 메시지가 부호 비트를 합쳐서 합계 6 비트(bit)로 양자화되어 있는 것으로서, 체크 노드 계산기(101)를 나타내고 있다. 또한, 여기서 처리의 대상으로 하는 도 8의 검사 행렬의 행의 가중치(row weight)의 최대는 9이기 때문에, 즉 체크 노드에 공급되는 메시지의 최대 수는 9이기 때문에, 체크 노드 계산기(101)는, 9개의 메시지(φ(|vi|))를 지연시키는 FIFO(First In First Out)을 갖고 있다.
도 9로 되돌아가면, 브랜치용 메모리(102)는, 전단의 체크 노드 계산기(101)로부터 공급되는 출력 메시지 D102를, 후단의 가변 노드 계산기(103)가 판독하는 순서대로 저장해간다. 그리고, 브랜치용 메모리(102)는, 가변 노드 계산의 페이즈에서는, 메시지 출력 D102를, 저장하고 있는 순서대로, 메시지 출력 D103으로서, 가변 노드 계산기(103)에 공급한다.
가변 노드 계산기(103)는, 브랜치용 메모리(102)로부터 공급되는 메시지 D103와 수신용 메모리(104)로부터 공급되는 수신 데이터(LDPC 부호의 수신값) D104를 이용하여 수학식 1에 따라서 연산을 행하여, 그 연산의 결과 얻어지는 메시지 D105를, 도시하지 않은 후단의 복호 장치의 브랜치용 메모리(100)에 공급한다.
여기서, 도 11은 가변 노드 계산을 하나씩 행하는 도 9의 가변 노드 계산기 (103)의 구성예를 나타내고 있다.
도 11의 가변 노드 계산기(103)에서는, 브랜치용 메모리(102)로부터 공급되는, 검사 행렬의 각 행에 대응하는 체크 노드로부터의 메시지 uj를 하나씩 판독하여, 검사 행렬의 1열에 걸치는 각 행에 대응하는 체크 노드로부터의 메시지를 적산하여, 그 적산값을 구한다. 그 후, 그 적산값으로부터, 메시지 vi를 구하고 싶은 브랜치로부터 공급되어 FIFO에서 지연된 메시지가 감산된다. 또한, 그 결과 얻어지는 감산값으로부터, 수신값 u0i를 가산함으로써, 수학식 1의 연산이 행해지고, 이에 의해 메시지 vi가 구해진다. 즉, 가변 노드에의 브랜치 모두로부터의 메시지의 합으로부터, 메시지 vi를 구하고 싶은 브랜치로부터의 메시지를 감산함으로써, 메시지 vi를 구하고 싶은 브랜치에의 메시지가 구해진다.
도 11에서도, 도 10에서의 경우와 마찬가지로, 각 메시지가 부호 비트를 합쳐서 합계 6 비트로 양자화되어 있는 것으로 하여, 가변 노드 계산기(103)를 나타내고 있다. 또한, 여기서 처리의 대상으로 하는 도 8의 검사 행렬에서는, 열의 가중치(column weight)의 최대값이 5이기 때문에, 가변 계산기(103)는, 5개의 메시지를 지연시키는 FIFO를 갖고 있고, 열의 가중치가 5 미만인 열의 메시지를 계산할 때에는, FIFO에서의 지연량이, 그 열의 가중치의 값으로 줄게 된다.
다시, 도 9로 되돌아가, 복호 장치에는, 검사 행렬의 가중치에 따라서, 도시하지 않은 제어 신호가 공급된다. 그리고, 도 9의 복호 장치에 따르면, 브랜치용 메모리(100, 102), 및 체크 노드 계산기(101) 및 가변 노드 계산기(103)의 FIFO의 용량만으로 만족되면, 제어 신호만을 바꾸는 것으로 여러가지 부호를 복호할 수 있다.
또한, 도시하지 않았지만, 도 9의 복호 장치에서, 복호의 최종단에서는, 수학식 1의 가변 노드 연산 대신에, 수학식 5의 연산이 행해지고, 그 연산 결과가, 최종적인 복호 결과로서 출력된다.
도 9의 복호 장치를 반복하여 이용하여, LDPC 부호를 복호하는 경우에는, 체크 노드 연산과 가변 노드 연산이 교대로 행해지기 때문에, 269의 브랜치를 갖는 도 8의 검사 행렬을 이용한 1회의 복호로, 269×2=538 클럭(clock)을 필요로 한다. 따라서, 예를 들면 50회의 반복 복호를 행하기 위해서는, 부호 길이인 90개의 부호 정보(수신값)를 수신하는 동안에, 538×50=26900 클럭 동작하는 것이 필요하고, 수신 주파수의 약 300(≒26900/90)배의 고속 동작이 필요하게 된다. 이 경우, 수신 주파수가 수십 ㎒인 것으로 하면, ㎓ 이상의 속도에서의 동작이 요구되는 것으로 되고, 실장은 용이하지 않다.
또한, 도 9의 복호 장치를, 예를 들면 50대 연접하여, LDPC 부호를 복호하는 경우에는, 1 프레임(frame)째가 가변 노드 연산을 행하고 있는 동안에, 2 프레임째는 체크 노드 연산을 행하고, 3 프레임째는 전단의 가변 노드 연산을 행하는 등과 같이, 복수의 가변 노드 연산과 체크 노드 연산을 동시에 행할 수 있다. 이 경우, 90개의 부호 정보를 수신하는 동안에, 269개의 브랜치를 계산하면 되기 때문에, 복호 장치는, 수신 주파수의 약 3(≒269/90)배의 주파수로 동작하면 되게 되고, 충분 히 실현 가능하다. 그러나, 이 경우, 회로 규모가, 단순하게는, 도 9의 복호 장치의 50배가 된다.
다음으로, 전체 노드의 연산을 동시에 행함으로써 복호를 행하는 경우(full parallel decoding)의 복호 장치의 실장법에 대하여 설명한다.
이 실장법에 대해서는, 예를 들면 C.Howland and A.Blanksby, "Parallel Decoding Architectures for Low Density Parity Check Codes", Symposium on Circuits and Systems, 2001에 기재되어 있다.
도 12A 내지 도 12C는, 도 8의 검사 행렬로 표현되는 부호(부호화율 2/3, 부호 길이 90)를 복호하는 복호 장치의 일례의 구성을 도시하고 있다. 또한, 도 12A는, 복호 장치 전체의 구성을 도시하고 있다. 또한, 도 12B는, 도 12A의 복호 장치의 점선 B로 둘러싼 도면 중 상부의 상세 구성을 도시하고, 도 12C는, 도 12A의 복호 장치의 점선 C로 둘러싼 도면 중 하부의 상세 구성을 나타내고 있다.
도 12A 내지 도 12C의 복호 장치는, 하나의 수신용 메모리(205), 2개의 브랜치 교체 장치(200, 203), 2개의 브랜치용 메모리(202, 206), 30개의 체크 노드 계산기(2011 내지 20130)로 구성되는 체크 노드 계산기(201), 90개의 가변 노드 계산기(2041 내지 20490)로 구성되는 가변 노드 계산기(204)로 이루어진다.
도 12A 내지 도 12C의 복호 장치에서는, 브랜치용 메모리(202 또는 206)로부터, 269개 있는 브랜치에 대응하는 메시지 데이터를 모두 동시에 판독하고, 그 메시지 데이터를 이용하여, 269개의 브랜치에 대응하는 새로운 메시지 데이터를 연산 한다. 또한, 그 연산의 결과 구해진 새로운 메시지 데이터가 모두 동시에 후단의 브랜치용 메모리(206 또는 202)에 저장되어간다. 그리고, 도 12A 내지 도 12C의 복호 장치를 반복하여 이용함으로써 반복 복호가 실현된다. 이하, 각 부에 대하여 상세히 설명한다.
브랜치용 메모리(206)는, 전단의 가변 노드 계산기(2041 내지 20490)로부터의 출력 메시지 D2061 내지 D20690을 모두 동시에 저장하고, 다음의 시각(다음 클럭의 타이밍)에, 메시지 D2061 내지 D20690을, 메시지 D2071 내지 D20790 으로서 판독하여, 다음단의 브랜치 교체 장치(200)에, 메시지 D200(D2001 내지 D20090)으로서 공급한다. 브랜치 교체 장치(200)는, 브랜치용 메모리(206)로부터 공급된 메시지 D2001 내지 D20090의 순서를, 도 8의 검사 행렬에 따라서 재배열하고(교체하고), 체크 노드 계산기(2011 내지 20130)에, 각각 필요한 메시지 D2011 내지 D20130 을 공급한다.
체크 노드 계산기(2011 내지 20130)는, 브랜치 교체 장치(200)에서 공급되는 메시지 D2011 내지 D20130을 이용하여 수학식 7에 따라서 연산을 행하고, 그 연산의 결과 얻어지는 메시지 D2021 내지 D20230을, 브랜치용 메모리(202)에 공급한다.
여기서, 도 13은 체크 노드 연산을 동시에 행하는 도 12A 내지 도 12C의 체크 노드 계산기(201m)(m=1, 2, …, 30)의 구성예를 나타내고 있다.
도 13의 체크 노드 계산기(201m)에서는, 도 10의 체크 노드 계산기(101)와 마찬가지로 하여, 수학식 7의 체크 노드 연산이 행해지지만, 그 체크 노드 연산이, 모든 브랜치에 대하여 동시에 행해진다.
즉, 도 13의 체크 노드 계산기(201m)에서는, 브랜치 교체 장치(200)로부터 공급되는 도 8의 검사 행렬의 각 열에 대응하는 가변 노드로부터의 메시지가 모두 동시에 판독되어, 수학식 7에서의 φ(|vi|)의 연산이 LUT에 의해서 행해진다. 또한, 검사 행렬의 1행에 걸친 각 열에 대응하는 가변 노드로부터의 메시지 vi로부터 구해진 φ(|vi|)가 적산되고, 이에 의해, 모든 브랜치로부터의 메시지 vi로부터 구해진 φ(|vi|)의 적산값이 구해진다. 그 후, 그 적산값으로부터, 메시지 uj를 구하고 싶은 브랜치로부터 구해진 φ(|vi|)가 감산되고, 이에 의해, 메시지 uj를 구하고 싶은 브랜치에 대하여, 수학식 7에서의 Σφ(|vi|)가 구해진다. 즉, 체크 노드에의 브랜치 모두로부터의 메시지의 합으로부터, 메시지 uj를 구하고 싶은 브랜치로부터의 메시지를 감산함으로써, 메시지 uj를 구하고 싶은 브랜치에의 메시지가 구해진다. 또한, LUT에 의해서, 수학식 7에서의 φ-1(Σφ(|vi|))의 연산이 행해진다. 동시에, 메시지 uj의 부호 비트, 즉 수학식 7에서의 ∏sign(vi)도, EXOR 회로를 이용하여 마찬가지로 계산된다. 이상과 같이하여, 수학식 7의 연산이 행해져서, 메 시지 uj가 구해진다.
또, 도 13에서는, 각 메시지가 부호 비트를 합쳐서 합계 6비트로 양자화되어 있는 것으로서, 체크 노드 계산기(201m)를 나타내고 있다. 또한, 도 13의 회로는 하나의 체크 노드에 상당한다. 여기서 처리의 대상으로 하는 도 8의 검사 행렬에 대해서는, 그 행 수인 30행의 체크 노드가 존재하므로, 도 12A 내지 도 12C의 복호 장치는, 도 13에 도시한 바와 같은 체크 노드 계산기(201m)을 30개 갖고 있다.
여기서, 도 13의 체크 노드 계산기(201m)에서는, 9개의 메시지를 동시에 계산할 수 있다. 그리고, 여기서 처리의 대상으로 하는 도 8의 검사 행렬의 행의 가중치는, 제1행이 8이고, 제2 내지 제30행이 9이기 때문에, 즉 체크 노드에 공급되는 메시지의 수가, 8의 케이스가 하나이고, 9의 케이스가 29이기 때문에, 체크 노드 계산기(200m)는, 도 13의 회로와 마찬가지의 8개의 메시지를 동시에 계산할 수 있는 회로 구성으로 되어 있고, 체크 노드 계산기(2012 내지 20130)는, 도 13의 회로와 동일 구성으로 되어 있다.
도 12A 내지 도 12C로 되돌아가, 브랜치용 메모리(202)는, 전단의 체크 노드 계산기(2011 내지 20130)에서 공급되는 출력 메시지 D2021 내지 D20230 을 모두 동시에 저장하고, 다음의 시각에, 그 모든 메시지 D2021 내지 D20230을, 출력 메시지 D203 1 내지 D20330으로서, 다음단의 브랜치 교체 장치(203)에 공급한다.
브랜치 교체 장치(203)는, 브랜치용 메모리(202)로부터 공급된 메시지 D2031 내지 D20330의 순서를 도 8의 검사 행렬에 따라서 재배열하여, 가변 노드 계산기(2041 내지 20490)에, 각각 필요한 메시지 D2041 내지 D20490을 공급한다.
가변 노드 계산기(2041 내지 20490)는, 브랜치 교체 장치(203)로부터 공급되는 메시지 D2041 내지 D20490과, 수신용 메모리(205)로부터 공급되는 수신 데이터(수신값) D2051 내지 D20590을 이용하여 수학식 1에 따라서 연산을 행하고, 그 연산의 결과 얻어지는 메시지 D2061 내지 D20690을, 다음단의 브랜치용 메모리(206)에 공급한다.
여기서, 도 14는 가변 노드 연산을 동시에 행하는 도 12A 내지 도 12C의 가변 노드 계산기(204p)(p=1, 2, …, 90)의 구성예를 나타내고 있다.
도 14의 가변 노드 계산기(204p)에서는, 도 11의 가변 노드 계산기(103)와 마찬가지로 하여, 수학식 7의 체크 노드 연산이 행해지지만, 그 체크 노드 연산이, 모든 브랜치에 대하여 동시에 행해진다.
즉, 도 14의 가변 노드 계산기(204p)에서는, 브랜치 교체 장치(203)로부터 공급되는, 검사 행렬의 각 행에 대응하는 체크 노드로부터의 메시지 uj가 모두 동시에 판독되고, 검사 행렬의 1열에 걸치는 각 행에 대응하는 체크 노드로부터의 메시 지가 적산되어, 그 적산값이 구해진다. 그 후, 그 적산값으로부터, 메시지 vi를 구하고 싶은 브랜치로부터 공급된 메시지가 감산되고, 그 결과 얻어지는 감산값으로부터, 수신값 u0i를 가산함으로써, 수학식 1의 연산이 행해지고, 이에 의해, 메시지 vi가 구해진다. 즉, 가변 노드에의 브랜치 모두로부터의 메시지의 합으로부터, 메시지 vi를 구하고 싶은 브랜치로부터의 메시지를 감산함으로써, 메시지 vi를 구하고 싶은 브랜치에의 메시지가 구해진다.
또한, 도 14에서는, 각 메시지가 부호 비트를 합쳐서 합계 6 비트로 양자화되어 있는 것으로 하여, 가변 노드 계산기(204p)를 나타내고 있다. 또한, 도 14의 회로는 하나의 가변 노드에 상당한다. 여기서 처리의 대상으로 하고 있는 도 8의 검사 행렬에 대해서는, 그 열 수인 90 열의 가변 노드가 존재하므로, 도 12A 내지 도 12C의 복호 장치는, 도 14에 도시한 바와 같은 가변 노드 계산기(204p)를 90개 갖고 있다.
여기서, 도 14의 가변 노드 계산기(204p)에서는, 5개의 메시지를 동시에 계산할 수 있다. 그리고, 여기서 처리의 대상으로 하고 있는 도 8의 검사 행렬은, 가중치가 5, 3, 2, 1인 열이, 각각 15열, 45열, 29열, 1열 있는 것으로, 가변 노드 계산기(2041 내지 20490) 중 15개는, 도 14의 회로와 동일 구성으로 되어 있고, 남은 45, 29, 1개는, 도 14의 회로와 마찬가지의 3개, 2개, 1개의 메시지를 동시에 각각 계산할 수 있는 회로 구성으로 되어 있다.
또한, 도시하지 않지만, 도 12A 내지 도 12C의 복호 장치에서도, 도 9에서의 경우와 마찬가지로, 복호의 최종단에서는, 수학식 1의 가변 노드 연산 대신에, 수학식 5의 연산이 행해지고, 그 연산 결과가 복호 결과로서 출력된다.
도 12A 내지 도 12C의 복호 장치에 따르면, 269개 있는 브랜치에 대응하는 메시지 전부를 1 클럭에서 동시에 계산할 수 있다.
도 12A 내지 도 12C의 복호 장치를 반복하여 이용하여 복호하는 경우에는, 체크 노드 연산과 가변 노드 연산을 교대로 행하여, 1회의 복호를 2 클럭에서 행할 수 있다. 따라서, 예를 들면 50회의 복호를 행하기 위해서는, 90개의 부호 정보를 수신하는 동안에 2×50=100 클럭 동작하면 좋은 것으로 되어, 거의 수신 주파수와 동일한 동작 주파수로 되는 것이 된다. 일반적으로, LDPC 부호는, 부호 길이가 수천 내지 수만으로 크기 때문에, 도 12A 내지 도 12C의 복호 장치를 이용하면, 복호 횟수를 매우 많이 할 수가 있어, 오류 정정 성능의 향상을 기대할 수 있다.
그러나, 도 12A 내지 도 12C의 복호 장치는, 터너 그래프의 모든 브랜치에 대응하는 메시지의 연산을, 병렬로 행하기 때문에, 회로 규모가, 부호 길이에 비례하여 커진다. 또한, 도 12A 내지 도 12C의 복호 장치를, 임의의 부호 길이의, 임의의 부호화율의, 임의의 검사 행렬을 갖는 LDPC 부호의 복호를 행하는 장치로서 구성한 경우, 그 복호 장치에서, 다른 부호 길이나, 다른 부호화율, 다른 검사 행렬을 갖는 LDPC 부호의 복호를 행하는 것은 곤란하게 된다. 즉, 도 12A 내지 도 12C의 복호 장치는, 도 9의 복호 장치와 같이, 제어 신호를 바꾸는 것만으로는, 여러가지 부호를 복호하는 것은 할 수 없고, 부호 의존성이 높다.
도 9 및 도 12A 내지 도 12C의 복호 장치 외에, 하나도 아니고 모두도 아니며, 4개씩의 메시지의 계산을 동시에 행하는 실장법에 대하여, 예를 들면 E.Yeo, P.Pakzad, B.Nikolic and V.Anantharam, "VLSI Architectures for iterative Decoders in Magnetic Recording Channels", IEEE Transactions on Magnetics, Vol.37, No.2, March 2001에 설명되어 있지만, 이 경우, 메모리의 다른 어드레스로부터의 동시 판독, 혹은 동시 기입을 피하는 것이 일반적으로는 용이하지 않아, 메모리 액세스 제어가 곤란하다고 하는 문제가 있다.
또한, 썸 프로덕트 알고리즘을 근사하여 실장하는 방법 등도 제안되어 있지만, 이 방법으로는, 성능의 열화를 초래하게 된다.
도 15는 부호 길이 90, 부호화율 2/3인 LDPC 부호의 검사 행렬의 일례이다. 이 검사 행렬로 표시되는 LDPC 부호의 복호 장치를 실장하는 것을 생각하는 경우, 브랜치에 대응하는 메시지를 하나씩 계산하는 복호 장치, 혹은 브랜치에 대응하는 메시지를 모두 동시에 계산하는 복호 장치의 설계 자체는 어려운 것이 아니다.
그러나, 그 복호 장치의 실현은, 회로 규모나 동작 속도의 면에서 보아, 용이하지 않다.
또한, 도 15의 검사 행렬로 표시되는 부호를, 임의의 수 P개의 브랜치를 동시에 계산하는 복호 장치를 이용하여 복호하는 경우, 브랜치 데이터(브랜치에 대응하는 메시지)를 저장하는 메모리에서는, 각 행 또는 각 열마다 다른 위치(어드레스)로부터의 판독 또는 기입의 액세스가 필요해지기 때문에, 각 행 또는 각 열마다 별개의 FIFO를 이용하는 것이 필요하게 된다. 또한, 메시지에 대해서는, 체크 노 드 연산에서 계산된 순서와, 다음의 가변 노드 연산에서 사용되는 순서가 교체되는 경우도 있어, 메시지를 저장하는 메모리를, 단순하게 FIFO로 실현하는 것도 용이하지 않다.
<발명의 개시>
본 발명은, 이러한 상황을 감안하여 이루어진 것으로, 로직, 메모리 함께 회로 규모를 억제하면서, 동작 주파수도 십분 실현 가능한 범위로 억제하고, 메모리 액세스의 제어도 용이하게 행할 수 있도록 하는 것이다.
본 발명의 복호 방법은, 원래의 검사 행렬에 대하여, 행 치환과 열 치환 중 한쪽 또는 양방을 행하여 얻어지는 변환 검사 행렬을 이용하여, LDPC 부호를 복호하는 복호 단계를 포함하는 것을 특징으로 한다.
본 발명의 복호 장치는, 원래의 검사 행렬에 대하여, 행 치환과 열 치환 중 한쪽 또는 양방을 행하여 얻어지는 변환 검사 행렬을 이용하여, LDPC 부호를 복호하는 복호 수단을 구비하는 것을 특징으로 한다.
본 발명의 프로그램은, 원래의 검사 행렬에 대하여, 행 치환과 열 치환 중 한쪽 또는 양방을 행하여 얻어지는 변환 검사 행렬을 이용하여, LDPC 부호를 복호하는 복호 단계를 포함하는 것을 특징으로 한다.
본 발명에서는, 원래의 검사 행렬에 대하여, 행 치환과 열 치환 중 한쪽 또는 양방을 행하여 얻어지는 변환 검사 행렬을 이용하여, LDPC 부호가 복호된다.
도 1은 LDPC 부호의 검사 행렬 H를 설명하는 도면.
도 2는 LDPC 부호의 복호 수순을 설명하는 흐름도.
도 3은 메시지의 흐름을 설명하는 도면.
도 4는 LDPC 부호의 검사 행렬의 예를 도시하는 도면.
도 5는 검사 행렬의 터너 그래프를 도시하는 도면.
도 6은 가변 노드를 도시하는 도면.
도 7은 체크 노드를 도시하는 도면.
도 8은 LDPC 부호의 검사 행렬의 예를 도시하는 도면.
도 9는 노드 연산을 하나씩 행하는 LDPC 부호의 복호 장치의 구성예를 도시하는 블록도.
도 10은 메시지를 하나씩 계산하는 체크 노드 계산기의 구성예를 도시하는 블록도.
도 11은 메시지를 하나씩 계산하는 가변 노드 계산기의 구성예를 도시하는 블록도.
도 12A는 노드 연산을 모두 동시에 행하는 LDPC 부호의 복호 장치의 구성예를 도시하는 블록도.
도 12B는 노드 연산을 모두 동시에 행하는 LDPC 부호의 복호 장치의 구성예를 도시하는 블록도.
도 12C는 노드 연산을 모두 동시에 행하는 LDPC 부호의 복호 장치의 구성예를 도시하는 블록도.
도 13은 메시지를 동시에 계산하는 체크 노드 계산기의 구성예를 도시하는 블록도.
도 14는 메시지를 동시에 계산하는 가변 노드 계산기의 구성예를 도시하는 블록도.
도 15는 LDPC 부호의 검사 행렬의 예를 도시하는 도면.
도 16은 검사 행렬에 행 치환과 열 치환을 실시한 행렬을 도시하는 도면.
도 17은 5×5 단위로 분할한 검사 행렬을 도시하는 도면.
도 18A는 본 발명을 적용한 복호 장치의 일 실시 형태의 구성예를 도시하는 블록도.
도 18B는 본 발명을 적용한 복호 장치의 일 실시 형태의 구성예를 도시하는 블록도.
도 18C는 본 발명을 적용한 복호 장치의 일 실시 형태의 구성예를 도시하는 블록도.
도 19는 본 발명을 적용한 컴퓨터의 일 실시 형태의 구성예를 도시하는 블록도.
<발명을 실시하기 위한 최량의 형태>
이하, 본 발명을 적용한 구체적인 실시 형태에 대하여, 도면을 참조하여 상세히 설명한다.
도 16은 도 15의 검사 행렬에, 수학식 8의 행 치환과, 수학식 9의 열 치환을 실시하여 얻어지는 검사 행렬을 나타내고 있다.
Figure 112005001718118-pct00008
Figure 112005001718118-pct00009
단, 수학식 8 및 수학식 9에서, x, y, s, t는, 각각 0≤x<5, 0≤y<6, 0≤s<5, 0≤y<6의 범위의 정수이다.
수학식 8의 행 치환에 따르면, 6으로 나누어 나머지가 1로 되는 1, 7, 13, 19, 25행째를, 각각 1, 2, 3, 4, 5행째에, 6으로 나누어 나머지가 2가 되는 2, 8, 14, 20, 26행째를, 각각 6, 7, 8, 9, 10행째에, 등과 같은 상태로 치환이 행해진다.
또한, 수학식 9의 열 치환에 따르면, 61열째 이후에 대하여, 6으로 나누어 나머지가 1로 되는 61, 67, 73, 79, 85열째를, 각각 61, 62, 63, 64, 65열째에, 6으로 나누어 나머지가 2가 되는 62, 68, 74, 80, 86열째를, 각각 66, 67, 68, 69, 70열째에, 등과 같은 상태로 치환이 행해진다.
이와 같이 하여, 도 15의 검사 행렬에 대하여, 행과 열의 치환을 행하여 얻어진 행렬(matrix)이, 도 16의 검사 행렬이다.
도 16의 검사 행렬(이하, 적절하게, 치환 검사 행렬이라고 함)에 대하여, 도 15의 검사 행렬(이하, 적절하게, 원래의 검사 행렬이라고 함)로 나타내는 부호(오류가 없는 원래의 부호)의 부호어의 계열에, 수학식 9와 동일한 치환을 행한 것을 곱하면, 0 벡터가 출력되는 것은 자명하다. 즉, 원래의 검사 행렬을 행렬 H에서, 치환 검사 행렬을 행렬 H'에서, 원래의 부호의 부호어의 계열을 행 벡터 c에서, 행 벡터 c에 수학식 9의 열 치환을 실시하여 얻어지는 행 벡터를 c'에서, 각각 나타내는 것으로 하면, 검사 행렬의 성질로부터, HcT(윗 첨자의 T는 전치를 나타냄)는, 0 벡터로 되므로, H'c'T도, 당연히 0 벡터로 된다.
그리고, 이상의 점에서, 도 16의 변환 검사 행렬은, 원래의 부호의 부호어의 계열 c에, 수학식 9의 열 치환을 행한 것을 부호어로 하는 부호 c'의 검사 행렬로 되어 있다.
따라서, 원래의 부호에 의해서 부호화된 데이터를 수신하여 복호할 때에, 수신한 부호 계열에, 수학식 9의 열 치환을 행하고, 그 열 치환 후의 부호 계열을, 도 16의 변환 검사 행렬에 기초하는 복호 장치를 이용하여 복호하고, 복호 결과의 계열에, 수학식 2의 열 치환의 역 치환을 행해도, 원래의 부호의 복호 장치를 이용한 경우와 복호 결과에 차이는 없기 때문에, 성능의 열화를 초래하는 경우는 없는 것으로 된다. 즉, 도 15의 원래의 검사 행렬에 기초하는 복호 장치는, 도 16의 변환 검사 행렬에 기초하는 복호 장치를 이용하여 실현할 수 있다.
다음으로, 도 17은, 5×5의 행렬의 단위로 간격을 둔, 도 16의 변환 검사 행렬을 나타내고 있다.
도 17에서는, 검사 행렬(변환 검사 행렬)은, 5×5의 단위 행렬, 그 단위 행렬의 1중 1개 이상이 0으로 된 행렬(이하, 적절하게, 준 단위 행렬이라고 함), 단위 행렬 또는 준 단위 행렬을 사이클릭 시프트(cyclic shift)한 행렬(이하, 적절하 게, 시프트 행렬이라고 함), 단위 행렬, 준 단위 행렬, 또는 시프트 행렬 중 2 이상의 합(이하, 적절하게, 합 행렬이라고 함), 5×5의 0 행렬의 조합으로 나타내고 있다.
도 17의 검사 행렬은, 5×5의 단위 행렬, 준 단위 행렬, 시프트 행렬, 합 행렬, 0 행렬로 구성되어 있는 것이 가능하다. 따라서, 검사 행렬을 구성하는, 이들의 5×5의 행렬을, 이하, 적절하게, 구성 행렬이라고 한다.
이상과 같은 P×P의 구성 행렬로 표시되는 검사 행렬로 표시되는 부호의 복호에는, 체크 노드와 가변 노드의 계산을, P개 동시에 행하는 아키텍처(architecture)를 이용할 수 있다.
도 18A 내지 도 18C는, 그와 같은 복호 장치의 일 실시 형태의 구성예를 도시하는 블록도이다. 즉, 도 18A 내지 도 18C는, 도 15의 원래의 검사 행렬에 대하여, 행 또는 열 치환을 행하여 얻어지는 도 17의 변환 검사 행렬을 이용하여, LDPC 부호의 복호를 행하는 복호 장치의 구성예를 나타내고 있다.
또한, 도 18A는, 복호 장치 전체의 구성을 나타내고 있다. 또한, 도 18B는, 도 18A의 복호 장치의 점선 B로 둘러싼 도면 중 좌측부의 상세 구성을 도시하고, 도 18C는 도 18A의 복호 장치의 점선 C로 둘러싼 도면 중 우측부의 상세 구성을 도시하고 있다.
이 복호 장치는, 6개의 FIFO(3001 내지 3006)로 이루어지는 브랜치 데이터 저장용 메모리(300), FIFO(3001 내지 3006)를 선택하는 셀렉터(301), 체크 노드 계 산부(302), 2개의 사이클릭 시프트 회로(303, 308), 18개의 FIFO(3041 내지 30418)로 이루어지는 브랜치 데이터 저장용 메모리(304), FIFO(3041 내지 30418)를 선택하는 셀렉터(305), 수신 정보를 저장하는 수신 데이터용 메모리(306), 가변 노드 계산부(307), 복호어 계산부(309), 수신 데이터 재배열부(310), 복호 데이터 재배열부(311)로 이루어진다.
이 복호 장치의 각 부에 대하여 상세히 설명하기 전에, 우선 브랜치 데이터 저장용 메모리(300, 304)에의 데이터의 저장 방법에 대하여 설명한다.
브랜치 데이터 저장용 메모리(300)는, 도 17의 변환 검사 행렬의 행 수 30을 구성 행렬의 행 수 5로 제산한 수인 6개의 FIFO(3001 내지 3006)로 구성되어 있다. FIFO(300y)(y=1, 2, …, 6)는, 구성 행렬의 행 수 및 열 수인 5개의 브랜치에 대응하는 메시지를 동시에 판독하거나 혹은 기입할 수 있게 되어 있고, 그 길이(단수)는, 도 17의 변환 검사 행렬의 행 방향의 1의 수(해밍 가중치)의 최대 수인 9로 되어 있다.
FIFO(3001)에는, 도 17의 검사 행렬(변환 검사 행렬)의 제1행째로부터 제5행째까지의 1의 위치에 대응하는 데이터가, 각 행 함께 가로 방향으로 채운 형태로(0을 무시한 형태로) 저장된다. 즉, 제j행 제i열을, (j, i)로 나타내는 것으로 하면, FIFO(3001)의 제1 요소(제1단)에는, 검사 행렬의 (1, 1)로부터 (5, 5)의 5×5의 단위 행렬의 1의 위치에 대응하는 데이터가 저장된다. 제2 요소에는, 검사 행렬의 (1, 21)로부터 (5, 25)의 시프트 행렬 (5×5의 단위 행렬을 우측 방향으로 3개만큼 사이클릭 시프트한 시프트 행렬)의 1의 위치에 대응하는 데이터가 저장된다. 제3 내지 제8 요소도 마찬가지로 검사 행렬과 대응시켜 데이터가 저장된다. 그리고, 제9 요소에는, 검사 행렬의 (1, 86)으로부터 (5, 90)의 시프트 행렬(5×5의 단위 행렬 중 1행째의 1을 0으로 치환하여 1개만큼 좌측으로 사이클릭 시프트한 시프트 행렬)의 1의 위치에 대응하는 데이터가 저장된다. 여기서, 검사 행렬의 (1, 86)으로부터 (5, 90)의 시프트 행렬에서는, 1행째에 1이 없기 때문에, FIFO(3001)의 1행째만 요소수는 8, 남은 행은 요소수가 9가 된다.
FIFO(3002)에는, 도 17의 검사 행렬의 제6행째로부터 제10행째까지의 1의 위치에 대응하는 데이터가 저장된다. 즉, FIFO(3002)의 제1 요소에는, 검사 행렬의 (6, 1)로부터 (10, 5)의 합 행렬(5×5의 단위 행렬을 우측으로 1개만큼 사이클릭 시프트한 제1 시프트 행렬과, 우측으로 2개만큼 사이클릭 시프트한 제2 시프트 행렬의 합인 합 행렬)을 구성하는 제1 시프트 행렬의 1의 위치에 대응하는 데이터가 저장된다. 또한, 제2 요소에는, 검사 행렬의 (6, 1)로부터 (10, 5)의 합 행렬을 구성하는 제2 시프트 행렬의 1의 위치에 대응하는 데이터가 저장된다.
즉, 가중치가 2 이상인 구성 행렬에 대해서는, 그 구성 행렬을, 가중치가 1인 P×P의 단위 행렬, 그 콤포넌트인 1중 1개 이상이 0으로 된 준 단위 행렬, 또는 단위 행렬 혹은 준 단위 행렬을 사이클릭 시프트한 시프트 행렬 중 복수의 합의 형태로 표현했을 때의, 그 가중치가 1인 단위 행렬, 준 단위 행렬, 또는 시프트 행렬 의 1의 위치에 대응하는 데이터(단위 행렬, 준 단위 행렬, 또는 시프트 행렬에 속하는 브랜치에 대응하는 메시지)는, 동일 어드레스(FIFO(3001 내지 3006) 중의 동일한 FIFO)에 저장된다.
이하, 제3 내지 제9 요소에 대해서도, 검사 행렬에 대응시켜 데이터가 저장된다. FIFO(3002)는 전체 행 모두 요소수는 9가 된다.
FIFO(3003 내지 3006)도 마찬가지로 검사 행렬에 대응시켜 데이터를 저장하고, 각 FIFO(3003 내지 3006) 각각의 길이는 9이다.
브랜치 데이터 저장용 메모리(304)는, 검사 행렬의 열 수 90을, 구성 행렬의 열 수인 5로 나눈 18개의 FIFO(3041 내지 30418)로 구성되어 있다. FIFO(304x )(x=1, 2, …, 18)는, 구성 행렬의 행 수 및 열 수인 5개의 브랜치에 대응하는 메시지를 동시에 판독하거나 혹은 기입할 수 있게 되어 있다.
FIFO(3041)에는, 도 17의 검사 행렬의 제1열째로부터 제5열째까지의 1의 위치에 대응하는 데이터가, 각 열 모두 세로 방향으로 채운 형태로(0을 무시한 형태로) 저장된다. 즉, FIFO(3041)의 제1 요소(제1단)에는, 검사 행렬의 (1, 1)로부터(5, 5)의 5×5의 단위 행렬의 1의 위치에 대응하는 데이터가 저장된다. 제2 요소에는, 검사 행렬의 (6, 1)로부터(10, 5)의 합 행렬(5×5의 단위 행렬을 우측으로 1개만큼 사이클릭 시프트한 제1 시프트 행렬과, 우측으로 2개만큼 사이클릭 시프트한 제2 시프트 행렬과의 합인 합 행렬)을 구성하는 제1 시프트 행렬의 1의 위치에 대응하는 데이터가 저장된다. 또한, 제3 요소에는, 검사 행렬의 (6, 1)로부터(10, 5)의 합 행렬을 구성하는 제2 시프트 행렬의 1의 위치에 대응하는 데이터가 저장된다.
즉, 가중치가 2 이상인 구성 행렬에 대해서는, 그 구성 행렬을, 가중치가 1인 P×P의 단위 행렬, 그 콤포넌트인 1중 1개 이상이 0으로 된 준 단위 행렬, 또는 단위 행렬 혹은 준 단위 행렬을 사이클릭 시프트한 시프트 행렬 중의 복수의 합의 형태로 표현했을 때의, 그 가중치가 1인 단위 행렬, 준 단위 행렬, 또는 시프트 행렬의 1의 위치에 대응하는 데이터(단위 행렬, 준 단위 행렬, 또는 시프트 행렬에 속하는 브랜치에 대응하는 메시지)는, 동일 어드레스(FIFO(3041 내지 30418) 중 동일한 FIFO)에 저장된다.
이하, 제4 및 제5 요소에 대해서도, 검사 행렬에 대응시켜, 데이터가 저장된다. 이 FIFO(3041)의 요소수(단 수)는, 검사 행렬의 제1 열로부터 제5 열에 있어서의 행 방향의 1의 수(해밍 가중치)의 최대 수인 5로 되어 있다.
FIFO(3042와 3043)도 마찬가지로 검사 행렬에 대응시켜 데이터를 저장하고, 각각의 길이(단 수)는, 5이다. FIFO(3044 내지 30412)도 마찬가지로 검사 행렬에 대응시켜 데이터를 저장하고, 각각의 길이는 3이다. FIFO(30413 내지 30418)도 마찬가지로 검사 행렬에 대응시켜 데이터를 저장하고, 각각의 길이는 2이다. 단, FIFO(30418)의 제1 요소는, 검사 행렬의 (1, 86)로부터 (5, 90)에 상당하고, 제5열 째(검사 행렬의 (1, 90)로부터(5, 90))에 1이 없기 때문에, 데이터는 저장되지 않는다.
이하, 도 18A 내지 도 18C의 복호 장치의 각 부의 동작에 대하여 상세히 설명한다.
브랜치 데이터 저장용 메모리(300)는, 6개의 FIFO(3001 내지 3006)로 이루어지고, 전단의 사이클릭 시프트 회로(308)로부터 공급되는 5개의 메시지 데이터 D311가, 검사 행렬의 어떤 행에 속하는지의 정보(Matrix 데이터) D312에 따라서, 데이터를 저장하는 FIFO를, FIFO(3001 내지 3006) 중으로부터 선택하여, 선택한 FIFO에 5개의 메시지 데이터 D311을 통합하여 순서대로 저장해간다. 또한, 브랜치 데이터 저장용 메모리(300)는, 데이터를 판독할 때는, FIFO(3001)로부터 5개의 메시지 데이터 D3001을 순서대로 판독하여, 다음단의 셀렉터(301)에 공급한다. 브랜치 데이터 저장용 메모리(300)는, FIFO(3001)로부터의 메시지 데이터의 판독의 종료 후, FIFO(3002 내지 3006)로부터도, 순서대로, 메시지 데이터를 판독하여, 셀렉터(301)에 공급한다.
셀렉터(301)는, 셀렉트 신호 D301에 따라서, FIFO(3001 내지 3006) 중, 현재 데이터가 판독되고 있는 FIFO로부터의 5개의 메시지 데이터를 선택하여, 메시지 데이터 D302로서, 체크 노드 계산부(302)에 공급한다.
체크 노드 계산부(302)는, 5개의 체크 노드 계산기(3021 내지 3025)로 이루 어지고, 셀렉터(301)를 통해서 공급되는 메시지 D302(D3021 내지 D3025)를 이용하여, 수학식 7에 따라서 연산을 행하여, 그 연산의 결과 얻어지는 5개의 메시지 D303(D3031 내지 D3035)를 사이클릭 시프트 회로(303)에 공급한다.
여기서, 체크 노드 계산기(3021 내지 3025) 각각은, 도 10에 도시한 체크 노드 계산기(101)와 마찬가지로 구성된다.
사이클릭 시프트 회로(303)는, 체크 노드 계산부(302)로 계산된 5개의 메시지 D3031 내지 D3035를, 대응하는 브랜치가 검사 행렬에 있어서 원이 되는 단위 행렬을 몇 사이클릭 시프트한 것인지의 정보(Matrix 데이터) D305를 바탕으로 사이클릭 시프트하여, 그 결과를 메시지 D304로서, 브랜치 데이터 저장용 메모리(304)에 공급한다.
브랜치 데이터 저장용 메모리(304)는, 18개의 FIFO(3041 내지 30418)로 이루어지고, 전단의 사이클릭 시프트 회로(303)로부터 공급되는 5개의 메시지 데이터 D304가 검사 행렬의 어떤 행에 속하는지의 정보 D305에 따라서, 데이터를 저장하는 FIFO를, FIFO(3041 내지 30418) 중에서 선택하여, 선택한 FIFO에 5개의 메시지 데이터 D304를 통합하여 순서대로 저장해간다. 또한, 브랜치 데이터 저장용 메모리(304)는, 데이터를 판독할 때는, FIFO(3041)로부터 5개의 메시지 D3061을 순서대로 판독하여, 다음단의 셀렉터(305)에 공급한다. 브랜치 데이터 저장용 메모리(304)는, FIFO(3041)으로부터의 데이터의 판독의 종료 후, FIFO(3042 내지 30418)로부터 도, 순서대로, 메시지 데이터를 판독하여, 셀렉터(305)에 공급한다.
셀렉터(305)는, 셀렉트 신호 D307에 따라서, FIFO(3041 내지 30418) 중, 현재 데이터가 판독되고 있는 FIFO로부터의 5개의 메시지 데이터를 선택하여, 메시지 데이터 D308로서, 가변 노드 계산부(307)와 복호어 계산부(309)에 공급한다.
한편, 수신 데이터 재배열부(310)는, 통신로를 통하여 수신한 LDPC 부호의 부호 계열(수신 데이터) D313을, 수학식 9의 열 치환을 행함으로써 재배열하여, 부호 계열 D314로서, 수신용 데이터 메모리(306)에 공급한다. 수신 데이터용 메모리(306)는, 수신 데이터 재배열부(310)로부터 공급되는 부호계열 D314로부터, 수신 LLR(대수 우도비)를 계산하고 있고, 그 계산한 수신 LLR을 5개 통합하여 데이터 D309로서, 가변 노드 계산부(307)와 복호어 계산부(309)에 공급한다.
가변 노드 계산부(307)는, 5개의 가변 노드 계산기(3071 내지 3075)로 이루어지고, 셀렉터(305)를 통해서 공급되는 메시지 D308(D3081 내지 D3085)과, 수신 데이터용 메모리(306)로부터 공급되는 5개의 수신 LLR D309를 이용하여, 수학식 1에 따라서 연산을 행하여, 그 연산의 결과 얻어지는 메시지 D310(D3101 내지 D3105)을, 사이클릭 시프트 회로(308)에 공급한다.
여기서, 가변 노드 계산기(3071 내지 3075) 각각은, 도 11의 가변 노드 계산기(103)와 마찬가지로 구성된다.
사이클릭 시프트 회로(308)는, 가변 노드 계산부(307)로 계산된 메시지 D3101 내지 D3105를, 대응하는 브랜치가 검사 행렬에서 바탕으로 되는 단위 행렬을 몇 사이클릭 시프트한 것인지의 정보를 바탕으로 사이클릭 시프트하여, 그 결과를 메시지 D311로서, 브랜치 데이터 저장용 메모리(300)에 공급한다.
이상의 동작을 일순 행함으로써, LDPC 부호의 1회의 복호를 행할 수 있다. 도 18A 내지 도 18C의 복호 장치는, 소정의 횟수만큼 LDPC 부호를 복호한 후, 복호어 계산부(309) 및 복호 데이터 재배열부(311)에서, 최종적인 복호 결과를 구하여 출력한다.
즉, 복호어 계산부(309)는, 5개의 복호어 계산기(3091 내지 3095)로 이루어지고, 셀렉터(305)가 출력하는 5개의 메시지 D308(D3081 내지 D3085)과, 수신 데이터용 메모리(306)로부터 공급되는 5개의 수신 LLR D309를 이용하여, 복수회의 복호의 최종단에 있어서, 수학식 5에 기초하여, 복호 결과(복호어)를 계산하여, 그 결과 얻어지는 복호 데이터 D315를, 복호 데이터 재배열부(311)에 공급한다.
복호 데이터 재배열부(311)는, 복호어 계산부(309)로부터 공급되는 복호 데이터 D315를 대상으로, 수학식 9의 열 치환의 역 치환을 행함으로써, 그 순서를 재배열하여, 최종적인 복호 결과 D316으로서 출력한다.
또한, 브랜치 데이터(브랜치에 대응하는 메시지)가 빠져 있는 개소에 대해서는, 메모리 저장 시(브랜치 데이터 저장용 메모리(300, 304)에의 데이터 저장 시)에는, 어떤 메시지도 저장하지 않고, 또한 노드 연산 시(체크 노드 계산부(302)에서의 체크 노드 연산 시와 가변 노드 계산부(307)에서의 가변 노드 연산 시)에도 어떤 연산도 행하지 않는다.
또한, 사이클릭 시프트 회로(303, 308)에는, 배럴 시프터를 이용하면 회로 규모를 작게 하면서 원하는 조작을 실현할 수 있다.
상기 설명에는, 브랜치 데이터 저장에 FIFO를 이용했지만(브랜치 데이터 저장 메모리(300, 304)를 FIFO에서 구성하도록 했지만), FIFO 대신에 RAM을 이용하여도 상관없다. 그 경우, RAM에는, P개의 브랜치 정보(브랜치에 대응하는 메시지)를 동시에 판독할 수 있는 비트폭과, 브랜치 총수/P의 워드(word) 수가 필요해진다. 또한, RAM으로의 기입은, 검사 행렬의 정보로부터, 기입하고자 하는 데이터가 다음에 판독될 때에 몇번째에 판독될지를 구하여, 그 위치에 기입한다. 또한, RAM으로부터의 판독 시에는, 어드레스의 선두로부터 순차적으로 데이터를 판독한다. FIFO 대신에 RAM을 이용하면, 셀렉터(301, 305)는 불필요하게 된다.
또한, FIFO나 RAM의 물리적인 비트폭이 부족한 경우에는, 복수의 RAM을 이용하여 동일한 제어 신호를 부여하는 것에 의해, 논리적으로 하나의 RAM이라고 간주할 수 있다.
또한, 전술한 경우에는, 설명을 간단히 하기 위해, P가 5인 경우, 즉 검사 행렬을 구성하는 구성 행렬의 행 수 및 열 수가 5인 경우를 예로 들었지만, 구성 행렬의 행 수 및 열 수 P는 반드시 5일 필요는 없고, 검사 행렬에 따라서 다른 값을 취하는 경우도 있을 수 있다. 예를 들면, P는 360이나 392이어도 된다.
또한, 본 실시의 형태에서는, 부호 길이 90, 부호화율 2/3의 LDPC 부호를 이용했지만, LDPC 부호의 부호 길이나 부호화율은, 몇이더라도 상관없다. 예를 들 면, 구성 행렬의 행 수 및 열 수 P가 5인 경우, 브랜치 총수가 5 이하이면, 어떤 부호 길이, 부호화율의 LDPC 부호라도, 제어 신호를 바꾸는 것만으로, 도 18A 내지 도 18C의 복호 장치를 이용하여 복호 가능하다.
또한, 구성 행렬의 행 수 및 열 수 P가 소정의 값이며, 브랜치의 총수가 어떤 값 이하라는 조건을 충족시키는 어떤 LDPC 부호의 복호 장치는, 그 조건을 만족시키는, 임의의 부호 길이로, 임의의 부호화율의 LDPC 부호를 복호할 수 있다.
이상과 같이, 검사 행렬(원래의 검사 행렬)에 대하여, 행 치환과 열 치환 중의 한쪽 또는 양방을 실시하여, PxP의 단위 행렬, 그 콤포넌트의 1중 1개 이상이 0으로 된 준 단위 행렬, 단위 행렬 혹은 준 단위 행렬을 사이클릭 시프트한 시프트 행렬, 단위 행렬, 준 단위 행렬, 혹은 시프트 행렬의 복수의 합인 합 행렬, P×P의 0행렬의 조합, 즉 구성 행렬의 조합으로 나타낼 수 있는 검사 행렬(변환 검사 행렬)로 변환하는 것으로, LDPC 부호의 복호를, 체크 노드와 가변 노드의 연산을 P개 동시에 행하는 아키텍처(architecture)를 채용하는 것이 가능해지고, 이에 의해, 노드 연산을, P개 동시에 행하는 것으로 동작 주파수를 실현 가능한 범위로 억제할 수 있으며, 다수의 반복 복호를 행하는 것을 가능하게 하면서, 메모리(FIFO나 RAM)에의 기입과 판독 시에, 서로 다른 어드레스에의 동시 액세스가 일어나는 것을 방지할 수 있다.
즉, 상술한 검사 행렬의 행 치환과 열 치환의 쌍방 혹은 한 쪽을 행함으로써, 체크 노드와 가변 노드의 연산을 P개 동시에 행하는 것이 가능해지고, 또한 이와 같이 노드 연산을 P개 동시에 행함으로써, 동작 주파수를 실현 가능한 범위로 억제할 수 있으며, 다수의 반복 복호를 행하는 것을 가능하게 하면서, 메모리(FIFO나 RAM)에의 기입과 판독 시에, 서로 다른 어드레스에의 동시 액세스가 일어나는 것을 방지할 수 있다.
또한, 도 17의 검사 행렬(변환 검사 행렬)로 나타내는 LDPC 부호를 복호하는 경우에는, 269개의 브랜치를 체크 노드, 가변 노드마다 5개씩 연산하는 것이 가능하기 때문에, 1회의 복호로, 269/5×2≒108 클럭 동작하면 되게 된다. 50회의 복호에는, 90개의 부호 정보를 수신하는 동안에, 108×50=5400 클럭 동작하면 되게 되고, 수신 주파수의 약 60배의 동작 주파수로 되는 것으로 된다. 따라서, 도 18A 내지 도 18C의 복호 장치에 따르면, 각 노드 연산을 하나씩 행하는 도 9의 복호 장치에 비교하여, 1/5의 동작 주파수로 되게 된다. 또한, 회로 규모의 면에서 보더라도, 메모리의 크기는 동일하기 때문에, 논리 회로가 다소 커지더라도 전체에의 영향은 작다고 할 수 있다.
일반적으로, LDPC 부호는 부호 길이가 수천 내지 수만으로 크기 때문에, P의 값도 수백의 크기를 갖는 것이 사용된다. 그 경우에는, 본 발명에 따른 복호 장치를 이용하는 효과는 더욱 커진다.
이상과 같이, 로직, 메모리의 회로 규모를 함께 억제하면서, 동작 주파수도 십분 실현 가능한 범위로 억제할 수 있고, 메모리 액세스의 제어도 용이하게 행할 수 있다.
또한, LDPC 부호의 성질로부터, 검사 행렬에 행 치환이나 열 치환을 실시하더라도 부호의 성능은 변하지 않는다. 따라서, 행 치환 또는 열 치환에 의해서, 구성 행렬의 조합으로 나타낼 수 있는 변환 검사 행렬을 얻을 수 있는 검사 행렬에 대응하는 LDPC 부호에 대해서는, 어떠한 부호 길이, 부호화율의 LDPC 부호이더라도, 성능의 열화를 초래하지 않고, 실장이 용이하고, 또한 효율이 좋은 복호를 행할 수 있다.
또한, 본 발명에 따른 복호 장치는, 썸 프로덕트 알고리즘을 충실히 실장하는 것이기 때문에, 메시지의 양자화 이외의 복호 손실이 발생하지는 않는다.
이상의 관점에서, 본 발명에 따른 복호 장치를 이용함으로써, 고성능의 복호가 가능해진다.
또, 검사 행렬이, 구성 행렬의 행 수 및 열 수 P의 배수가 아닌 경우에는, 검사 행렬의 단수의 외측에 모두 0(al1 0)의 성분을 붙여 P의 배수라고 간주하여 적용할 수 있는 경우가 있다.
다음으로, 상술한 일련의 처리는, 하드웨어에 의해 행할 수도 있고, 소프트웨어에 의해 행할 수도 있다. 일련의 처리를 소프트웨어에 의해서 행하는 경우에는, 그 소프트웨어를 구성하는 프로그램이, 범용의 컴퓨터 등에 인스톨된다.
따라서, 도 19는 상술한 일련의 처리를 실행하는 프로그램이 인스톨되는 컴퓨터의 일 실시 형태의 구성예를 나타내고 있다.
프로그램은, 컴퓨터에 내장되어 있는 기록 매체로서의 하드디스크(405)나 ROM(403)에 미리 기록해 둘 수 있다.
혹은 또한, 프로그램은, 플렉시블 디스크, CD-ROM(Compact Disc Read Only Memory), MO(Magneto Optical) 디스크, DVD(Digital Versatile Disc), 자기 디스 크, 반도체 메모리 등의 리무버블 기록 매체(411)에, 일시적 혹은 영속적으로 저장(기록)해 둘 수 있다. 이러한 리무버블 기록 매체(411)는, 소위 패키지 소프트웨어로서 제공할 수 있다.
또한, 프로그램은, 전술한 바와 같은 리무버블 기록 매체(411)로부터 컴퓨터에 인스톨하는 것 외에, 다운로드 사이트에서, 디지털 위성 방송용의 인공위성을 통하여, 컴퓨터에 무선으로 전송하거나, LAN(Local Area Network), 인터넷이라고 한 네트워크를 통하여, 컴퓨터에 유선으로 전송하고, 컴퓨터에서는, 그와 같이 하여 전송되어 오는 프로그램을, 통신부(408)로 수신하여, 내장하는 하드디스크(405)에 인스톨할 수 있다.
컴퓨터는, CPU(Central Processing Unit)(402)를 내장하고 있다. CPU(402)에는, 버스(401)를 통하여, 입출력 인터페이스(410)가 접속되어 있고, CPU(402)는, 입출력 인터페이스(410)를 통하여, 사용자에 의해서, 키보드나, 마우스, 마이크 등으로 구성되는 입력부(407)가 조작 등이 됨으로써 명령이 입력되면, 그에 따라서, ROM(Read Only Memory)(403)에 저장되어 있는 프로그램을 실행한다. 혹은, 또한 CPU(402)는, 하드디스크(405)에 저장되어 있는 프로그램, 위성 혹은 네트워크로부터 전송되어, 통신부(408)로 수신되어 하드디스크(405)에 인스톨된 프로그램, 또는 드라이브(409)에 장착된 리무버블 기록 매체(411)로부터 판독되어 하드디스크(405)에 인스톨된 프로그램을, RAM(Random Access Memory)(404)에 로드하여 실행한다. 이에 의해, CPU(402)는, 상술한 흐름도에 따른 처리, 혹은 상술한 블록도의 구성에 의해 행해지는 처리를 행한다. 그리고, CPU(402)는, 그 처리 결과를, 필요에 따 라, 예를 들면 입출력 인터페이스(410)를 통하여, LCD(Liquid Crystal Display)나 스피커 등으로 구성되는 출력부(406)로부터 출력하거나, 혹은 통신부(408)로부터 송신하며, 또한 하드디스크(405)에 기록시킨다.
여기서, 본 명세서에서, 컴퓨터에 각종의 처리를 행하게 하기 위한 프로그램을 기술하는 처리 단계는, 반드시 흐름도로서 기재된 순서에 따라서 시계열로 처리할 필요는 없고, 병렬적 혹은 개별로 실행되는 처리(예를 들면, 병렬 처리 혹은 오브젝트에 의한 처리)도 포함하는 것이다.
또한, 프로그램은, 하나의 컴퓨터에 의해 처리되는 것이어도 되고, 복수의 컴퓨터에 의해서 분산 처리되는 것이어도 된다. 또한, 프로그램은, 먼 곳의 컴퓨터에 전송되어 실행되는 것이어도 된다.
이상과 같이, 본 발명에 따르면, 회로 규모를 억제하면서, 동작 주파수도 십분 실현 가능한 범위로 억제하고, 메모리 액세스의 제어도 용이하게 행하는 것이 가능해진다.

Claims (20)

  1. m행 및 (k+m)열의 원래의 검사 행렬로 표시되고, k 비트의 정보 부분과 m 비트의 패리티 부분으로 구성되어 k/(k+m)의 부호화율을 갖는, 수신된 LDPC(Low Density Parity Check) 부호를 복호하는 방법으로서,
    상기 원래의 검사 행렬에 대하여, 행 치환과 열 치환을 행하여 얻어지는 변환 검사 행렬을 이용하여, 상기 LDPC 부호를 복호하는 복호 단계를 포함하며,
    P×P의 단위 행렬, 그 단위 행렬의 콤포넌트인 하나의 1이 0으로 된 행렬인 준 단위 행렬, 상기 단위 행렬 또는 상기 준 단위 행렬을 사이클릭 시프트한 행렬인 시프트 행렬, 상기 단위 행렬, 상기 준 단위 행렬 및 상기 시프트 행렬 중의 복수의 논리합인 논리합 행렬, 및 P×P의 0행렬을 구성 행렬로 하고, 상기 변환 검사 행렬은, 복수의 상기 구성 행렬의 조합으로 표시되며,
    상기 원래의 검사 행렬의 패리티 부분은, 주 대각선(leading diagonal) 및 바로 아래 대각선을 1로 채우는 계단형 구조를 갖고,
    상기 변환 검사 행렬의 패리티 부분에는 하나의 준 단위 행렬이 존재하는 것을 특징으로 하는 복호 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 수신된 LDPC 부호의 부호 계열에 대하여, 상기 원래의 검사 행렬에 대하여 행해진 열 치환과 동일한 열 치환을 행하여, 치환 부호 계열을 출력하는 부호 계열 치환 단계를 더 포함하고,
    상기 복호 단계에서, 상기 변환 검사 행렬과, 상기 치환 부호 계열을 이용하여, 상기 부호 계열을 복호하는 것을 특징으로 하는 복호 방법.
  4. m행 및 (k+m)열의 원래의 검사 행렬로 표시되고, k 비트의 정보 부분과 m 비트의 패리티 부분으로 구성되어 k/(k+m)의 부호화율을 갖는, 수신된 LDPC(Low Density Parity Check) 부호를 복호하는 장치로서,
    원래의 검사 행렬에 대하여, 행 치환과 열 치환을 행하여 얻어지는 변환 검사 행렬을 이용하여, 상기 LDPC 부호를 복호하는 복호 수단을 포함하며,
    P×P의 단위 행렬, 그 단위 행렬의 콤포넌트인 하나의 1이 0으로 된 행렬인 준 단위 행렬, 상기 단위 행렬 또는 상기 준 단위 행렬을 사이클릭 시프트한 행렬인 시프트 행렬, 상기 단위 행렬, 상기 준 단위 행렬 및 상기 시프트 행렬 중의 복수의 논리합인 논리합 행렬, 및 P×P의 0행렬을 구성 행렬로 하고, 상기 변환 검사 행렬은, 복수의 상기 구성 행렬의 조합으로 표시되며,
    상기 원래의 검사 행렬의 패리티 부분은, 주 대각선(leading diagonal) 및 바로 아래 대각선을 1로 채우는 계단형 구조를 갖고,
    상기 변환 검사 행렬의 패리티 부분에는 하나의 준 단위 행렬이 존재하는 것을 특징으로 하는 복호 장치.
  5. 삭제
  6. 제4항에 있어서,
    상기 복호 수단은,
    상기 LDPC 부호의 복호를 위한 P개의 체크 노드의 연산을 동시에 행하는 체크 노드 계산 수단과,
    상기 LDPC 부호의 복호를 위한 P개의 가변 노드의 연산을 동시에 행하는 가변 노드 계산 수단을 포함하는 것을 특징으로 하는 복호 장치.
  7. 제6항에 있어서,
    상기 복호 수단은, 상기 P개의 체크 노드의 연산, 또는 상기 P개의 가변 노드의 연산의 결과 얻어지는 메시지를 사이클릭 시프트하는 사이클릭 시프트 수단을 더 포함하는 것을 특징으로 하는 복호 장치.
  8. 제4항에 있어서,
    상기 수신된 LDPC 부호의 부호 계열에 대하여, 상기 원래의 검사 행렬에 대하여 행해진 열 치환과 동일한 열 치환을 행하여, 치환 부호 계열을 출력하는 부호 계열 치환 수단을 더 포함하고,
    상기 복호 수단은, 상기 변환 검사 행렬과, 상기 치환 부호 계열을 이용하여, 상기 부호 계열을 복호하는 것을 특징으로 하는 복호 장치.
  9. 제8항에 있어서,
    상기 복호 수단의 출력에 대하여, 상기 원래의 검사 행렬에 대하여 행해진 열 치환의 역 치환을 행하여, 최종적인 복호 결과를 출력하는 역 치환 수단을 더 포함하는 것을 특징으로 하는 복호 장치.
  10. m행 및 (k+m)열의 원래의 검사 행렬로 표시되고, k 비트의 정보 부분과 m 비트의 패리티 부분으로 구성되어 k/(k+m)의 부호화율을 갖는, 수신된 LDPC(Low Density Parity Check) 부호의 복호를 컴퓨터로 행하게 하는 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체로서,
    원래의 검사 행렬에 대하여, 행 치환과 열 치환을 행하여 얻어지는 변환 검사 행렬을 이용하여, 상기 LDPC 부호를 복호하는 복호 단계를 포함하며,
    P×P의 단위 행렬, 그 단위 행렬의 콤포넌트인 하나의 1이 0으로 된 행렬인 준 단위 행렬, 상기 단위 행렬 또는 상기 준 단위 행렬을 사이클릭 시프트한 행렬인 시프트 행렬, 상기 단위 행렬, 상기 준 단위 행렬 및 상기 시프트 행렬 중의 복수의 논리합인 논리합 행렬, 및 P×P의 0행렬을 구성 행렬로 하고, 상기 변환 검사 행렬은, 복수의 상기 구성 행렬의 조합으로 표시되며,
    상기 원래의 검사 행렬의 패리티 부분은, 주 대각선(leading diagonal) 및 바로 아래 대각선을 1로 채우는 계단형 구조를 갖고,
    상기 변환 검사 행렬의 패리티 부분에는 하나의 준 단위 행렬이 존재하는 것을 특징으로 하는 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체.
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