KR101132603B1 - 템플릿 층 형성 - Google Patents

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숀 쥐. 토마스
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Abstract

본 발명은 변형된 반도체 층들을 형성하기 위한 프로세스에 관한 것이다. 상기 프로세스는 웨이퍼를 가열하는 동안 상기 웨이퍼 위에 염소 함유 가스(예로써, 염화 수소, 염소, 사염화 탄소, 및 트리클로로에탄)를 유입시키는 단계를 포함한다. 일례에 있어서, 상기 염소 함유 가스는 변형 반도체 층(예로써, 변형 실리콘)을 형성하기 위해 템플릿 층(template layer)으로 사용되는 반도체 층 위에 응축 프로세스(condensation process) 동안 유입된다. 다른 예들에서, 상기 염소 함유 가스는 상기 응축 동작 후에 상기 웨이퍼의 포스트 베이크(post bake) 동안 유입된다.
염소 함유 가스, 웨이퍼, 템플릿 층, 응축 프로세스, 변형 반도체 층

Description

템플릿 층 형성{Template layer formation}
본 발명은 반도체 회로들, 특히 스트레인드 반도체 층(strained semiconductor layer)을 형성하는 것에 관한 것이다.
몇 가지 애플리케이션들에 대해, 절연체 상의 반도체(SOI:semiconductor on insulator) 구성을 통해서와 같이 절연체 위에 스트레인드 실리콘(strained silicon)의 층을 생성하는 것이 바람직하다. 스트레인드 실리콘 층은 천연 실리콘(예로써, 이완된 실리콘 결정)의 격자 간격(lattice spacing)(예로써, 5.43095 A)과는 다른 격자 간격을 갖는 실리콘의 층이다. 스트레인드 실리콘 거리의 일례는 1% 장력 변형에 대해 5.4843 A 이다. 스트레인드 실리콘 층은 이완된 실리콘 결정의 층보다 더 높은 전자들 및 정공들의 이동도를 제공할 수 있다.
스트레인드 실리콘 층을 형성하는 한가지 방법은 천연 실리콘 결정의 것보다 더 큰 격자 간격을 갖는 템플릿 층(template layer) 위에 실리콘의 층을 형성하는 것이다. 그 템플릿 층의 상부에 (예로써, 에피택셜 증착(expitaxial deposition)에 의해) 형성된 결과적인 실리콘은 더 크거나 더 작은 격자 간격을 제공하기 위해 압력을 받는다.
도 1은 절연 층(105)(예로써, 실리콘 산화물) 위에 위치된 실리콘 게르마늄(SiGe) 층(103)을 포함하는 SOI 기판 구성의 예에서 종래의 웨이퍼(101)를 도시하고 있다. 절연 층(105)은 층(107) 위에 위치된다.
도 2를 참조로 하면, 템플릿 층에서 게르마늄의 콘텐츠를 증가시켜서 그것의 격자 간격을 증가시키기 위해, 층(103)은 층(103)의 하위 부분(205)에서 게르마늄의 양이 농축되도록 산화 프로세스에 적용된다. 상위 부분은 SiO2 층(203)을 형성하도록 산화된다. 상기 산화 프로세스 동안, 층(103)의 상위 부분으로부터의 게르마늄 원자들은 부분(205)으로 주입되어 205를 통하여 확산된다. 일례에 있어서, 상기 산화 프로세스는 희석제(dilutant)로 비활성 가스(예로써, 아르곤 또는 N2)를 갖는 산소 가스를 포함하는 대기에서 1200 ℃ 만큼 높은 온도로 웨이퍼(101)를 가열하는 단계를 포함한다.
결과적인 SiO2 층(203)이 그에 따라 (예로써, 에칭에 의해) 제거된다. 실리콘의 층은 그 후에 층(205) 위에 (에피택셜 방식으로) 성장된다. 층(205)이 더 큰 격자 간격을 갖기 때문에, 상위 실리콘 층은 천연적으로 발생하는 실리콘 결정을 가질 때보다 더 큰 격자 간격을 제공하는 장력의 쌍축 스트레스(biaxial stress) 하에 있을 것이다.
이러한 프로세스의 한 가지 문제는 템플릿 층(205)이 갖는 게르마늄의 퍼센트를 갖는 결정에 격자 간격이 완전히 대응하지 않으므로, 템플릿 층(205)이 완전히 이완되지 않는다는 것이다. 따라서, 모든 주입된 게르마늄 원자들이 격자 사이트들 상에 있지 않은 경우, 상기 층은 밑에 있는 절연 층(105)에 의해 압력을 받고, 층(205)의 틈새 게르마늄 및 실리콘 원자들이 결함들을 형성하기 쉽다.
그러한 프로세스를 통해 발생할 수 있는 또 다른 문제는 게르마늄이 실리콘 게르마늄 층의 남아있는 부분으로 적절히 확산하지 않을 수 있다는 것이다. 따라서, 남아있는 층의 하위 부분의 게르마늄 농도와 반대로 남아있는 층의 상위 부분의 게르마늄이 상대적으로 높은 농도일 수 있다. 템플릿 층 내 게르마늄 농도에서의 이러한 차이들은 변위들(dislocations)을 일으킬 수 있고, 이는 상기 변위들의 영역에서 형성된 기능 장애를 일으키는 반도체 디바이스를 유도할 수 있다.
도 3은 동일한 게르마늄 성분을 갖는 이완된 실리콘 게르마늄 결정보다 더 작은 격자 간격을 갖는 실리콘 게르마늄 결정의 격자(301)의 2차원도를 도시하고 있다. 틈새 게르마늄 원자들(예로써, 305) 및 틈새 실리콘 원자들(예로써, 311)은 격자 사이트들(예로써, 313 및 315) 사이에 위치되는 것으로 도 3에 도시되어 있다. 이러한 틈새 원자들은 실리콘 게르마늄 템플릿 층과 차후에 형성된 스트레인드 실리콘 층에서 확장된 결핍들을 야기할 수 있다.
그러므로, 템플릿 층을 형성하기 위한 향상된 방법이 필요하다.
본 발명은 첨부된 도면들을 참조로 하여 보다 양호하게 이해될 것이며, 본 발명의 다수의 목적들, 특징들, 및 장점들이 당업자들에게 명백해질 것이다.
도 1은 종래 웨이퍼의 부분적인 측면도를 도시한 도면.
도 2는 종래 웨이퍼의 부분적인 측면도를 도시한 도면.
도 3은 종래 템플릿 층 격자의 부분적인 2차원도를 도시한 도면.
도 4는 본 발명의 일 실시예에 따라 웨이퍼 제조의 단계 동안 그 웨이퍼의 부분적인 측면도를 도시한 도면.
도 5는 본 발명에 따른 템플릿 층 격자의 부분적인 2차원도를 도시한 도면.
도 6은 본 발명의 일 실시예에 따라 웨이퍼 제조의 또 다른 단계 동안 그 웨이퍼의 부분적인 측면도를 도시한 도면.
도 7은 본 발명의 또 다른 실시예에 따라 웨이퍼 제조의 단계 동안 그 웨이퍼의 부분적인 측면도를 도시한 도면.
도 8은 본 발명의 또 다른 실시예에 따라 웨이퍼 제조의 단계 동안 그 웨이퍼의 부분적인 측면도를 도시한 도면.
도 9는 본 발명의 또 다른 실시예에 따라 웨이퍼 제조의 단계 동안 그 웨이퍼의 부분적인 측면도를 도시한 도면.
도 10은 본 발명의 일 실시예에 따라 웨이퍼 제조의 단계 동안 그 웨이퍼의 부분적인 측면도를 도시한 도면.
도 11은 본 발명의 또 다른 실시예에 따라 웨이퍼 제조의 단계 동안 그 웨이퍼의 부분적인 측면도를 도시한 도면.
도 12는 본 발명의 또 다른 실시예에 따라 웨이퍼 제조의 또 다른 단계 동안 그 웨이퍼의 부분적인 측면도를 도시한 도면.
도 13은 본 발명의 또 다른 실시예에 따라 웨이퍼 제조의 또 다른 단계 동안 그 웨이퍼의 부분적인 측면도를 도시한 도면.
도 14는 본 발명의 또 다른 실시예에 따라 웨이퍼 제조의 또 다른 단계 동안 그 웨이퍼의 부분적인 측면도를 도시한 도면.
도 15는 본 발명의 또 다른 실시예에 따라 웨이퍼 제조의 또 다른 단계 동안 그 웨이퍼의 부분적인 측면도를 도시한 도면.
도 16은 본 발명의 또 다른 실시예에 따라 웨이퍼 제조의 또 다른 단계 동안 그 웨이퍼의 부분적인 측면도를 도시한 도면.
서로 다른 도면들에서 동일한 참조 부호들ㄹ의 사용은 다르게 표기되는 않는 경우 동일한 아이템들을 표시한다.
다음은 본 발명을 수행하기 위한 모드의 상세한 기술을 설명하고 있다. 그러한 기술은 본 발명을 예시하는 것으로 의도되며 제한하는 것으로 고려되지 않는다.
절연 층 위에 형성된 템플릿 층의 층 내 공간들에 주입하기 위한 프로세스를 제공하는 것이 템플릿 층의 격자 사이트들을 차지하도록 게르마늄(또는 종들을 수정하는 다른 결정 격자 간격) 원자들에 허용하여, 그에 의해 상기 템플릿 층의 결정 격자의 효과적인 격자 간격을 증가시킨다는 것을 발견하였다.
도 4는 본 발명에 따라 웨이퍼가 질화 프로세스(nitridation process)에 적용된 후의 그 웨이퍼의 부분적인 측면도를 도시하고 있다. 웨이퍼(401)는 층(407) 위에 위치된 예로써 실리콘 산화물로 구성된 절연 층(405)을 포함한다. 층(407)은 실리콘 게르마늄으로 구성되지만, 다른 재료들, 예로써 폴리 실리콘, 모노 실리콘, 비결정 실리콘, 유리, 또는 석영으로 구성될 수 있다. 절연 층(405)은 실리콘 게르 마늄 층에 의해 이루어질 수 있고, 그 다음으로 그 실리콘 게르마늄 층에 산소를 이식한 후 절연 층(405)을 형성하기 위해 어닐링(annealing)한다. 도 4에 도시된 구조는 또한 층(405)에 SiGe를 포함하는 제 2 웨이퍼를 결합하여 형성될 수 있고, 그 다음으로 절연 층(405) 위에 실리콘 게르마늄의 층을 남긴 상태로 상기 제 2 웨이퍼의 부분을 절단한다. 실리콘 게르마늄의 그러한 층은 도 4에 도시된 바와 같이 층(403)보다 더 두껍다. 다른 실시예들에 있어서, 절연 층(405)은 상기 웨이퍼의 하위에 확장될 수 있다. 계속해서 다른 실시예들에 있어서, 실리콘을 포함하는 웨이퍼가 절연 층(405)에 결합될 수 있고, 그 다음으로 층(405) 위에 실리콘의 층을 남기도록 절단될 수 있다. SiGe의 층은 에피택시 프로세스를 사용하여 실리콘의 층 위에 형성될 수 있다.
층(409)은 질화 프로세스로 층(405) 위에 실리콘 게르마늄의 층(도시되지 않음)을 적용함으로써 성장된 실리콘 질화물의 층이다. 일 실시예에 있어서, 상기 질화 프로세스는 상향되는 온도에서 절연 층(405) 위 실리콘 게르마늄 층에 걸쳐 암모니아(NH3)를 유입하는 단계를 포함한다. 암모늄에 따라 질소가 실리콘 질화물 층(409)을 성장시키도록 실리콘 게르마늄 층의 실리콘과 반응하여, 그에 의해 도 4에 도시된 바와 같이 실리콘 게르마늄 층(403)의 두께에서 실리콘 게르마늄 층을 감소시킨다. 질화 프로세스 동안, 공간들이 실리콘 게르마늄 층의 남아있는 부분(층 403)으로 주입되어 층(403)에 걸쳐 확산된다. 공간은 원자의 격자 사이트 보이드(lattice site void) 내 스페이스이다. 또한, 상기 질화 프로세스 동안, 실리콘 게르마늄 층의 상위 부분으로부터의 게르마늄 원자들은 실리콘 게르마늄 층의 남아있는 부분(층 403)으로 주입된다. 이러한 게르마늄 원자들은 대체될 층(403)의 공간들과 재결합한다. 또한, (실리콘 뿐만 아니라) 틈새 게르마늄 원자들은 대체될 공간들과 재결합된다.
공간들은 실리콘 질화물 층을 형성하도록 암모니아의 질소와 결합하기 위해 위로 보급하는 층(403)의 격자 내 실리콘 원자들에 의해 층(403)으로 주입된다. 게르마늄이 암모니아와 반응하지 않기 때문에, 게르마늄 원자들은 남아있는 실리콘 게르마늄 층(403)의 격자로 확산에 의해 주입된다.
도 5는 실리콘 게르마늄 격자(501)의 예를 도시하고 있다. 격자(501)는 공간들(503, 505)을 포함한다. 질화 프로세스 동안, 게르마늄 원자들(예로써, 틈새 게르마늄 원자 507)은 격자 구조를 채우기 위해 공간들(예로써, 503)과 재결합한다.
도 4로 다시 돌아가면, 질화물 층(409)은 실리콘 게르마늄 층(403)에 선택적인 에칭에 의해 스트리핑된다(stripped). 층(403)은 변형된 에피택셜 실리콘 층의 차후의 애플리케이션에 대해 템플릿 층으로 사용된다(도 10의 층 1009 참조).
템플릿 층으로 공간들을 주입하는 것은 그 템플릿 층의 결정 격자 내 대체용 틈새 원자들 존재를 렌더링할 수 있다. 이것은 상기 템플릿 층 내 틈새 원자들의 수를 감소시켜, 그 템플릿 층의 결핍 밀도를 감소시킨다. 또한, 템플릿 층으로 공간들을 주입하는 것은 절연 층(405) 및 템플릿 층(403) 사이에 인터페이스의 재구성을 허용할 수 있고, 그에 의해 템플릿 층(403)의 이완의 보다 높은 등급을 허용한다.
다른 실시예들에 있어서, 다른 프로세서들은 템플릿 층 재료로 공간들을 주입하기 위해 사용될 수 있다. 예를 들어, 층(405) 위에 위치된 실리콘 게르마늄 템플릿 층 재료의 층은 금속(예로써, 티타늄)이 상기 템플릿 층 위에 침착되고 (도 4에 도시된 바와 같이 대략적으로 층(409)의 위치에서) 실리콘 티타늄 혼합물의 층을 형성하기 위해 상기 템플릿 층 재료의 실리콘과 (가열될 때) 반응하는 규화 프로세스에 적용될 수 있다. 상기 규화 프로세스 동안, 공간들은 (예로써, 409의 위치에서) 티타늄 규화물 층을 형성하도록 티타늄과 결합하기 위해 위로 전달되는 남아있는 부분의 실리콘 원자들에 의해 실리콘 게르마늄 템플릿 층 재료의 남아있는 부분(예로써, 층 403)으로 주입된다.
또 다른 실시예에 있어서, 템플릿 층 재료는 상기 템플릿 층 내 게르마늄을 농축시키고 그 템플릿 층 내 공간들에 주입하도록 질화산화 프로세스(oxynitride process)에 적용될 수 있다. 질화산화 프로세스의 일례에 있어서, 암모니아 및 산소는 템플릿 층 재료의 층으로부터 질화산화의 층을 성장시키도록 그 템플릿 층 재료의 표면에 걸쳐 유입된다. 상기 질화산화 프로세스 동안, 공간들은 도 4의 층(409)에 대응하는 위치에서 실리콘 질화산화물 층을 형성하도록 산소 및 암모니아의 질소를 결합하기 위해 위로 전달되는 그 부분 내에서 실리콘 원자들에 의해 템플릿 재료의 층의 더 낮은 부분에 주입된다. 게르마늄이 암모니아 및 산소와 반응하지 않기 때문에, 게르마늄 원자들은 (도 4에서 층 403의 위치에 위치된) 템플릿 층 재료의 더 낮은 부분의 실리콘 게르마늄 격자로 확산에 의해 주입된다. 질화산화의 층은 그에 따라 템플릿 재료의 더 낮은 부분(예로써, 403)이 템플릿으로 사용되어 제거된다. 다른 실시예들에 있어서, 일질소 산화 가스(NO) 또는 이질소 산화 가스(N2O)는 템플릿 층 재료의 층으로부터 질화산화의 층을 성장시키기 위해 템플릿 층 재료의 표면에 걸쳐 유입될 수 있다.
또 다른 실시예에 있어서, 템플릿 재료의 층은 염소 함유 가스(예로써, 수소 염소 가스(HCL), 염소 가스(Cl2), 사염화 탄소 가스(CCl4), 또는 트리클로로에탄 가스(C2H3Cl3))가 템플릿 층으로 게르마늄 원자들 및 공간들을 주입하도록 산소와 함께 도입되는 산화 프로세스에 적용될 수 있다. 그러한 산화 프로세스의 일 실시예에 있어서, HCl 및 산소 (및 몇 가지 실시예들에 있어서 희석제들로서 아르곤 또는 니트로젠(N2))는 템플릿 재료의 층 위에 실리콘 산화물의 층을 성장시키기 위해 1100 ℃ 에서 템플릿 재료의 층에 걸쳐 유입된다. 일 실시예에 있어서, HCl은 6%의 농도이지만, 다른 실시예들에서 예로써 0.1 내지 10% 다른 농도들 일 수 있다. HCl 농도는 산화 장비에 의존하여 다른 실시예들에서 보다 높을 수 있다. 실리콘 산화물 층은 도 4의 층(409)에 대응하는 위치에 위치된다. 염소의 도입은 산화물 프로세스의 산화물 레이트를 증가시킬 것으로 여겨지며, 공간들은 템플릿 재료의 층 내에 주입된다.
HCl(또는 다른 염소 함유 가스)을 통한 산화 프로세스의 사용을 통해 발생할 수 있는 한가지 추가적인 장점은 상기 산화 프로세스가 정규 산화 프로세스에서 보다 상대적으로 더 낮은 온도들(예로써, 몇 가지 실시예들에서 1050 내지 1100 ℃)에서 수행될 수 있다는 것이다. 산화 프로세스 동안 템플릿 재료의 층의 남아있는 부분이 게르마늄으로 농축되기 때문에, 그 농축된 게르마늄 층의 융해점이 감소된다. 따라서, 더 낮은 온도(1200 ℃와 반대로 1050 내지 1100 ℃)에서 산화를 수행할 능력은 산화 프로세스가 수행되고 템플릿 재료의 층의 융해를 피하도록 허용한다. 추가로, 더 낮은 온도들에서 산화를 수행하기 위한 능력은 CMOS 프로세스들과 통합하기에 더 쉬운 산화 프로세스를 제작할 수 있다.
추가로, 산화 프로세스에 HCl(또는 다른 염소 함유 가스)을 도입하는 것은 산화 레이트를 증가시키고, 그에 의해 산화를 수행하기에 필요한 시간을 감소시킨다. 더욱이, 몇 가지 실시에들을 통해 HCl은 성장된 산화물의 품질에 영향을 끼치지 않는다. 따라서, 산화물은 템플릿 재료의 남아있는 층 및 산화물 사이에 높은 선택성을 유지한다.
다른 실시예들에 있어서, 염소 함유 가스를 통한 산화는 700 내지 1200 ℃ 사이의 온도에서 수행되지만, 다른 실시예들에서 다른 온도들로 수행될 수 있다. 다른 실시예들에 있어서, 산화는 HCl 또는 다른 염소 함유 가스가 산화 프로세스의 적어도 한 부분 동안 도입되는 경우 수행될 수 있다. 예를 들어, 일 실시에에서 산화는 산소 가스를 통해 1050 ℃에서 30분 동안 수행될 수 있고, 그 후에 산소 및 HCl 가스를 통해 1050 ℃에서 30분 동안 수행될 수 있다. 다른 실시예들에 있어서, HCL은 산화 처리동안 여러번 도입된다. 다른 실시예들에 있어서, 산화 및 에칭 사이클은 공간 주입 프로세스를 보다 효율적으로 하고 산화물 에칭 프로세스를 간략화 하기 위해 여러 단계들로 수행될 수 있다.
다른 실시예들에 있어서, 다른 재료들은 실리콘 게르마늄 탄소(Sil -x- yGexCy, 여기서 Ge 콘텐츠>C 콘텐츠 및 x>y), 실리콘 주석(SiSn), 실리콘 탄소(Sil -y, Cy), 실리콘 주석 게르마늄(SiSnGe), 및 게르마늄 탄소(GeC)과 같은 템플릿 층 재료로 사용될 수 있다.
몇 가지 실시예들에 있어서, 포스트 응축 단계(post condensation step)는 실리콘 질화물 층(409)(몇 가지 실시예들에서 실리콘 질화산화, 티타늄 규화, 실리콘 산화물 층)의 제거 후에 웨이퍼에 적용될 수 있다. 산화 프로세스 동안, 층(403)의 실리콘은 실리콘 산화물 층(604)을 성장시키도록 산소와 결합하기 위해 위로 전달되고(도 6 참조), 그에 의해 층(403)의 일부를 소모한다. 게르마늄이 산소와 반응하지 않기 때문에, 게르마늄 원자들은 층(403)(도 6에서 층 603)의 남아있는 부분의 격자로 확산에 의해 주입된다. 층(604)은 그 다음으로 에칭되고, 여기서 층(603)이 템플릿 층으로 사용된다. 층(603)은 포스트 산화 프로세스로 인해 층(403)보다 더 변형된다. 다른 실시예들에 있어서, 포스트 산화 프로세스는 규화 또는 질화산화 프로세스 후에 수행될 수 있다.
다른 실시예들에 있어서, 공간 주입 프로세스의 수행은 응축 프로세스 후에(예로써, 템플릿 층 재료의 산화 후에) 수행될 수 있다.
도 7은 템플릿 층으로 공간들을 주입하도록 산화 프로세스에 우선적으로 적용되고 그 후에 질화 프로세스에 적용된 웨이퍼의 부분 단면도이다. 층들(706, 709)은 (예로써, 도 2의 층 205와 유사한) 스트레인드 실리콘 게르마늄의 층의 질화 프로세스로부터 형성된다. 스트레인드 실리콘 게르마늄 층은 산화물 층(예로써, 203)이 실리콘 게르마늄 층(예로써, 도 1의 103) 위에 성장된 경우 산화 프로세스에 의해 형성된다. 결과적인 스트레인드 실리콘 게르마늄 층(예로써, 층 205)은 게르마늄 층의 소모된 부분으로부터 결과적인 층으로 게르마늄 원자들의 확산으로 인해 풍부한 게르마늄이다. 산화 프로세스가 공간 발생 프로세스가 아니기 때문에, 확산된 게르마늄 원자들의 부분은 스트레인드 실리콘 게르마늄 층(예로써, 205)의 격자 내 틈새가 된다. 그 후에, 산화물 층(예로써, 205)이 제거된다. 다른 실시예들에 있어서, 산화물 층(예로써, 205)의 일부만이 제거된다.
차후의 질화 프로세스 동안, 실리콘 질화물 층(709)은 스트레인드 실리콘 게르마늄 층(예로써, 205)으로부터 성장된다. 공간들은 실리콘 질화물 층(709)을 형성하도록 질소와 결합하기 위해 위로 전달되는 층(706)의 격자 내 실리콘 원자들에 의해 남아있는 실리콘 게르마늄 층(706)으로 주입된다. 이러한 공간들은 틈새 게르마늄의 수를 감소시키기 위해 게르마늄 풍부한 스트레인드 실리콘 게르마늄 층(706)의 틈새 게르마늄과 재결합한다. 또한, 스트레인드 실리콘 게르마늄(예로써 205)의 소모된 부분의 게르마늄 원자들은 층(706)의 격자로 확산에 의해 주입된다. 층(709)은 제거되고, 층(706)은 템플릿 층으로 사용된다. 공간들의 주입 때문에, 결과적인 층(706)은 선행하는 스트레인드 실리콘 게르마늄 층(예로써, 205)보다 덜 변형된다.
도 8 및 도 9는 또 다른 공간 주입 프로세스의 단계들 동안의 웨이퍼를 도시하고 있다. 도 8에 있어서, 질소(809)는 절연 층(805) 위에 위치된 템플릿 재료(예로써, SiGe)의 층(803)의 상위 부분(811)로 이식된다. 몇 가지 실시예들에 있어서, 질소는 10 내지 50 keV 사이의 에너지들 및 10^13 atoms/cm2 보다 더 큰 도즈들(doses)에서 이식된다. 웨이퍼(801)는 그 후에 산화 프로세스에 적용되고, 여기서 질화산화의 층(905)이 성장되며, 공간들 및 게르마늄 원자들은 층(803)의 하위 부분(907)의 격자로 주입된다(도 9 참조). 그 후에, 층(905)은 부분(907)이 템플릿 층으로 서빙하는 곳에 에칭된다.
다른 실시예들에 있어서, 템플릿 재료의 층은 산화 프로세스에 적용될 수 있고, 그 다음으로 차후 비활성 가스 포스트 베이크 (어닐) 프로세스가 적용될 수 있다. 일 실시예에 있어서, 수소 포스트 베이크 프로세스는 PH2=1 내지 100 Torr의 압력에서 SiO2 층 위에 유입되는 H2 가스를 통해 1 내지 100 분 동안 T=900 내지 1100 ℃에서 수행된다. 공간들은 비활성 가스 포스트 베이크 프로세스 동안 템플릿 재료의 남아있는 층으로 주입된다. 다른 실시예들에 있어서, 아르곤과 같은 다른 비활성 가스들은 낮은 산소 압력(PO2)을 통해 사용될 수 있다.
다른 실시예들에 있어서, 포스트 베이크 프로세스는 염소 함유 가스를 통해 수행될 수 있다. 일 실시예에 있어서, 응축 프로세스(예로써, 산화, 질화)에 따라 웨이퍼는 예로써 PH2=1 내지 100 Torr의 압력에서 웨이퍼 위에 유입되는 (예로써, 6% 농도에서) HCl을 통해 30분 동안 1050 ℃에서 가열된다. 다른 실시예들에서, 다른 가스들(예로써, 아르곤, N2, 및 헬륨과 같은 비활성 가스들)은 포스트 베이크 프로세스 동안 마찬가지로 HCl을 통해 (예로써, 6% 농도에서) 유입될 수 있다. 다른 실시예들에 있어서, 웨이퍼는 (예로써, 700 내지 1200 ℃ 또는 다른 온도들에서) 포스트 베이크 프로세스 동안 다른 온도들에서 가열될 수 있고, 포스트 베이크는 다른 가스들의 존재들로 수행될 수 있고, 포스트 베이크는 다른 가스 농도들(예로써, 0.1 내지 10%의 HCl 농도들)을 통해 수행될 수 있고, 포스트 베이크는 다른 가스 압력들(1 내지 100 Torr)에서 및/또는 다른 지속기간들 동안(예로써, 몇 가지 실시예들에서 1 내지 1200 분) 수행될 수 있다.
염소 함유 가스를 통해 포스트 베이크를 수행하는 것은 실리콘 게르마늄 층의 남아있는 부분에 공간들을 주입한다. 그것은 또한, 보다 균일한 게르마늄 프로파일(보다 적은 게르마늄 누적) 및 보다 이완된 실리콘 게르마늄 층을 나타낼 수 있는 변형 유도된 확산 강화로 인해 확산을 향상시킬 수 있다.
도 10을 참조로 하면, (예로써, 상기된 프로세스들 중 어느 하나와 유사한 프로세스에 의해) 절연 층(1005) 위에 템플릿 층(1003)의 형성 후에, 스트레인드 실리콘의 층(1009)이 템플릿 층(1003) 위에 (예로써, 에피택셜 성장되어) 형성된다. 그 후에, 트랜지스터들과 같은 디바이스들이 스트레인드 실리콘 및 템플릿 층에 형성된다. 일 실시예에 있어서, 트랜지스터들의 채널 영역들이 스트레인드 실리콘 층(1009)에 형성된다.
다른 실시예들에 있어서, 단결정성 실리콘의 층이 절연 층(예로써, 405) 위에 형성된다. 실리콘 게르마늄(또는 다른 템플릿 재료)의 층이 그 다음에 실리콘 재료의 층 위에 형성될 것이다. (몇 가지 실시예들에서) 공간 주입 프로세스들 및 산화 프로세스들 동안, 게르마늄 원자들 및 공간들은 실리콘 층으로 주입될 것이 고, 여기서 실리콘 층은 템플릿 층의 부분으로 서빙할 것이다.
도 11 내지 도 16은 반도체 디바이스들의 제조 내 다양한 단계들 동안 웨이퍼(1101)의 단면도를 도시하고 있다. 도 11 내지 도 16의 도면들에서 설명되는 방법들은 또 다른 공간 주입 프로세스들을 포함한다.
도 11을 참조로 하면, 웨이퍼(1101)는 실리콘 기판(1103) 위에 위치되는 절연체(1105)를 통해 SOI 구성을 갖는다. 실리콘 층(1106)은 절연체(1105) 위에 위치된다. 실리콘 게르마늄의 층(1107)은 층(1105) 위에 위치된다.
제시된 실시예에 있어서, P 채널 영역(1113)은 포토 레지스트(1109)를 통해 마스킹된다. 실리콘 게르마늄 층(1107)은 그 후에 N 채널 영역(1115)에서 이식된 영역(1203)(도 12 참조)을 형성하도록 이온들(1111)과 함께 선택적으로 이식된다. 이러한 이식들은 공간들을 주입하고 영역(1203) 내 포인트 결핍들의 다른 유형들을 형성한다. 다른 실시예들에 있어서, P 채널 영역(1113)은 상위의 포토 레지스트를 통해 예로써 질소 또는 산소와 같은 유전체 또는 고체 재료를 통해 마스킹된다.
일 실시예에서, 실리콘 캡 층(200 A)(도시되지 않음)은 마스킹될 영역(1113) 이전에 층(1107) 위에 형성될 수 있다.
일 실시예에서, 이온들은 층(1107)의 전체 두께보다 적은 깊이에서 이식된다. 일 실시예에서, 층(1107)이 1000 A인 경우, 이온들(1111)은 100 및 900 A 사이의 깊이로 이식된다. 다른 실시예들에서, 이온들(1111)은 실리콘 층(1106) 위로 약 100 A에 이식된다. 일 실시예에서, 이온들(1111)은 층(1106) 내에 이식된다.
일 실시예에 있어서, 이온들(1111)은 게르마늄을 포함한다. 다른 실시예들에 서, 이온들(1111)은 실리콘, 붕소, 비소, 인, 또는 그의 조합들을 포함한다. 몇 가지 실시예들에서, 이온들의 서로 다른 유형들은 서로 다른 깊이들에서 이식된다. 몇 가지 실시예들에서, 서로 다른 유형들 및 깊이들의 이온들은 서로 다른 시간들에서 이식된다. 일 실시예에서, 실리콘 이온들은 실리콘 게르마늄 층(1107)으로 이식될 수 있고, 게르마늄 이온들은 실리콘 층(1106)으로 이식될 수 있다.
몇 가지 실시예들에서, 이식된 이온들이 붕소, 인, 또는 비소를 포함하는 경우, 이러한 이온들은 또한 공간들을 주입하는 것 이외에 바람직한 전도성으로 웰들(wells)을 도핑하기 위해 사용될 수 있다. 일 실시예에서, 이온들(1111)은 도핑된 웰 영역을 통해 그 영역에 차후에 형성된 트랜지스터에 대한 N 채널 영역(1115)을 제공하도록 붕소를 포함한다. 일 실시예에서, 이온들(1111)은 10 KeV의 에너지에서 제곱 센티미터 당 5e12 atoms의 도즈로 이식된 붕소를 포함한다.
다른 실시예들에서, 이온들(1111)은 3 KeV의 에너지에서 제곱 센티미터 당 3e15 atoms의 도즈들로 이식된 붕소를 포함한다. 다른 실시예들에서, 이온들(1111)은 40 KeV의 에너지에서 제곱 센티미터 당 1e13 atoms의 도즈들로 게르마늄을 포함한다. 또 다른 실시예들에서, 이온들(1111)은 다른 도즈들 및/또는 다른 에너지들에서 이식될 수 있다.
도 12는 포토 레지스트(1109)가 제거된 후의 웨이퍼(1101)를 도시하고 있다. 다른 실시예들에서, 영역(1115)은 이온들이 층(1107)에 공간들을 주입하기 위해 영역(1113)으로 이식될 수 있는 경우 계속해서 마스킹될 수 있다. 그러한 실시예를 통해, 공간 주입의 양은 P 채널 영역보다 N 채널 영역에서 서로 다를 수 있다. 그 러한 차이는 P 채널 영역 및 N 채널 영역에서 차후에 형성된 실리콘 층(예로써, 1503)의 변형을 서로 다르게 제어하도록 사용될 수 있다.
도 13은 응축 동작이 웨이퍼(1101) 상에 수행된 후의 웨이퍼(1101)를 도시하고 있다. 일 실시예에서, 응축 동작은 층(1107)의 일부를 소모하고 실리콘 게르마늄 층(1107)의 남아있는 부분 위에 산화물(1305)을 형성하는 산화 프로세스를 포함한다. 제시된 실시예에 있어서, 산화 프로세스 후의 실리콘 게르마늄 층(1107)의 남아있는 부분이 층(1307)로 표현된다. 산화 프로세스 동안, 층(1107)의 소모된 부분에서 게르마늄 원자들은 남아있는 부분의 게르마늄 농도를 증가시키도록 층(1107)의 남아있는 부분으로 확산된다. 또한, 층(1107)의 게르마늄 원자들이 층(1106)으로 확산한다. 도 13에서의 층(1307)은 산화 프로세스 후에 층(1107)의 남아있는 부분 및 층(1106)을 표현한다.
층(1107)로의 이온들(111)의 주입들은 게르마늄이 응축 프로세스 동안 층의 남아있는 부분에 보다 빠르고 균일하게 확산하게 하는 그 층에 공간들을 주입한다. 따라서, 게르마늄 누적은 어떠한 종래의 이식도 아닌 산화 프로세스(또는 다른 응축 프로세스)와 비교하여 감소될 수 있다.
일 실시예에서, 응축 프로세스는 예로써 30 내지 60 분 동안 1050 도의 온도에서 웨이퍼(1101)에 걸쳐 산소 가스 및 HCl 가스(예로써, 6%) 또는 다른 염소 함유 가스 (및 몇 가지 실시예에서 희석제들로 아르곤 또는 질소(N2))를 유입시키는 단계를 포함한다. 다른 실시예들에서, 다른 산화 프로세스들이 사용될 수 있다. 다 른 실시예들에서, 다른 응축 프로세스들(예로써, 질화, 질화산화)이 사용될 수 있다.
제시된 실시예에 있어서, 영역(1115) 내 층(1107)으로의 이온들(1111)(예로써, 게르마늄 이온들)의 이식은 사전 응죽 이식 없이 영역들에 걸쳐 산화 레이트들에 따라 증가를 일으킨다. 따라서, 영역(1115) 내에서 실리콘 산화물(1305)은 더 두껍고, 층(1107)은 제시된 산화 시간 동안 영역(1113)에서 보다 증가된 산화 레이트들로 인해 더 소모된다. 따라서, 층(1307)은 영역(1115)에서보다 영역(1113)에서 더 두껍다.
도 14는 산화물(1305)의 제거 후의 웨이퍼(1101)를 도시하고 있다. 몇 가지 실시예들에 있어서, (예로써, HCl 가스를 통한) 웨이퍼의 포스트 베이크는 응축 동작 후에 수행될 수 있다.
도 15는 스트레인드 실리콘(1503)의 층이 템플릿 층으로 서빙하는 층(1307)을 통해 층(1307) 위에 에피택셜 성장된 후(예로써, 200 A)의 웨이퍼(1101)를 도시하고 있다.
몇 가지 실시예들에 있어서, 이온들(1111)에 의해 주입된 공간들은 영역(1113)에서보다 영역(1115)에서 실리콘 게르마늄의 보다 이완된 층을 제공한다. 예를 들어, 영역(1115) 내 층(1307)의 부분은 P 채널 영역(1113) 내 층(1307)의 부분보다 상대적으로 더 이완된다. 일 실시예에서, 게르마늄 원자들이 40 KeV의 에너지에서 제곱 센티미터 당 1e13의 도즈로 이식된 경우, 이식된 영역의 이완은 32%(주입없음)로부터 52%(이식을 통해)까지 증가된다.
따라서, 영역(1115)의 스트레인드 실리콘 층(1503)은 층(1307)이 영역(1113)에서보다 영역(1115)에서 상대적으로 더 이완되는 것에 따라 영역(1113) 내 층(1503)의 변형보다 상대적으로 더 장력 변형을 갖는다. 변형을 구별하기 위한 능력은 N 채널 디바이스들 및 P 채널 디바이스들의 채널 영역들의 장력 변형에 따른 차이들로 인해 그러한 디바이스들의 보다 양호한 성능을 갖는 회로를 제공할 수 있다.
도 16은 P 채널 영역(1113) 내 P 채널 트랜지스터(1603) 및 영역(1115) 내 N 채널 트랜지스터(1605)의 형성 후의 웨이퍼(1101)의 부분적 측면도이다. 트랜지스터(1603)는 게이트(1611), 측벽 스페이서(1613), 게이트 산화물(1612), 및 층들(1503, 1307) 내 형성된 소스/드레인 영역들(1617, 1619)을 포함한다. 트랜지스터(1603)는 또한 층(1503) 내 게이트(1611) 아래 위치된 채널 영역을 포함한다. 트랜지스터(1605)는 게이트(1625), 측벽 스페이서(1627), 게이트 산화물(1622), 및 층들(1503, 1307) 내 형성된 소스/드레인 영역들(1621, 1623)을 포함한다. 트랜지스터(1605)는 또한 층(1503) 내 게이트(1624) 아래 위치된 채널 영역(1620)을 포함한다. 격리 트렌치 절연체(1607)는 영역(1113) 및 영역(1115) 사이에 위치된다. 웨이퍼(101)는 도시되지 않은 다른 N 채널 및 P 채널 트랜지스터들을 포함한다. 다른 실시예들의 트랜지스터들은 다른 구조들을 가질 수 있다.
다른 실시예들에 있어서, N 채널 영역 또는 P 채널 영역 중 하나는 응축 프로세스 동안 마스킹될 수 있다. 따라서, 층(1107)의 선택적인 부분들만 응축 프로세스 동안 소모된다(마스킹되지 않은 영역들 내 부분들). 다른 실시예들에서, 초기에 마스킹된 다른 영역(예로써, 1113 또는 1115)이 그 후에 노출되고, 초기에 마스 킹되지 않은 영역(예로써, 1113 또는 1115)이 마스킹된다. 제 2 응축 동작이 그 다음으로 후속하는 마스킹되지 않은 영역 상에 수행된다. 따라서, 영역(1113) 내 층(1503)의 변형 및 영역(1115) 내 층(1503)의 변형은 추가적으로 각각의 영역에 대해 개별적인 응축 프로세스들을 통해 구별될 수 있다.
본 발명의 한 측면으로 웨이퍼를 제공하는 단계를 포함하는 방법이 있다. 그 웨이퍼는 절연체 상의 반도체(SOI) 구성을 갖는다. 상기 웨이퍼는 게르마늄 및 실리콘을 포함하는 제 1 반도체 층을 포함한다. 상기 방법은 상기 웨이퍼를 가열하는 동안 상기 웨이퍼 위에 염소 함유 가스를 유입시키는 단계와, 그 유입 단계 후에 상기 제 1 반도체 층 위에 실리콘을 포함하는 제 2 반도체 층을 형성하는 단계를 포함한다.
본 발명의 또 다른 측면에 있어서, 제 1 반도체 층을 포함하는 웨이퍼를 제공하는 단계를 포함하는 방법이 있다. 상기 제 1 반도체 층은 제 1 유형 및 제 2 유형의 원자들을 포함한다. 상기 방법은 상기 웨이퍼 위에 응축 프로세스를 수행하는 단계를 포함한다. 상기 수행 단계는 상기 제 1 반도체 층의 일부를 소모한다. 응축 프로세스를 수행하는 단계는 상기 웨이퍼 위에 염소 함유 가스를 유입시키는 단계를 포함한다. 상기 응축 프로세스를 수행하는 단계는 상기 제 1 반도체 층의 남아있는 부분 위에 상기 제 2 유형의 원자들을 포함하는 층을 형성한다. 상기 방법은 추가로 상기 제 2 유형의 원자들을 포함하는 층을 제거하는 단계와, 상기 제거 단계 후에 상기 남아있는 부분 위에 제 2 반도체 층을 형성하는 단계를 포함한다. 상기 제 2 반도체 층은 상기 제 2 유형의 원자들을 포함한다.
본 발명의 또 다른 측면에 있어서, 웨이퍼를 제공하는 단계를 포함하는 방법이 있다. 상기 웨이퍼는 절연체 상의 반도체(SOI) 구성을 갖는다. 상기 웨이퍼는 실리콘 및 게르마늄을 포함하는 제 1 반도체 층을 포함한다. 상기 방법은 추가로 응축 프로세스를 수행하는 단계를 포함한다. 상기 응축 프로세스를 수행하는 단계는 상기 제 1 반도체 층 부분을 소모한다. 상기 방법은 또한 상기 응축 프로세스 수행 단계 후에 상기 웨이퍼를 가열하는 동안 그 웨이퍼 위에 염소 함유 가스를 유입시키는 단계를 포함한다. 상기 방법은 추가로 상기 유입 단계 후에 상기 제 1 반도체 층의 남아있는 부분 위에 제 2 반도체 층을 형성하는 단계를 포함한다.
본 발명의 특정 실시예들이 제시되고 기술되는 동안, 본 명세서의 지침들에 기초하여 추가적인 변경들 및 수정들이 본 발명의 범위로부터 벗어나지 않고 더 넓은 범위로 이루어질 수 있다는 것을 당업자들은 이해할 것이며, 첨부된 특허청구범위는 본 발명의 취지 및 범위 내에서의 그러한 변경들 및 수정들을 포함한다.

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  11. 웨이퍼를 제공하는 단계로서, 상기 웨이퍼는 절연체 상의 반도체(SOI: semiconductor on insulator) 구성을 갖고, 상기 웨이퍼는 게르마늄 및 실리콘을 포함하는 제 1 반도체 층을 포함하는, 상기 웨이퍼를 제공하는 단계;
    상기 웨이퍼를 가열하는 동안 상기 웨이퍼 위에 염소 함유 가스를 유입시키는 단계; 및
    상기 유입 단계 후에 상기 제 1 반도체 층 위에 실리콘을 포함하는 제 2 반도체 층을 형성하는 단계를 포함하고,
    상기 제 2 반도체 층을 형성하기 이전에 상기 웨이퍼 위에 응축 프로세스를 수행하는 단계를 더 포함하며,
    상기 염소 함유 가스를 유입시키는 단계는 상기 응축 프로세스를 수행하는 단계 이후에 수행되는, 방법.
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  19. 제 1 유형 및 제 2 유형의 원자들을 포함하는 제 1 반도체 층을 포함하는 웨이퍼를 제공하는 단계;
    상기 웨이퍼에 응축 프로세스를 수행하는 단계로서, 상기 제 1 반도체 층의 일부를 소모하고(consume), 상기 웨이퍼 위에 염소 함유 가스를 유입시키는 단계를 포함하며, 상기 제 1 반도체 층의 남아있는 부분 위에 상기 제 2 유형의 원자들을 포함하는 층을 형성하는, 상기 수행 단계;
    상기 제 2 유형의 원자들을 포함하는 상기 층을 제거하는 단계; 및
    상기 제거 단계 후에 상기 남아있는 부분 위에 제 2 반도체 층을 형성하는 단계로서, 상기 제 2 반도체 층은 상기 제 2 유형의 원자들을 포함하는, 상기 형성 단계를 포함하는, 방법.
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  22. 제 19 항에 있어서,
    상기 제 1 유형의 원자들은 게르마늄 원자들이고, 상기 제 2 유형의 원자들은 실리콘 원자들인, 방법.
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  27. 제 19 항에 있어서,
    상기 염소 함유 가스를 유입시키는 단계는 0.1 내지 10 퍼센트의 범위 내 농도에서 상기 염소 함유 가스를 유입시키는 단계를 포함하는, 방법.
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  33. 절연체 상의 반도체(SOI) 구성을 갖고, 실리콘 및 게르마늄을 포함하는 제 1반도체 층을 포함하는 웨이퍼를 제공하는 단계;
    응축 프로세스를 수행하는 단계로서, 상기 제 1 반도체 층의 일부를 소모하는, 상기 수행 단계;
    상기 응축 프로세스를 수행하는 단계 이후에 상기 웨이퍼를 가열하는 동안 상기 웨이퍼 위에 염소 함유 가스를 유입시키는 단계; 및
    상기 유입 단계 이후에 상기 제 1 반도체 층의 남아있는 부분 위에 제 2 반도체 층을 형성하는 단계를 포함하는, 방법.
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