KR101129712B1 - 반도체 디바이스용 직사각형 스페이서의 형성 방법 - Google Patents
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Abstract
기판(30)과 게이트 전극(32) 위에 스페이서 층(34)을 증착함으로써 스페이서(46)를 형성하고 상기 스페이서 층(34) 상에 보호층(42)을 형성하는 반도체 디바이스를 제조하는 방법 및 상기 반도체 디바이스가 제공된다. 상기 보호층(42)은 상기 스페이서 층(34)상의 얇은 막 측벽을 남기도록 건식 식각된다. 그 다음, 상기 스페이서 층(34)은 상기 스페이서 층(34)의 바깥 측벽들을 보호하는 보호층(42)과 함께 식각된다. 이러한 식각은 게이트 상에 스페이서들(46)을 생성하며, 이러한 스페이서들은 상기 게이트 전극 측벽들(38)에 평행하여 연장된 실질적으로 수직한 측벽들(52)을 갖는다. 상기 스페이서들(46)의 I-형상는 소스/드레인 이온 주입 공정 동안에 펀치-쓰루를 방지하면서, 소스/드레인 주입 도오즈 프로파일을 개선시킨다.
Description
본 발명은 반도체 공정 분야에 관한 것이고, 특히 반도체 디바이스들에서 스페이서들의 형성 및 소스/드레인 형성에 관한 것이다.
반도체 디바이스들의 형성에서, 소스/드레인 주입 동안에 마스크로서 기능하도록 게이트의 측벽들상에 스페이서를 형성하는 것이 바람직하다. 예시적인 스페이서 형성 공정 및 주입 공정이 하기에 기술되는 도 1-3에 예시된다.
도 1에서, 기판(10)은 그 위에 형성된 게이트(12)를 구비한다. 상기 게이트(12)는 예를 들어 폴리실리콘 게이트이다. 소스/드레인 확장 영역들(16)은 예를 들어 상기 게이트(12)를 주입 마스크로서 사용하여 이온 주입함으로써 형성된다. 스페이서 층(14)이 화학 기상 증착(chemical vapor deposition)과 같은 임의의 적당한 방법에 의해 증착된다. 상기 스페이서 층은 실리콘 나이트라이드(silicon nitride), 실리콘 옥사이드(silicon oxide), 로우 k 유전체 물질(low k dielectric material) 등과 같은 임의의 적당한 물질로 만들어질 수 있다.
등방성 식각(isotropic etching)이 수행되며, 그 결과는 도 2에 도시된다. 상기 등방성 식각은 게이트(12)의 측벽들로부터 연장되는 D-형상 스페이서들(18)을 생성한다. 상기 스페이서들(18)은 소스/드레인 주입 공정을 수행함에 있어 게이트(12)와 함께 마스크를 형성한다. 쇼트 채널 효과(short channel effect)를 줄이기 위해 상기 게이트(12)로부터 깊은(deep) 소스/드레인들을 이격시키는(space) 것이 바람직하다. 화살표(20)로 표시한 이온 주입 공정이 수행되어 깊은 소스/드레인 주입들을 생성한다. 그러나, 도 2의 D-형상 스페이서들(18)의 구성에 의해 인식될 바와 같이, 상기 D-형상 스페이서들(18)의 외면 영역들은 외면 에지(outer edge)에서 비교적 얇은 프로파일(thin profile)을 갖는다. 이는 비교적 높은-에너지 공정인 깊은 소스/드레인 주입 공정 동안에 이온들의 일부 "펀치-쓰루(punch-through)"를 허용한다.
스페이서들(18)의 얇은 프로파일로 인한 상기 펀치-쓰루의 결과가 도 3에 도시된다. 깊은 소스/드레인 주입들의 위치의 영향력 있는 제어는 24로 표시된 영역까지 스페이서들(18) 아래로 연장되는 소스/드레인 영역들(22)을 형성한다. 이는 도 3에 26으로 표시된 바람직한 영역보다 더 깊은 것이다. 따라서, 소스/드레인 주입 공정 동안에 D-형상 스페이서들(18)의 펀치-쓰루로 인해 채널이 원치 않게 짧아졌다.
D-형상 스페이서들(18)의 또 다른 단점은 추가의 막 증착에 대해서 컨포머티(conformity)를 악화시킨다는 점이며, 이러한 컨포머티는 더블 스페이서의 형성 또는 상호접속 층 유전체(interconnect layer dielectric)의 형성과 같은 공정에서 필수적이다. 스페이서들의 외면 형상의 경사진 특성은 후속 막의 증착에 있어 컨포머티를 감소시킨다.
후속 막의 증착에 대한 컨포머티의 개선뿐 아니라 소스/드레인 주입 공정의 제어의 개선을 제공하기 위한 반도체 디바이스 및 스페이서를 형성하는 방법이 필요하다.
상기 및 다른 요구들이 본 발명의 실시예들에 의해 충족되며, 본 발명은 스페이서를 형성하는 방법을 제공하고, 상기 방법은 상부 표면과 수직으로 연장된 측벽들을 구비한 게이트 전극과 기판 위에 스페이서 층을 증착하는 단계와; 그리고 상기 스페이서 층상에 보호층을 형성하는 단계를 포함한다. 상기 보호층을 식각하여, 상기 게이트 전극의 상부 표면 위의 스페이서 층으로부터 상기 보호층을 제거하고 상기 게이트 전극의 측벽들에 평행한 스페이서 층상의 보호층은 보존시킨다. 상기 스페이서 층을 식각하여, 상기 게이트 전극의 상부 표면 및 상기 기판으로부터 스페이서 층을 제거하여 게이트 전극 상에 스페이서들을 형성하며, 여기서 상기 스페이서 각각은 상기 게이트 전극의 측벽들에 평행하게 연장되는 두 개의 실질적으로 수직한 측벽들을 구비한다.
스페이서 층상에 보호층을 제공함으로써, 식각 공정 동안에 상기 스페이서의 측벽이 보호받아 실질적으로 직사각형(I-형상) 스페이서가 형성된다. 따라서, 본 발명에 따른 스페이서는, 주입 프로파일(profile)을 제어하기 어렵게 만드는, 보다 얇은 외면 에지를 갖지 않는다. 또한, 스페이서의 비교적 수직한 외면 벽은 스페이서 공정들 또는 상호접속 층 유전체들과 같은 추가의 막 증착에 있어서 컨포머티를 증가시킨다.
전술한 요구들은 본 발명의 다른 실시예들에 의해 또한 충족되는바, 상기 다른 실시예들은 반도체 디바이스를 형성하는 방법을 제공하고, 상기 방법은 기판상에 수직으로 연장된 측벽들을 구비한 게이트 전극을 형성하는 단계와; 그리고 상기 게이트 전극 상에 제 1 측벽 스페이서들을 형성하는 단계를 포함한다. 제 1 측벽 스페이서들 각각은 상기 게이트 전극 측벽들에 실질적으로 평행한 한 쌍의 수직으로 연장된 평탄한 측벽들을 구비한다. 소스/드레인 주입 공정은 상기 기판을 마스킹하는 게이트 전극과 제 1 측벽 스페이서들을 이용하여 수행된다.
전술한 요구들은 본 발명의 다른 실시예들에 의해 또한 충족되는바, 상기 다른 실시예들은 기판과; 상기 기판상의 게이트와, 여기서 상기 게이트는 수직한 측벽들을 구비하며; 그리고 측벽 스페이서들을 포함하는 반도체 디바이스를 제공한다. 상기 측벽 스페이서들은 상기 게이트 측벽들 상에 있으며, 그리고 상기 측벽 스페이서들은 직사각형 단면을 갖고 상기 게이트의 높이의 절반보다 큰 높이까지 수직으로 연장된다. 상기 측벽 스페이서들에 의해 정의되는 이온 주입된 소스/드레인 영역들이 제공된다.
본 발명의 전술한 특징들 및 다른 특징들, 양상들 및 장점들이 첨부된 도면과 관련하여 취해질 때 본 발명의 하기의 상세한 설명으로부터 명백해질 것이다.
도 1은 종래 방법에 따른 제조의 일 단계 동안의 반도체 디바이스의 개략적인 단면도이다.
도 2는 종래 방법에 따라 스페이서들을 형성하기 위해 등방성 식각이 수행된 후의 도 1의 구조를 도시한다.
도 3은 소스/드레인 주입 공정이 수행된 후에 도 2의 구조를 도시한다.
도 4는 스페이서 층의 증착 후에, 본 발명의 실시예들에 따른 제조의 1 단계 동안의 반도체 디바이스의 개략적인 단면도이다.
도 5는 본 발명의 실시예들에 따라서, 스페이서 층상에 보호층을 증착한 후에 도 4의 구조를 도시한다.
도 6은 본 발명의 실시예들에 따라 보호층을 식각한 후에 도 5의 구조를 도시한다.
도 7은 본 발명의 실시예들에 따라 스페이서 층을 식각한 후에 도 6의 구조를 도시한다.
도 8은 본 발명의 실시예들에 따라 수행되는 소스/드레인 주입 공정 동안에 도 7의 구조를 도시한다.
본 발명은 고급 CMOSFET 디바이스 기술에서 소스/드레인 주입 도오즈(dose) 프로파일 및 스페이서들의 형성에 관한 문제들에 대처하고 이들을 해결한다. 특히, 본 발명은 소스/드레인 주입 공정 동안에 펀치-쓰루를 야기하고, 주입 도오즈 프로파일의 제어를 저하시키는, 종래 기술로 형성된 D-형상 스페이서의 비교적 얇은 외면 에지에 관한 문제들을 극복한다. 본 발명은, 게이트 상에 실질적으로 직사각형(I-형상) 스페이서를 생성하고 상기 소스/드레인 주입 공정 동안에 상기 스페이서를 마스크로서 이용함으로써, 상기 소스/드레인 주입 공정 동안에 주입 도오즈 프로파일을 개선할 수 있다. 본 발명의 스페이서는 펀치-쓰루를 야기하는 보다 얇은 영역을 갖지 않기 때문에, 본 발명은 정밀한 소스/드레인 주입 도오즈 프로파일을 제공한다. 또 다른 장점은 가파른(steep) 측벽들로 인해 증가된 컨포머티가 제공되어, 막 증착을 개선할 수 있다는 점이다. 이는 깊은 서브-미크론 CMOSFET(deep sub-micron CMOSFET) 제조에 있어 중요한 장점인 바, 이는 개선된 컨포머티로 인해 제 2 스페이서를 형성하는데 보다 얇은 막 증착이 사용될 수 있기 때문이다. 따라서, 보다 작은 피치를 구비한 디바이스들에 대해서 보다 큰 스페이서들이 이용가능하다.
도 4는 본 발명의 실시예들에 따른 제조의 1 단계 동안에 반도체 디바이스의 개략적인 단면을 도시한다. 도 4에서, 기판(30)은 종래 기술에 따라 이 기판(30)상에 형성된 폴리실리콘 게이트와 같은 게이트 전극(32)을 구비한다. 소스/드레인 확장 영역들(36)을 생성하기 위해 상기 게이트(32)를 마스크로서 사용하여, 소스/드레인 확장 형성 공정이 수행된다.
상기 게이트(32)는 측벽들(38)과 상부 표면(40)을 갖는다. 상기 게이트(32)의 측벽들(38)은 전형적으로 반응성 이온 식각(reactive ion etching)(RIE)과 같은 건식 식각 기술에 의해 형성되며, 그리고 실질적으로 수직이며 평탄하다.
상기 기판(30)상에 그리고 상기 게이트(32) 위에 증착된 스페이서 층(34)이 도시된다. 상기 스페이서 층(34)은 나이트라이드, 옥사이드, 로우-k 유전체 물질 등과 같은 임의의 적당한 유전체 물질로 형성된다. 상기 증착은 예를 들어 화학 기상 증착과 같은 임의의 적당한 기술에 의해 수행된다. 상기 스페이서 층(34)의 적당한 깊이 또는 두께가 제공되며, 상기 적당한 깊이 또는 두께는 상기 스페이서 층(34)의 식각 후에 궁극적으로 형성될 스페이서들의 필요한 폭에 의존한다. 본 발명의 예시적인 특정 실시예들에서, 스페이서 층은 대략 300Å과 대략 800Å 사이의 두께로 증착된다.
종래 기술들에서, 상기 스페이서 층(34)의 형성물은 등방성 식각되어, 도 2에 도시된 바와 같은 D-형상 스페이서들을 형성한다. 그러나, 본 발명은, 그 대신에, 도 5에 도시된 바와 같이, 상기 스페이서 층(34)상에 컨포멀하게 증착된 보호 층(42)을 형성한다. 상기 보호 층(42)의 물질은 상기 스페이서 층(34)을 형성하는 물질과 다르다. 특히, 상기 보호 층(42)의 물질은, 상기 스페이서 층(34)이 특정 부식액(etchant)에 의해 식각될 때, 실질적으로 식각되어서는 안 된다. 즉, 스페이서들을 형성하기 위해 스페이서 층(34)이 식각되는 동안에, 부식액으로는 상기 스페이서 층(34)의 물질에 대해 고도로 선택적인(selective) 물질이 사용되어야 한다. 스페이서 층(34)이 예를 들어 나이트라이드로 만들어질 때, 보호층(42)에 대한 적당한 물질은 예를 들어 옥사이드이다. 또한, 보호 층(42)의 물질은 양질의 컨포머티를 나타내야 한다.
본 발명의 실시예들에서 보호층(42)의 두께는 스페이서 층(34)의 두께보다 매우 작아야 한다. 예를 들어, 도시될 바와 같이, 스페이서 층(34)으로부터 형성될 스페이서들의 측벽들에 대한 적당한 보호를 제공하기 위해 대략 10Å 내지 100Å 사이의 두께가 이용된다. 상기 보호층(42)의 나머지(remainder)는 제거되고 어떠한 목적으로도 사용되지 않으며, 단지 스페이서 층(34)으로부터 형성된 스페이서들의 측벽들에 충분한 양의 보호를 제공하는 두께만이 필요하므로, 물질 비용 및 공정 시간을 줄이기 위해 비교적 얇은 보호층(42)이 바람직하다.
도 6은, 게이트(32)의 측벽들(38)에 평행한 스페이서 층(34)의 수직으로 연장된 측벽들을 따라 형성된 보호층(42)을 제외하고는, 상기 보호층(42)을 제거하기 위해 식각 공정을 수행한 후의 도 5의 구조를 도시한다. 보호층(42)의 이들 영역들은 도 6에서 참조 번호 44로 표시된다. 상기 식각은 반응성 이온 식각과 같은 건식 식각이다. 보호층(42) 부분들은 수직으로 연장된 영역들(44)을 제외하고는 제거된다. 종래 건식 식각 기술이 이용될 수 있다.
도 7은 스페이서 층(34)을 식각하여 상기 게이트 전극(32)의 상부 표면(40) 및 기판(30)으로부터 상기 스페이서 층(34)을 제거하기 위한 추가의 식각 공정이 수행된 후의 도 6의 구조를 도시한다. 이 공정은 상기 게이트(32)의 게이트 측벽들(38) 상에 스페이서들(46)을 형성한다.
건식 식각 또는 등방성 습식 식각(isotropic wet etch)일 수 있는 식각 공정 동안에, 스페이서들(46)의 외면 측벽들(52) 상의 보호층(44)은 식각 공정 동안에 상기 스페이서 층 물질이 침식당하는 것을 보호할 수 있다. 따라서, 스페이서들(46)의 수직한, 또는 실질적으로 수직한, 외면 측벽들(52)이 생성된다. 단면에서, 상기 스페이서들(46)은 직사각형상이나 "I-형상"를 나타낸다. 따라서, 스페이서들(46)은 소스/드레인 주입 공정 동안에 펀치-쓰루를 야기하기 쉬운 얇은 외면 영역을 제공하지 않는다.
도 8에 도시된 바와 같이, 소스/드레인 주입 공정이 수행되어 소스/드레인 영역들(48)을 생성한다. 스페이서들(46)의 I-형상으로 인해, 상기 소스/드레인 주입 도오즈 프로파일은 정밀하고 상기 스페이서들(46)의 외면 에지 아래로 연장되지 않는다. 보호 영역들(44)이 도 8에 도시되었지만, 이 실시예는 단지 다른 실시예들에서와 같이 예시적이며, 상기 스페이서 층(34)이 식각된 후에 불필요하기 때문에 상기 보호 영역들(44)은 제거된다. 언제나 (10Å과 같이) 매우 얇은 보호 영역들(44)의 부재(lack)는 상기 I-형상 스페이서들(46)에 의해 달성되는 도핑 프로파일에 어떠한 현저한 영향도 미치지 않는다.
제 1 측벽 스페이서들(46)의 외면 측벽들(52)의 수직한 특성으로 인해, (도 8의 점선에서 제 2 측벽 스페이서들(54)로 도시된) 제 2 측벽 스페이서의 형성과 같은 추가의 막 증착에 대해 개선된 컨포머티가 제공된다. 대안적으로, 상호접속 층 유전체 물질과 같은 다른 막 증착들에 대해서도 또한 컨포머티가 개선된다. 개선된 컨포머티로 인해, 제 2 스페이서 형성에 대한 더욱 얇은 막 증착이 이용될 수 있다. 이는 보다 작은 피치를 구비한 디바이스들에 대해서 보다 큰 스페이서들의 제조를 가능하게 한다.
따라서, 본 발명은 반도체 디바이스와 반도체 디바이스를 제조하는 방법을 제공하며, 이 반도체 디바이스는, 스페이서의 코너로부터 어떠한 주입 침투도 없기 때문에, 더욱 제어된 소스/드레인 주입 도오즈 프로파일을 나타내며, 그리고 보다 작은 피치를 구비한 디바이스들에 대해서 보다 큰 스페이서들을 허용한다.
본 발명을 상세하게 설명하고 예시하였지만, 이는 단지 설명 및 예시의 수단으로만 이해되어야 하며 제한적으로 받아들여서는 안 된다. 본 발명의 범위는 첨부 된 청구항들의 항들에 의해서만 제한된다.
Claims (10)
- 반도체 디바이스를 형성하는 방법으로서,상부 표면(40)과 그리고 수직으로 연장된 측벽들(38)을 구비한 게이트 전극(32)을 기판(30) 상에 형성하는 단계와;상기 게이트 전극을 마스크로 사용하여 상기 기판 내에 소스/드레인 확장 영역들을 형성하는 단계와;상기 기판(30)과 상기 게이트 전극(32) 위에 스페이서 층(34)을 증착하는 단계와;상기 스페이서 층(34) 상에 보호층(42)을 형성하는 단계와, 여기서 상기 보호층의 물질과 상기 스페이서 층을 형성하는 물질은 서로 다르고, 상기 스페이서 층이 특정 부식액에 의해 식각될 때 상기 보호층의 물질은 실질적으로 식각되지 않으며;상기 게이트 전극(32)의 상기 측벽들(38)에 평행하며 상기 스페이서 층의 수직으로 연장된 측벽들을 따라 형성된 부분을 제외하고, 상기 보호층(42)을 제거하도록 상기 보호층(42)을 식각하는 단계와;상기 게이트 전극(32) 상에 제 1 스페이서들(46)을 형성하기 위해 상기 게이트 전극(32)의 상기 상부 표면(40) 위 및 상기 기판(30)으로부터 상기 스페이서 층(34)이 제거되도록 상기 스페이서 층(34)을 식각하는 단계와, 여기서 상기 제 1 스페이서들(46) 각각은 상기 게이트 전극의 측벽들(38)에 평행하게 연장되는 실질적으로 수직인 두 개의 측벽들(52)을 구비하며;상기 게이트 전극과 상기 제 1 스페이서들이 상기 기판을 마스킹한 상태에서 소스/드레인 주입을 수행하는 단계와; 그리고상기 소스/드레인 주입 후에 상기 제 1 스페이서들 상에 제 2 스페이서들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
- 제1항에 있어서,상기 스페이서 층(34)은 300Å 내지 800Å의 두께로 증착되는 것을 특징으로 하는 반도체 디바이스 형성 방법.
- 제2항에 있어서,상기 보호층(42)은 10Å 내지 100Å의 두께로 형성되는 것을 특징으로 하는 반도체 디바이스 형성 방법.
- 제3항에 있어서,상기 스페이서 층(34)은 나이트라이드(nitride)이고, 상기 보호층(42)은 옥사이드(oxide)인 것을 특징으로 하는 반도체 디바이스 형성 방법.
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