KR101110288B1 - 고 유전상수 게이트 유전체 및 관련 구조를 구비한ｃｍｏｓ 게이트들을 형성하기 위해 상이한 일함수들을구비한 금속을 집적하는 방법 - Google Patents

고 유전상수 게이트 유전체 및 관련 구조를 구비한ｃｍｏｓ 게이트들을 형성하기 위해 상이한 일함수들을구비한 금속을 집적하는 방법 Download PDF

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후이카이 츠홍
정석 구
앨리슨 케이 홀브룩
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Abstract

하나의 예시적인 실시예에 따라, 듀얼 금속 NMOS 게이트(226) 및 PMOS 게이트(228)를 형성하기 위해 기판(202) 상에 제 1 금속층(206)과 제 2 금속층(208)을 집적하는 방법은 기판의 NMOS(210) 및 PMOS 영역(212) 상으로 유전체층(204)을 증착하는 단계(150)를 포함한다. 본 방법은 유전체층(204) 상에 제 1 금속층(206)을 증착하는 단계(150)를 추가로 포함한다. 본 방법은 제 1 금속층(206) 상에 제 2 금속층(208)을 증착하는 단계(150)를 추가로 포함할 수 있다. 본 방법은 기판(202)의 NMOS 영역(210)에 질소를 주입하는 단계(152)와, 제 1 금속층(206)의 제 1 부분을 금속 산화물층(220)으로 변환하고, 제 1 금속층(206)의 제 2 부분을 금속 질화물층(218)으로 변환하는 단계(154)를 추가로 포함한다. 본 방법은 NMOS 게이트(226) 및 PMOS 게이트(228)를 형성하는 단계(156)로서, NMOS 게이트(226)는 금속 질화물층(218)의 세그먼트(segment)(234)를 포함하고 PMOS 게이트(228)는 금속 산화물층(220)의 세그먼트(242)를 포함하는 단계(156)를 추가로 포함한다.

Description

고 유전상수 게이트 유전체 및 관련 구조를 구비한 ＣＭＯＳ 게이트들을 형성하기 위해 상이한 일함수들을 구비한 금속을 집적하는 방법{METHOD FOR INTEGRATING METALS HAVING DIFFERENT WORK FUNCTIONS TO FORM CMOS GATES HAVING A HIGH-K DIELECTRIC AND RELATED STRUCTURE}
본 발명은 일반적으로 반도체 장치 분야에 관한 것이다. 더 상세하게는, 본 발명은 상보형 금속-산화물 반도체("CMOS") 트랜지스터의 제조 분야에 관한 것이다.
고 유전상수("high-K")를 갖는 게이트 유전체 및 금속 게이트 전극은 상보형 금속-산화물 반도체("CMOS") 트랜지스터의 성능을 개선하기 위해 반도체 제작자에의해 사용될 수 있다. SiO2와 같은 통상적인 게이트 유전체가 너무 얇으며, 그 결과 높은 터널링 전류뿐만 아니라 다른 문제들을 초래하기 때문에, 작은 가공 치수(feature size)의 기술에서는 고 유전상수의 게이트 유전체가 바람직하다. 나아가, 금속 게이트 전극은, 예를 들어 높은 저항을 갖지며 게이트 유전체와 채널 사이의 접촉부(interface)에서 바람직하지 않은 캐리어의 공핍(depletion)을 야기함으로 인하여 NFET 및 PFET 트랜지스터 성능을 감소시키는, 폴리실리콘 게이트 전극을 대체할 수 있다. 그러나 NMOS 트랜지스터가 예를 들어 대략 4.1eV의 일함수를 갖는 금속 게이트 전극을 요구하는 반면 PMOS 트랜지스터는 예를 들어 대략 5.1eV의 더 높은 일함수를 갖는 금속 게이트 전극을 요구한다. 따라서, 반도체 제작자는 듀얼 금속 NMOS 게이트 및 PMOS 게이트를 효율적으로 달성하기 위해 제조 프로세스에서 상이한 일함수 및 고 유전상수 게이트 유전체를 갖는 금속을 집적해야 한다.
금속 게이트 전극 및 고 유전상수 게이트 유전체를 이용하는 CMOS 트랜지스터에 대한 종래의 제조 프로세스에서, NMOS 게이트에 대해 적당한 일함수를 갖는 제 1 금속층과 고 유전상수 유전체를 포함하는 게이트 유전체층은 통상적으로 반도체 다이 기판의 NMOS 및 PMOS 영역 상에 증착된다. NMOS 게이트 및 PMOS 게이트를 위한 게이트 전극이 상이한 일함수를 요구하기 때문에, 상기 제 1 금속층은 PMOS 게이트 전극을 형성하기에 적당하지 않을 것이다. 또한, 현재의 고 유전상수 유전체 증착 프로세스는 통상적으로 PMOS 영역 내의 고 유전상수 유전체층에 고 농도의 음전하를 야기하게 되고, 이는 게이트 임계 전압에서의 원치않는 변동과 캐리어 이동도의 저하를 유발한다. 따라서, 종래의 프로세스에서는, 각각의 NMOS 게이트 및 PMOS 게이트 전극을 형성하기 위하여, NMOS 및 PMOS 영역에 상이한 금속층들이 제공되어야 한다.
따라서, 종래의 제조 프로세스에서, 기판의 PMOS 영역에 위치한 제 1 금속층 부분이 제거되고 PMOS 게이트에 대한 일함수를 갖는 제 2 금속층이 PMOS 영역 내의 게이트 유전체층 상에 증착된다. 따라서, 전술한 듀얼 금속 CMOS 게이트를 제작하는 종래의 프로세스는 기판의 NMOS 및 PMOS 영역 상으로 제 1 금속층을 증착하는 단계와, PMOS 영역의 제 1 금속층 부분을 제거하는 단계와, PMOS 영역에 제 2 금속층을 증착하는 단계를 요구하는 난해한 프로세스이다.
따라서, 고 유전상수 게이트 유전체를 구비한 듀얼 금속 CMOS 게이트를 형성하기 위해 상이한 일함수를 갖는 2개의 금속을 집적하는 효율적인 방법이 요구된다.
본 발명은 고 유전상수 게이트 유전체 및 관련 구조를 갖는 CMOS 게이트를 형성하기 위해 상이한 일함수를 갖는 금속을 집적하는 방법을 목적으로 한다. 본 발명은 고 유전상수 게이트 유전체를 갖는 듀얼 금속 CMOS 게이트를 형성하기 위해 상이한 일함수를 갖는 2개의 금속을 집적하는 효율적인 방법에 대한 당업계의 요구를 지원하고 해결한다.
하나의 예시적인 실시예에 따라, 듀얼 금속 NMOS 게이트 및 PMOS 게이트를 형성하기 위해 기판상에 제 1 금속층과 제 2 금속층을 집적하는 방법은 기판의 NMOS 및 PMOS 영역 상으로 유전체층을 증착하는 단계를 포함한다. 상기 유전체층은 예를 들어 하프늄(hafnium) 산화물, 지르코늄(zirconium) 산화물, 지르코늄 실리케이트, 또는 하프늄 산화물일 수 있다. 본 방법은 유전체층 상에 제 1 금속층을 증착하는 단계를 추가로 포함한다. 상기 제 1 금속층은 예를 들어 하프늄(hafnium), 지르코늄(zirconium) 또는 탄탈룸(tantalum)일 수 있다. 본 방법은 제 1 금속층 상에 제 2 금속층을 증착하는 단계를 추가로 포함할 수 있다. 제 2 금속층은 예를 들어 플래티늄, 텅스텐, 니켈 또는 루테늄(ruthenium)일 수 있다. 본 방법은 기판의 NMOS 영역에 질소를 주입하는 단계를 추가로 포함한다.
본 예시적인 실시예에 따라, 본 방법은 제 1 금속층의 제 1 부분을 금속 산화물층으로 변환하는 단계와, 제 1 금속층의 제 2 부분을 금속 질화물층으로 변환하는 단계를 추가로 포함한다. 고온 어닐링(anneal)은 제 1 금속층의 제 1 부분을 금속 산화물층으로 변환하고 제 1 금속층의 제 2 부분을 금속 질화물층으로 변환하는데 이용된다. 본 방법은 기판의 PMOS 영역에 P 타입 도펀트(dopant)를 주입하는 단계를 추가로 포함할 수 있다. 본 방법은 NMOS 게이트 및 PMOS 게이트를 형성하는 단계로서, NMOS 게이트는 금속 질화물층의 세그먼트(segment)를 포함하고 PMOS 게이트는 금속 산화물층의 세그먼트를 포함하는 단계를 추가로 포함한다. PMOS 게이트의 게이트 전극은 제 2 금속층의 세그먼트일 수 있고 NMOS 게이트의 게이트 전극은 금속 질화물층의 세그먼트일 수 있다. 일실시예에서, 본 발명은 전술한 방법을 이용하여 제조된 CMOS 장치이다. 본 발명의 다른 특징과 장점은 다음의 상세한 설명 및 첨부 도면을 검토한 후에 당업자에 더 명백하게 될 것이다.
도 1은 본 발명의 일실시예에 따른 예시적인 방법 단계들에 상응하는 흐름도이다.
도 2A는 도 1의 흐름도의 특정 단계에 상응하는 본 발명의 일실시예에 따라 처리된 웨이퍼의 일부분의 단면도를 도시한다.
도 2B는 도 1의 흐름도의 특정 단계에 상응하는 본 발명의 일실시예에 따라 처리된 웨이퍼의 일부분의 단면도를 도시한다.
도 2C는 도 1의 흐름도의 특정 단계에 상응하는 본 발명의 일실시예에 따라 처리된 웨이퍼의 일부분의 단면도를 도시한다.
도 2D는 도 1의 흐름도의 특정 단계에 상응하는 본 발명의 일실시예에 따라 처리된 웨이퍼의 일부분의 단면도를 도시한다.
도 2E는 도 1의 흐름도의 특정 단계에 상응하는 본 발명의 일실시예에 따라 처리된 웨이퍼의 일부분의 단면도를 도시한다.
본 발명은 고 유전상수 유전체 및 관련 구조를 구비한 CMOS 게이트를 형성하기 위해 상이한 일함수를 갖는 금속을 집적하는 방법을 목적으로 한다. 다음의 설명은 본 발명의 실행에 속하는 상세한 정보를 포함한다. 당업자는 본 명세서에서 상세하게 논의된 것으로부터 상이한 방식으로 본 발명이 실행될 수 있다는 것을 인식할 것이다. 나아가, 본 발명의 일부 상세 사항은 본 발명의 모호하게 하지 않기 위해 논의되지 않는다.
본 명세서의 도면 및 이에 수반하는 상세한 설명은 단지 본 발명의 예시적인 실시예를 설명하기 위한 것이다. 간략성을 유지하기 위해, 본 발명의 다른 실시예는 본 명세서에서 상세하게 설명되지 않고 본 도면에 의해 상세하기 도시되지 않는다.
본 발명은 고 유전상수 게이트 유전체를 갖는 듀얼 금속 NMOS 게이트 및 PMOS 게이트를 형성하기 위해 반도체 다이의 기판상에 상이한 금속층을 효율적으로 집적하는 프로세스에 관한 것이다. 이하 상세히 논의되는 바와 같이, 본 발명은 제 1 선택적인 질소 주입 및 고온 어닐링이 듀얼 금속 NMOS 게이트 및 PMOS 게이트를 달성하기 위해 금속층의 각 부분의 조성(composition) 및 특성을 변화시키기 위해 사용되고 제 2 선택적인 전하-밸런스(charge-balancing) 주입이 PMOS 게이트 유전체 스택 내의 전하를 밸런싱시키기 위해 사용되는 혁신적인 프로세스를 달성한다.
도 1은 본 발명의 일실시예에 따른 예시적인 방법을 도시하는 흐름도를 보여준다. 당업자에 명백한 특정한 상세 및 특징은 흐름도(100)에서 생략되어 있다. 예를 들어, 소정 단계는 당업계에 알려진 바와 같이 하나 이상의 하위 단계로 이루어질 수 있고 특정 장치 또는 물질을 포함할 수 있다. 흐름도(100)에 표시된 단계(150 내지 158)는 본 발명의 일실시예를 설명하기에 충분하고, 본 발명의 다른 실시예는 흐름도(100)에 보여진 것과 상이한 단계를 이용할 수 있다. 유의해야 할 것은 흐름도(100)에 보여진 처리 단계가 단계(150) 이전에 NMOS 및 PMOS 영역을 갖는 기판을 포함하는 웨이퍼 상에서 수행된다는 것이다.
나아가, 도 2A, 도 2B, 도 2C, 도 2D 및 도 2E의 구조(250, 252, 254, 256 및 258)는, 전술한 기판을 포함하는 반도체 다이와 같은 구조상에서, 흐름도(100)의 단계들(150, 152, 154, 156 및 158)을 수행하는 결과를 각각 도시한다. 예를 들어, 구조(250)는 단계(150)를 처리한 후 전술한 구조를 도시하고, 구조(252)는 단계(152)를 처리한 후의 구조(250)를 도시하고, 구조(254)는 단계(154)를 처리한 후의 구조(252)를 도시하며, 이하 유사하다.
이제, 도 1의 단계(150) 및 도 2A의 구조(250)를 참조하면, 흐름도(100)의 단계(150)에서, 유전체층(204), 금속층(206) 및 금속층(208)은 기판(202)의 NMOS 영역(210) 및 PMOS 영역(212) 상에 순차적으로 증착된다. 기판(202)은 PMOS 영역(212)에 N 타입 도핑된 실리콘을 포함할 수 있고 NMOS 영역(210)에 P 타입 도핑된 실리콘을 포함할 수 있다. 유전체층(204)은 하프늄 산화물, 지르코늄 산화물, 지르코늄 실리케이트(silicate), 또는 하프늄 산화물과 같은 높은 유전 상수("고 유전상수 유전체")를 갖는 유전체를 포함하고, 화학 기상 증착("CVD") 프로세스 또는 다른 적당한 프로세스를 사용하여 기판(202) 상에 증착될 수 있다. 예를 들어, 유전체층(204)은 30.0옹스트롬(Angstrom) 이하의 두께를 가질 수 있다.
금속층(206)은 하프늄, 지르코늄 또는 탄탈륨을 포함할 수 있고, CVD 프로세스 또는 물리 기상 증착("PVD") 프로세스 또는 다른 적당한 프로세스에 의해 유전체층(204) 상에 증착될 수 있다. 금속층(206)은 NMOS 트랜지스터 게이트에 대한 바람직한 일함수인 대략 4.1eV의 일함수를 갖는다. 예를 들어, 금속층(206)은 대략 30.0 옹스트롬과 대략 100.0옹스트롬 사이의 두께를 가질 수 있다. 금속층(208)은 플래티늄, 텅스텐, 코발트, 니켈 또는 루테늄을 포함할 수 있고, CVD 프로세스 또는 PVD 프로세스 또는 다른 적당한 프로세스에 의해 금속층(206) 상에 증착될 수 있다. 금속층(208)은 PMOS 트랜지스터 게이트에 대해 적당한 일함수인, 대략 5.1eV의 일함수를 갖는다. 예를 들어, 금속층(208)은 100.0옴스트롬 이상의 두께를 가질 수 있다. 일실시예에서, 다결정(polycrystalline) 실리콘("폴리(poly)") 층(도면에 도시되지 않음)이 금속층(208) 상에 증착될 수 있다. 이러한 실시예에서, 폴리층은 NMOS 영역(210)에 N 타입 도핑되고 PMOS 영역(212)에 P 타입 도핑된다. 일실시예에서, 규화물(silicide)층(도면에 도시되지 않음)은 금속층(208) 상에 형성될 수 있다. 도 2A를 참조하면, 흐름도(100)의 단계(150)의 결과가 구조(250)로 도시되어 있다.
도 1의 단계(152) 및 도 2B의 구조(252)에 연속하여, 흐름도(100)의 단계(152)에서, 마스크(214)가 기판(202)의 PMOS 영역(212) 상에 형성된다. 마스크(214)는 포토레지스트 또는 공지된 바와 다른 적당한 물질을 포함할 수 있다. 마스크(214)는 기판(202)의 PMOS 영역(212) 상에만 형성되고, NMOS 영역(210)은 마스크되지 않은 채로 남겨둔다. 다음, 선택적인 질소 주입(216)이 NMOS 영역(210)에 대해 수행된다. 본 실시예에서, 질소 주입(216)은 질소가 금속층(208)을 통과하는 동안 금속층(206)에 선택적으로 주입되도록 조절된다. 질소 주입(216)의 결과로서, 금속층(206)에 주입된 질소 농도는 금속층(208)에 주입된 질소 농도보다 더 높게 된다. 도 2B를 참조하면, 흐름도(100)의 단계(152)의 결과가 구조(252)로 도시되어 있다.
도 1의 단계(154) 및 도 2C의 구조(254)에 연속하여, 흐름도(100)의 단계(154)에서, 마스크(214)가 PMOS 영역(212)으로부터 제거되고 고온 어닐링이 NMOS 영역(210)에 금속 질화물층(218)을 형성하고 PMOS 영역(212)에 금속 산화물층(220)을 형성하기 위해 수행된다. 마스크(214)는 예를 들어 플라즈마 에칭이나 공지된 다른 적당한 에칭을 이용하여 제거될 수 있다. 고온 어닐링의 수행 결과로서, NMOS 영역(210)에 위치한 금속층(206)의 일부는 금속 질화물층(218)(본 명세서에서 "질화물 변환된" 부분으로도 지칭됨)을 형성하기 위해 금속 질화물로 변환되고 PMOS 영역(212)에 위치한 금속층(206)의 일부는 금속 산화물층(220)(본 명세서에서 "산화물 변환된" 부분으로도 지칭됨)을 형성하기 위해 금속 산화물로 변환된다. 금속 질화물층(218)은 NMOS 트랜지스터 게이트에 대한 적당한 일함수를 제공한다. 금속 산화물층(220)의 세그먼트는 후속 프로세스 단계에서 PMOS 게이트 유전체 스택을 형성하기 위해 이용될 것이다.
PMOS 영역(212)의 금속층(206)의 일부가 고온 어닐링 동안 금속 산화물로 변환될 때, 금속층(206)의 일부는 유전체로 효율적으로 변환된다. 따라서, 고온 어닐링은 PMOS 영역(212)에 위치한 금속층(206)의 일부를 유전체인 금속 산화물로 변환함으로써 상기 금속층(206)의 일부의 성분 및 특성을 변경시킨다. 결과적으로, PMOS 게이트가 후속의 프로세스 단계에서 PMOS 영역(212)에 형성될 때, 금속층(208)은 PMOS 게이트 내에서 PMOS 게이트 전극이 된다. 도 2C를 참조하면, 흐름도(100)의 단계(154)의 결과는 구조(254)로 도시되어 있다.
도 1의 단계(156)와 도 2D의 구조(256)에 연속하여, 흐름도(100)의 단계(156)에서, 마스크(222)가 기판(202)의 NMOS 영역(210) 상에 형성된다. 마스크(214)와 유사하게, 마스크(222)는 포토레지스트 또는 공지된 다른 적당한 물질을 포함할 수 있다. 마스크(222)는 NMOS 영역(210) 상에만 형성되고, PMOS 영역(221)을 마스크되지 않은 상태로 남겨둔다. 다음, 선택적인 전하-밸런스 주입(224)이 PMOS 영역(212)에서 수행된다. 선택적인 전하-밸런스 주입(224)에서, 아르곤 또는 다른 적당한 도펀트와 같은 P 타입 도펀트가 PMOS 영역(212) 내의 금속 산화물층(220)에 주입된다. 본 발명에서, 밸런싱된 전하(balanced charge)는 금속 산화물층(220) 및 PMOS 영역(212)에 위치한 유전체층(204)의 일부 내의 음 전하를 중화시키도록 적당한 양 전하를 금속 산화물층(220)으로 도입하기 위해 선택적인 전하-밸런스 주입(224)을 이용함으로써 달성된다. 결과적으로, 본 발명은 바람직하게는 금속 산화물층(220) 및 유전체층(204)을 포함하는 PMOS 게이트 유전체 스택 내의 음전하에 의해 유발되고 순차적으로 형성된 PMOS 게이트 내의 바람직하지 않은 임계 전압 변동 및 바람직하지 않은 캐리어 이동도 악화를 방지한다. 도 2D를 참조하면, 흐름도(100)의 단계(156)의 결과가 구조(256)로 도시되어 있다.
도 1의 단계(158) 및 도 2E의 구조(258)에 연속하여, 흐름도(100)의 단계(158)에서, 마스크(222)는 기판(202)의 NMOS 영역(210)으로부터 제거된다. 구조(258)는 본 명세서에서 "CMOS 구조"로도 지칭된다. 마스크(222)는 전술한 마스크(214)와 유사한 방식으로 제거될 수 있다. 다음, NMOS 게이트(226) 및 PMOS 게이트(228)는 NMOS 영역(210) 및 PMOS 영역(212)에 각각 형성된다. NMOS 게이트(226)는 NMOS 영역(210)에 위치한 금속층(208), 금속 질화물층(218) 및 유전체층(204)을 공지된 방식으로 패터닝하고 에칭함으로써 형성될 수 있다. 유사하게, PMOS 게이트(228)는 PMOS 영역(212)에 위치한 금속층(208), 금속 산화물층(220) 및 유전체층(204)을 패터닝하고 에칭함으로써 형성될 수 있다.
NMOS 게이트(226)는 금속층(208)의 세그먼트(232)와 금속 질화물층(218)의 세그먼트(234)를 포함하는 게이트 전극 스택(230)과, 유전체층(204)의 유전체의 세그먼트(236)를 포함하는 게이트 유전체를 포함한다. NMOS 게이트(226)의 게이트 전극 스택(230)의 일함수는 금속 질화물층(218)의 일부(234)에 의해 결정된다. 다른 실시예에서, 게이트 전극 스택(230)은 금속층(208)의 세그먼트(232) 상에 위치한 폴리층 또는 규화물층을 포함할 수 있다. PMOS 게이트(228)는 금속층(208)의 세그먼트(238)를 포함하는 게이트 전극(238)과, 금속 산화물층(220)의 세그먼트(242)와 유전체층(204)의 세그먼트(244)를 포함하는 게이트 유전체 스택(240)을 포함한다. PMOS 게이트(228)의 게이트 전극(238)의 일함수는 금속층(208)에 의해 결정된다. 다른 실시예에서, PMOS 게이트(228)는 금속층(208) 상에 위치한 폴리층 또는 규화물층을 포함하는 게이트 전극 스택을 포함할 수 있다. 유의할 것은, 간략성을 유지하기 위해 NMOS 게이트(226)와 PMOS 게이트(228)만이 도 2E에 도시되어 있지만, NMOS 영역(210)과 PMOS 영역(212)은 다수의 NMOS 게이트와 PMOS 게이트를 각각 포함할 수 있다는 것이다. 도 2E를 참조하면, 흐름도(100)의 단계(158)의 결과가 구조(258)로 도시되어 있다.
전술한 바와 같이, 선택적인 질소 주입 및 전하-밸런스 주입을 이용함으로써, 본 발명은 적당한 일함수 및 고 유전상수 게이트 유전체를 구비한 듀얼 금속 NMOS 게이트 및 PMOS 게이트를 달성한다. 전술한 바와 같이, 선택적인 질소 주입이 기판의 NMOS 영역에서 수행된 후에, 바람직하게는 고온 어닐링이 금속층(206)의 일부를 금속 질화물층으로 변환하기 위해 이용되고, 여기에서 금속 질화물층은 금속층(208)의 세그먼트와 조합하여 NMOS 게이트 전극 스택을 형성하기 위해 이용된다. 고온 어닐링은 또한 전술한 바와 같이 금속층(206)의 일부를 금속 산화물층으로 변환하기 위해 이용되고, 여기에서 금속 산화물층은 PMOS 게이트 유전체 스택을 형성하기 위해 유전체층(204)의 세그먼트와 조합하여 이용된다. 본발명은 또한 PMOS 게이트 유전체 스택, 즉 게이트 유전체 스택(240) 내의 과도한 음 전하를 중화시키기 위해 선택적인 전하-밸런스 주입을 이용하는데, 이는 바람직하게는 PMOS 게이트 스택 내의 원치않는 게이트 임계 전압 변동과 캐리어 이동도 악화를 방지한다.
부가적으로, 기판의 NMOS 영역과 PMOS 영역 내의 동일한 금속층, 즉 금속층(206 및 208)을 이용함으로써, 본 발명은 바람직하게는 상이한 금속층, 즉 금속층(206 및 208)의 효율적인 집적을 달성하고, 이에 따라 듀얼 금속 CMOS 게이트, 즉 NMOS 게이트 및 PMOS 게이트를 달성하게 된다. 반대로, 종래의 듀얼 금속 CMOS 게이트 제조 프로세스에서, 듀얼 금속 CMOS 게이트는 NMOS 및 PMOS 영역에서 게이트 금속의 별개의 증착을 요구하는 프로세스로 제조되는데, 이는 효율적으로 주입하기가 어렵다.
본 발명의 예시적인 실시예에 대한 전술한 설명으로부터, 다양한 기술이 본 발명으로부터 벗어나지 않고서도 본 발명의 사상을 실행하기 위해 사용될 수 있다. 나아가, 본 발명이 특정한 실시예를 구체적으로 참조하여 기술되고 있지만, 당업자는 본 발명의 사상과 범위에서 벗어나지 않고서도 형태와 상세에서의 변경이 만들어질 수 있다는 것을 인식할 것이다. 설명된 예시적인 실시예는 예시적일 뿐 제한적인 것이지 않는 것으로 고려된 것이다. 또한, 본 발명은 본 명세서에 기술된 특정한 예시적인 실시예로 제한되지 않고, 본 발명의 범위에서 벗어나지 않는 다수의 재배열, 변형 및 대체가 가능하다는 것을 알 수 있다.
이와 같이, 고 유전상수 유전체 및 관련된 구조를 갖는 CMOS 게이트를 형성하기 위해 상이한 일함수를 갖는 금속을 집적하는 방법이 개시되었다.

Claims (10)

  1. CMOS 트랜지스터들을 제조하는 방법으로서,
    기판(202)의 NMOS 영역(210) 및 PMOS 영역(212) 상에 유전체층(204)을 증착하는 단계(150)와;
    상기 유전체층(204) 상에 제 1 금속층(206)을 증착하는 단계(150)와;
    상기 기판(202)의 상기 NMOS 영역(210)에 질소를 주입하는 단계(152)와;
    상기 제 1 금속층(206)의 제 1 부분을 금속 산화물층(220)으로 변환(conversion)하고 상기 제 1 금속층(206)의 제 2 부분을 금속 질화물층(218)으로 변환하는 단계(154)와; 그리고
    NMOS 게이트(226)와 PMOS 게이트(228)를 형성하는 단계(156)를 포함하여 구성되며,
    상기 NMOS 게이트(226)는 상기 금속 질화물층(218)의 세그먼트(234)를 포함하고 상기 PMOS 게이트(228)는 상기 금속 산화물층(220)의 세그먼트(242)를 포함하는 것을 특징으로 하는 CMOS 트랜지스터들을 제조하는 방법.
  2. 제1항에 있어서,
    상기 제 1 금속층(206)의 상기 제 1 부분을 상기 금속 산화물층(220)으로 변환하는 단계(154)는 고온 어닐링을 이용하는 것을 포함하는 것을 특징으로 하는 CMOS 트랜지스터들을 제조하는 방법.
  3. 기판(202)의 NMOS 영역(210)과 PMOS 영역(212) 상에 유전체층(204)을 증착하는 단계(150)와 그리고 상기 유전체층(204) 상에 제 1 금속층(206)을 증착하는 단계(150)를 포함하는 CMOS 트랜지스터들을 제조하는 방법으로서,
    상기 기판(202)의 상기 NMOS 영역(210)에 질소를 주입하는 단계(152)와, 상기 제 1 금속층(206)의 제 1 부분을 금속 산화물층(220)으로 변환하고 상기 제 1 금속층(206)의 제 2 부분을 금속 질화물층(218)으로 변환하는 단계(154)와, 그리고 NMOS 게이트(226) 및 PMOS 게이트(228)를 형성하는 단계를 포함하며, 상기 NMOS 게이트(226)는 상기 금속 질화물층(218)의 세그먼트(234)를 포함하고 상기 PMOS 게이트(228)는 상기 금속 산화물층(220)의 세그먼트(242)를 포함하는 것을 특징으로 하는 CMOS 트랜지스터들을 제조하는 방법.
  4. 제3항에 있어서,
    상기 제 1 금속층의 상기 제 1 부분을 상기 금속 산화물층(220)으로 변환하는 단계(154)는 고온 어닐링을 이용하는 것을 포함하는 것을 특징으로 하는 CMOS 트랜지스터들을 제조하는 방법.
  5. 제3항에 있어서,
    상기 제 1 금속층(206)의 상기 제 1 부분을 변환하는 단계(154) 이후, 그리고 상기 NMOS 게이트(226) 및 상기 PMOS 게이트(228)를 형성하는 단계(156) 이전에, 상기 기판(202)의 상기 PMOS 영역(212)에 P 타입 도펀트를 주입하는 단계(156)를 더 포함하는 것을 특징으로 하는 CMOS 트랜지스터들을 제조하는 방법.
  6. 제3항에 있어서,
    상기 제 1 금속층(206)을 증착하는 단계(150) 이후, 그리고 상기 NMOS 영역(210)에 상기 질소를 주입하는 단계(152) 이전에, 상기 제 1 금속층(206) 상에 제 2 금속층(208)을 증착하는 단계(150)를 더 포함하는 것을 특징으로 하는 CMOS 트랜지스터들을 제조하는 방법.
  7. 제3항에 있어서,
    상기 NMOS 영역(210)에 상기 질소를 주입하는 단계(152)는 상기 제 1 금속층(206)의 상기 제 1 부분에 상기 질소를 주입함이 없이 상기 제 1 금속층(206)의 상기 제 2 부분에 상기 질소를 주입하는 것을 특징으로 하는 CMOS 트랜지스터들을 제조하는 방법.
  8. 제6항에 있어서,
    상기 PMOS 게이트(228)의 게이트 전극은 상기 제 2 금속층(208)의 세그먼트(238)를 포함하고 상기 NMOS 게이트(226)의 게이트 전극은 상기 금속 질화물층(218)의 상기 세그먼트(234)를 포함하는 것을 특징으로 하는 CMOS 트랜지스터들을 제조하는 방법.
  9. 제3항에 있어서,
    상기 제 1 금속층(206)은 하프늄, 지르코늄, 그리고 탄탈륨으로 이루어진 그룹에서 선택되는 것을 특징으로 하는 CMOS 트랜지스터들을 제조하는 방법.
  10. CMOS 장치로서,
    NMOS 영역(210)과 PMOS 영역(212)을 포함하는 기판(202)과;
    상기 기판(202) 상의 상기 NMOS 영역(210)에 위치하며 금속 질화물층(218)의 세그먼트(234) 및 하나의 금속층(208)의 세그먼트(232)를 포함하는 NMOS 게이트 전극 스택(230)과;
    상기 기판(202) 상의 상기 PMOS 영역(212)에 위치하며 금속 산화물층(220)의 세그먼트(242)를 포함하는 PMOS 게이트 유전체 스택(240)을 포함하며,
    상기 금속 질화물층(218)의 상기 세그먼트(234)는 또 다른 하나의 금속층(206)의 제 1 부분으로부터 형성되고 상기 금속 산화물층(220)의 상기 세그먼트(242)는 상기 또 다른 하나의 금속층(206)의 제 2 부분으로부터 형성되는 것을 특징으로 하는 CMOS 장치.
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Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9269633B2 (en) 2000-12-18 2016-02-23 The Board Of Trustees Of The Leland Stanford Junior University Method for forming gate electrode with depletion suppression and tunable workfunction
US20040113211A1 (en) 2001-10-02 2004-06-17 Steven Hung Gate electrode with depletion suppression and tunable workfunction
WO2004070833A1 (en) * 2003-02-03 2004-08-19 Koninklijke Philips Electronics N.V. Method of manufacturing a semiconductor device with mos transistors comprising gate electrodes formed in a packet of metal layers deposited upon one another
US7183221B2 (en) * 2003-11-06 2007-02-27 Texas Instruments Incorporated Method of fabricating a semiconductor having dual gate electrodes using a composition-altered metal layer
US20070023842A1 (en) * 2003-11-12 2007-02-01 Hyung-Suk Jung Semiconductor devices having different gate dielectric layers and methods of manufacturing the same
TWI258811B (en) * 2003-11-12 2006-07-21 Samsung Electronics Co Ltd Semiconductor devices having different gate dielectrics and methods for manufacturing the same
KR100618815B1 (ko) * 2003-11-12 2006-08-31 삼성전자주식회사 이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법
US7018883B2 (en) * 2004-05-05 2006-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Dual work function gate electrodes
US7045428B2 (en) * 2004-05-26 2006-05-16 Intel Corporation Method for making a semiconductor device with a high-k gate dielectric and a conductor that facilitates current flow across a P/N junction
JP2006013092A (ja) * 2004-06-25 2006-01-12 Rohm Co Ltd 半導体装置及びその製造方法
US7416933B2 (en) * 2004-08-06 2008-08-26 Micron Technology, Inc. Methods of enabling polysilicon gate electrodes for high-k gate dielectrics
US7588988B2 (en) 2004-08-31 2009-09-15 Micron Technology, Inc. Method of forming apparatus having oxide films formed using atomic layer deposition
US7902058B2 (en) * 2004-09-29 2011-03-08 Intel Corporation Inducing strain in the channels of metal gate transistors
JP2006120718A (ja) * 2004-10-19 2006-05-11 Toshiba Corp 半導体装置およびその製造方法
US7611943B2 (en) * 2004-10-20 2009-11-03 Texas Instruments Incorporated Transistors, integrated circuits, systems, and processes of manufacture with improved work function modulation
JP4589765B2 (ja) * 2005-03-15 2010-12-01 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US20070037333A1 (en) * 2005-08-15 2007-02-15 Texas Instruments Incorporated Work function separation for fully silicided gates
US7470577B2 (en) * 2005-08-15 2008-12-30 Texas Instruments Incorporated Dual work function CMOS devices utilizing carbide based electrodes
US7544596B2 (en) 2005-08-30 2009-06-09 Micron Technology, Inc. Atomic layer deposition of GdScO3 films as gate dielectrics
US20070108529A1 (en) * 2005-11-14 2007-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Strained gate electrodes in semiconductor devices
US7592251B2 (en) 2005-12-08 2009-09-22 Micron Technology, Inc. Hafnium tantalum titanium oxide films
US7972974B2 (en) 2006-01-10 2011-07-05 Micron Technology, Inc. Gallium lanthanide oxide films
US20070228480A1 (en) * 2006-04-03 2007-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS device having PMOS and NMOS transistors with different gate structures
US7759747B2 (en) 2006-08-31 2010-07-20 Micron Technology, Inc. Tantalum aluminum oxynitride high-κ dielectric
US7666730B2 (en) * 2007-06-29 2010-02-23 Freescale Semiconductor, Inc. Method for forming a dual metal gate structure
DE102007035838B4 (de) 2007-07-31 2014-12-18 Advanced Micro Devices, Inc. Verfahren zum Ausbilden einer Halbleiterstruktur mit einer Implantation von Stickstoffionen
US7790541B2 (en) * 2007-12-04 2010-09-07 International Business Machines Corporation Method and structure for forming multiple self-aligned gate stacks for logic devices
US7804141B2 (en) * 2008-02-19 2010-09-28 United Microelectronics Corp. Semiconductor element structure and method for making the same
JP5349903B2 (ja) * 2008-02-28 2013-11-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US7498271B1 (en) 2008-06-24 2009-03-03 International Business Machines Corporation Nitrogen based plasma process for metal gate MOS device
US8105931B2 (en) * 2008-08-27 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating dual high-k metal gates for MOS devices
US8207582B2 (en) * 2009-01-05 2012-06-26 Micron Technology, Inc. Semiconductor devices including dual gate structures
US8288222B2 (en) * 2009-10-20 2012-10-16 International Business Machines Corporation Application of cluster beam implantation for fabricating threshold voltage adjusted FETs
US8440520B2 (en) * 2011-08-23 2013-05-14 Tokyo Electron Limited Diffused cap layers for modifying high-k gate dielectrics and interface layers
CN103094114B (zh) * 2011-10-31 2016-04-20 中芯国际集成电路制造(上海)有限公司 晶体管的制造方法
US9177870B2 (en) * 2011-12-16 2015-11-03 Taiwan Semiconductor Manufacturing Company Ltd. Enhanced gate replacement process for high-K metal gate technology
US8633118B2 (en) 2012-02-01 2014-01-21 Tokyo Electron Limited Method of forming thin metal and semi-metal layers by thermal remote oxygen scavenging
US8865538B2 (en) 2012-03-30 2014-10-21 Tokyo Electron Limited Method of integrating buried threshold voltage adjustment layers for CMOS processing
US8865581B2 (en) 2012-10-19 2014-10-21 Tokyo Electron Limited Hybrid gate last integration scheme for multi-layer high-k gate stacks
EP3832710B1 (en) * 2013-09-27 2024-01-10 INTEL Corporation Non-planar i/o and logic semiconductor devices having different workfunction on common substrate
US9401311B2 (en) 2014-05-02 2016-07-26 International Business Machines Corporation Self aligned structure and method for high-K metal gate work function tuning
CN111415934B (zh) * 2020-03-31 2023-06-09 上海华力集成电路制造有限公司 Pmos和nmos的集成结构及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030075766A1 (en) 2001-10-18 2003-04-24 Chartered Semiconductor Manufacturing Ltd. Methods to form dual metal gates by incorporating metals and their conductive oxides
US20060027961A1 (en) * 2004-08-09 2006-02-09 Mcallister Robert F Gasoline game card: a game of chance

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6027961A (en) * 1998-06-30 2000-02-22 Motorola, Inc. CMOS semiconductor devices and method of formation
US6166417A (en) * 1998-06-30 2000-12-26 Intel Corporation Complementary metal gates and a process for implementation
US20020008257A1 (en) * 1998-09-30 2002-01-24 John P. Barnak Mosfet gate electrodes having performance tuned work functions and methods of making same
US6291282B1 (en) * 1999-02-26 2001-09-18 Texas Instruments Incorporated Method of forming dual metal gate structures or CMOS devices
JP4237332B2 (ja) * 1999-04-30 2009-03-11 株式会社東芝 半導体装置の製造方法
JP2001217323A (ja) * 1999-12-16 2001-08-10 Texas Instr Inc <Ti> Ｃｍｏｓデバイス二重金属ゲート構造作製方法
JP3613113B2 (ja) * 2000-01-21 2005-01-26 日本電気株式会社 半導体装置およびその製造方法
US6645818B1 (en) * 2002-11-13 2003-11-11 Chartered Semiconductor Manufacturing Ltd. Method to fabricate dual-metal gate for N- and P-FETs
JP2004207481A (ja) * 2002-12-25 2004-07-22 Renesas Technology Corp 半導体装置およびその製造方法
WO2004070833A1 (en) * 2003-02-03 2004-08-19 Koninklijke Philips Electronics N.V. Method of manufacturing a semiconductor device with mos transistors comprising gate electrodes formed in a packet of metal layers deposited upon one another
JP4524995B2 (ja) * 2003-03-25 2010-08-18 ルネサスエレクトロニクス株式会社 半導体装置
JP3790237B2 (ja) * 2003-08-26 2006-06-28 株式会社東芝 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030075766A1 (en) 2001-10-18 2003-04-24 Chartered Semiconductor Manufacturing Ltd. Methods to form dual metal gates by incorporating metals and their conductive oxides
US20060027961A1 (en) * 2004-08-09 2006-02-09 Mcallister Robert F Gasoline game card: a game of chance

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