KR20070006973A - 이중 금속 게이트 트랜지스터의 제조 방법 - Google Patents

이중 금속 게이트 트랜지스터의 제조 방법 Download PDF

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Abstract

본 발명은 게이트 절연막을 손상시키지 않으면서 실리콘 기초의 공정과 정합성이 높은 이중 금속 게이트를 형성할 수 있는 반도체 소자의 제조 방법을 제공한다. 본 발명은 반도체 기판 내에 제 1 도전형의 제 1 웰 및 상기 제 1 도전형과 다른 제 2 도전형의 제 2 웰을 형성하는 단계; 상기 제 1 웰 및 상기 제 2 웰 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 금속층을 형성하는 단계; 상기 제 1 웰 상의 상기 금속층 상에 도전성 확산방지층을 형성하는 단계; 상기 도전성 확산방지층이 형성된 상기 금속층 상에 실리콘층을 형성하는 단계; 및 상기 제 2 웰 상의 상기 금속층과 상기 실리콘층이 반응하여 금속실리콘화합물층을 형성하도록, 상기 반도체 기판을 어닐링하는 단계를 포함하는 이중 금속 게이트 트랜지스터의 제조 방법에 관한 것이다.
도전성 확산방지층(conductive diffusion barrier layer), 이중 금속 게이트(dual metal gate), 이중 일함수(dual work function), CMOS

Description

이중 금속 게이트 트랜지스터의 제조 방법{Method of manufacturing dual metal gate transistor}
도 1a 내지 도 1c는 종래의 이중 금속 게이트의 제조 방법을 개략적으로 나타내는 도면이다.
도 2a 내지 2h는 본 발명에 따른 이중 금속 게이트 트랜지스터의 제조 방법을 개략적으로 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 100a : 제 1 웰영역
100b : 제 2 웰영역 100c : 소자분리막
200 : 게이트 절연막 300 : 금속층
400 : 도전성 확산방지막 500 : 실리콘층
600 : 금속실리콘화합물층
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 더욱 상세하게는, 이중 일함수를 갖는 금속 게이트를 구비하는 CMOS(complementary metal oxide semiconductor) 트랜지스터의 제조 방법에 관한 것이다.
고성능 CMOS 집적회로의 n-MOS 및 p-MOS 트랜지스터에 적용되는 게이트 전극은 서로 다른 일함수를 갖는다. 일반적으로, n-MOS 트랜지스터의 게이트 전극은 약 4 eV의 일함수를 가지며, p-MOS 트랜지스터의 게이트 전극은 약 5 eV의 일함수를 가진다.
게이트 전극 재료로서 폴리실리콘은 도너(n 형 불순물) 또는 억셉터(p 형 불순물)의 이온주입에 의하여 각각 4 eV 또는 5 eV의 일함수를 가지므로 CMOS 집적회로의 게이트 전극으로서 유용하다. 그러나, 반도체 소자의 디자인룰이 축소됨에 따라, 폴리실리콘 게이트 전극의 고저항 및 폴리실리콘 게이트와 게이트 절연막의 계면 근처에서 발생하는 주전하(majority carrier)의 디플릿션 효과(depletion effect)는 게이트 전극 재료의 응용을 제한하는 요인이 되고 있다. 또한, CMOS 트랜지스터의 디자인룰의 축소는 게이트 절연막이 15 Å 이하의 캐패시턴스 등가 두께(capacitance equivalent thickness; CET)를 가질 것을 요구한다. 따라서, 허용되는 게이트 누설전류를 유지하면서 캐패시턴스 등가 두께를 감소시키는 방법으로서, 게이트 절연막으로서 실리콘 산화막 대신 Ta2O5 및 ZrO2, HfO2 등과 같은 고유전율 재료를 적용하려는 시도가 있다. 그러나, 폴리실리콘은 고유전율을 갖는 게이트 절연막 상에 증착시 화학적으로 불안정한 문제점을 가지고 있다.
최근, 폴리실리콘 게이트 전극을 대체하기 위하여 금속 게이트 전극에 대한 기술개발이 가속되고 있다. 금속 게이트 전극은 고농도의 자유전자를 가지므로 저 항이 낮으며, 게이트 절연막과의 계면에서 주전하의 디플릿션의 문제가 없다. 또한, 금속 게이트 전극은 고유전율 박막 상에서 폴리실리콘에 비하여 열역학적으로 안정하다.
도 1a 내지 도 1c는 종래의 이중 금속 게이트의 제조 방법을 개략적으로 나타내는 도면이다.
낮고 대칭적인 문턱전압을 가지는 p- 및 n- MOSFETS을 얻기 위해서는 일함수가 서로 다른 금속을 사용하여야 한다. 도 1a 내지 도 1c를 참조하면, 종래의 이중 금속 게이트 형성 기술은 게이트 절연막(20)이 형성된 반도체 기판(10) 상에 제 1 금속(30)을 제 1 도전형의 제 1 웰영역(10a), 예를 들면 p형 웰영역 및 제 2 도전형의 제 2 웰영역(10b), 예를 들면 n형 웰영역 상에 모두 증착하고, 선택적으로 특정영역, 예를 들면 제 2 웰영역(10b) 상의 제 1 금속층(30)을 식각하여 제거한다. 다음으로, 제 1 금속층(30a)이 형성된 게이트 절연막(20) 상에 제 2 금속층(40)을 증착한 후 패터닝하여, 제 1 웰영역 및 제 2 웰영역상에 서로 다른 일함수를 갖는 금속 게이트 전극을 형성한다.
도 1b에 나타낸 바와 같이, 종래의 이중 금속 게이트의 제조 방법은 제 1 금속층을 제거하는 식각 공정에서 게이트 절연막(20)이 손상되거나 얇아져 반도체 소자 성능의 신뢰성을 저하시키는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 게이트 절연막을 손상시키지 않으면서 실리콘 기초의 공정과 정합성이 높은 이중 금속 게이트 트랜지스터의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 이중 금속 게이트의 제조 방법은, 반도체 기판 내에 제 1 도전형의 제 1 웰 및 상기 제 1 도전형과 다른 제 2 도전형의 제 2 웰을 형성하는 단계; 상기 제 1 웰 및 상기 제 2 웰 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 금속층을 형성하는 단계; 상기 제 1 웰 상의 상기 금속층 상에 도전성 확산방지층을 형성하는 단계; 상기 도전성 확산방지층이 형성된 상기 금속층 상에 실리콘층을 형성하는 단계; 및 상기 제 2 웰 상의 상기 금속층과 상기 실리콘층이 반응하여 금속실리콘화합물층을 형성하도록, 상기 반도체 기판을 어닐링하는 단계를 포함한다.
바람직하게는, 상기 도전성 확산방지층을 형성하는 단계는 상기 금속층 상에 상기 도전성 확산방지층을 증착하는 단계; 및 상기 상기 제 2 웰 상에 형성된 상기 도전성 확산방지층을 선택적으로 제거하는 단계를 포함할 수 있다. 상기 도전성 확산방지층은 금속 질화물로 이루어진다. 상기 도전성 확산방지층은 예를 들면 TaN 또는 TiN 일 수 있다.
또한, 상기 제 1 도전형이 n 형이며, 상기 제 2 도전형은 p 형인 경우, 상기 금속층은 p-MOS를 형성하기에 적합한 일함수를 갖는 금속으로 이루어지며, 상기 금속실리콘화합물층은 상기 금속의 n-MOS를 형성하기에 적합한 일함수를 갖는 실리콘화합물로 이루어진다.
표 1은 금속 및 금속의 실리콘화합물의 일함수를 나타낸다.
표 1을 참조하면, 금속과 금속의 실리콘화합물은 일함수가 상이하다. 몰리브데늄(Mo) 및 텅스텐(W)은 n-MOS의 게이트 전극재료로서 적합한 약 4 eV의 일함수를 가지며, 그 실리콘화합물인 몰리브데늄실리콘화합물(MoSi2) 및 텅스텐실리콘화합물(WSi2)은 p-MOS의 게이트 전극재료로서 적합한 약 5 eV의 일함수를 갖는다. 따라서, 이중 금속 게이트를 구비하는 CMOS 트랜지스터의 전극재료로서, 몰리브데늄(Mo), 텅스텐(W) 및 그 실리콘화합물을 적용할 수 있다. 마찬가지로, 코발트(Co), 니켈(Ni), 플래티늄(Pt) 및 파라듐(Pd)은 p-MOS의 게이트 전극재료로서 적합한 약 5 eV의 일함수를 가지며, 그 실리콘화합물인 코발트실리콘화합물(CoSi2), 니켈실리콘화합물(NiSi), 플래티늄실리콘화합물(PtSi2) 및 파라듐실리콘화합물(PdSi)은 n-MOS의 게이트 전극재료로서 적합한 약 4 eV의 일함수를 갖는다. 따라서, 이중 금속 게이트를 구비하는 CMOS 트랜지스터의 전극재료로서, 코발트(Co), 니켈(Ni), 플래티늄(Pt), 파라듐(Pd) 및 그 실리콘화합물을 적용할 수 있다.
금속 (일함수 eV) 금속실리콘화합물 (일함수 eV)
Mo (4.2) MoSi2 (4.9)
W (4.63) WSi2 (4.8)
Co (5.0) CoSi2 (4.36)
Ni (5.22) NiSi (4.6)
Pt (5.34) PtSi2 (4.62)
Pd (5.22) PdSi (4.6)
이하, 첨부된 도면을 참조하여, 본 발명에 따른 상기 금속과 각 금속의 실리콘화합물을 사용하여 게이트 전극을 형성하는 방법을 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 또한, 도면에서 영역들의 크기는 설명을 명확하게 하기 위하여 과장된 것이다.
도 2a 내지 2h는 본 발명에 따른 이중 금속 게이트 트랜지스터의 제조 방법을 개략적으로 나타내는 도면이다.
도 2a를 참조하면, 반도체 기판(100) 내에 소자분리막(100c)을 형성하고, 소자분리막(100c)에 의하여 분리된 영역에 각각 제 1 도전형의 제 1 웰(100a) 및 제 2 도전형의 제 2 웰(100b)을 형성한다. 제 2 웰의 제 2 도전형은 제 1 웰의 제 1 도전형과 다르다. 예를 들면, 제 1 도전형은 n 형이고 제 2 도전형은 p 형일 수 있으며, 그 역의 경우도 가능하다.
도 2b를 참조하면, 다음으로, 제 1 웰(100a) 및 제 2 웰(100b) 상에 게이트 절연막(200)을 형성한다. 게이트 절연막(200)은 실리콘 산화물로 형성될 수 있다.
도 2c를 참조하면, 게이트 절연막(200) 상에 금속층(300)을 형성한다. 금속층(300)은 유기금속화합물을 이용한 화학기상증착법(chemical vapor deposition) 또는 스퍼터링과 같은 물리기상증착법(physical vapor deposition)에 의해 증착한다.
도 2d 및 도 2e를 참조하면, 금속층(300) 상에 도전성 확산방지층(400)을 증착한다. 도전성 확산방지층(400)은 금속질화물로 이루어진다. 바람직하게는 TaN 또는 TiN 일 수 있다. 다음으로, 제 2 웰(100b) 상의 도전성 확산방지층(400)을 선택적으로 제거하여 제 1 웰(100a) 상에만 도전성 확산 방지층(400a)을 형성한다.
도 2f를 참조하면, 도전성 확산 방지층(400a)을 포함하는 금속층(300) 상에 실리콘층(500)을 형성한다. 실리콘층(500)은 SiH4, Si2H4, Si2H6 또는 SiH2Cl2와 같은 실리콘 함유 가스를 사용하여, 화학기상증착법에 의하여 형성할 수 있다. 실리콘층(500)은 다결정실리콘 또는 비정질실리콘으로 이루어질 수 있다. 또한, 실리콘층(500)은 저항의 개선 또는 일함수의 제어를 위하여 불순물을 함유할 수 있다.
본 발명은 다른 일함수를 갖는 금속 게이트를 형성하기 위하여 금속층을 식각하는 공정이 생략되므로 금속층의 하부층인 게이트 절연막을 손상시키지 않아 더욱 신뢰성있는 소자를 제조할 수 있는 이점이 있다.
도 2g를 참조하면, 다음으로 도 2f의 결과물을 고온 어닐링(high temperature annealing)한다. 어닐링 동안 제 2 웰영역(100b) 상의 금속층(300)과 실리콘층(500) 사이에 상호확산(inter-diffusion)이 일어나면서 금속실리콘화합물(600)이 형성된다. 이와 달리, 제 1 웰영역(100a) 상의 도전성 확산방지층(400)은 금속층(300)과 실리콘층(500)의 상호확산을 방해하여 금속층(300)의 실리콘화 반응을 억제한다. 바람직하게는 어닐링 공정은 실리사이드화 반응이 게이트 절연막(200)과 금속층(300)의 계면까지 충분히 일어나도록 적합한 온도에서 소정의 시간 동안 수행한다.
따라서, 본 발명에 따르면, 금속층 및 실리콘층의 상호확산을 방지하는 도전성 확산방지층을 소정의 웰영역에만 형성하여 선택적으로 금속의 실리콘화 반응을 유도함으로써, 각 웰영역에 서로 다른 일함수를 갖는 금속 게이트 전극을 형성할 수 있다.
도 2h를 참조하면, 건식 식각 또는 습식 식각을 이용하여, 제 1 웰영역(100a) 상에는 게이트 절연막(200), 금속층(300), 전도성 확산방지층(400) 및 실리콘층(500)으로 이루어진 제 1 게이트(700)를 형성하고, 제 2 웰영역(100b) 상에는 게이트 절연막(200) 및 금속실리콘화합물(600a)으로 이루어진 제 2 게이트(800)를 형성한다. 그 결과, 제 1 웰영역과 제 2 웰영역 상에 각각 일함수가 서로 다른 금속 게이트 전극을 형성할 수 있다.
다음으로 본 발명이 속하는 기술분야에서 알려진 바에 따라 게이트의 캡핑막 및 측벽스페이서를 형성하고, 이온 주입 공정에 의해 소오스와 드레인 영역을 형성하여 CMOS 트랜지스터를 제조할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 바와 같이 본 발명의 이중 금속 게이트를 구비하는 트랜지스터의 제 조 방법은, 도전성 확산방지층에 의하여 선택적으로 금속의 실리콘화 반응을 유도함으로써, 게이트 절연막을 손상시키지 않으면서 실리콘 기초의 공정과 정합성이 우수한 이중 금속 게이트를 형성할 수 있는 반도체 소자의 제조 방법을 제공한다.

Claims (13)

  1. 반도체 기판 내에 제 1 도전형의 제 1 웰 및 상기 제 1 도전형과 다른 제 2 도전형의 제 2 웰을 형성하는 단계;
    상기 제 1 웰 및 상기 제 2 웰 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 금속층을 형성하는 단계;
    상기 제 1 웰 상의 상기 금속층 상에 도전성 확산방지층을 형성하는 단계;
    상기 도전성 확산방지층이 형성된 상기 금속층 상에 실리콘층을 형성하는 단계; 및
    상기 제 2 웰 상의 상기 금속층과 상기 실리콘층이 반응하여 금속실리콘화합물층을 형성하도록, 상기 반도체 기판을 어닐링하는 단계를 포함하는 것을 특징으로 하는 이중 금속 게이트 트랜지스터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 웰 상에 상기 게이트 절연막, 상기 금속층, 상기 도전성 확산방지층 및 상기 실리콘층을 선택적으로 식각하여 게이트를 형성하며,
    상기 제 2 웰 상에 상기 게이트 절연막 및 상기 금속실리콘화합물층을 선택적으로 식각하여 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 이중 금속 게이트 트렌지스터의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 도전형은 n 형이며, 상기 제 2 도전형은 p 형인 것을 특징으로 하는 이중 금속 게이트 트랜지스터의 제조 방법.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 금속층은 p-MOS를 형성하기에 적합한 일함수를 갖는 금속으로 이루어지며,
    상기 금속실리콘화합물층은 상기 금속의 n-MOS를 형성하기에 적합한 일함수를 갖는 실리콘화합물로 이루어지는 것을 특징으로 하는 이중 금속 게이트 트랜지스터의 제조 방법.
  5. 제 4 항에 있어서,
    상기 금속은 코발트, 니켈, 백금 및 파라듐을 포함하는 그룹으로부터 선택된 것을 특징으로 하는 이중 금속 게이트 트랜지스터의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 도전형은 p 형이며, 상기 제 2 도전형은 n 형인 것을 특징으로 하는 이중 금속 게이트 트랜지스터의 제조 방법.
  7. 제 1 항 또는 제 6 항에 있어서,
    상기 금속층은 n-MOS를 형성하기에 적합한 일함수를 갖는 금속으로 이루어지며,
    상기 금속실리콘화합물층은 상기 금속의 p-MOS를 형성하기에 적합한 일함수를 갖는 실리콘화합물로 이루어지는 것을 특징으로 하는 이중 금속 게이트 트랜지스터의 제조 방법.
  8. 제 7 항에 있어서,
    상기 금속은 몰리브데늄 및 텅스텐을 포함하는 그룹으로부터 선택된 것을 특징으로 하는 이중 금속 게이트 트랜지스터의 제조 방법.
  9. 제 1 항에 있어서,
    상기 도전성 확산방지층을 형성하는 단계는 상기 금속층 상에 상기 도전성 확산방지층을 증착하는 단계;
    상기 제 2 웰 상에 형성된 상기 도전성 확산방지층을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 이중 금속 게이트 트랜지스터의 제조 방법.
  10. 제 1 항에 있어서,
    상기 도전성 확산방지층은 금속 질화물로 이루어지는 것을 특징으로 하는 이중 금속 게이트 트랜지스터의 제조 방법.
  11. 제 10 항에 있어서,
    상기 금속 질화물은 TaN 또는 TiN 인 것을 특징으로 하는 이중 금속 게이트 트랜지스터의 제조 방법.
  12. 제 1 항에 있어서,
    상기 실리콘층은 다결정실리콘 또는 비정질실리콘으로 이루어지는 것을 특징으로 하는 이중 금속 게이트의 제조 방법.
  13. 제 1 항에 있어서,
    상기 실리콘층은 도핑된 실리콘으로 이루어지는 것을 특징으로 하는 이중 금속 게이트의 제조 방법.
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