KR101099721B1 - 모듈라 베리어 제거 연마 슬러리 - Google Patents

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Abstract

수성 슬러리(aqueous slurry)는 반도체 기판을 화학·기계적 평탄화하는 데에 유용하다. 상기 슬러리는, 중량퍼센트로, 0.1 내지 25의 산화제, 200 nm 이하의 평균 입자 크기를 갖는 0.1 내지 20의 실리카 입자, 상기 실리카 입자들을 sd하기 위한 0.005 내지 0.8의 폴리비닐 피롤리돈(polyvinyl pyrrolidone), 0.01 내지 10의 억제제, 0.001 내지 10의 착화제(complexing agent), 및 나머지는 물과 부수 불순물을 포함하며, 상기 수성 슬러리는 적어도 pH가 7이다.
수성 슬러리, CMP, PVP

Description

모듈라 베리어 제거 연마 슬러리{MODULAR BARRIER REMOVAL POLISHING SLURRY}
본 발명은 반도체 기판을 화학·기계적 평탄화(CMP)하기 위해 사용하는 수성 슬러리 및 이를 이용한 반도체 기판의 연마 방법에 관한 것이다.
칩 제조에 새로운 저-k(low-k) 및 초저-k(ultra-low-k) 유전체를 도입하는 것은 화학·기계적 평탄화(chemical mechanical planarization, "CMP")에 새로운 과제를 제시한다. 저-k 및 초저-k 물질의 기계적 강도는 비교적 낮기 때문에, CMP 동안에 가해지는 기계적 힘은 웨이퍼 기판으로부터 저-k 막들을 파괴하거나 얇은 층으로 갈라지게 한다. 따라서, CMP는 더 작은 연마력(down forces), 예를 들어 3 psi(20.7 kPa) 이하의 힘을 갖는 연마 장비를 채용하는 쪽으로 이동하고 있다. 더 작은 연마력을 갖는 연마 장비를 운전하여 만족스런 웨이퍼 처리율을 얻기 위해서는 제거 속도(removal rate)가 증가된 연마 슬러리가 필요하다.
슬러리 제조업체가 당면한 다른 과제는 현재의 저-k/초저-k 집적 구조(integration architecture)는 극히 다양하고 사용자의 특정 목적에 크게 의존한다는 것이다. 일부 비교적 간단한 집적 구조(integration schemes)는 절연 물질에 대해 저 선택성을 갖는 종래의 CMP 슬러리를 사용할 것이다. 이러한 슬러리들은 비록 양호한 토포그래피 수정 능력(topography correction capabilities)를 갖고 있으나, 이들은 과도한 유전체 및 금속 손실을 유발하는 경향이 있다. 이러한 문제에 더하여, 일부 집적 구조는, 고 종횡비의 메탈라이즈된 트렌치/비어 구조 때문에, 베리어 CMP(barrier CMP) 동안의 금속 손실의 감소를 위해 선택성이 더 높은 슬러리를 필요로 할 것이다. 나아가, 집적 구조에서 여러 막들의 캡핑층들(capping layers)을 포함할 잠재적 가능성은 추가적인 차원의 복잡성을 제공한다.
복잡한 집적 구조로부터 발생하는 어려움들에 더하여, 대부분의 초저-k 물질들은 다공성이고 슬러리 오염을 일으키기 쉽다. 다공성의 절연체의 상부에 다공성의 캡핑층을 적층하는 것은 슬러리가 저-k 필름을 오염시키는 것을 막는다. 이것에 부가하여, 현재의 초저-k 집적 구조는 복수의 캡핑층을 포함할 수 있다. 예를 들어, 많은 초저-k 집적 구조들은 두 개의 캡핑층, 즉, 절연체를 보호하는 밑에 놓인 하부 캡과 상부 희생층(sacrificial layer)를 채용한다. 이러한 두 개의 캡핑층 구조를 위해, 베리어 저-k 슬러리는 베리어를 제거하고, 전단계로부터의 토포그래피를 유지하거나 또는 수정하고, 희생 상부 캡핑층을 제거하고, 아래에 놓인 초저-k에 대한 "펀치스루"(punchthrough)가 없는 하부 캡핑층을 유지해야한다. 이것은 몇몇 서로 다른 막들, 베리어층들, 하나 또는 가능하게는 두 개의 캡핑 물질들, 구리와 같은 상호 연결 금속, 및 저-k 절연막들 사이에서의 선택성의 제어를 필요로 한다. 따라서, 베리어들, 유전체, 구리막들, 및 캡핑층들 사이에서 선택성을 제어할 수 있는 능력을 갖춘 슬러리에 대한 요구가 있다.
본 발명은, 반도체 기판을 화학·기계적으로 평탄화하기 위해 유용한 수성 슬러리에 있어서, 중량 퍼센트로, 0.1 내지 25의 산화제, 200 nm 이하의 평균 입자 크기를 갖는 0.1 내지 20의 실리카 입자들, 상기 실리카 입자들을 코팅하기 위한 0.005 내지 0.8의 폴리비닐 피롤리돈(polyvinyl pyrrolidone), 적어도 하나의 비철금속의 제거 속도를 감소시키기 위한 0.01 내지 10의 억제제(inhibitor), 0.001 내지 10의 비철금속에 대한 착화제(complexing agent), 및 잔량 물과 부수 불순물을 포함하고; 적어도 pH가 7 이상인 것을 특징으로 하는 수성 슬러리를 제공한다.
본 발명에 따른 반도체 기판의 연마 방법은, a) 반도체 기판에 청구항 제 1항의 슬러리를 공급하는 단계; b) 상기 반도체 기판에 대해 가해지는 21 kPa 또는 그 이하의 하향 힘(downward forces)-상기 하향 힘은 기판에 대한 것임-을 연마 패드에 인가하는 단계; 및 c) 반도체 기판으로부터 베리어 물질을 제거하기 위해 연마 패드로 반도체 기판을 평탄화하는 단계를 포함한다.
도 1은 폴리비닐 피롤리돈(PVP) 대비 TEOS 및 CSO(저-k)의 제거 속도에 대한 그래프이다.
도 2는 폴리비닐 피롤리돈(PVP) 대비 TEOS 및 실리콘카바이드의 제거 속도에 대한 그래프이다.
도 3은 폴리비닐 피롤리돈(PVP) 대비 TEOS, 실리콘카바이드 및 CDO(저-k) 제거 속도에 대한 그래프이다.
도 4는 폴리비닐 피롤리돈(PVP) 대비 CDO(저-k)의 거칠기에 대한 그래프이 다.
도 5는 폴리비닐 피롤리돈(PVP) 대비 TEOS의 거칠기에 대한 그래프이다.
도 6은 세 개의 서로 다른 슬러리에 대한 폴리비닐 피롤리돈(PVP) 대비 제타 전위(zeta potential)의 그래프이다.
제어된 양의 폴리비닐 피롤리돈 또는 PVP를 실리카 함유 슬러리에 첨가하는 것은 저-k 절연막들의 선택적 제거 속도에 대한 훌륭한 제어를 제공한다는 것이 발견되었다. 특히, 실리카 CMP 슬러리에 PVP를 첨가하는 것은 저-k 절연막(특히, 소수성(hydrophobic)) 및 하드 마스크 캡핑층막들(hard mask capping layer films) 모두를 연마하는 능력을 제공한다.
연마 슬러리는 0.1 내지 25 중량 퍼센트의 산화제를 포함한다. 상기 산화제는 구리와 같은 웨이퍼의 금속 구성물을 산화하기 위한 것이다. 본 명세서에서 중량 퍼센트로서 모든 농도를 표시한다. 바람직하게는, 상기 슬러리는 0.1 내지 10 중량 퍼센트의 산화제를 포함한다. 가장 바람직하게는, 상기 슬러리는 0.5 내지 7.5 중량 퍼센트의 산화제를 포함한다. 상기 산화제는, 과산화수소(hydrogen peroxide, H2O2), 모노퍼설페이트(monopersulfates), 요오드산염(iodates), 마그네슘퍼프탈레이트(magnesium perphthalate), 과초산(peracetic acid) 및 기타 과산들, 과황산염(persulfates), 브롬산염(bromates), 과요오드염(periodates), 질산염(nitrates), 철염(iron salts), 세륨염(cerium salts), Mn(Ⅲ), Mn(Ⅳ) 및 Mn(Ⅵ) 염, 은염(silver salts), 구리염(Cu salts), 크롬염(chromium salts), 코발트염(cobalt salts), 할로겐 및 차아염소산염(hypochlorites)과 같은 다수의 산화 화합물 중 하나일 수 있다. 또한, 혼합된 산화제 화합물을 사용하여도 좋다. 바람직한 베리어 금속 연마 슬러리는 과산화수소와 같은 불안정한 산화제를 포함한다. 연마 슬러리가 과산화 수소와 같은 불안정한 산화제를 포함할 때에는, 사용 시점에서 산화제를 슬러리에 혼합하는 것이 종종 가장 유리하다.
상기 슬러리는 베리어 물질들을 제거하기 위한 0.1 내지 20 중량 퍼센트의 콜로이달 실리카 연마제(colloidal silica abrasive)를 포함한다. 바람직하게는, 상기 슬러리는 0.1 내지 15 중량 퍼센트의 콜로이달 실리카 연마제를 포함한다. 상기 콜로이달 실리카는 200 nm 미만의 평균 입자 크기를 갖는다. 바람직하게는, 상기 콜로이달 실리카는 수성 슬러리에서 5 내지 150 nm의 입자 크기를 갖는다. 가장 바람직하게는, 상기 콜로이달 실리카는 6 내지 120 nm의 평균 입자 크기를 갖는다. 통상, 입자의 크기를 증가시키는 것은 베리어의 제거 속도를 증가시킨다. 하지만 콜로이달 실리카의 입자 크기를 증가시키는 것은 반도체 웨이퍼의 슬러리에 의한 스크레칭을 증가시키는 경향이 있다. 실리카의 입자 크기와 함께, 입자의 형태나 모폴로지(morphology)도 스크레칭에 대한 영향이 있다.
상기 슬러리는 또한 실리카 입자를 코팅하기 위한 0.005 내지 0.8 중량 퍼센트의 폴리비닐 피롤리돈(PVP)을 포함한다. 본 명세서에서, 실리카 입자들을 코팅하는 것은 PVP가 슬러리의 제타 전위에 대해 큰 영향(measurable impact)을 갖는다는 것을 설명한다. 예를 들어, 제타 전위에 대한 큰 영향(measurable impact)은 PVP를 포함하는 슬러리와 이를 포함하지 않는 슬러리에 대해 제타 전위의 감지할 만한 차이가 있을 때에 발생한다. 제타 전위를 측정하기에 적합한 특정 장치는 Dispersion Technology사의 DT-1200이다. 바람직하게는, 상기 슬러리는 0.05 내지 0.8 중량 퍼센트의 PVP를 포함한다. 중 저-k(modest low-k) 제거 속도로 베리어를 제거할 필요가 있는 경우에는, 상기 슬러리는 바람직하게는 0.05 내지 0.4 중량 퍼센트의 PVP를 포함한다. 저 저-k(low low-k) 제거 속도로 베리어를 제거할 필요가 있는 경우에는, 상기 슬러리는 바람직하게는 0.4 내지 0.8 중량 퍼센트의 PVP를 포함한다.
바람직하게는, 상기 PVP는 슬러리에 적어도 2 밀리볼트(millivolts)의 제타 전위의 증가를 제공한다. 이러한 제타 전위의 증가는 슬러리의 안정성을 감소시키나, 슬러리의 저-k 제거 속도도 감소시킨다. 가장 바람직하게는, 상기 슬러리의 PVP는 적어도 5 밀리볼트의 제타 전위의 증가를 제공한다. 그러나 과도한 PVP는 콜로이달 실리카의 비가역적인 침전을 일으킨다. 본 명세서에서, 비가역적인 침전이라 함은 수용액에서 2분을 섞은 후에 침전된 상태로 남아 있는 실리카이다. 바람직하게는, PVP는 적어도 30일 이상 동안 실온에서 슬러리를 저장하는 동안 10 퍼센트 미만의 실리카가 비가역적 침전을 받게 되는 것이다. 가장 바람직하게는, PVP는 적어도 30일 동안 실온에서 슬러리를 저장하는 동안 2 퍼센트 미만의 실리카가 비가역적 침전을 받게 되는 것이다. 통상, 비가역적 실리카 침전을 감소시키는 것은 슬러리의 스크레칭 경향을 감소시킨다.
0.01 내지 10 총 중량 퍼센트의 억제제의 첨가는 구리, 은, 구리계 합금( copper-base alloys) 및 은계 합금(silver-base alloys)과 같은 비철금속의 제거 속도를 감소시킨다. 가장 바람직하게는, 반도체 웨이퍼가 동을 포함한다. 바람직하게는, 상기 억제제는 아졸(azole)을 포함한다. 아졸 억제제는 벤조트리아졸(benzotrizole, BTA), 톨리트리아졸(tolytriazole), 이미다졸(imidazole) 및 기타 아졸 화합물을 포함한다. 가장 바람직하게는, 상기 슬러리는 0.01 내지 5 중량 퍼센트의 아졸 억제제를 포함한다.
수성 슬러리는 베리어 물질을 제거하기 위해 적어도 7 이상의 pH를 갖는다. 상기 슬러리는 탄탈륨(tantalum), 질화탄탈륨(tantalum nitride), 티타늄(titanium), 질화티타늄(titanium nitride) 및 기타 베리어 물질들을 제거하는 데에 효과적이다. 가장 바람직하게는, 상기 슬러리는 7.5 내지 12의 pH를 갖는다. 암모니아, 하이드록시나트륨(sodium hydroxy) 또는 하이록시칼륨(potassium hydroxy)과 같은 하이드록시 이온들의 소스는 기본 영역에서의 pH를 조정한다. 가장 바람직하게는, 하이드록시 이온의 소스는 하이드록시칼륨이다.
억제제에 더하여, 0.001 내지 10 중량 퍼센트의 착화제(complexing agent)는 비철금속의 침전을 방지한다. 가장 바람직하게는, 상기 슬러리는 0.001 내지 5 중량 퍼센트의 착화제를 포함한다. 대표적인 착화제는 아세트산(acetic acid), 시트르산(citric acid), 아세토아세트산에틸(ethyl acetoacetate), 글리콜산(glycolic acid), 말산(malic acid), 옥산산(oxalic acid), 살리실산(saliclylic acid), 디티오카르밤산디에틸나트륨(sodium diethyl dithiocarbamate), 숙신산(succinic acid), 타르타르산(tartaric acid), 디오글리콜산(thioglycolic acid), 글리신(glycine), 알라닌(alanine), 아스파르트산(aspartic acid), 에틸렌디아민 (ethylene diamine), 트리메틸디아민(trimethyl diamine), 말론산(malonic acid), 글루타르산(glutaric acid), 3-하이드록시부티르산(3-hydroxybutyric acid), 프로피온산(propionic acid), 프탈산(phthalic acid), 이소프탈산(isophthalic acid), 3-하이드록시살리실산(3-hydroxy salicylic acid), 3,5-디하이드록시살리실산(3,5-dihydroxy salicylic acid), 갈산(gallic acid), 글루콘산(gluconic acid), 피필피로카테콜(pyrocatechol), 피로갈롤(pyrogallol), 탄닌산(tannic acid) 및 이들의 염을 포함한다. 바람직하게는, 상기 착화제는 아세트산(acetic acid), 시트르산(citric acid), 아세토아세트산에틸(ethyl acetoacetate), 글리콜산(glycolic acid), 젖산(lactic acid), 말산(malic acid), 옥살산(oxalic acid)으로 이루어진 그룹 중에서 선택된다. 가장 바람직하게는, 상기 착화제는 시트르산이다.
선택에 따라, 상기 슬러리는 염화물 또는 특히 염화암모늄과 같은 균염제(leveling agent), 완충액(buffer), 분산제(dispersion agent) 및 계면활성제(surfactants)를 포함할 수 있다. 염화암모늄은 표면 외관을 향상시킨다.
바람직하게는, 상기 슬러리는 이를 반도체 기판에 공급하고 21 kPa 또는 그 이하의 하향 힘(downward forces)을 연마 패드에 가함으로써 반도체 기판을 연마한다. 상기 하향 힘은 반도체 기판에 대한 연마 패드의 힘을 나타낸다. 연마 패드는 원형, 벨트 모양, 또는 망 형상일 수 있다. 이러한 적은 하향 힘은 반도체 기판으로부터 베리어 물질을 제거하기 위해 반도체 기판을 평탄화하는 데에 특히 유용하다. 가장 바람직하게는, 연마가 15 kPa 미만의 하향 힘으로 이루어지는 것이 좋다.
평탄화는 반도체 기판으로부터의 저-k 절연 물질의 제거 속도보다 적어도 5배 이상의 제거 속도로 반도체 기판으로부터, 테트라에틸 오르소실리케이트(tetraethyl orthosilicate; TEOS)의 분해로부터 형성된 유전체를 제거할 수 있다. 일부 제제(formulation)에서는, 평탄화가 반도체 기판으로부터 저-k 절연 물질의 제거 속도보다 적어도 10배 이상의 제거 속도로 반도체 기판으로부터, 테트라에틸 오르소실리케이트의 분해로부터 형성된 유전체를 제거할 수 있다. 이뿐만 아니라, 평탄화가 반도체 기판으로부터 저-k 절연 물질의 제거 속도보다 적어도 더 큰 제거 속도로 반도체 기판으로부터 SiC 베리어를 제거할 수 있다.
<실시예>
모든 테스트는 200 mm의 웨이퍼들을 사용하였다. 이 웨이퍼들은 TEOS 실리콘다이옥사이드(Silicon dioxide), 실리콘 나이트라이드(silicon nitride), 실리콘 카바이드(silicon carbide), 카본 도프 옥사이드(carbon doped oxide, CDO), 탄탈륨 나이트라이드(tantalum nitride), 탄탈륨 및 시트 웨이퍼 제거 속도를 결정하기 위한 전해 도금 구리 시트 웨이퍼를 포함하였다. 저-k 절연체는 Novellus사에서 공급된 CORAL CDO였다. 그리고 토포그래피 데이터는 마이크로-다공성 구조를 갖는 Rodel® standard IC1010TM 폴리우레탄 연마 패드나 Politex® Hi Embossed 패드를 이용하여 International Sematech사의 MIT 854-AZ 패턴된 웨이퍼들을 테스트한 결과로부터 얻어진 데이터이다. Applied Materials사의 MIRRA® CMP 장비가 연마 플랫폼을 제공하였다.
제 1 단계 연마는, 패턴된 모든 웨이퍼에 대하여, 테이블(platen) 1 상에서 IC1010 패드와 Eternal사의 EPL2360 연마 슬러리 및 테이블(platen) 2 상에서 IC1010 패드와 Rodel사의 RLS3126 반응액(reactive liquid)(무산성연마제 용액(acidic-abrasive-free solution))으로 이루어졌다. 테이블(platen) 3에서의 제 2 단계 베리어층 연마는 Rodel Politex Hi Embossed 또는 IC1010 연마 패드를 사용하였다. 그리고 상기 공정은, 테이블과 캐리어의 속도를 각각 120 및 114 rpm으로 맞춘 상태에서 2 psi(13.8 kPa) 또는 3 psi(20.7 kPa)의 연마력(down force)으로 행해졌다(이때, 슬러리의 유속은 180ml/min에 설정됨).
연마 전·후의 막 두께를 측정하는 것은 제거 속도를 산출하기 위한 기초를 제공하였다. KLA-Tencor SM300 또는 ThermaWave Optiprobe 2600은 PECVD TEOS SiO2, 실리콘카바이드, 실리콘나이트라이드와 같은 가시적 전자기 영역(visible electromagnetic regime)에서 광학적으로 투명한 절연막의 두께를 결정하였다. Four-Point Probe CDE Resmap Thickness가 탈타늄나이트라이드, 탈타늄 및 구리와 같은 도전막의 두께를 측정하였다. 마지막으로, Dektak Veeco V200SL이 패턴된 웨이퍼의 토포그래피 데이터를 수집하였다. 제타 전위의 측정은 Dispersion Technology사의 DT-1200 장비에 의해 얻어진 값을 반영한다. 본 명세서에서는 모든 제거 속도를 Å/min 단위로 제시한다.
아래의 표는 테스트된 연마 슬러리에 대하여 중량 퍼센트로 조성(chemistries)을 제공한다. 문자로 지정된 슬러리들은 비교 대상의 슬러리를 나타내고, 숫자로 지정된 슬러리들은 본 발명의 슬러리를 나타낸다.
Figure 112005044522264-pct00001
실시예 1
아래의 표는 3 psi(20.7kPa)의 연마력에서 여러 반도체 구성물들의 제거 속도에 대한 영향을 도시하고 있다.
Figure 112005044522264-pct00002
PVP의 첨가는, 도 1에 도시된 바와 같이, CMP 연마 공정이 PVP가 없는 슬러리에 대해 TEOS(캡핑 물질)과 저-k 물질(CDO) 모두를 제거함을 보여준다. 하지만 슬러리에 PVP를 첨가하는 것은 슬러리가 선택적으로 저-k 막들에 비해 TEOS를 선택적으로 제거할 수 있도록 한다. 따라서, 이러한 제제는 칩 제조업자가 화학·기계적 평탄화를 제공하고 저-k 막 상에서 정지를 할 수 있도록 한다. 예를 들어, 어떤 이중 하드 마스크/캡 집적 구조(dual hard mask/cap integration schemes)는 TEOS는 제거하되, SiC 또는 CDO층에서는 정지를 할 필요가 있을 것이다. 이러한 집적 구조에 대해서, 높은 TEOS 제거 속도를 가지며 SiC 상에서 정지하는 슬러리 4는 훌륭한 용액을 제공한다.
실시예 2
아래의 표는 SiC 웨이퍼에 대한 PVP의 효과를 확인하고 연마력(down force)을 2 psi(13.8 kPa)까지 낮추었을 때에 발생하는 효과를 나타낸다.
Figure 112005044522264-pct00003
실험예 1에서 관찰되는 바와 같이, CDO 제거 속도는 슬러리 내에서 PVP의 증가와 함께 감소하였다. 이와 더불어, 도 2에 도시된 바와 같이, PVP의 첨가는 SiC의 제거 속도도 감소시켰다. CDO에 대한 SiC의 상대적인 강도로 인해, SiC의 제거 속도는 대부분의 연마 슬러리에 대하여 CDO 제거 속도보다 통상 훨씬 적다. 그러나 PVP 함유 용액은 CDO 제거 속도보다 일반적으로 더 큰 SiC 제거 속도를 나타내었다.
실시예 3
아래의 시리즈는 2 psi(13.8 kPa)의 연마력에서 8.5 중량 퍼센트의 실리카를 함유하는 슬러리의 SiC 및 CDO 웨이퍼에 대한 고체 농도 효과를 평가한다.
Figure 112005044522264-pct00004
이전 실험예에서 관찰된 바와 같이, PVP는 CDO 및 SiC의 제거 속도를 낮추었다. 도 3은 표 4의 슬러리들에 대해 얻어진 저-k 제거 속도에 대한 극적인 효과를 나타내고 있다.
실시예 4
표면 물성은 저-k 막의 연마에 영향을 미치는 다른 중요한 특성이다. 특히, 소수성의 표면을 형성하는 저-k 절연체는 세정이 어렵다. 그러나 슬러리 내의 PVP가 소수성의 저-k 표면을 개선된 세정을 위해 소수성에서 친수성으로 변경하는 것으로도 보인다. 이는 또한 표면을 개선하는 계면활성제에 대한 필요성을 제거하여 슬러리의 성능에 큰 장점을 제공한다. PVP의 첨가는 슬러리에 이러한 표면 개선 화학 물질을 첨가할 필요성을 감소시키거나 또는 제거하는 것으로 보이고, 슬러리의 계면활성제의 필요성을 감소시키는 것은 슬러리의 안정성을 향상시킨다. 표 5는 PVP가 있는 경우와 없는 경우의 슬러리에 대한 습윤 시험(wet testing) 결과를 제공한다.
Figure 112005044522264-pct00005
도 4는, PVP가 없다면, CDO 웨이퍼의 표면은 PVP 함유 슬러리로 얻어지는 것만큼 매끄럽지 못하다는 것을 나타내고 있다. 도 5는 PVP 첨가가 TEOS 웨이퍼의 표면 품질도 향상시킨다는 것을 나타내고 있다. 이에 더하여, TEOS를 0.1 중량 퍼센트 이상으로 증가시키는 것은 TEOS 웨이퍼의 표면 마무리에 있어서 추가적인 개선을 제공하였다. 그러나 구리 웨이퍼의 표면 품질에 대한 PVP 함유 슬러리의 영향은 일관성이 없었으며, 그 이득이 미미하였다.
실시예 5
이 실험은 8.5 wt.%의 실리카(B, D 및 8 내지 12)를 함유하는 슬러리, 12 wt.%의 실리카(A, C 및 1 내지 7)를 함유하는 슬러리, 및 30 wt.%의 실리카(E 내지 K까지의 Klebosol 1498)를 함유하는 순수 실리카 슬러리에 있어서의 제타 전위에 대한 PVP의 효과를 비교한다. 도 6은 최소한의 농도의 PVP로 얻어지는 제타 전위에서의 극적인 증가를 도시하고 있다. 그리고, 이 도면은 슬러리의 조성과 연관된 제타 전위의 변동도 나타내고 있다.
모듈라 베리어 제거 속도 슬러리들은 최종 웨이퍼의 토포그래피를 최적화하기 위해 구리, 캡핑층 및 절연막의 상대적인 제거 속도의 조정을 용이하게 한다. 이는 베리어, 구리, 저-k 및 하드마스크/캡핑 절연막들을 포함하는 여러 다양한 막들 사이에서 선택적인 제거의 제어를 가능하게 할 수 있는 효력을 제공한다. 따라서, 이러한 막들 사이에서의 선택성 제어는 복수 집적 구조 및 요건들을 만족시킬 수 있다. 예를 들어, 상기 데이터는 베리어 제거 슬러리가 TEOS:CDO에 대하여 10 대 1 또는 그 이상의 선택성을 갖는다는 것을 보여주고 있다.
PVP 함유 슬러리들은 저-k 웨이퍼들에 효과적이며, 특히 캡핑막(TEOS)은 제거할 필요가 있지만 SiC 또는 CDO막에서 정지할 필요가 있는 집적 구조에서 효과적이다. 예를 들어, 상기 슬러리는 베리어의 제거 후에 웨이퍼의 토포그래피를 유지하기 위해 고안된 고-선택성 슬러리를 제공하고 장시간의 과연마에서도 최소한의 ILD 손실만을 허용한다. 상기 슬러리는 고분자 연마 패드(polymetric polishing pads) 나 특히 마이크로-다공성 폴리우레탄 패드(micro-porous polyurethane pads)로 최소한의 저-k 또는 캡 제거를 용이하게 한다. 상기 슬러리는 이중 상부 하드마스크 집적 구조(dual-top hardmask integration schemes)에 대해 권장되는 중-선택성 슬러리(medium-selectivity slurry)를 제공한다. 이러한 집적 구조는 상부 하드마스크의 완전한 제거와 하부 하드마스크의 최소한의 제거를 필요로 한다. 저-선택성 슬러리는 Politex 또는 IC1010 연마 패드를 사용하여 저-k 물질의 토포그래피 수정 및 평탄화가 필요한 구조에서 효과를 나타낸다. 불행히도, 이러한 저-선택성 슬러리를 사용하는 것은 더 많은 ILD 손실을 가져올 수 있다.
요약하면, 상기 모듈라 베리어 제거 슬러리는 특정 집적 구조에 있어서 절연체/금속의 손실 및 웨이퍼의 최종 토포그래피를 최적화할 수 있도록 캡들 및 절연 물질들, 구리 또는 은에 대한 상대적인 제거 속도의 조정능을 제공한다. 또한, 빠른 베리어 제거 속도는 높은 웨이퍼 처리량을 용이하게 한다. 더욱이, 웨이퍼는 절연체의 손실을 희생시키지 않으면서도 베리어 제거 단계에서 토포그래피에서의 현저한 감소를 달성할 수 있으며, 상기 제제는 낮은 결함률 및 양호한 표면 품질을 제공한다. 그리고 마지막으로, 상기 모듈라 베리어 제거 슬러리는 저-k의 캡이 있거나 캡이 없는 패턴된 웨이퍼 모두를 평탄화하기 위해 TEOS/SiC 및 TEOS/CDO에 대한 충분한 선택성을 가지며 집적 구조에 맞는 최적의 슬러리를 예측하기 위한 모델링을 가능하게 한다.

Claims (10)

  1. 반도체 기판을 화학·기계적 평탄화하기 위해 유용한 수성 슬러리에 있어서,
    중량 퍼센트로, 0.1 내지 25의 산화제, 200 nm 미만의 평균 입자 크기를 갖는 0.1 내지 20의 실리카 입자들, 상기 실리카 입자들을 코팅하기 위한 0.005 내지 0.8의 폴리비닐 피롤리돈(PVP), 적어도 하나의 이상의 비철금속의 제거 속도를 감소시키기 위한 0.01 내지 10의 억제제, 0.001 내지 10의 비철금속에 대한 착화제, 및 잔량 물과 부수 불순물을 포함하며; pH가 적어도 7 이상인 것을 특징으로 하는 수성 슬러리.
  2. 제 1항에 있어서,
    상기 PVP는 상기 슬러리의 제타 전위를 적어도 2 밀리볼트 증가시키는 것을 특징으로 하는 수성 슬러리.
  3. 제 1항에 있어서,
    상기 슬러리를 실온에서 적어도 30일 동안 저장하는 동안 10 중량 퍼센트 미만의 실리카 입자가 비가역적인 침전을 받는 것을 특징으로 하는 수성 슬러리.
  4. 반도체 기판을 화학·기계적 평탄화하기 위해 유용한 수성 슬러리에 있어서,
    중량 퍼센트로, 0.1 내지 10의 산화제, 5 내지 150 nm의 평균 입자 크기를 갖는 0.1 내지 15의 실리카 입자들, 상기 실리카 입자들을 코팅하기 위한 0.05 내지 0.8까지의 폴리비닐 피롤리돈(PVP), 적어도 하나의 이상의 비철금속의 제거 속도를 감소시키기 위한 총 0.01 내지 5의 아졸 억제제(azole inhibitor), 0.001 내지 5의 비철금속에 대한 착화제, 및 잔량 물과 부수 불순물을 포함하며; pH가 7.5 내지 12인 것을 특징으로 하는 수성 슬러리.
  5. 제 4항에 있어서,
    상기 PVP는 상기 슬러리의 제타 전위를 적어도 2 밀리볼트 증가시키며, 상기 슬러리를 적어도 30일 동안 실온에서 저장하는 동안 10 중량 퍼센트 미만의 실리카 입자들이 비가역적 침전을 받는 것을 특징으로 하는 수성 슬러리.
  6. 제 4항에 있어서,
    상기 PVP 농도는 0.05 내지 0.4 중량 퍼센트인 것을 특징으로 하는 수성 슬러리.
  7. 제 4항에 있어서,
    상기 PVP 농도는 0.4 내지 0.8 중량 퍼센트인 것을 특징으로 하는 수성 슬러리.
  8. 반도체 기판을 연마하는 방법에 있어서,
    a) 상기 반도체 기판에 청구항 제 1항의 슬러리를 공급하는 단계;
    b) 21 kPa 또는 그 이하의 하향 힘-상기 하향의 힘은 상기 반도체 기판에 대한 것임-을 연마 패드에 가하는 단계; 및
    c) 상기 반도체 기판으로부터 베리어 물질을 제거하기 위해 연마 패드로 상기 반도체 기판을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 연마 방법.
  9. 제 8항에 있어서,
    상기 평탄화는 반도체 기판으로부터의 저-k 절연 물질의 제거 속도보다 적어도 5배 이상의 제거 속도로 상기 반도체 기판으로부터, 테트라에틸 오르소실리케이트(tetraethyl orthosilicate)의 분해로부터 형성된 유전체를 제거하는 것을 특징으로 하는 반도체 기판의 연마 방법.
  10. 제 8항에 있어서,
    상기 평탄화는 반도체 기판으로부터의 저-k 절연 물질의 제거 속도보다 큰 제거 속도로 상기 반도체 기판으로부터 SiC 베리어를 제거하는 것을 특징으로 하는 반도체 기판의 연마 방법.
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