KR101076994B1 - 나노스케일 플로팅 게이트 및 형성 방법 - Google Patents

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Abstract

다양한 메모리 셀들, 시스템들 및 메모리 셀들을 제조하는 방법들 중에서, 나노스케일 플로팅 게이트들(106, 116, 306, 406)을 제조하는 다수의 방법들이 제공된다. 그러한 한가지 방법은 반도체 기판(102, 202, 402) 위에 놓이는 터널 유전체층(104, 404)을 형성하는 단계, 터널 유전체층(104, 404) 위에 놓이는 플로팅 게이트(106, 306, 406)의 제1 도전성층을 형성하는 단계, 및 플로팅 게이트(106, 306, 406)의 제1 도전성층의 표면 위에 확장하는 분리 영역(108, 308, 408)을 반도체 기판(102, 202, 402)에 형성하는 단계를 포함한다. 그러한 방법은 제1 스페이서들(113, 313) 간에 제1 도전성층(106, 306, 406)의 노출된 부분(114, 314)을 남기도록 분리 영역(108, 308, 408)의 측벽들(110) 상에 제1 스페이서들(113, 313)을 형성하는 단계, 및 실질적으로 동일한 x 방향으로의 폭과 y 방향으로의 길이를 갖도록 제1 도전성층(106, 306, 406)의 노출된 부분들(331)을 더 제한하기 위해 제1 도전성층(106, 306, 406)의 노출된 부분(114, 314) 내에 제2 스페이서들(332)을 형성하는 단계를 포함할 수 있다. 그러한 방법은 플로팅 게이트(106, 116, 306, 406)의 일부분으로서, 제1 도전성층(106, 306, 406)의 노출된 부분(331) 상에 도전성 나노로드(116)를 실질적으로 z 방향으로 형성하는 단계를 또한 포함할 수 있다.
메모리 셀, 터널 유전체층, 나노로드, 플로팅 게이트, 게이트간 유전체층, 제어 게이트층

Description

나노스케일 플로팅 게이트 및 형성 방법{NANOSCALE FLOATING GATE AND METHODS OF FORMATION}
메모리 디바이스들은 통상적으로 컴퓨터의 내부 저장 영역들로서 제공된다. 메모리라는 용어는 집적 회로 칩들의 형태로 되는 데이터 저장 장치를 나타낸다. 일반적으로, 메모리 디바이스들은 데이터를 저장하기 위한 메모리 셀들의 어레이와, 외부 어드레스에 응답하여 메모리 셀들의 어레이를 액세스하기 위해 메모리 셀들의 어레이에 연결된 행(row) 및 열(column) 디코더 회로들을 포함한다.
메모리의 일 유형은 플래시 메모리로 알려진 비휘발성 메모리이다. 플래시 메모리는 일반적으로 블럭들 단위로 소거 및 재프로그래밍될 수 있는 EEPROM(electrically-erasable programmable read-only memory)이다. 다수의 최근의 개인용 컴퓨터들(PCs)은 플래시 메모리 칩에 저장된 자신들의 BIOS를 가지므로, 필요시 쉽게 업데이트될 수 있다. 그러한 BIOS는 때때로 플래시 BIOS라고 지칭된다. 플래시 메모리는, 제조자가 표준화된 새로운 통신 프로토콜을 지원하고, 강화된 특징들을 위해 디바이스를 원격으로 업데이트하는 능력을 제공하는 것을 가능케 하기 때문에, 무선 전자 디바이스들에 있어서 또한 대중적이다.
통상적인 플래시 메모리는 행 및 열 방식으로 배열된 다수의 메모리 셀들을 포함하는 메모리 어레이를 포함한다. 메모리 셀들의 각각은 전하를 보유할 수 있 는 플로팅 게이트 전계 효과 트랜지스터를 포함한다. 셀들은 보통 블럭들로 그룹핑된다. 블럭 내의 셀들 각각은 플로팅 게이트를 충전함으로써 전기적으로 프로그램될 수 있다. 전하는 블럭 소거 동작에 의해 플로팅 게이트로부터 제거될 수 있다. 셀의 데이터는 플로팅 게이트에서의 전하의 존재 유무에 의해 결정된다.
플래시 메모리는 통상적으로 NOR 플래시 및 NAND 플래시로서 주지된 2개의 기본적인 아키텍쳐들 중 하나를 이용한다. 그 명칭은 디바이스들을 판독하는데 이용된 로직으로부터 유래된 것이다. NOR 플래시 아키텍쳐에서는, 메모리 셀들의 열들은, 비트 라인에 접속된 각각의 메모리 셀들과 병렬로 접속된다. NAND 플래시 아키텍쳐에서는, 메모리 셀들의 열은 비트 라인에 접속된 열의 제1 메모리 셀하고만 직렬로 접속된다.
메모리 디바이스 제조자들은 성능을 증가시키기 위해 끊임없이 노력하고 있다. 그러나, 메모리 셀들의 스케일링은, 인접하는 플로팅 게이트들 간의 간섭을 최소화하면서 제어 게이트와 플로팅 게이트 간의 커플링(coupling)을 증가 및/또는 유지하기 위한 필요에 의해 제한된다. 플로팅 게이트 메모리 셀의 성능을 증가시키는 한가지 방법은 플로팅 게이트에 대한 제어 게이트의 커플링을 증가시키는 것이다. 성능을 증가시키는 추가적인 방법은 더 많은 메모리 셀들을 메모리 디바이스 상의 동일한 영역 또는 더 작은 영역에 배치하는 것을 수반한다. 불행하게도, 각각의 방법은 게이트 스택들의 기생 커플링이 증가하도록 유도할 수 있다.
도 1A 내지 도 1G는 본 개시내용의 실시예에 따른 제조의 다양한 단계들 동 안의 메모리 어레이 일부분의 단면 및 상면도들을 도시한다.
도 2A 내지 도 2F는 본 개시내용의 메모리 어레이들을 형성하는데 사용하는 피치 멀티플리케이션(pitch multiplication) 방법에 따라 형성된, 마스크 라인들의 단면도들을 도시한다.
도 3은 본 개시내용의 실시예에 따른 제조 단계 동안의 메모리 어레이 부분의 상면도를 도시한다.
도 4A 내지 도 4D는 본 개시내용의 실시예에 따른 제조의 다양한 단계들 동안의 메모리 어레이 부분의 단면 및 상면도들을 도시한다.
도 5는 본 개시내용의 실시예에 따른 적어도 하나의 메모리 디바이스를 갖는 전자 시스템의 기능 블럭도를 도시한다.
본 개시내용의 일 실시예는 메모리 셀을 제공한다. 메모리 셀은 반도체 기판 위에 놓이는 터널 유전체층, 터널 유전체층 위에 놓이는 제1 부분 및 제1 부분으로부터 확장하는 나노로드(nanorod)의 형태의 제2 부분을 갖는 플로팅 게이트를 포함한다. 메모리 셀은 게이트간(intergate) 유전체층에 의해 플로팅 게이트로부터 분리된 제어 게이트층을 더 포함한다.
본 개시내용의 또 다른 실시예에서, 플로팅 게이트 메모리 셀들을 제조하는 방법이 제공된다. 본 방법은 반도체 기판 위에 놓이는 터널 유전체층을 형성하는 단계, 터널 유전체층 위에 놓이는 플로팅 게이트의 제1층을 형성하는 단계, 및 제1층의 표면 위에 확장하는 분리 영역을 반도체 기판에 형성하는 단계를 포함한다. 본 방법은, 제1층의 일부분이 스페이서들 사이에 노출된 채 남아있는, 분리 영역의 측벽들 상에 스페이서들(spacers)을 형성하는 단계 및 플로팅 게이트의 일부분으로서 제1층의 노출된 부분들 상에 나노로드를 형성하는 단계를 더 포함한다. 본 방법은 또한 게이트간 유전체층에 의해 나노로드로부터 분리되는 제어 게이트를 형성하는 단계를 더 포함한다.
본 명세서에서 이용된 바와 같이, 이하의 설명에서 이용된 "기판" 또는 "기판 조립체(substrate assembly)"라는 용어는, 노출된 반도체 표면을 갖는 다수의 반도체 기반의 구조들을 포함할 수 있다. "구조"는 실리콘, SOI(silicon-on-insulator), SOS(silicon-on-sapphire), 도핑된 및 도핑되지 않은 반도체들을 포함하는 것으로 이해될 수 있다. 또한, 구조는 기본 반도체 기초(foundation)에 의해 지지되는 실리콘의 에피택셜 층들을 포함하는 것으로 이해될 수 있다. 기본 반도체 기초는 통상적으로 웨이퍼 상의 실리콘 물질의 가장 낮은 층 또는 또 다른 물질 상에 성막된 실리콘 층이다.
반도체는 실리콘 기반일 필요는 없다. 예를 들어, 반도체는 실리콘-게르마늄(silicon-germanium), 게르마늄, 또는 갈륨-비소(gallium-arsenide)일 수 있다. 이하의 설명에서, "기판"에 대해 참조가 이루어진 경우, 반도체 구조 및/또는 기초 내부 또는 그 위에 영역들 또는 접합들을 형성하기 위해 이전의 공정 단계들이 이용되었을 수 있다. 기판 조립체에 대한 참조가 이루어진 경우, 캐패시터 판들 또는 캐패시터들에 대한 장벽들과 같은, 영역들, 접합들, 다양한 구조들 또는 피쳐(feature)들, 및 개구부들을 형성 또는 정의하기 위해 다양한 공정 단계들이 이전에 이용되었을 수 있다.
본 명세서에서 이용된 바와 같이, "층"은 성막 공정을 이용하여 기판 상에 형성된 층을 지칭할 수 있다. "층"이라는 용어는 "장벽층(barrier layer)", "유전체층", 및 "도전층"과 같이, 반도체 산업에 대한 특정한 층들을 포함하는 것을 의미한다. "층"이라는 용어는 또한 유리 상의 피복과 같이, 반도체 기술 이외의 기술에서 볼 수 있는 층들을 포함하는 것을 의미한다.
본 개시내용의 다양한 실시예들은, 플로팅 게이트의 제1 부분이 기판 상의 층이며, 제2 부분이 기생 캐패시턴스에 크게 영향을 주지 않으면서 인접하는 셀들 간의 간격의 감소를 촉진하기 위해 그 층으로부터 확장하는 나노로드인, 역(inverse) T 플로팅 게이트 구조를 이용한다. 본 명세서에서 이용된 바와 같이, "나노로드"는, 2 나노미터(㎚)에서 10 나노미터(㎚)의 범위이며, 5:1에서 100:1의 범위에 있는 종횡비(길이:폭)를 갖는, 적어도 하나의 단면 치수(dimension)를 포함하는 신장된 물질(elongated material)을 지칭한다. 또한, 나노로드들이 빈번하게 지칭되지만, 본 명세서에서 설명된 기법들은 나노와이어들, 나노튜브들, 및 나노리본들에 또한 적용가능하다. 또한, 나노로드들은 상이한 형상들을 갖고 형성될 수 있는데, 예를 들어, 나노로드들은 원형, 사각형, 다각형, 또는 타원형일 수 있다. 나노로드에 대해 그외의 형상들이 또한 가능하다.
나노로드의 신장된 구조로 인해, 나노로드를 포함하도록 형성된 플로팅 게이트는 폭보다 더 긴 길이를 가지며, 플로팅 게이트와 제어 게이트 사이에 적절한 커플링을 유지하기 위한 충분한 표면 영역을 만들어 낸다. 나노 구조를 포함하면, 인접 및/또는 이웃하는 플로팅 게이트들 사이에 거리를 또한 증가시키므로, 기생 캐패시턴스의 감소를 촉진하여 개선된 게이트 커플링 특성으로 유도한다. 나노로드들의 사용에 기인하여, 플로팅 게이트들은 감소된 간격으로 형성될 수 있으므로, 어레이 밀도의 증가를 용이하게 한다.
도면들에서, 참조 번호의 첫번째 숫자는 그것이 사용된 도면을 지칭하며, 참조 번호의 나머지 두개의 숫자들은 여러개의 도면들에 걸쳐서 사용된 본 개시내용의 실시예(들)의 동일하거나 동등한 부분들을 지칭한다. 도면들의 스케일링은 본 명세서에서 도시된 다양한 구성요소들의 정확한 치수들 및/또는 치수비(dimensional ratios)를 나타내지는 않는다.
도 1A 내지 도 1G는 본 개시내용의 일 실시예에 따른, 메모리 어레이의 일부분, 또는 메모리 셀(100)의 구조 및 그 형성 방법을 모두 도시한다. 단일 메모리 셀(100)이 본 명세서에서 도시되고 설명되지만, 메모리 셀(100)은 메모리 셀들(100)의 어레이의 일부분으로서 형성된다는 것이 이해될 것이다.
도 1A는 여러 처리 단계들이 발생한 후의 메모리 셀(100)을 도시한다. 본 기술분야의 당업자는 도 1A에 도시된 유형의 구조의 형성을 이해할 것이며, 본 명세서에서 상세하게 설명되지 않는다. 일반적으로, 도 1A는 터널 유전체층(104) 및 플로팅 게이트의 제1층(106)이 형성되는 기판(102)을 도시한다. 본 명세서에서 논의된 바와 같이, 기판(102)은 실리콘, 실리콘-게르마늄, 게르마늄, 또는 갈륨-비소로 형성될 수 있다. 그외의 기판(102) 물질들이 또한 가능하다.
일부 실시예들에서, 터널 유전체층(104)은 실리콘 산화물이지만, 그외의 유전체 물질들을 포함할 수 있다. 예를 들어, 터널 유전체층은 실리콘 산화물들(SiO/SiO2), 실리콘 질화물들(SiN/Si2N/Si3N4), 및 실리콘 질산화물들(SiOxNy)을 포함할 수 있다.
일 실시예에서, 터널 유전체층(104)은 기판(102)의 열적 산화에 의해 형성될 수 있다. 대안의 실시예에서, 터널 유전체층(104)은, CVD(chemical vapor deposition) 또는 PVD(physical vapor deposition)와 같은 유전체 물질의 블랭킷 성막에 의해 형성될 수 있다. 또한, 일 실시예에서, 터널 유전체층(104)은 대략 50㎚ 이하의 두께를 갖도록 형성될 수 있다.
일부 실시예들에서, 제1층(106)은 또한 본 명세서에서 사용된 바와 같이, 플로팅 게이트의 제1 부분으로서 지칭된다. 일부 실시예들에서, 제1층(106)은 폴리실리콘층일 수 있다. 제1층(106)은 또한 그외의 물질들로 형성될 수도 있다. 예를 들어, 제1층(106)은 실리콘 게르마늄(SiGe), SOS(silicon-on sapphire), 게르마늄, 또는 갈륨-비소로 형성될 수 있다.
일 실시예에서, 제1층(106)은 CVD에 의해 형성될 수 있다. 다른 실시예에서는, 제1층(106)은 PVD에 의해 형성될 수 있다. 제1층을 형성하는 그외의 방법들이 또한 가능하다. 일 실시예에서, 제1층(106)은 대략 20㎚ 이하의 두께를 가질 수 있다. 또한, 본 명세서에서 논의된 바와 같이, 일부 실시예들에서는, 제1층(106)은 플로팅 게이트 메모리 셀들을 위한 플로팅 게이트의 제1 부분을 형성하는데 사용될 수 있다.
도 1B를 참조하면, 일 실시예에서, 인접하는 플로팅 게이트들 간의 기생 캐패시턴스 및/또는 크로스토크(cross talk)를 감소시키도록 분리 영역들(108)이 형성될 수 있다. 일부 실시예들에서, 분리 영역들(108)은, 예를 들어, 얕은 트렌치들을 형성하는 포토리소그래피 에칭에 의해 형성될 수 있다. STI(shallow trench isolation)는 분리 영역들(108)을 형성하기 위해 이용될 수 있으며, 그 방법들은 본 기술분야에 알려져 있고 본 명세서에서 더 이상 설명되지 않을 것이다. 일 실시예에서, 분리 영역들(108)이 제1층(106)의 최상위 표면에 대해 적어도 15㎚의 깊이까지 에칭된다. 일부 실시예들에서, 도 1B에 도시된 바와 같이, STI에 이어서, STI 충전(fill)이 수행된다. 일부 실시예들에서, STI 충전 물질은 고밀도 플라즈마 성막에 의해 만들어진 산화물일 수 있다. 그외의 충전 물질들의 이용이 또한 가능하다. CMP(chemical mechanical polish) 단계 후의 평탄화된 구조가 도 1B에 도시된다.
일부 실시예들에서, 분리 영역들(108)은 제1층(106)의 표면(111) 위에 확장하는 측벽들(110)을 가질 수 있다. 일 실시예에서, 측벽들(110)은 제1층(106)의 표면(111) 위에 적어도 대략 20㎚ 만큼 확장할 수 있다. 이러한 실시예에서, 분리 영역들(108)은 적어도 대략 35㎚와 동일한 전체 높이(112)를 가질 수 있다.
도 1B의 구조로부터, 본 개시내용의 메모리 셀(100)을 형성하는 상이한 선택들이 가능하다. 일 실시예에서, 스페이싱층(spacing layer)(115)이 제1층(106) 및 분리 영역들(108) 상에 성막될 수 있다. 스페이싱층(115)은 여러 가지 상이한 물질들로 형성될 수 있는데, 예를 들어, 스페이싱층(115)은 폴리실리콘, 실리콘 질화물, 실리콘 질산화물, 및 실리콘 이산화물을 포함하는 그룹으로부터 선택된 물질들로 형성될 수 있으나, 이에 한정되는 것은 아니다. 스페이싱층(115)에 대해서 그외의 물질들이 또한 가능하다. 또한, 스페이싱층(115)은 CVD 또는 PVD와 같은 다양한 방법들에 의해 형성될 수 있다. 스페이싱층(115)을 형성하는 그외의 방법들이 또한 가능하다.
도 1C에 도시된 구조를 형성하기 위해, 스페이싱층(115)이 제거된다. 일 실시예에서, 스페이싱층(115)은 에칭에 의해 제거된다. 예를 들어, 일 실시예에서, 이방성 에칭이 수행되어 분리 영역들(108)의 측벽들(110) 상에 스페이서들(113)을 형성할 수 있다. 일 실시예에서, 스페이서들(113)이 제1층(106)의 노출된 부분(114)에 의해 분리될 수 있도록 스페이싱층이 에칭된다. 그러한 실시예들에서, 스페이서들(113)은 2㎚에서 7㎚ 범위의 폭을 가질 수 있다. 일부 실시예들에서, 노출된 제1층(106)의 일부분(114)은 2㎚에서 10㎚ 범위의 폭을 또한 가질 수 있다.
일 실시예에서, 나노로드들(116)은, 노출된 채 남겨진 제1층(106)의 일부분(114) 상에 성장되어, 플로팅 게이트의 제2 부분을 형성한다. 나노로드들(116)은 실리콘(Si), 게르마늄(Ge), 갈륨 인화물(GaP), 갈륨 비소(GaAs), 인듐 인화물(InP), 금(Au), 은(Ag), 아연(Zn), 산화 아연(ZnO), 실리콘 게르마늄(SiGe), 실리콘-게르마늄-탄소(SiGeC), 황화 아연(ZnS), 갈륨 질화물(GaN), 인듐 갈륨 비소(InGaAs), 및 인듐 산화물(In2O3) 등의 물질들로부터 형성될 수 있다. 그외의 나노로드(116) 물질들이 또한 가능하다.
일부 실시예들에서, 나노로드들(116)은, 그 나노로드들(116)이 기판(102)의 평면에 대해 대략 수직이 되도록 성장된다. 일부 실시예들에서, 나노로드들(116)은, 그 나노로드들(116)이 터널 유전체층(104)에 대해 대략 90도 각도로 제1층(106)으로부터 확장하도록 성장된다. 일부 실시예들에서, 나노로드들(116)은 VLS(vapor-liquid-solid) 메커니즘을 이용하여 형성될 수 있다. 그러한 실시예들에서, 나노로드(116) 성장은 금속 나노입자 유도형 축 성장(metal nanoparticle directed axial growth)일 수 있으며, 여기서 금속 나노입자는 고도의 일차원적 방식의 성장(growth in a highly one dimensional manner)을 유도하는 촉매제로서 기능한다. 본 명세서에서 사용된 바와 같이, "나노입자"는 1㎚에서 10㎚ 범위의 적어도 하나의 단면 디멘젼(dimension)을 포함하는 대략 1:1의 종횡비(길이:폭)를 갖는 물질을 지칭한다. 일 실시예에서, 금속 나노입자들은 제1층(106)에 주입될 수 있다. 그외의 실시예들에서, 금속 나노입자들은 제1층(106) 상에 성막될 수 있다.
일반적으로, 이론에 얽매이지 않고, 액체 대 고체 표면들(liquid versus solid surfaces) 상에는 훨씬 더 높은 스티킹 가능성(sticking probability)이 존재하므로, 금속 나노입자 촉매제는 반응물의 흡수를 위한 우선 영역으로서 기능함으로써 대상 나노로드(116) 물질과 함께 액상 합금(liquid alloy)을 형성한다. 액상 합금 액적(liquid alloy droplet)은 나노로드(116) 전구체로 과포화되며, 결정화를 위한 핵생성 영역이 된다. 촉매제가 액체로 남아있는 한, 유입되는 반응물의 선호도에 기초하여 반응물의 존재시 일차원적 성장이 발생하여 기존의 고체/액체 계면에서 확산 및 응축할 수 있다. 유한 부피에서의 2차 핵생성 이벤트들과 비교하여 볼 때 결정 단계 성장을 계속하기 위해 더 적은 에너지가 요구될 것이기 때문에 이것이 발생한다.
일 실시예에서, 수소 및 실리콘 테트라클로라이드(SiCl4)의 혼합물이 섭씨 950도(℃)의 온도에서 상면에 놓인 소량의 금(Au) 입자를 갖는 실리콘 기판을 포함하는 진공 챔버 내로 도입될 수 있다. 이러한 실시예에서, 핵생성이 발생한 경우, 합금 액적은 기판(102)으로부터 옮겨지고, 성장하는 나노로드(116)의 상면에 "얹혀질(ride)" 수 있다. 그외의 실시예들에서, 게르마늄 나노로드들(116)이 Au 촉매제를 이용하여 성장될 수 있다. 또한, 탄소 나노로드들(116)이 니켈(Ni) 촉매제를 이용하여 형성될 수 있다.
일 실시예에서, 실리콘의 나노로드들(116)은 노출된 채 남겨진 제1층(106)의 일부분(114) 상에 성장될 수 있다. 그러한 실시예들에서, 노출된 채 남겨진 제1층(106)의 일부분(114) 상에 티타늄 나노입자들이 성막될 수 있고, 후속하여 어닐링될 수 있다. 또한, 그러한 실시예들에서, 티타늄 나노입자들은 600℃에서 800℃ 범위의 온도에서 실란(SiH4) 및/또는 디클로로실란(SiH2Cl2) 가스에 노출될 수 있다. 티타늄 및 제1층(106)을 SiH4 및/또는 SiH2Cl2 가스에 노출시킴으로써, 실리콘은 티타늄 나노입자들을 관통하여 그리고/또는 그 주위에 확산하며, 석출(precipitate out)한다. 그러한 실시예들에서, 실리콘이 석출함에 따라, 실리콘의 나노로드들(116)은 티타늄 나노입자들 아래에서 성장하며, 나노로드들(116)이 TiSix의 형태로 티타늄 팁들(tips)을 갖게 한다. 티타늄 팁들은 후속 공정 단계들에서의 에칭에 의해 제거될 수 있다.
일부 실시예들에서, 노출된채 남겨진 제1층(106)의 일부분(114) 상에 갈륨 비소(GaAs)의 나노로드들(116)이 성장될 수 있다. 이러한 실시예에서, 나노로드(116) 성장이 MOVPE(metalorganic vapor phase epitaxy) 시스템에서 수행될 수 있다. 또한, TMG(trimethylgallium)와, 수소(H2)에 희석된 20 퍼센트의 아르신(arsine)(AsH3)이 소스 물질들로서 이용되면서, 750℃의 온도에서 나노로드(116) 성장이 수행될 수 있다.
도 1C는 나노로드(116)를 갖는 메모리 어레이(100)의 일부분의 단면도를 도시한다. 일부 실시예들에서, 나노로드들(116)은 50㎚에서 200㎚ 범위의 높이 및 대략 5㎚와 동일한 폭까지 성장될 수 있다.
도 1D는 메모리 셀(100)의 일부분의 상면도를 도시한다. 도시된 바와 같이, 스페이서들(113)은 제1층(106)의 일부분(114)만이 노출된 채 남겨지도록 형성된다. 이 실시예에서, 나노로드들(116)은 스페이서들(113)에 의해 노출된 채 남겨진 제1층(106)의 일부분(114) 상에 성장되도록 강제된다. 본 명세서에서 논의된 바와 같이, 나노로드들(116)은 제1층(106)의 물질과 반응물 가스들 간의 표면 반응으로부터 성장한다. 제1층(106)의 일부분을 스페이서(113)로 덮음으로써, 스페이서(113)가 제1층(106)을 덮은 곳에서 제1층(106)의 물질과 반응물 가스 간의 표면 반응이 방지되므로, 스페이서(113)가 위치된 곳에서 제1층(106) 상에 나노로드(116)의 성장이 방지된다. 따라서, 일부 실시예들에서, 스페이서들(113)은 나노로드들(116)의 폭을 제어하도록 형성될 수 있다. 또한, 일부 실시예들에서, 스페이서들(113)은 나노로드(116) 성장의 위치를 제어하도록 형성될 수 있다. 그러나, 균일하게 이격된 간격들로 나노로드들(116)을 획득하기 위해, 본 명세서에서 논의되는 바와 같이 추가의 처리가 요구될 수 있다.
도 1E는, 패턴된 마스크층(118)이 나노로드들(116)의 제1 부분 위에 형성되는 메모리 셀(100)의 일부분의 상면도를 도시한다. 후속하여, 노출된 채 남겨진 나노로드들(116)의 나머지 부분은, 패턴된 마스크층(118)로 덮여진 나노로드들(116)의 제1 부분을 남겨두고 제거될 수 있다. 패턴된 마스크층(118)을 형성하기 위해, 포토리소그래픽 레지스트 물질이 나노로드들(116) 위에 성막되고, UV 광과 같은 방사원(radiation source)에 노출될 수 있다. 그리고 나서, 나노로드들(116)의 나머지 부분들이 제거되기 위해 노출된 채 남겨지는, 나노로드들(116)의 제1 부분 위에 놓이는 영역들을 정의하기 위해 포토리소그래픽 레지스트 물질이 현상될 수 있다. 일부 실시예들에서, 패턴된 마스크층(118)에 의해 덮이지 않은 나노로드들(116)의 나머지 부분은, 나노로드(116) 물질에 대해 선택적인 에칭을 행함으로써 제거될 수 있다. 즉, 패턴된 마스크층(118)에 의해 덮이지 않은 나노로드들(116)의 나머지 부분을 제거하기 위한 에칭은, 패턴된 마스크층(118)에 의해 덮인 나노로드들(116)보다는 노출된 나노로드들(116)을 더욱 적극적으로 에칭하도록 행해질 수 있다.
도 1E는 단일 나노로드(116)를 덮는 패턴된 마스크층(118)의 각각의 섹션을 도시하지만, 일부 실시예들에서는, 패턴된 마스크층(118)은 하나보다 많은 나노로드(116) 위에 형성된다. 일부 실시예들에서, 패턴된 마스크층(118)의 섹션은 여러개의 나노로드들(116) 및/또는 나노로드(116)의 일부분 위에 형성된다. 추가의 실시예에서, 패턴된 마스크층(118)의 섹션들은 상이한 양의 나노로드들(116)을 가질 수 있다. 이러한 실시예들에서, 본 명세서에서 논의된 바와 같이, 패턴된 마스크층(118)이 제거되면, 메모리 셀(100)은 원래의 높이를 갖는 나노로드(116)의 일부분을 포함할 수 있으나, 나노로드(116) 폭의 일부분이 제거되었을 수 있다.
도 1F는, 나노로드들(116)의 노출된 부분 및 패턴된 마스크층이 제거된 후의 메모리 셀(100)의 일부분의 상면도를 도시한다. 일 실시예에서, 패턴된 마스크층의 에칭은 패턴된 마스크층의 물질에 대해 선택적일 수 있다. 이 예에서, 패턴된 마스크층의 에칭은, 나노로드(116) 및/또는 나노로드(116)의 일부분을 제거하지 않고, 패턴된 마스크층을 제거하도록 타이밍될 수 있다. 일부 실시예들에서, 스페이서들(113)은, 스페이서(113)의 물질에 대해 선택적인 에칭을 행함으로써 제거될 수 있다. 다양한 실시예들에서, 스페이서들(113)을 제거하기 위한 에칭이, 나노로드들(116)보다는 스페이서들(113)이 더욱 적극적으로 에칭되도록 행해질 수 있다.
도 1G는 게이트간 유전체층(120)과 제어 게이트층(122)을 포함하는 메모리 셀(100)의 일부분의 단면도를 도시한다. 게이트간 유전체층(120)은 나노로드(116) 플로팅 게이트 위에 형성될 수 있다. 게이트간 유전체층(120)은 유전체 물질의 하나 이상의 층들일 수 있다. 예를 들어, 게이트간 유전체층(120)은 통상적으로 ONO(oxide-nitride-oxide)로서 지칭되는 다중층 유전체 물질일 수 있다. 탄탈륨 산화물(tantalum oxide), 바륨 스트론튬 티탄산염(barium strontium titanate), 실리콘 질화물, 및 유전체 특성들을 제공하는 그외의 물질들과 같은, 그외의 유전체 물질들이 ONO를 대체할 수 있다.
제어 게이트층(122)은 게이트간 유전체층(120) 위에 형성되며, 메모리 디바이스의 워드 라인들을 정의하도록 패터닝된다. 제어 게이트층(122)은 도전성 물질의 하나 이상의 층들일 수 있다. 일 실시예에서, 제어 게이트층(122)은 도전성있게 도핑된 폴리실리콘을 포함할 수 있다. 추가의 실시예에 있어서, 제어 게이트층(122)은, 폴리실리콘층 위에 놓이는, 예를 들어, 도전성있게 도핑된 폴리실리콘층 상에 형성된 내화성 금속 실리사이드층(refractory metal silicide layer)과 같은 금속 함유층을 포함할 수 있다. 크롬(chromium)(Cr), 코발트(cobalt)(Co), 하프늄(hafnium)(Hf), 몰리브덴(molybdenum)(Mo), 니오븀(niobium)(Nb), 탄탈륨(tantalum)(Ta), 티타늄(titanium)(Ti), 텅스텐(tungsten)(W), 바나듐(vanadium)(V), 및 지르코늄(zirconium)(Zr)의 금속들은 내화성 금속들로서 인식된다. 또 다른 실시예에 있어서, 제어 게이트층(122)은, 예를 들어, 게이트간 유전체층(120) 위에 놓이는 티타늄 질화물(TiN) 장벽층, 장벽층 위에 놓이는 티타늄 접착층 및 접착층 위에 놓이는 텅스텐층과 같은 다수의 금속 함유층들을 포함할 수 있다. 절연성 캡층(도시되지 않음)은 종종 제어 게이트층(122) 위에 형성되어 추가적인 처리로부터 제어 게이트를 보호하고 분리한다.
도 1A 내지 도 1G는, 메모리 제조 분야에서 주지되는 열 방향에서 차이점이 있는, NOR 유형 메모리 디바이스 또는 NAND 유형 메모리 디바이스 중 하나를 도시할 수 있다.
본 명세서에서 논의된 바와 같이, 도 1B에 도시된 구조로부터, 메모리 셀(100)을 형성하기 위한 상이한 선택들이 가능하다. 본 명세서에서 논의된 바와 같이, 스페이서(113)가 분리 영역들(108)의 측벽들(110) 상에 형성되면, 나노로드들(116)은 제1층(106)의 노출된 부분 상에 성장될 수 있다. 나노노드들이 성장함에 따라, 스페이서들(113)은 오직 나노로드들(116)의 폭만을 제어하는데 이용되기 때문에, 본 명세서에서 논의된 바와 같이, 원하는 간격들로 나노로드들(116)을 획득하여, 개별적인 메모리 셀들이 형성되도록 하기 위해 마스킹층 및 에칭 형태의 추가의 처리 단계들이 요구된다.
그러나, 일부 실시예들에 있어서, 도 1D 내지 도 1F와 관련하여 본 명세서에서 논의된 바와 같이, 마스킹 단계를 제거하고, 기존의 나노로드들(116)을 에칭하여 나노로드들(116)의 성장을 위한 특정 치수를 갖는 영역을 제공하도록 마스킹층 및/또는 스페이싱층이 제1층(106) 상에 패터닝될 수 있다.
도 1B에 도시된 바와 같이, 일 실시예에서, 스페이싱층(113)은 포토리소그래피를 이용하여 제1층(106) 상에 형성될 수 있다. 그러나, 광학적 특성 및 광 또는 방사 파장 등의 요인들로 인해, 포토리소그래피 기법들은 각각 최소 피치를 가지며, 그 아래에서는 특정 포토리소그래피 기법은 피처들을 신뢰성있게 형성할 수 없다. 따라서, 포토리소그래피 기법의 최소 피치는 나노로드들(116)의 성장을 위한 영역이 얼마나 작을 수 있는지를 한정할 수 있다. 피치는 2개의 이웃하는 피처들에 있어서 동일한 점 간의 거리로서 정의된다. 이들 피처들은 통상적으로, 절연체 또는 도전체와 같은 물질 내에, 개구부들에 의해 정의되고, 그 물질에 의해 서로 이격된다. 결과로서, 피치는, 피처의 폭과, 이웃하는 피처로부터 그 피처를 분리하는 공간의 폭의 합으로서 보여질 수 있다.
"피치 더블링(pitch doubling)"은 포토리소그래픽 기법의 성능들을 그것들의 최소 피치를 넘어서 확장하기 위해 제안된 하나의 방법이다. 그러한 방법이 도 2A 내지 도 2F에 도시되며, Lowery 등에 허여된 미국 특허번호 제5,328,810에서 설명되고, 그 전체 개시내용은 본 명세서에서 참조로서 포함된다. 도 2A를 참조하면, 포토리소그래피가 우선 이용되어, 소모가능한 물질 및 기판(202)의 층(226) 위에 놓이는 포토레지스트층에 라인들의 패턴(224)을 형성한다. 그리고 나서, 도 2B에 도시된 바와 같이, (예를 들어, 이방성) 에칭 단계에 의해 패턴이 층(226)에 전사되어 플레이스홀더들(placeholders) 또는 주축들(mandrels)(228)을 형성한다. 도 2C에 도시된 바와 같이, 포토레지스트의 라인들(224)이 스트립(strip)될 수 있고, 이웃하는 주축들(228) 간의 거리를 증가시키기 위해 주축(228)들은 등방성으로 에칭될 수 있다. 스페이서 물질의 층(230)은 도 2D에 도시된 바와 같이, 주축들(228) 위에 후속하여 성막된다. 그리고 나서, 도 2E에 도시된 바와 같이, 방향성 스페이서 에칭으로, 스페이서 물질을 수평 표면들(234 및 236)로부터 에칭함으로써 스페이서들(232)이 주축들의 측면들 상에 형성된다. 그리고 나서, 도 1F에 도시된 바와 같이, 패터닝을 위한 마스크로서 함께 기능하는 스페이서들(232) 만을 남겨두며, 나머지 주축들(228)은 제거된다. 따라서, 소정의 피치가 이전에는 하나의 피처와 하나의 공간을 정의하는 패턴을 포함하였던 경우, 이제는 동일한 폭이 스페이서들(232)에 의해 정의되는 두개의 피처들과 두개의 공간들을 포함한다. 결과로서, 포토리소그래픽 기법을 이용하여 가능한 가장 작은 피처 크기가 효과적으로 감소된다.
전술한 예에서 피치는 실제로 절반이 되며, 피치에 있어서의 이러한 감소가 종래에는 피치 "더블링" 또는 보다 일반적으로는, 피치 "멀티플리케이션(multiplication)"으로 지칭된 것이 이해될 것이다. 즉, 소정의 인자 만큼의 종래의 피치 "멀티플리케이션"은 실질적으로 그 인자 만큼의 피치 감소를 수반한다. 종래의 용어가 본 명세서에서 유지된다. 스페이서들에 대해 스페이서들을 형성함으로써 정의가능한 피처 크기가 더욱 감소될 수 있음을 유의한다. 따라서, 피치 멀티플리케이션은, 스페이서 형성 공정이 이용된 횟수와 무관하게 공정을 일반적으로 지칭한다.
도 3은, 노출된 제1층(306)의 영역(331)을 스페이서들(332)(예를 들어, 두번째로 형성된 스페이서들)이 형성/정의하는, 본 개시내용의 실시예의 상면도를 도시한다. 이러한 실시예에서, 피치 멀티플리케이션은, 스페이서들(313)(예를 들어, 첫번째로 형성된 스페이서들)에 의해 정의된 제1층(306)의 원래 노출된 부분(314) 상에 스페이서들(332)을 형성하는데 이용될 수 있다. 피치 멀티플리케이션을 이용함으로써, 스페이서들(332)은, 노출된 제1층(306)의 영역(331)이 특정 치수를 갖고, 따라서 특정 치수의 나노로드들의 성장을 허용하도록 형성될 수 있다. 일 실시예에서, 노출된 제1층(306)의 영역(331)은 5㎚ x 5㎚이다. 일부 실시예들에서, 스페이서들(313)은 15㎚의 폭을 갖는다.
일부 실시예들에서, 나노로드들이 형성되면, 스페이싱층(332)이 제거될 수 있다. 또한, 스페이서들(332)이 제거되면, 도 1G에서 도시된 메모리 어레이 부분을 형성하도록 본 명세서에서 논의된 대로, 게이트간 유전체층 및 제어 게이트층이 나노로드 플로팅 게이트 위에 형성될 수 있다.
도 4A 내지 도 4D는 본 개시내용의 실시예에 따라, 메모리 어레이 부분 또는 메모리 셀(400)을 형성하는 구조 및 방법을 모두 도시한다. 도 4A는, 여러 공정 단계들이 발생한 후의 메모리 셀(400)을 도시한다. 일반적으로, 도 4A는 메모리 어레이의 워드 라인들을 형성할 층들의 여러 스택들을 도시한다. 본 명세서에서 논의된 바와 같이, 스택들은 터널 유전체층(404) 및 제1층, 또는 플로팅 게이트의 제1 부분(406)을 포함한다.
도 4B는 본 개시내용에 따른 메모리 셀의 실시예에 따른 공정 단계들의 다음 시퀀스를 도시한다. 일 실시예에서, 본 방법은 제1층(406) 및 터널 유전체층(404)에 개구부들을 형성하기 위한 건식 에칭을 포함한다. 일 실시예에서, 건식 에칭이 계속되어 기판(402) 내에 분리 영역들(408)을 형성한다. 일 실시예에서, 분리 영역들(408)은 얕은 트렌치 분리 영역들일 수 있다.
분리 영역들(408)의 에칭에 후속하여, 분리 영역들(408)이 채워질 수 있다. 분리 영역들(408)은, 실리콘 이산화물, 인(phosphorous)이 도핑된 실리콘 이산화물, 또는 규산염 유리(silicate glass), 실리콘 산화물, 실란(silane), TEOS(tetraethyl orthosilicate), PTFE(polytetraflouroethylene), 또는 실리콘 질화물 등의 유전체를 포함하는 절연층들로 채워질 수 있다. 도 4B에서, 마스크층(438)이 제1층(406) 위에 형성되고 패터닝된다. 후속하여, 분리 영역들(408)의 일부분들이, 분리 영역들(408) 위에 확장하는 제1층(406)을 남긴 채 제거될 수 있다. 일 실시예에서, 제1층은 분리 영역들 위에 대략 20㎚ 만큼 확장한다. 일 예로서, 포토리소그래픽 레지스트 물질은 제1층(406) 위에 성막될 수 있고, 방사원에 노출될 수 있고, 분리 영역(408) 충전 물질의 일부분의 제거를 위해 분리 영역들(408) 위에 영역들을 정의하도록 현상될 수 있다. 그리고 나서, 도 4C에서 도시된 메모리 어레이(400) 부분을 획득할 수 있도록 마스킹층(408)이 제거된다. 일 실시예에서, 터널 유전체층(404) 및 제1층(406)이 분리 영역(408) 충전 물질 위로 확장하도록 분리 영역 충전 물질이 에칭된다. 일 실시예에서, 제1층(406)은 분리 영역들(408) 위에 대략 15㎚에서 20㎚ 만큼 확장한다.
일 실시예에서, 나노로드들이 성장되는 제1층(406)의 영역들이 노출될 수 있도록 패터닝층이 제1층(406) 상에 형성되고, 패터닝되고, 현상되며, 에칭된다. 패터닝층을 패터닝하는데 이용된 본 방법들은, 본 명세서에서 논의된 바와 같이, 나노로드들의 성장 및/또는 마스크층을 이용한 나노로드들의 형성 및 제거를 위해 특정 치수의 제1층의 영역들을 형성하기 위한 피치 멀티플리케이션을 포함할 수 있다.
일 실시예에서, 나노로드(416)가 제1층(406) 상에 성장되면, 본 명세서에서 논의된 바와 같이, 게이트간 유전체층(420) 및 제어 게이트층(422)이 성막되어 도 4D에 도시된 메모리 셀(400)을 형성할 수 있다.
도 5는 본 개시내용의 실시예에 따른 전자 시스템(540)의 블럭도이다. 전자 시스템(540)은, 비휘발성 메모리 셀들의 어레이(544), 어드레스 디코더(546), 행 액세스 회로(548), 열 액세스 회로(550), 제어 회로(552), 입력/출력(I/O) 회로(554), 및 어드레스 버퍼(556)를 포함하는 비휘발성 메모리 디바이스(542)를 포함한다.
비휘발성 메모리 셀들의 어레이(544)는 본 개시내용의 실시예에 따른 비휘발성 메모리 셀 구조를 포함한다. 비휘발성 메모리 셀들의 어레이(544)의 메모리 셀들(도 5에 도시되지 않음)은 플로팅 게이트 메모리 셀들, NROM 셀들 또는 그외의 유형의 일 트랜지스터형(one transistor) 비휘발성 메모리 셀들일 수 있다.
전자 시스템(542)은, 예를 들어, 메모리 제어기 또는 호스트 프로세서와 같이, 메모리 액세스를 위해 메모리 디바이스(542)에 전기적으로 접속된 외부 프로세서(558)를 포함한다. 메모리 디바이스(542)는 제어 링크(560)를 통해 프로세서(558)로부터 제어 신호들을 수신한다. 메모리 셀들은 데이터(DQ) 링크(562)를 통해 액세스되는 데이터를 저장하는데 이용된다. 어드레스 신호들은 어드레스 링크(564)를 통해 수신되고, 어드레스 디코더(546)에서 디코드되어 메모리 어레이(544)를 액세스한다. 어드레스 버퍼 회로(556)는 어드레스 신호들을 래치한다. 메모리 셀들은 제어 신호들 및 어드레스 신호들에 응답하여 액세스된다.
제어 링크(560), 데이터 링크(562) 및 어드레스 링크(564)는 액세스 라인들로서 집합적으로 지칭될 수 있다. 본 기술분야의 당업자는 추가적인 회로 및 제어 신호들이 제공될 수 있으며, 도 5의 메모리 디바이스의 상세부분은 설명의 용이함을 위해 감소되었음을 이해할 것이다. 본 명세서에서 언급한 바와 같이, 메모리 디바이스의 특징들의 기본적 이해를 촉진하도록 기본적인 플래시 메모리 디바이스(540)가 간략화되었다. 플래시 메모리들의 보다 상세한 이해는 본 기술분야의 당업자에게 주지된 사항이다. 주지된 바와 같이, 그러한 기본적인 플래시 메모리 디바이스(540)는 반도체 기판 상에 집적 회로로서 제조될 수 있다. 전술한 메모리 셀들은 기본적인 메모리 어레이의 다양한 실시예들 또는 도 5에 설명된 시스템 구조에서 이용된다.
결론
향상된 게이트 커플링 특성들을 유도하는 커플링 영역의 증가 및 기생 캐패시턴스의 감소를 촉진하도록 나노로드 플로팅 게이트를 형성하는 단계를 포함하는 메모리 셀 구조들 및 제조 방법들이 설명되었다.
본 명세서에서 특정 실시예들이 도시되고 설명되었으나, 본 기술분야의 당업자는 동일한 결과들을 달성하기 위해 계산된 구성이, 도시된 특정 실시예들을 대체할 수 있음을 이해할 것이다. 이러한 개시내용은 본 개시내용의 다양한 실시예들의 응용 또는 변형들을 포함하도록 의도된다. 전술한 설명은 제한적인 방식이 아닌, 예시적인 방식으로 이루어졌음이 이해될 것이다. 전술한 설명을 읽음으로써 본 기술분야의 당업자에게는 전술한 실시예들의 조합과, 본 명세서에서 구체적으로 설명되지 않은 그외의 실시예들이 명백할 것이다. 본 개시내용의 다양한 실시예들의 범주는 전술한 구조들 및 방법들이 이용되는 그외의 응용들을 포함한다. 따라서, 본 개시내용의 다양한 실시예들의 범주는, 첨부되는 특허청구범위와, 그러한 특허청구범위에 부여되는 등가물들의 전체 범위와 관련하여 결정되어야 한다.
전술한 상세 설명에서, 본 개시내용을 간소화하기 위해 다양한 특징들이 단일의 실시예에서 함께 그룹화된다. 이러한 개시 방법은, 본 개시내용의 개시된 실시예들이 각각의 청구항에서 명확하게 인용된 것보다 많은 특징들을 사용한다는 것을 반영하는 것으로서 이해되어선 않된다. 오히려, 이하의 특허청구범위들에서 반영하는 바와 같이, 발명의 내용은 개시된 단일 실시예의 모든 특징들보다 적다. 따라서, 이하의 특허청구범위들은 상세한 설명 내에 포함되며, 각각의 청구항은 개별적인 실시예로서 독자적으로 존재한다.

Claims (33)

  1. 플로팅 게이트(106, 116, 306, 406)를 제조하는 방법으로서,
    반도체 기판(102, 202, 402) 위에 놓이는 터널 유전체층(104, 404)을 형성하는 단계;
    상기 터널 유전체층(104, 404) 위에 놓이는 플로팅 게이트의 제1 도전성층(106, 306, 406)을 형성하는 단계;
    상기 플로팅 게이트의 상기 제1 도전성층(106, 306, 406)의 표면 위로 확장하는 분리 영역(108, 308, 408)을 상기 반도체 기판(102, 202, 402)에 형성하는 단계;
    상기 분리 영역(108, 308, 408)의 측벽들(110) 상에 제1 스페이서들(113, 313)을 형성하여, 상기 제1 스페이서들(113, 313) 사이에 상기 제1 도전성층(106, 306, 406)의 노출된 부분(114, 314)이 남도록 하는 단계;
    상기 제1 도전성층(106, 306, 406)의 상기 노출된 부분(114, 314) 내에 제2 스페이서들(332)을 형성하여, 실질적으로 동일한 폭과 길이를 갖도록 상기 제1 도전성층(106, 306, 406)의 노출된 부분들(331)을 더 한정하는 단계; 및
    상기 플로팅 게이트(106, 116, 306, 406)의 일부분으로서, 상기 제1 도전성층(106, 306, 406)의 상기 노출된 부분(331) 상에 도전성 나노로드(nanorod)(116)를 실질적으로 상기 반도체 기판의 면에 수직인 방향으로 형성하는 단계
    를 포함하는 플로팅 게이트 제조 방법.
  2. 제1항에 있어서,
    상기 분리 영역(108, 308, 408)을 형성하는 단계는 얕은 트렌치 분리 영역을 형성하는 단계를 포함하는 플로팅 게이트 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 기판(102, 202, 402) 위에 놓이는 상기 터널 유전체층(104, 404)을 형성하는 단계는 상기 기판(102, 202, 402) 상에 상기 터널 유전체층(104, 404)을 성장시키는 단계를 포함하는 플로팅 게이트 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 도전성층(106, 306, 406)의 상기 노출된 부분(331) 상에 상기 도전성 나노로드(116)를 형성하는 단계는, 상기 제1 도전성층(106, 306, 406)의 상기 노출된 부분(331)에 금속을 성막하는 단계, 상기 금속을 어닐링하는 단계, 및 상기 금속을 섭씨 600도(℃) 내지 800도(℃) 범위의 온도에서 가스에 노출시키는 단계를 포함하는 플로팅 게이트 제조 방법.
  5. 제4항에 있어서,
    상기 가스는 실란(silane) 및 디클로로실란(dichlorosilane)으로 이루어지는 그룹으로부터 선택되는 플로팅 게이트 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 제1 스페이서들(113, 313) 및 제2 스페이서들(332)을 이용하여 상기 도전성 나노로드들(116)의 폭과 길이를 2㎚ 내지 10㎚ 범위로 형성하는 것을 제어하는 단계를 포함하는 플로팅 게이트 제조 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 제2 스페이서들(332)을 형성하여, 상기 제1 도전성층(106, 306, 406)의 상기 노출된 부분들(331)을 노출시키는 단계는, 피치 멀티플리케이션(pitch multiplication)을 이용하는 단계를 포함하는 플로팅 게이트 제조 방법.
  8. 메모리 셀들(100, 400)을 제조하는 방법으로서,
    반도체 기판(102, 202, 402) 위에 놓이는 터널 유전체층(104, 404)을 형성하는 단계;
    상기 터널 유전체층(104, 404) 위에 놓이는 플로팅 게이트의 제1 도전성층(106, 306, 406)을 형성하는 단계;
    상기 반도체 기판(102, 202, 402)에 분리 영역(108, 308, 408)을 형성하는 단계;
    상기 제1 도전성층(106, 306, 406) 상에 복수의 도전성 나노로드(116)를 형성하는 단계;
    상기 복수의 도전성 나노로드(도 1E의 116)의 제1 부분을 노출시키기 위해 마스크층(118)을 패터닝하는 단계;
    상기 복수의 도전성 나노로드(도 1F의 116)의 노출된 제1 부분을 제거하는 단계;
    상기 도전성 나노로드들(116) 위에 놓이는 게이트간 유전체층(120, 420)을 형성하는 단계; 및
    상기 게이트간 유전체층(120, 420) 위에 놓이는 제어 게이트층(122, 422)을 형성하는 단계
    를 포함하는 메모리 셀 제조 방법.
  9. 제8항에 있어서,
    상기 복수의 도전성 나노로드(도 1F의 116)의 제2 부분을 노출시키기 위해 상기 마스크층(118)을 제거하는 단계를 포함하는 메모리 셀 제조 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 제1 도전성층(106, 306, 406) 상에 상기 복수의 도전성 나노로드(116)를 형성하는 단계는, 상기 제1 도전성층(106, 306, 406)의 일부분에 금속을 성막하는 단계, 상기 금속을 어닐링하는 단계, 및 상기 금속을 섭씨 600도(℃) 내지 750도(℃) 범위의 온도에서 가스에 노출시키는 단계를 포함하는 메모리 셀 제조 방법.
  11. 제10항에 있어서,
    상기 금속은 티타늄(titanium)인 메모리 셀 제조 방법.
  12. 제10항에 있어서,
    상기 가스는 실란 및 디클로로실란으로 이루어지는 그룹으로부터 선택되는 메모리 셀 제조 방법.
  13. 제10항에 있어서,
    실리콘 나노로드를 노출시키기 위해 상기 금속을 에칭하는 단계를 포함하는 메모리 셀 제조 방법.
  14. 제8항에 있어서,
    상기 터널 유전체층(104, 404) 위에 놓이는 상기 제1 도전성층(106, 306, 406)을 형성하는 단계는, 상기 분리 영역(108, 308, 408)의 표면 위에 상기 제1 도전성층(106, 306, 406)을 확장시키는 단계를 포함하는 메모리 셀 제조 방법.
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