KR101041555B1 - 비아 구조의 고주파 성능 최적화 방법 - Google Patents
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Abstract
Description
Claims (20)
- 적어도 하나의 비아 구조의 고주파 성능을 최적화하는 방법에 있어서,a) 상기 적어도 하나의 비아 구조의 최적화를 위하여 복수의 제1 레벨 파라미터를 정의하는 단계;b) 상기 복수의 제1 레벨 파라미터의 각각에 대한 최적화를 위하여 복수의 제2 레벨 파라미터를 도출하는 단계 - 상기 복수의 제2 레벨 파라미터는 상기 복수의 제1 레벨 파라미터에 대하여 관련됨-;c) 상기 제1 레벨 파라미터 및 제2 레벨 파라미터의 최적화를 위해 경제적 비용 한계를 정의하는 단계;d) 상기 적어도 하나의 비아 구조와 관련된 복수의 신호 트레이스 및 도전성 평면 영역을 이용하여 평면형 전송 선로를 정의하는 단계;e) 상기 적어도 하나의 비아 구조와 관련된 상기 평면형 전송 선로를 전송 선로 벤드(bend) 섹션, 불균일 전송 선로 스루(thru) 섹션, 및 로디드 불균일 전송 선로 스터브(stub) 섹션 중 하나로 세분화하는 단계;f) 상기 로디드 불균일 전송 선로 스터브 섹션의 스터브 섹션 길이를 최소화하는 단계;g) 상기 불균일 전송 선로 벤드 섹션을, 등가 시리즈 임피던스, 션트 엘리먼트 어드미턴스와, 하나 이상의 리지스터, 인덕터, 컨덕터 및 캐패시터를 포함하는 일련의 이산(discretized) RLGC 서브-회로를 포함하는, 복수의 등가 콤포넌트로 변환하는 단계 - 상기 등가 콤포넌트는 상기 제2 레벨 파라미터로서 사용되도록 변형됨 -; 및h) 상기 경제적 비용 한계에 따라 상기 제2 레벨 파라미터를 최적화하는 단계를 포함하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.
- 제1항에 있어서, 상기 제1 레벨 파라미터는,상기 적어도 하나의 비아 구조의 S-파라미터인 것을 특징으로 하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.
- 삭제
- 제1항에 있어서, 상기 전송 선로 벤드 섹션은,럼프 엘리먼트 시리즈 임피던스 및 션트 엘리먼트 어드미턴스로 변환되는 것을 특징으로 하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.
- 제4항에 있어서, 상기 불균일 전송 선로 스루 섹션은,일련의 이산 RLGC 서브-회로로 변환되는 것을 특징으로 하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.
- 제5항에 있어서, 상기 로디드 불균일 전송 선로 스터브 섹션은,일련의 이산 RLGC 서브-회로로 변환되는 것을 특징으로 하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.
- 제1항에 있어서, 상기 제2 레벨 파라미터는,상기 전송 선로 벤드 섹션의 등가 럼프 엘리먼트 시리즈 임피던스 및 션트 엘리먼트 어드미턴스의 값이며, 상기 불균일 전송 선로 스루 섹션 및 상기 로디드 불균일 전송 선로 스터브 섹션의 R, L, G 및 C의 개별 값인 것을 특징으로 하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.
- 제7항에 있어서, 상기 제2 레벨 파라미터의 최적화는,상기 전송 선로 벤드 섹션의 상기 럼프 엘리먼트 시리즈 임피던스 및 션트 엘리먼트 어드미턴스의 값을 최소화하는 단계를 포함하는 것을 특징으로 하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.
- 제7항에 있어서, 상기 제2 레벨 파라미터의 최적화는,상기 불균일 전송 선로 스루 섹션의 R, L, G 및 C의 개별 값 및 인접한 서브-회로 사이의 이산 특성 임피던스를 가능한 동일하게 결정하는 단계를 포함하며,상기 R, L, G 및 C의 개별 값 및 인접한 서브-회로 사이의 이산 특성 임피던스가 가능한 동일하게 결정될 수 없을 경우, 상기 션트 어드미턴스의 합에 대한 상기 시리즈 임피던스의 합의 비율을 가능한 동일하게 결정하는 단계를 포함하는 것을 특징으로 하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.
- 제7항에 있어서, 상기 제2 레벨 파라미터의 최적화는,상기 로디드 불균일 전송 선로 스터브 섹션의 상기 등가 이산 RLGC 서브-회로에서, 상기 R 및 L의 개별 값을 가능한 크게 결정하고, 상기 G 및 C의 개별 값을 가능한 작게 결정하는 단계를 포함하는 것을 특징으로 하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.
- 제1항에 있어서, 상기 제2 레벨 파라미터의 최적화는,상기 적어도 하나의 비아 구조의 물리적 크기의 조정을 포함하는 것을 특징으로 하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.
- 적어도 하나의 비아 구조의 고주파 성능을 최적화하는 방법에 있어서,a) 상기 적어도 하나의 비아 구조의 물리적 특성에 따라, 럼프 엘리먼트 시리즈 임피던스, 션트 엘리먼트 어드미턴스 및 일련의 이산 RLGC 서브-회로에서 R, L, G 및 C의 개별 값을 포함하는 상기 적어도 하나의 비아 구조에 대한 최적화 특성을 정의하는 단계;b) 상기 적어도 하나의 비아 구조와 관련된 복수의 신호 트레이스 및 도전성 평면 영역을 이용하여 평면형 전송 선로를 정의하는 단계;c) 상기 적어도 하나의 비아 구조와 관련된 상기 평면형 전송 선로를 전송 선로 벤드 섹션, 불균일 전송 선로 스루 섹션 및 로디드 불균일 전송 선로 스터브 섹션으로 변환하여 상기 적어도 하나의 비아 구조에 대한 등가 전기 서브-회로를 생성하는 단계; 및d) 상기 적어도 하나의 비아 구조의 물리적 특성의 조정하여 상기 최적화 특성을 최적화하는 단계를 포함하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.
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- 적어도 하나의 비아 구조의 고주파 성능을 최적화하는 방법에 있어서,a) 상기 적어도 하나의 비아 구조를 리지스턴스(R), 인덕턴스(L), 커패시턴스(C), 시리즈 임피던스, 및 션트 임피던스 중 적어도 하나를 포함하는 등가의 확정할 수 있는 전기 특성으로 변환하는 단계;b) 상기 적어도 하나의 비아 구조를 상기 등가의 확정할 수 있는 전기 특성을 포함하고 상기 적어도 하나의 비아 구조와 전기적으로 등가인 전기 회로를 생성하기 위해, 상기 적어도 하나의 비아 구조를 전송 선로 벤드 섹션, 불균일 전송 선로 스루 섹션 및 로디드 불균일 전송 선로 스터브 섹션으로 세분화하는 단계;c) 상기 전송 선로 벤드 섹션, 상기 불균일 전송 선로 스루 섹션 및 상기 로디드 불균일 전송 선로 스터브 섹션을 등가 시리즈 임피던스, 션트 엘리먼트 어드미턴스 및 일련의 이산 RLGC 서브-회로로 변환하는 단계;d) 상기 등가의 확정할 수 있는 전기 특성의 값을 변경하기 위해 상기 적어도 하나의 비아 구조의 물리적 특성을 조정하는 단계; 및e) 상기 등가의 확정할 수 있는 전기 특성의 값을 최적화하는 단계를 포함하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.
- 삭제
- 제16항에 있어서, 상기 등가의 확정할 수 있는 전기 특성의 값을 최적화하는 단계는,상기 전송 선로 벤드 섹션의 럼프 엘리먼트 시리즈 임피던스 및 션트 엘리먼트 어드미턴스 값을 최소화하는 단계를 포함하는 것을 특징으로 하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.
- 제16항에 있어서, 상기 등가의 확정할 수 있는 전기 특성 값을 최적화하는 단계는,상기 불균일 전송 선로 스루 섹션의 R, L, G 및 C의 개별 값 및 인접한 서브-회로 사이의 이산 특성 임피던스를 가능한 동일하게 결정하는 단계를 포함하며,상기 R, L, G 및 C의 개별 값 및 인접한 서브-회로 사이의 이산 특성 임피던스가 가능한 동일하게 결정될 수 없을 경우, 상기 션트 어드미턴스의 합에 대한 상기 시리즈 임피던스의 합의 비율을 가능한 동일하게 결정하는 단계를 포함하는 것을 특징으로 하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.
- 제16항에 있어서, 상기 등가의 확정할 수 있는 전기 특성의 값을 최적화하는 단계는,상기 로디드 불균일 전송 선로 스터브 섹션에 대한 상기 등가 전기 회로에서, 상기 R 및 L의 개별 값을 가능한 크게 결정하고, 상기 G 및 C의 개별 값을 가능한 작게 결정하는 단계를 포함하는 것을 특징으로 하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.
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JP4834385B2 (ja) * | 2005-11-22 | 2011-12-14 | 株式会社日立製作所 | プリント基板および電子装置 |
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CN101373488B (zh) * | 2007-08-21 | 2011-06-15 | 京元电子股份有限公司 | 印刷电路板的堆叠设计系统与方法 |
JP4585587B2 (ja) * | 2008-08-20 | 2010-11-24 | 株式会社東芝 | 高周波多層基板及び高周波多層基板の製造方法 |
JP5561428B2 (ja) | 2011-03-30 | 2014-07-30 | 日本電気株式会社 | 伝送システムとバックプレーンシステム構築方法 |
JP5582248B2 (ja) | 2011-03-30 | 2014-09-03 | 日本電気株式会社 | 伝送システムとバックプレーンシステム構築方法 |
US9560742B2 (en) * | 2014-11-11 | 2017-01-31 | Alcatel Lucent | Backdrill reliability anchors |
CN107072056B (zh) * | 2017-05-31 | 2019-09-27 | 郑州云海信息技术有限公司 | 一种优化pcie连接器区域信号质量的设计方法 |
CN112770482B (zh) * | 2020-12-04 | 2023-11-28 | 深圳国人无线通信有限公司 | 一种印制板组件及屏蔽结构 |
CN114113960B (zh) * | 2021-11-01 | 2024-08-23 | 中国电子科技集团公司第十三研究所 | Gcpw校准件的制备方法及gcpw校准件 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0944549A (ja) * | 1995-07-31 | 1997-02-14 | Mitsubishi Electric Corp | 回路設計方法及びレイアウト設計方法 |
JP2001308547A (ja) | 2000-04-27 | 2001-11-02 | Sharp Corp | 高周波多層回路基板 |
US6512377B1 (en) * | 2001-06-29 | 2003-01-28 | Nortel Networks Limited | Method and apparatus for extraction of via parasitics |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09274623A (ja) * | 1996-04-08 | 1997-10-21 | Oki Electric Ind Co Ltd | 伝送線路シミュレーションシステムとそれを用いた伝送線路シミュレーション方法 |
JPH1049568A (ja) * | 1996-05-31 | 1998-02-20 | Sharp Corp | 回路基板設計方法及び記録媒体 |
JP4204150B2 (ja) * | 1998-10-16 | 2009-01-07 | パナソニック株式会社 | 多層回路基板 |
US6538538B2 (en) * | 1999-02-25 | 2003-03-25 | Formfactor, Inc. | High frequency printed circuit board via |
JP2000252716A (ja) * | 1999-03-03 | 2000-09-14 | Sony Corp | 分布定数フィルタおよびその製造方法、ならびに分布定数フィルタ回路基板 |
JP3285010B2 (ja) * | 1999-06-22 | 2002-05-27 | 日本電気株式会社 | スタブ回路、スタブ回路の調整方法及び発振器 |
JP3482958B2 (ja) * | 2000-02-16 | 2004-01-06 | 株式会社村田製作所 | 高周波回路装置および通信装置 |
JP4184590B2 (ja) * | 2000-12-04 | 2008-11-19 | 松下電器産業株式会社 | 回路基板の実装コスト評価方法及びその装置 |
JP4734723B2 (ja) * | 2001-01-31 | 2011-07-27 | 凸版印刷株式会社 | 同軸ビアホールを用いた多層配線基板の製造方法 |
US20020147575A1 (en) * | 2001-02-12 | 2002-10-10 | Bois Karl J. | Method and system for modeling dielectric losses in a transmission line |
US6891266B2 (en) * | 2002-02-14 | 2005-05-10 | Mia-Com | RF transition for an area array package |
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0944549A (ja) * | 1995-07-31 | 1997-02-14 | Mitsubishi Electric Corp | 回路設計方法及びレイアウト設計方法 |
JP2001308547A (ja) | 2000-04-27 | 2001-11-02 | Sharp Corp | 高周波多層回路基板 |
US6512377B1 (en) * | 2001-06-29 | 2003-01-28 | Nortel Networks Limited | Method and apparatus for extraction of via parasitics |
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