KR101041555B1

KR101041555B1 - 비아 구조의 고주파 성능 최적화 방법

Info

Publication number: KR101041555B1
Application number: KR1020057016653A
Authority: KR
Inventors: 프란쯔 기신; 윌리엄 파노스; 마하머드 칸도카
Original assignee: 산미나-에스씨아이 코포레이션
Priority date: 2003-03-06
Filing date: 2003-03-06
Publication date: 2011-06-15
Also published as: AU2003225687A1; WO2004082180A2; JP2006526883A; KR20060006776A; EP1625680A2; AU2003225687A8; CN1989503B; EP1625680A4; WO2004082180A3; CN1989503A

Abstract

인쇄 회로 기판(PCB) 또는 백플레인의 고주파 신호 보전성을 향상하기 위한 방법이 제공된다. 상기 방법은 PCB 또는 백플레인 내 비아 또는 비아의 집합의 물리적 크기 및 형상을 최적화하기 위해 반복적인 프로세스와 관련된 주된 비용 팩터로서 S-파라미터의 사용을 포함한다. 이러한 프로세스는 등가 럼프 시리즈 어드미턴스 및 임피던스 뿐만 아니라, 제2 특성을 최적화하기 위해 예를 들어 서브-회로의 리지스턴스의 최대화 및/또는 서브-회로의 캐패시턴스의 최소화와 같은 기본 회로 분석이 수행되는 RLGC 서브-회로로서 비아 콤포넌트를 표현한다. 반복적인 프로세스는 제2 특성을 최적화하기 위해 비아 콤포넌트의 물리적 크기 및 형상을 변경한다.

비아, 비아 구조, 최적화, 인쇄 회로 기판(PCB), 백플레인

Description

비아 구조의 고주파 성능 최적화 방법{METHOD FOR OPTIMIZING HIGH FREQUENCY PERFORMANCE OF VIA STRUCTURES}

일반적으로, 본 발명은 더욱 높은 주파수에서 동작하는 다양한 전자 부품에서, 신호의 보전성(intergrity)을 향상시키는 방법에 관한 것이다. 특히, 본 발명은 전자 부품의 비아 구조(via structure)를 최적화 하는 방법에 관한 것이다. 더욱 특별하게, 본 발명은 인쇄 회로 기판과 백플래인(backplane)의 고주파 성능을 향상시키기 위해 비아 구조를 최적화 하는 방법에 관한 것이다.

컴퓨터, 이동통신 전화기, 그리고 네트웍 시스템을 포함하는 최근의 전자 제품들은 점점 더 높은 데이터 전송 속도로 동작한다. 더 높은 데이터 전송 속도에서, 저항, 유전흡수, 복사손실(radiation loss), 혼선(cross-talk), 그리고, 수동적인 상호연결의 구조적 공진은 상호연결을 통한 신호전파의 품질을 현저히 저하시킬 수 있다. 아날로그 신호, RF 신호 및 디지털 신호를 감쇠 및 왜곡시키는 주요 회로 요소들 중 하나는 비아(via)이다. 비아 신호 열화(degradation)는 주파수/데이터 속도에 영향을 미친다.

비아 스터브(via stub)의 백드릴링(backdrilling) 및 기능성 없는 패드의 제거를 포함하는 다양한 기술이 신호 열화 문제를 완화하기 위해 사용되어 왔다. 그러나, 종래의 기술들은 복잡한 인쇄 회로 기판 및 백플래인의 신호 보존을 개선하기 위한 시도에 적용하기에 한계가 있었다. 따라서, 인쇄 회로 기판 또는 백플래인에 존재하는 각 비아 구조의 형상 및 사이즈를 최적화하기 위해 객관적이고 비용 효율이 높은 방법을 제공하는 것이 바람직하다. 더하여, 회로의 전반적인 신호 보전성과 이로 인해 더 높은 동작 주파수에서 사용하기 위한 효율을 향상시키기 위해, 상호 연결 요소들(즉, 비아, 트레이스(trace), 커넥터(connector)등을 포함하는 백플래인 어셈블리들)의 집합과 같이 현존하는 회로의 다른 요소에 적용할 수 있는 방법을 제공하는 것이 바람직하다.

본 발명은, 전자 회로의 고주파 성능을 향상시키는 것을 목적으로 하는 종래 기술에 관련된 다양한 상기 한계와 문제점 등을 인식하고 해결한다. 따라서, 본 발명은, 인쇄 회로 기판과 백플레인의 고주파수 성능을 향상시키기 위해 비아 구조를 최적화하는 방법에 관한 것이다.

따라서, 본 발명의 주된 목적은, 고주파 전기 회로의 신호 보전성을 향상시키는 방법을 제공하는데 있다. 더욱 상세하게, 본 발명의 목적은, 고주파 신호 보전성을 향상시키기 위해 적어도 하나의 요소를 최적화하는 방법을 제공하는데 있다. 이러한 점을 고려할 때, 본 발명의 목적은, 고주파 신호 보전성을 향상하기 위해 비아 구조의 사이즈 및 형상을 최적화하는 방법을 제공하는데 있다.

더하여, 본 발명의 주된 목적은, 전기 회로의 신호 보전성을 향상하기 위한 비용 효율적인 최적화 방법을 제공하는데 있다. 이러한 점을 고려할 때, 본 발명의 목적은 비아 구조의 고주파 신호 보전성을 향상하기 위한 비용 효율적인 방법을 제공하는데 있다.

본 발명의 추가적인 목적 및 잇점들이 이하의 상세한 설명에 기술되고, 당 기술분야에서 통상의 지식을 가진 자들에게 명확해질 것이다. 또한, 여기에 도시되고 논의되는 특징, 방법의 단계 및 물질 들에 대한 개조 및 변경은 본 발명에 대한 참고자료에 의해 본 발명의 사상 및 범위 내에서 본 발명의 다양한 실시예 및 적용예로 실시될 수 있음이 더욱 인식되어야 한다. 이러한 변경은, 나타나거나 논의된 것들에 대한 균등한 수단, 특징, 방법 단계 및 물질의 대체물 및, 다양한 부품, 특징 및 방법 단계 등의 기능적 또는 위치적인 반전을 포함하나 이에 한정되지 않는다.

더하여, 하기의 양호한 실시형태 뿐만 아니라 다른 실시형태는, 하기에 개시되는 특징, 구성요소, 방법 단계 또는 그 균등물(도면에 명백하게 도시되지 않거나 상세한 설명에 명백하게 기술되지 않은 특징 또는 구성의 조합을 포함)의 다양한 조합 또는 배치를 포함할 것이라는 것을 이해되어야 한다.

본 발명의 이러한 그리고 다른 특징들, 관점 및 잇점들은 하기의 설명 및 첨부된 청구범위를 참조함으로써 더욱 잘 이해될 것이다. 본 명세서에 포함되며 본 명세서의 일부를 구성하는 첨부 도면들은 본 발명의 원리를 설명하기 위해 상세한 설명과 함께 본 발명의 실시형태를 도시한다.

본 발명의 일실시형태에서, 고주파수 성능을 향상시키기 위해 인쇄 회로 기판(이하, "PCB"라고도 함) 또는 백플레인 내의 단일 또는 다중 비아의 물리적 특성을 조절하기 위한 최적화 상호 작용 방법이 제공될 것이다. 일반적으로, 이 방법은 다음과 같은 세가지의 서로 다른 종류의 섹션 중 하나 또는 그 이상으로 비아를 세분화하는 것을 포함한다: 전송 선로 벤드(bend) 섹션, 불균일 전송 선로 스루(thru) 섹션 및 로디드(loaded) 불균일 전송 선로 스터브(stub) 섹션. PCB 스택업(stackup)이 가능하게 설계되면, 상기 스터브 섹션 길이(존재한다면)는 최소화된다.

상기 전송 선로 벤드 섹션은 럼프(lumped) 엘리먼트 시리즈(series) 임피던스 및 션트(shunt) 엘리먼트 어드미턴스로 변환될 수 있다. 벤드 섹션 콤포넌트의 물리적 크기(dimension)는 섹션의 전기적 등가 서브-회로의 제2 레벨 특성 일수가 최적화될 때까지 조정될 수 있다. 일반적으로 단일 비아의 경우, 전송 선로 벤드 섹션의 최적화는 럼프 엘리먼트 시리즈 임피던스 및 션트 엘리먼트 어드미턴스의 크기를 최소화하는 것과 동일하다.

더하여, 상기 불균일 전송 선로 스루 섹션은, 하나 또는 그 이상의 리지스터 R, 인덕터 L, 컨덕터 G 및 캐패시터 C를 포함하는 일련의 이산(discretized) RLGC 서브-회로로 변환될 수 있다. R, L, G 및 C의 값이 최적화될 때까지 각 서브-회로에 관련된 스루 섹션 콤포넌트의 물리적 크기가 조정될 수 있다. 일반적으로 단일 비아의 경우, 불균일 전송 선로 스루 섹션의 최적화는 1) 개별 R, L, G 및 C와, 인접한 서브-회로들 사이의 관련된 이산 특성 임피던스 값들을 동일하게 만드는 것과 동일하거나, 2)션트 어드미턴스의 합에 대한 시리즈 임피던스의 합의 비율을 동일하게 만드는 것과 동일하다.

더하여, 상기 불균일 스터브 전송 선로 섹션은 일련의 이산 RLGC 서브-회로로 변환될 수 있다. R, L, G 및 C의 값이 최적화될 때까지, 각 서브 회로에 관련된 스터브 섹션 콤포넌트의 물리적 크기가 조정될 수 있다. 일반적으로 단일 비아의 경우, 불균일 스터브 전송 선로 섹션의 최적화는 시리즈 R 및 시리즈 L의 크기를 가능한 크게 만들고 션트 G와 션트 C의 크기를 가능한 작게 만드는 것과 동일하다.

최종적으로, 최적화 이후의 비아 구조의 S-파라미터가 최적화의 결과를 검증하기 위해 계산된 수 있다. 본 발명은 지수적으로 점점 증가하는 금전적 비용에 비해 미약한 성능 개선을 방지하기 위해 비아의 물리적 특성의 지속적인 조정에 대한 제약을 고려한 것이다.

최적의 실시형태를 포함하며, 당 기술분야에서 통상의 지식을 가진 자에게 제공되는 본 발명의 전체적이고 가능한 개시가 본 명세서에 제시된다. 본 명세서는 다음의 첨부도면을 참조한다:

도 1은 개별 내부층(internal layer)들을 도시한 표준 인쇄 회로 기판의 단면도 및 복수의 비아를 포함하는 층 사이의 내부 연결을 나타내는 도면이다;

도 2는 신호 보전성의 향상을 위한 비아 구조에 대한 선행 기술의 변형을 포 함하는 도 1에 도시된 인쇄 회로 기판의 단면도이다;

도 3은 개별 내부층들을 나타내는 인쇄 회로 기판의 기준선 단면도이며, 인쇄 회로 기판의 상부 세 층에 대한 마이크로스트립 및 스트립라인 전송 선로 단면을 도시한 부분 단면도이다;

도 4는 도 3의 스트립라인의 일단을 도시한 인쇄 회로 기판의 부분 단면도이며, 스트립라인이 동일한 길이의 세그먼트로 분리된 것과 그 등가 전기 회로를 도시한 도면이다;

도 5는 개별 내부층을 도시한 인쇄 회로 기판의 단면도이며, 인접한 리턴 비아를 갖는 비아 스루 섹션을 포함한 층들 사이의 내부 연결을 도시한 도면이며, 복수의 비아에 대한 등가 회로를 도시한 도면이다;

도 6은 인접한 리턴 비아를 갖지 않는 비아 스루 섹션에 대한 단면도이며 그 등가 회로를 도시한 도면이다;

도 7은 본 발명의 기본 방법을 도시한 플로우 차트이다.

본 명세서 및 첨부된 도면 전체에서 참조 부호의 반복된 사용은 동일하거나 유사한 본 발명의 구성요소를 나타내는 것이다.

이하, 본 발명의 바람직한 실시형태, 첨부된 도면에 전체적으로 나타나는 실시예에 대해 상세하게 설명할 것이다. 실시예들은 본 발명의 설명을 위해 제공되는 것이며 본 발명을 한정하지 않는다. 본 발명의 사상 및 범위 내에서 본 발명의 개 조 및 변경이 가능하다는 것은 당 기술분야에서 통상의 지식을 가진 자에게 자명할 것이다. 일실시형태의 일부로서 도시되거나 기술되는 특징들은 또 다른 실시형태를 제작하기 위해 다른 실시형태에 사용될 수 있다. 또한, 특정한 사용자 기준을 만족시키기 위해 물질 및/또는 특성 선택의 변경은 통상적인 것이다. 따라서, 본 발명은, 본 발명의 특징 및 그 균등물의 범위 내에 이루어지는 개조 및 변경을 모두 포함하는 것으로 간주된다.

전술한 바와 같이, 특히 본 발명은 인쇄 회로 기판 및 백플레인(10)의 향상된 고주파 성능을 위해 비아 구조를 최적화하는 방법에 관한 것이다. 비아들(12)은 그를 통해 전파되는 아날로그, RF 및 디지털 신호를 감쇠 및 왜곡시키므로, 비아들은 인쇄 회로 기판 상호연결의 신호 보전성을 저하시킨다. 본 발명은 비아(12), 비아들(12)의 집합 및 비아들(12), 상호연결된 트레이스 및 커넥터들을 포함하는 인쇄 회로 기판 및 백플레인 어셈블리(10)와 같이 더 높은 수준의 상호연결을 제작하는 개별 콤포넌트 구조를 최적화하는 데 사용될 수 있다.

도 1은 복수의 비아들(12)을 갖는 전형적인 다중층 인쇄 회로 기판(10)(PCB)의 단면도이다. 다중층 PCB(10)는, 서로 접합되고 전기적으로 상호연결된 하나 또는 그 이상의 경질 또는 연질 평판 절연성 유전체층에 의해 분리되는 둘 또는 그 이상의 평면 도전층들(L1, L2, L3 등)로 구성된 인쇄 기판이다. 서로 다른 도전층 상에 존재하는 둘 또는 그이상의 패턴의 전기적 연결은 비아(12)라고 알려져 있다. 매립된 비아(14)는 PCB(10)의 외곽층으로 연장되지 않는다. 블라인드(blind) 비아(16)는 오직 하나의 외곽층까지 연장된다. 또한 블라인드 및 매립된 비아(16 및 14)는 침입형(interstitial) 비아라고 알려진다. 플레이티드(plated) 스루홀(Plated Through Hole: PTH)(18) 비아는 전체 PCB(10)를 관통하며(상부 외곽층에서 하부 외곽층으로), 내부층, 외부층 또는 둘 모두에 형성된 도전성 패턴 사이의 전기적 연결을 가능하게 한다.

그 위치에 상관없이, 비아(12)는 다수의 콤포넌트를 포함한다. 적어도 비아(12)는 배럴(barrel)(20) 및 하나 또는 그 이상의 기능성 패드(22) 또는 비기능성 패드(24)를 포함한다. 적용될 때, 비아(12)는 상기 층들 상에 클리어런스(clearance) 영역(26)(또는 안티-패드 영역이라 불림)을 포함한다. 이 클리어런스 영역에서 비아(12)는 상기 층을 관통하나 이 층에 위치한 임의의 도전성 패턴으로부터 전기적으로 고립되어야 한다. 패드(22 또는 24)는 비아(12)에 전기적으로 부착되어 배치된 도전성 패턴이다. 또한, 상기 패드(22)가 전기적으로 도전성 패턴(즉 신호 트레이스, 그라운드면 또는 전압면 또는 수동 소자 등)과 연결되는 경우 그 패드는 기능성 패드(22)이다.

도 2는 비아(12)의 신호 보전성을 향상시키기 위해 현재 사용되는 두가지 방법을 도시한다. 비아(12)의 신호 보전성을 향상시키기 위한 방법으로써 비기능성 패드(24)를 제거하는 것은 통상적인 것이다. 또한, PTH 비아(28)의 사용되지 않는 "스터브(stub)" 섹션(28)을, 상기 스터브 섹션을 이루는 비아(12)의 일부(도전성을 갖는)를 백드릴링함으로써 제거하는 것은 통상적인 것이다.

각 비아(12) 또는 PCB 또는 백플레인(10)과 함께 비아들(12)의 집합에 대해 최적화 하기 위한 노력없이 상기 통상적인 방법들을 임의로 사용하는 것은 많은 문 제점이 있다. 일부 비기능성 패드를 제거하는 것은 실제로 신호 보전성을 향상시키기 보다 저하시키는 상황을 가져온다.

본 발명의 방법은, 다음과 같은 세가지 서로 다른 종류의 섹션들 중 하나 또는 그 이상으로 비아를 세분화하는 것을 포함한다: 전송 선로 벤드(bend) 섹션, 불균일(non-uniform) 전송 선로 스루(thru) 섹션, 및 로디드(loaded) 불균일 전송 선로 스터브(stub) 섹션. PCB 스택업(stackup)이 가능하게 설계되면, 상기 스터브 섹션 길이(28)는 최소화된다. 상기 전송 선로 벤드 섹션은 럼프(lumped) 엘리먼트 시리즈(series) 임피던스 및 션트(shunt) 엘리먼트 어드미턴스로 변환될 수 있으며, 이들은 최적화되지 않은 비아(12)를 포함하는 회로의 측정가능한(scalable) S-파라미터에 단순히 관련된 것이다. 따라서, 프로세스에서 사용되는 반복된 단계는 간단한 순차적 수렴(convergence) 알고리듬에 기반할 수 있다.

벤드 섹션 콤포넌트의 물리적 크기는 섹션의 전기적 등가 서브-회로의 제2 레벨 특성 일수가 최적화될 때까지 조정될 수 있다. 불균일 전송 전로 스루 섹션 및 불균일 스터브 전송 선로 섹션은 일련의 이산(discretized) RLGC 서브-회로로 변환될 수 있다(도 4-6 참조). R, L, G 및 C의 값이 최적화될 때까지 각 서브-회로에 관련된 스루 섹션 콤포넌트의 물리적 크기가 조정될 수 있다.

이러한 변환을 수행하기 위해, 신호 트레이스 및 인접한 도전성 평면 영역이 도 3에 나타난 평면형 전송 선로로 형성될 수 있다. 평면형 전송 선로는, 전송 선로를 따라 전파되는 기본 모드가 반드시 트랜스버스 전자기파(transverse electromagnetic wave)인 도파로 구조(wave-guiding structure)이다. 고주파 또는 좁은 펄스 전기 신호를 전송하는데 적합한 평면형 전송 선로는, 그 길이에 따라 균일한 정의된 도전체 및 유전체 물질의 크기와 형상을 갖는다. 전송 선로는 이산 리지스턴스, 인덕턴스, 컨덕턴스 및 캐패시턴스 요소를 포함하는 등가 전기 회로에 의해 기술될 수 있다(즉, RLGC 서브-회로). 마이크로스트립 전송 선로(32) 구조는 그 사이에 유전체를 두고 도전판 상부에 평행하게 배치된 도전체로 구성된다. 스트립라인 전송 선로(34) 구조는, 그 사이에 유전체를 두고 두 도전판 사이에 평행하게 배치된 도전체로 구성된다. 평형(balanced) 전송 선로(36)는, 두 개의 도전체 전송 선로이며, 상기 두개의 도전체 전송 선로는 그 사이에 동일하게 분배된 이산 리지스턴스, 인덕턴스, 컨덕턴스 및 캐패시턴스 요소를 갖는다. 불평형(unbalanced) 전송 선로(38)는, 그 사이에 동일하게 분배되지 않은 이산 리지스턴스, 인덕턴스, 컨덕턴스 및 캐패시턴스 요소를 갖는다. 동일하지 않은 트레이스 폭은 불평형 전송 선로(38)를 생성하기 위한 하나의 방법이다. 마이크로스트립(32) 및 스트립라인(34) 전송 선로 구조를 위한 기준층으로써 신호 트레이스 층을 표시하는 것은 통상적이다. 도 3에서, L2 상의 도전성 평면이 전송 선로 구조의 일부를 형성하더라도, 단일 단부를 갖는(single ended) 마이크로스트립, 평형 차동(balanced differential) 마이크로스트립 및 불평형 차동 마이크로스트립은 층(L1) 상에 배치된다. 유사하게, 층(L2) 및 층(L4) 상의 도전성 평면이 전송 선로 구조의 일부를 형성하더라도, 단일 단부를 갖는 스트립라인, 평형 차동 스트립라인 및 불평형 차동 스트립라인은 L3 상에 배치된다.

마이크로스트립(32)과 스트립라인(34)은 균일한 도파로 구조이므로(예를 들 어, 그 단면이 선로를 따른 거리가 변화하지 않음), 일련의 동일한 럼프 엘리먼트 RLGC 회로(40)를 통해 선로로 전파되는 신호의 임팩트를 설계하는데 사용될 수 있다. 도 4에 도시된 바와 같이, 일례로서 도 3의 단일 단부를 갖는 스트립라인(34)을 이용하는 경우, 전송 선로는 먼저 극소의 증가분(increment)인 △Z로 나뉜다. 전기적인 등가 회로(40)가, 모든 트랜서버스 전자기파 모드 전송 선로이 공통으로 갖는 물리적 현상에 기초하여 네 개 생성될 수 있다. 시리즈 리지스턴스 R은 전송 선로의 도전성 영역 내부에 신호 파워를 열으로 변환하는 것을 정량화하는데 사용된다. 션트 컨덕턴스 G는 전송 선로의 유전체 영역 내에 신호 파워를 열으로 변환하는 것을 정량화하는데 사용된다. 전송 선로는 도파로 구조이므로, 전파되는 신호에 포함된 파워 벌크는 전송선로의 도전체 부분으로 둘러싸인 유전체 영역에 존재하는 전계 및 자계에 존재한다. 캐패시턴스 C는 전계 상에서 전송 선로가 갖는 임팩트를 정량화하는데 사용된다. 이와 유사한 관계가 인덕턴스 L와 전계 사이에 존재한다. 전송 선로를 생성하는데 사용되는 도전체 및 유전체 물질의 사이즈와 형상의 변경은 R, L, G 및 C의 값을 변경할 것이다.

균일한 전송 선로(마이크로 스트립(32) 및 스트립라인(34) 상호연결 트레이스와 같이)가 비아(12)와 연결될 때, 상기 비아(12) 및 비아의 주변은 다음과 같은 세 가지의 서로 다른 수직 영역으로 나뉜다: 하나 또는 그 이상의 벤드(bend) 영역, 하나 또는 그이상의 스터브(stub) 영역, 및 하나 또는 그 이상의 스루(thru) 영역. 상기 영역들을 포함하는 상면 및 하면은 PCB 스택업(stackup)(10)에 따르며, 어느 층에 입력 및 출력 평면형 전송 선로의 경로가 결정되는지에 따른다. 비아 벤드 섹션은 평면형 전송 선로에 연결된 비아(12)의 영역이다. 벤드는 신호와 관련된 전류의 방향을 변화시켜함을 의미한다. 다시 말하면, 상호연결 트레이스를 따라 수평으로 흐르는 신호 전류는 비아(12)를 통해 수직으로 흘러야 한다. 일반적으로, 벤드 섹션은, 신호 트레이스 전송 선로 구조를 생성하는데 사용되는 동일한 층에 위치한 비아(12)의 수직 섹션으로 구성된다. 마이크로스트립 전송 선로(32)는 두개의 층을 필요로하므로, 마이크로스트립(32)과 관련된 벤드는 적어도 두 개의 층을 둘러싼다.

유사하게, 비아 스터브 섹션(28)은 종단 처리되지 않은 일단을 갖는 비아(12)의 일부분이다. 비아 스루 섹션 또는 비아 벤드 섹션은 비아 스터브 섹션(28)의 일부가 될 수 없다. 비아 스루 섹션은 입력 및 출력 신호 전송 선로 사이에 전기 회로를 완성하기 위해 필요한 비아(12)의 일부이나, 벤드 섹션의 일부는 아니다. 비아(12)를 통해 흐르는 신호와 관련된 전계 및 자계는, 안티-패드 경계(26)를 넘어 도전층들 사이의 영역으로 확장되기도 한다.

전계 및 자계가 신호에 포함된 에너지의 많은 퍼센티지를 포함한다면, 비아(12)를 최적화할 때, 이 영역(26)이 포함되어야만 한다. 침투(penetration) 거리는 패드(22, 24)와 안티-패드(26) 영역의 사이즈 및 형상 및 관심 영역에서 도전층 및 유전체층의 두께를 포함하는 많은 요인들에 의존적이다. 비아 밀도가 높은 PCB 영역에서(커넥터의 하부 및 높은 핀-카운트(pin-count) 집적회로의 하부에 위치하는 경우), 인접한 비아(12)에 의해 생성된 전계 및 자계는 혼합될 수 있다. 이 경우, 주어진 비아(12)의 최적화는 인접한 비아(12)의 최적화를 필요로 할 수도 있 다.

도 5는 최적화를 위해 두 개의 비아 구조(52)를 이산 세그먼트로 변환한 일례를 도시한다. 이 예에서, 두개의 마이크로스트립 전송 선로(32)는 플레이티드(plated) 스루홀(Plated Through Hole: PTH) 비아(18)에 연결된다. 매립된 비아(14)가 두 마이크로스트립 라인(32)을 위한 직류 전류 리턴 경로를 제공하기 위해 사용된다. 상기 매립된 비아(14)는 PTH 비아(18)에 매우 근접하여 배치되어, 두 비아(14, 18)에서 전류에 의해 생성된 전자계가 결합된다(coupled). 층(L1)과 층(L2) 사이의 수직 거리는 벤드 영역을 형성한다. 층(L11)과 층(L12) 사이의 수직 거리는 벤드 영역을 형성한다. 층(L2)에서 층(L11) 사이를 관통하는 비아(18)의 나머지 부분은 스루 섹션을 형성한다. 이 구조에서는 스터브 섹션(28)은 존재하지 않는다. 전체 높이를 일련의 시리즈 RL 세그먼트(54) 및 션트 GC 세그먼트(56)으로 나눔으로써 스루 섹션에 대하여 등가 회로(40)가 정의된다. 시리즈 R 값은 그 영역에서 정의된 비아 세그먼트와 관련된 저항 손실로부터 계산될 수 있다.

시리즈 인덕턴스는 층(L2) 및 층(L3) 사이에 전달되는 신호에 의해 생성된 전계로부터 계산될 수 있다. 션트 캐패시터는 층(L3)를 둘러싼 전파 신호에 의해 생성된 전계로부터 계산될 수 있다. 시리즈 임피던스는 층들 사이에 분리가 증가할 수록 증가한다. 션트 어드미턴스는 그라운드 면이 임의의 비기능성 패드와 얼마나 근접하는지에 의존한다. 층(L6)의 션트 어드미턴스는 층(L7)의 션트 어드미턴스보다 크다. 또한, 도전층의 두께가 션트 어드미턴스에 영향을 미친다. 더 두꺼운 도전층은 더 낮은 어드미턴스를 갖는다. 비기능성 패드(24)로부터 도전층을 멀리 이동시키는 것 또는 비기능성 패드(24)를 제거하는 것은 션트 어드미턴스를 증가시킨다. 일반적으로, 스루 섹션의 최적화는 개별 이산 RLGC 회로(40) 사이의 이산 특성 임피던스가 가능한 동일할 것을 요구하므로, 패드(22, 24) 및 안티-패드(26)의 직경은 유전체 물질의 두께, 도전체의 두께 등의 변화를 보상하는데 필요한 바에 따라 조정되어야 한다. 패드/안티-패드 직경의 조정이 자유롭게 충분한 정도로 제공되지 못하는 경우, 유전층의 높이가 조정될 필요가 있을 것이다.

주어진 전송 선로 구조가 여기에 제시된 RLGC의 값을 한정하지 않는다는 점에 주의해야 한다. 시리즈 임피던스 및 시리즈 어드미턴스를 도출할 수 있다면, 전송 선로 구조의 럼프 엘리먼트 특성 임피던스가 계산될 수 있다. 예를 들어, 도 6에 도시된 단일 비아 구조(62)를 고려하면, 이 경우, 인접한 DC 리턴 전류 비아가 존재하지 않으며, 등가 회로(40)는 AC 변위 전류에 대한 리턴 경로를 제공하는 시리즈 캐패시턴스 Cpp를 포함한다.

또한, 주파수가 증가함에 따라, 이산 특성 임피던스는 전술한 두 개의 비아 케이스(52)에 대해 얻을 수 있는 것에 접근한다. 전술한 두 개의 비아 케이스(52)에서 DC 리턴 비아가 분석된 비아(12)에 매우 인접하여 존재하지 않는다면, 도 6에 의해 정의된 모델이 사용되어야 한다. 여기에서 중요한 것은, 주어진 비아 구조(62)가 정의되기만 하면, 이를 비아(12) 또는 비아(12) 집합의 물리적 특성을 최적화함으로써 알려진 계산이 수행될 수 있는 이산 불균일 전송 선로 구조로 변환할 수 있다는 것이다.

도 7은 비아 구조(12)의 고주파 특성을 최적화하기 위한 본 발명의 방법을 도시한 플로우 차트(70)이다. 본 발명은 주로 신호의 보전성을 향상시키는 것에 관련되므로, 프로세스의 제1 단계(72)는 비아(12)의 물리적 특성을 조정함으로써 인쇄 회로 기판의 신호 보전성의 향상을 증명하기 위해 계산될 수 있는 파라미터를 선택하는 것이다. 이러한 파라미터 중의 하나가 S-파라미터이다. 물리적 파라미터에 대한 등가의 전기적 표현이 도출되는 반복적인 프로세스에서 계산하는데 관련된 고유한 어려움으로 인해, S-파라미터는 시리즈 임피던스, 션트 엘리먼트 어드미턴스 및 시리즈 이산 RLGC 서브-회로에서 가장 잘 표현되며, R, L, G, C 및 어드미턴스 임피던스가 빨리 계산될 수 있다. 이는 최적화를 결정하기 위한 제2 레벨 파라미터로 선택될 수 있다(74).

제2 레벨 파라미터를 계산하기 위해, 비아는 몇가지 타입의 전송 선로 세그먼트로 세분화 되어야 한다(76). 필요에 따라 상기 적어도 하나의 비아 구조에 대한 등가 전기 회로를 생성하기 위해, 이들은 전송 선로 벤드 섹션, 불균일 전송 선로 스루 섹션 및 로디드 불균일 전송 선로 스터브 섹션을 포함한다. 계산을 용이하게 하고, 반사 신호 효과를 감소시키기 위해, 비아의 스터브 섹션 길이는 가능한 최소화 되어야 한다(78).

전송 선로 세그먼트가 등가 시리즈 임피던스, 션트 엘리먼트 어드미턴스, 및 하나 또는 그 이상의 리지스터 R, 인덕터 L, 컨덕터 G 및 캐패시터 C를 포함하는 일련의 이산 RLGC 서브-회로로 변환될 수 있다. 등가 회로를 위한 제2 레벨 파라미터는 기준선(baseline)으로서 계산된다(82). 비아(12)의 물리적 특성이 제1 방향에서 계산된다(84)(즉, 홀의 사이즈가 증가 또는 감소하였는지 또는 그 형상이 변화 하였는지). 제2 레벨 파라이머는 그 값들이 사용자에 의해 원하는 방향으로 이동하였는지 결정하기 위해 재계산 된다(86).

제2 레벨 파라미터 값들이 최적화된 값으로 이동하고 있는 경우(88), 제2 레벨 파라미터의 계산된 값이 최적화되거나(92) 더 이상의 최적화가 한계 비용을 넘을 때 까지, 비아의 물리적 특성은 동일한 방법으로 더 변화될 수 있다(90)(즉, 이전에 더 작게 제작되었다면, 여전히 더 작게 한다). 제2 레벨 파라미터가 최적화된 값으로 이동하지 않는 경우(94), 제2 레벨 파라미터가 최적화되거나 더 이상의 최적화가 한계 비용을 넘을 때 까지, 비아의 물리적 특성은 다른 방향으로 이동할 것이다(96)(즉, 저 작게 제작되었다면 더 크게 한다). 선택적으로, 비아의 최적화를 통해 인쇄 회로 기판에서, 최상 레벨 파라미터는 높은 주파수 성능 향상을 보장하도록 계산될 수 있다.

특정 용어 및 장치를 이용하여 본 발명의 바람직한 실시형태가 설명되었으나, 이러한 기술 내용은 단지 상세한 설명을 위한 것이다. 상기 용어들은 한정을 위한 것이 아니라 설명을 위한 용어이다. 당 기술분야에서 통상의 지식을 가진 자가 이하의 청구범위 내에 개시되는 본 발명의 사상 및 범위 내에서 개조 또는 변경할 수 있음이 이해되어야 한다. 더하여, 다양한 다른 실시형태가 전체 또는 부분적으로 치환될 수 있다. 따라서, 첨부된 청구범위의 사상 및 범위는 여기에 기재된 바람직한 버전의 설명에 의해 한정되어서는 안된다.

Claims

적어도 하나의 비아 구조의 고주파 성능을 최적화하는 방법에 있어서,

a) 상기 적어도 하나의 비아 구조의 최적화를 위하여 복수의 제1 레벨 파라미터를 정의하는 단계;

b) 상기 복수의 제1 레벨 파라미터의 각각에 대한 최적화를 위하여 복수의 제2 레벨 파라미터를 도출하는 단계 - 상기 복수의 제2 레벨 파라미터는 상기 복수의 제1 레벨 파라미터에 대하여 관련됨-;

c) 상기 제1 레벨 파라미터 및 제2 레벨 파라미터의 최적화를 위해 경제적 비용 한계를 정의하는 단계;

d) 상기 적어도 하나의 비아 구조와 관련된 복수의 신호 트레이스 및 도전성 평면 영역을 이용하여 평면형 전송 선로를 정의하는 단계;

e) 상기 적어도 하나의 비아 구조와 관련된 상기 평면형 전송 선로를 전송 선로 벤드(bend) 섹션, 불균일 전송 선로 스루(thru) 섹션, 및 로디드 불균일 전송 선로 스터브(stub) 섹션 중 하나로 세분화하는 단계;

f) 상기 로디드 불균일 전송 선로 스터브 섹션의 스터브 섹션 길이를 최소화하는 단계;

g) 상기 불균일 전송 선로 벤드 섹션을, 등가 시리즈 임피던스, 션트 엘리먼트 어드미턴스와, 하나 이상의 리지스터, 인덕터, 컨덕터 및 캐패시터를 포함하는 일련의 이산(discretized) RLGC 서브-회로를 포함하는, 복수의 등가 콤포넌트로 변환하는 단계 - 상기 등가 콤포넌트는 상기 제2 레벨 파라미터로서 사용되도록 변형됨 -; 및

h) 상기 경제적 비용 한계에 따라 상기 제2 레벨 파라미터를 최적화하는 단계

를 포함하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.
제1항에 있어서, 상기 제1 레벨 파라미터는,

상기 적어도 하나의 비아 구조의 S-파라미터인 것을 특징으로 하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.
삭제
제1항에 있어서, 상기 전송 선로 벤드 섹션은,

럼프 엘리먼트 시리즈 임피던스 및 션트 엘리먼트 어드미턴스로 변환되는 것을 특징으로 하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.
제4항에 있어서, 상기 불균일 전송 선로 스루 섹션은,

일련의 이산 RLGC 서브-회로로 변환되는 것을 특징으로 하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.
제5항에 있어서, 상기 로디드 불균일 전송 선로 스터브 섹션은,

일련의 이산 RLGC 서브-회로로 변환되는 것을 특징으로 하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.
제1항에 있어서, 상기 제2 레벨 파라미터는,

상기 전송 선로 벤드 섹션의 등가 럼프 엘리먼트 시리즈 임피던스 및 션트 엘리먼트 어드미턴스의 값이며, 상기 불균일 전송 선로 스루 섹션 및 상기 로디드 불균일 전송 선로 스터브 섹션의 R, L, G 및 C의 개별 값인 것을 특징으로 하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.
제7항에 있어서, 상기 제2 레벨 파라미터의 최적화는,

상기 전송 선로 벤드 섹션의 상기 럼프 엘리먼트 시리즈 임피던스 및 션트 엘리먼트 어드미턴스의 값을 최소화하는 단계를 포함하는 것을 특징으로 하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.
제7항에 있어서, 상기 제2 레벨 파라미터의 최적화는,

상기 불균일 전송 선로 스루 섹션의 R, L, G 및 C의 개별 값 및 인접한 서브-회로 사이의 이산 특성 임피던스를 가능한 동일하게 결정하는 단계를 포함하며,

상기 R, L, G 및 C의 개별 값 및 인접한 서브-회로 사이의 이산 특성 임피던스가 가능한 동일하게 결정될 수 없을 경우, 상기 션트 어드미턴스의 합에 대한 상기 시리즈 임피던스의 합의 비율을 가능한 동일하게 결정하는 단계를 포함하는 것을 특징으로 하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.
제7항에 있어서, 상기 제2 레벨 파라미터의 최적화는,

상기 로디드 불균일 전송 선로 스터브 섹션의 상기 등가 이산 RLGC 서브-회로에서, 상기 R 및 L의 개별 값을 가능한 크게 결정하고, 상기 G 및 C의 개별 값을 가능한 작게 결정하는 단계를 포함하는 것을 특징으로 하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.
제1항에 있어서, 상기 제2 레벨 파라미터의 최적화는,

상기 적어도 하나의 비아 구조의 물리적 크기의 조정을 포함하는 것을 특징으로 하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.
적어도 하나의 비아 구조의 고주파 성능을 최적화하는 방법에 있어서,

a) 상기 적어도 하나의 비아 구조의 물리적 특성에 따라, 럼프 엘리먼트 시리즈 임피던스, 션트 엘리먼트 어드미턴스 및 일련의 이산 RLGC 서브-회로에서 R, L, G 및 C의 개별 값을 포함하는 상기 적어도 하나의 비아 구조에 대한 최적화 특성을 정의하는 단계;

b) 상기 적어도 하나의 비아 구조와 관련된 복수의 신호 트레이스 및 도전성 평면 영역을 이용하여 평면형 전송 선로를 정의하는 단계;

c) 상기 적어도 하나의 비아 구조와 관련된 상기 평면형 전송 선로를 전송 선로 벤드 섹션, 불균일 전송 선로 스루 섹션 및 로디드 불균일 전송 선로 스터브 섹션으로 변환하여 상기 적어도 하나의 비아 구조에 대한 등가 전기 서브-회로를 생성하는 단계; 및

d) 상기 적어도 하나의 비아 구조의 물리적 특성의 조정하여 상기 최적화 특성을 최적화하는 단계

를 포함하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.
삭제
삭제
삭제
적어도 하나의 비아 구조의 고주파 성능을 최적화하는 방법에 있어서,

a) 상기 적어도 하나의 비아 구조를 리지스턴스(R), 인덕턴스(L), 커패시턴스(C), 시리즈 임피던스, 및 션트 임피던스 중 적어도 하나를 포함하는 등가의 확정할 수 있는 전기 특성으로 변환하는 단계;

b) 상기 적어도 하나의 비아 구조를 상기 등가의 확정할 수 있는 전기 특성을 포함하고 상기 적어도 하나의 비아 구조와 전기적으로 등가인 전기 회로를 생성하기 위해, 상기 적어도 하나의 비아 구조를 전송 선로 벤드 섹션, 불균일 전송 선로 스루 섹션 및 로디드 불균일 전송 선로 스터브 섹션으로 세분화하는 단계;

c) 상기 전송 선로 벤드 섹션, 상기 불균일 전송 선로 스루 섹션 및 상기 로디드 불균일 전송 선로 스터브 섹션을 등가 시리즈 임피던스, 션트 엘리먼트 어드미턴스 및 일련의 이산 RLGC 서브-회로로 변환하는 단계;

d) 상기 등가의 확정할 수 있는 전기 특성의 값을 변경하기 위해 상기 적어도 하나의 비아 구조의 물리적 특성을 조정하는 단계; 및

e) 상기 등가의 확정할 수 있는 전기 특성의 값을 최적화하는 단계

를 포함하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.
삭제
제16항에 있어서, 상기 등가의 확정할 수 있는 전기 특성의 값을 최적화하는 단계는,

상기 전송 선로 벤드 섹션의 럼프 엘리먼트 시리즈 임피던스 및 션트 엘리먼트 어드미턴스 값을 최소화하는 단계를 포함하는 것을 특징으로 하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.
제16항에 있어서, 상기 등가의 확정할 수 있는 전기 특성 값을 최적화하는 단계는,

상기 불균일 전송 선로 스루 섹션의 R, L, G 및 C의 개별 값 및 인접한 서브-회로 사이의 이산 특성 임피던스를 가능한 동일하게 결정하는 단계를 포함하며,

상기 R, L, G 및 C의 개별 값 및 인접한 서브-회로 사이의 이산 특성 임피던스가 가능한 동일하게 결정될 수 없을 경우, 상기 션트 어드미턴스의 합에 대한 상기 시리즈 임피던스의 합의 비율을 가능한 동일하게 결정하는 단계를 포함하는 것을 특징으로 하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.
제16항에 있어서, 상기 등가의 확정할 수 있는 전기 특성의 값을 최적화하는 단계는,

상기 로디드 불균일 전송 선로 스터브 섹션에 대한 상기 등가 전기 회로에서, 상기 R 및 L의 개별 값을 가능한 크게 결정하고, 상기 G 및 C의 개별 값을 가능한 작게 결정하는 단계를 포함하는 것을 특징으로 하는 적어도 하나의 비아 구조의 고주파 성능 최적화 방법.