CN107072056B - 一种优化pcie连接器区域信号质量的设计方法 - Google Patents
一种优化pcie连接器区域信号质量的设计方法 Download PDFInfo
- Publication number
- CN107072056B CN107072056B CN201710399554.7A CN201710399554A CN107072056B CN 107072056 B CN107072056 B CN 107072056B CN 201710399554 A CN201710399554 A CN 201710399554A CN 107072056 B CN107072056 B CN 107072056B
- Authority
- CN
- China
- Prior art keywords
- reference layer
- line
- compensation
- impedance
- design
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 18
- 238000003475 lamination Methods 0.000 claims abstract description 9
- 239000000284 extract Substances 0.000 claims 2
- 239000002131 composite material Substances 0.000 abstract description 2
- 230000005540 biological transmission Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 241000580063 Ipomopsis rubra Species 0.000 description 2
- 101100498818 Arabidopsis thaliana DDR4 gene Proteins 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 238000004445 quantitative analysis Methods 0.000 description 1
- 230000011514 reflex Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0005—Apparatus or processes for manufacturing printed circuits for designing circuits by computer
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/09672—Superposed layout, i.e. in different planes
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Details Of Connecting Devices For Male And Female Coupling (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
本发明公开了一种优化PCIE连接器区域信号质量的设计方法，包括以下步骤：S1、根据走线层数要求和板厚要求设计叠层；S2、根据叠层及设计阻抗计算具体信号走线的线宽线距；S3、提取参考层补偿前pin和差分线模型；S4、根据走线情况进行参考层补偿；S5、提取参考层补偿后pin和差分线模型；S6、使用HSPICE进行仿真，比对参考层补偿前后阻抗差异，选择最优的补偿大小作为最后设计。有效改善信号因阻抗不连续带来的反射问题，提升信号质量；本发明可广泛应用于高速线连接器位置走线，是一种兼顾性较好的板上走线设计方法。
Description
技术领域
本发明涉及PCB设计技术领域，尤其是一种优化PCIE连接器区域信号质量的设计方法。
背景技术
PCB板上走线都有各自要求的特性阻抗值(比如：单端信号50ohm、PCIEGen3信号阻抗为85ohm、SATA信号阻抗为100ohm、DDR4信号阻抗为40ohm等)。
传输路径上的阻抗不连续点阻抗是信号传输中很重要的一个参数，传输线阻抗计算公式：其中，εr为介质介电常数，H为到参考层距离，W为线宽，T为传输线铜厚，从阻抗计算公式可知：阻抗值与H成正比，也就是说传输线距离参考平面(也称回流路径)越远，其值越大。
信号反射定量分析公式：在阻抗突变界面有一部分能量会反射回来，剩余能力继续往前传播，这不仅会造成能量的无谓消耗，更严重的是会带来码间干扰，也就是说反射的那部分能量会叠加到后来的信号上，如图1所示。尤其是长距离传输后信号能量衰减严重，此时有反射叠加的话会造成误码率提升。
通过以上分析得知，如果不能保证传输线路径上的阻抗一致性，在接收端接收到的信号质量会变差，以PCIE信号为例，连接器区域是信号路径上的不连续点，此处的处理尤其重要，连接器在PCB上的表现为几排PTH孔，如图2所示，上下两排分别分布着发送信号和接收信号，为了保证入pin处阻抗连续需要挖掉其他各层铜皮，如图3中黑色空洞部分，受到pin间距的尺寸影响，穿过下层差分pin的信号势必会有一部分没有参考，如图3中方框位置，此时，阻抗不连续点就出现了。
发明内容
本发明的目的是提供一种优化PCIE连接器区域信号质量的设计方法，既满足了入pin处的阻抗一致性，又补偿了穿线位置的阻抗陡升问题，是一种兼顾两处阻抗失配的设计方法。
为实现上述目的，本发明采用下述技术方案：
一种优化PCIE连接器区域信号质量的设计方法，包括以下步骤：
S1、根据走线层数要求和板厚要求设计叠层；
S2、根据叠层及设计阻抗计算具体信号走线的线宽线距；
S3、提取参考层补偿前pin和差分线模型；
S4、根据走线情况进行参考层补偿；
S5、提取参考层补偿后pin和差分线模型；
S6、使用HSPICE进行仿真，比对参考层补偿前后阻抗差异，选择最优的补偿大小作为最后设计。
进一步地，步骤S2中，根据叠层及设计阻抗计算具体信号走线的线宽线距具体步骤为根据参考层厚度、参考层介质dk值、spec阻抗值计算对应阻抗的线宽和线距。
进一步地，步骤S3中，利用viawizard提取参考层补偿前pin的模型，利用IMLC提取参考层补偿前的差分线模型。
进一步地，步骤S5中，利用viawizard提取参考层补偿后pin的模型，利用IMLC提取参考层补偿后的差分线模型。
进一步地，步骤S6中，最优的补偿具体为参考层补偿方案使得连接器处阻抗具有连续性，也就是整路径要保持阻抗一致。
本发明的有益效果是，
本发明在高速线穿pin处走线走在两个pin中间位置，因挖洞造成参考层缺失的位置进行参考层补偿，这样就消除了穿pin传输线的阻抗陡升问题，可保证阻抗连续性。有效改善信号因阻抗不连续带来的反射问题，提升信号质量；本发明可广泛应用于高速线连接器位置走线，是一种兼顾性较好的板上走线设计方法。
附图说明
图1是阻抗突变界面反射信号能量叠加示意图；
图2是PCB上连接器示意图；
图3是为保证入pin处阻抗连续性挖掉部分参考层铜皮示意图；
图4是本发明方法流程图；
图5是参考层补偿后示意图；
图6为补偿前阻抗曲线；
图7为补偿后阻抗曲线。
具体实施方式
为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
如图4所示，一种优化PCIE连接器区域信号质量的设计方法，包括以下步骤：
S1、根据走线层数要求和板厚要求设计叠层；
S2、根据参考层厚度、参考层介质dk值、spec阻抗值计算对应阻抗的线宽和线距；
S3、根据参考层厚度、参考层介质dk值、spec阻抗值计算对应阻抗的线宽和线距；
S4、根据走线情况进行参考层补偿，如图5所示，在高速线穿pin处走线走在两个pin中间位置，因挖洞造成参考层缺失的位置进行参考层补偿。
S5、利用viawizard提取参考层补偿后pin的模型，利用IMLC提取参考层补偿后的差分线模型；
S6、使用HSPICE进行仿真，比对参考层补偿前后阻抗差异，选择最优的补偿大小作为最后设计，最优的补偿具体为参考层补偿方案使得连接器处阻抗具有连续性，也就是整路径要保持阻抗一致。阻抗仿真结果对比如图6、图7所示，对比补偿前后阻抗变化，发现补偿的部分对阻抗影响微乎其微。
上述虽然结合附图对本发明的具体实施方式进行了描述，但并非对本发明保护范围的限制，所属领域技术人员应该明白，在本发明的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本发明的保护范围以内。
Claims (5)
1.一种优化PCIE连接器区域信号质量的设计方法，其特征在于，包括以下步骤：
S1、根据走线层数要求和板厚要求设计叠层；
S2、根据叠层及设计阻抗计算具体信号走线的线宽线距；
S3、提取参考层补偿前pin和差分线模型；
S4、根据走线情况进行参考层补偿，在高速线穿pin处走线走在两个pin中间位置，因挖洞造成参考层缺失的位置进行参考层补偿；
S5、提取参考层补偿后pin和差分线模型；
S6、使用HSPICE进行仿真，比对参考层补偿前后阻抗差异，选择最优的补偿大小作为最后设计。
2.如权利要求1所述的一种优化PCIE连接器区域信号质量的设计方法，其特征在于，步骤S2中，根据叠层及设计阻抗计算具体信号走线的线宽线距具体步骤为根据参考层厚度、参考层介质dk值、spec阻抗值计算对应阻抗的线宽和线距。
3.如权利要求1所述的一种优化PCIE连接器区域信号质量的设计方法，其特征在于，步骤S3中，利用viawizard提取参考层补偿前pin的模型，利用IMLC提取参考层补偿前的差分线模型。
4.如权利要求1所述的一种优化PCIE连接器区域信号质量的设计方法，其特征在于，步骤S5中，利用viawizard提取参考层补偿后pin的模型，利用IMLC提取参考层补偿后的差分线模型。
5.如权利要求1所述的一种优化PCIE连接器区域信号质量的设计方法，其特征在于，步骤S6中，最优的补偿具体为参考层补偿方案使得连接器处阻抗具有连续性，也就是整路径要保持阻抗一致。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710399554.7A CN107072056B (zh) | 2017-05-31 | 2017-05-31 | 一种优化pcie连接器区域信号质量的设计方法 |
| PCT/CN2017/113859 WO2018218907A1 (zh) | 2017-05-31 | 2017-11-30 | 一种优化pcie连接器区域信号质量的设计方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710399554.7A CN107072056B (zh) | 2017-05-31 | 2017-05-31 | 一种优化pcie连接器区域信号质量的设计方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107072056A CN107072056A (zh) | 2017-08-18 |
| CN107072056B true CN107072056B (zh) | 2019-09-27 |
Family
ID=59615365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710399554.7A Active CN107072056B (zh) | 2017-05-31 | 2017-05-31 | 一种优化pcie连接器区域信号质量的设计方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN107072056B (zh) |
| WO (1) | WO2018218907A1 (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107072056B (zh) * | 2017-05-31 | 2019-09-27 | 郑州云海信息技术有限公司 | 一种优化pcie连接器区域信号质量的设计方法 |
| CN109275259A (zh) * | 2018-09-20 | 2019-01-25 | 郑州云海信息技术有限公司 | 一种pcb板的制作方法和一种pcb板 |
| CN110856350B (zh) * | 2019-11-08 | 2021-03-12 | 广东浪潮大数据研究有限公司 | 一种板卡边缘走线返回路径的补偿方法、系统及板卡 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102427663A (zh) * | 2011-09-13 | 2012-04-25 | 四川卫士通信息安全平台技术有限公司 | 高速pcb设计信号阻抗的控制方法 |
| CN104378912A (zh) * | 2014-12-05 | 2015-02-25 | 浪潮集团有限公司 | 一种pcb阻抗可控的通孔设计方法 |
| CN105007682A (zh) * | 2015-06-26 | 2015-10-28 | 浪潮电子信息产业股份有限公司 | 一种pcb和一种电路板 |
| CN106529077A (zh) * | 2016-11-29 | 2017-03-22 | 郑州云海信息技术有限公司 | 一种ac耦合电容参考平面的仿真设计方法 |
| CN106604550A (zh) * | 2016-12-16 | 2017-04-26 | 郑州云海信息技术有限公司 | 一种线路阻抗调节方法和系统 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2003225687A1 (en) * | 2003-03-06 | 2004-09-30 | Sanmina-Sci Corporation | Method for optimizing high frequency performance of via structures |
| CN104133971A (zh) * | 2014-08-07 | 2014-11-05 | 浪潮电子信息产业股份有限公司 | 一种差分绕线补偿优选的设计方法 |
| CN105704931B (zh) * | 2014-11-28 | 2021-01-22 | 中兴通讯股份有限公司 | 一种差分信号线的布线方法和pcb板 |
| US10136563B2 (en) * | 2015-06-25 | 2018-11-20 | International Business Machines Corporation | Active perforation for advanced server cooling |
| CN106358364B (zh) * | 2016-11-24 | 2023-04-28 | 湖南长城银河科技有限公司 | 一种印刷电路板及Fanout布线方法 |
| CN107072056B (zh) * | 2017-05-31 | 2019-09-27 | 郑州云海信息技术有限公司 | 一种优化pcie连接器区域信号质量的设计方法 |
-
2017
- 2017-05-31 CN CN201710399554.7A patent/CN107072056B/zh active Active
- 2017-11-30 WO PCT/CN2017/113859 patent/WO2018218907A1/zh active Application Filing
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102427663A (zh) * | 2011-09-13 | 2012-04-25 | 四川卫士通信息安全平台技术有限公司 | 高速pcb设计信号阻抗的控制方法 |
| CN104378912A (zh) * | 2014-12-05 | 2015-02-25 | 浪潮集团有限公司 | 一种pcb阻抗可控的通孔设计方法 |
| CN105007682A (zh) * | 2015-06-26 | 2015-10-28 | 浪潮电子信息产业股份有限公司 | 一种pcb和一种电路板 |
| CN106529077A (zh) * | 2016-11-29 | 2017-03-22 | 郑州云海信息技术有限公司 | 一种ac耦合电容参考平面的仿真设计方法 |
| CN106604550A (zh) * | 2016-12-16 | 2017-04-26 | 郑州云海信息技术有限公司 | 一种线路阻抗调节方法和系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2018218907A1 (zh) | 2018-12-06 |
| CN107072056A (zh) | 2017-08-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107072056B (zh) | 一种优化pcie连接器区域信号质量的设计方法 | |
| WO2013101127A1 (en) | Mitigation of far-end crosstalk induced by routing and out-of-plane interconnects | |
| CN105930601B (zh) | 一种基于查找表的ddr时序及延时偏斜仿真评估方法 | |
| US20140124249A1 (en) | Pcb board, core for manufacturing the pcb board and method for manufacturing the pcb board | |
| CN106604550B (zh) | 一种线路阻抗调节方法和系统 | |
| WO2020078432A1 (zh) | 电路板和光模块 | |
| Hiraishi et al. | Preferable Improvements and Changes to FB-DiMM High-Speed Channel for 9.6 Gbps Operation | |
| WO2009057856A1 (en) | A micro-strip transmission line structure of a serpentine type | |
| CN208044474U (zh) | 主机板及计算机装置 | |
| CN103442513A (zh) | 一种实现高频线路特性阻抗连续的方法 | |
| US20170308627A1 (en) | Determining parameters of pcb structures | |
| US11343905B2 (en) | Asymmetric differential via stubs for skew compensation | |
| US20180132344A1 (en) | System and Method of Crosstalk Mitigation in Microstrip Serial Links in a Printed Circuit Board | |
| CN109565925B (zh) | 在存储器模块电耦合处提供电子带隙（ebg）结构的电路和方法 | |
| CN206061272U (zh) | 一种高速高频印制板跨分割走线结构 | |
| CN108811315A (zh) | 金手指结构 | |
| US20210367363A1 (en) | Method for designing layout of card edge connector and server card | |
| US20200253036A1 (en) | High speed serial link intra pair skew correction | |
| CN206864765U (zh) | 排针连接器组件 | |
| US11995389B2 (en) | Connector structure, and skew calculation method and device | |
| Kavitha et al. | 16-Layer PCB Channel Design with Minimum Crosstalk and Optimization of VIA and TDR Analysis | |
| Hsu et al. | A novel flexible printed circuit structure for gigabit data transmission | |
| CN115982994A (zh) | 一种基于Python数据处理的长链路S参数快速估算方法 | |
| CN209545983U (zh) | 一种优化金属化孔阻抗的pcb板结构 | |
| CN211909283U (zh) | 一种设有定位孔的pcb线路板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |