CN106529077A - 一种ac耦合电容参考平面的仿真设计方法 - Google Patents

Abstract

本发明公开了一种AC耦合电容参考平面的仿真设计方法，步骤如下，S1、构建PCB模型，阻抗孔的挖孔尺寸自与pad等大逐次增加2mi l直到电容下方整体挖空；S2、利用Sigrity Power SI提取PCB S参数，然后将S参数导入Hspice进行TDR阻抗仿真，得到TDR阻抗仿真曲线及电容处TDR阻抗仿真曲线；S3、提取470ps处阻抗，得出7种case所对应阻抗值，绘制阻抗变化曲线：S4、进行仿真结果分析。本发明的有益效果如下：1、通过对比多种椭圆洞挖孔方式，找到阻抗连续性效果最好的挖孔面积，可保证链路的阻抗连续性，可达到信号完整性的目的。2、本发明就具体挖椭圆洞大小进行研究，得出最佳的挖孔面积，该发明可操作性强，易于在设计和制作中实现，可广泛应用于高速PCB设计领域。

Description

一种AC耦合电容参考平面的仿真设计方法

技术领域

本发明涉及高速PCB设计领域，具体地说是一种AC耦合电容参考平面的仿真设计方法。

背景技术

当今时代互联网技术飞速发展，信息技术每天都在发生着日新月异的变化，随着云时代、大数据时代的到来，网络数据量爆炸性地增加，传输海量数据不光对网络传输设备提出了考验，更对高速信号传输速率提出更高的要求。

数据传输速率的提升，在高速串行链路上很小的阻抗不连续问题都会带来信号反射，串扰，模态的转换和其他一些不利影响。SERDES串行信号差分链路上边通常都会串接有AC耦合电容，来滤除高速信号的直流分量。理想的耦合电容会将信号的直流分量完全滤除，但是在实际的电路工作中，电容是有寄生电感存在的，每个电容本身，电容的扇出引线，换层过孔都是阻抗不连续点。

阻抗不匹配将会带来反射，影响整个信号链路的插损(IL)，回损(RL)，抖动(Jitter)以及误码率(BER)，最终影响整个链路的性能。因此高速线对于阻抗连续性提出了很高的要求。

发明内容

本发明的技术任务是提供一种AC耦合电容参考平面的仿真设计方法。

本发明的技术任务是按以下方式实现的，具体方法步骤如下：

具体方法步骤如下：

S1、构建PCB模型，阻抗孔的挖孔尺寸自与pad等大逐次增加2mi l直到电容下方整体挖空；

S2、利用Sigrity Power SI提取PCB S参数，然后将S参数导入Hspice进行TDR阻抗仿真，得到TDR阻抗仿真曲线及电容处TDR阻抗仿真曲线；

S3、提取470ps处阻抗，得出7种case所对应阻抗值，绘制阻抗变化曲线：

S4、进行仿真结果分析。

优选的，所述的S1中，

case1：挖孔与Pad等大；

case2：挖孔与Pad扩大2mil；

case3：挖孔与Pad扩大4mil；

case4：挖孔与Pad扩大6mil；

case5：挖孔与Pad扩大8mil；

case6：挖孔与Pad扩大10mil；

case7：挖孔与Pad扩大10mil，电容下方全部挖空。

优选的，

所述的S1中，仿真叠层采用6层板：Top层、GND第一参考层、第一介质层、第二介质层、GND第二参考层和Bottom层。

优选的，AC耦合电容模块放置在在Top层，参考第二层的GND第一参考层；

优选的，所述AC耦合电容模块，包括：

AC耦合电容和两个焊盘，其中，所述AC耦合电容通过所述两个焊盘与当前AC耦合电容模块对应的两条传输线一一对应连接。

优选的，所述的AC耦合电容，包括：0402AC耦合电容。

优选的，经过S4仿真结果分析，高速PCB设计中阻抗连续性最好的方式为：纵向椭圆洞挖孔方式，且挖孔面积为与Pad扩大4mil。

一种印制电路板PCB,包括GND第一参考层、GND第二参考层、第一介质层、第二介质层、Top层和Bottom层以及一个信号传输链路，所述的信号传输链路安装在Top层；

其中，所述的信号传输链路，包括：两条传输线和交流电AC耦合电容模块，其中，两条传输线之间通过所述AC耦合电容模块连接；

所述的GND第一参考层上设有一个阻抗孔，阻抗孔的开孔区域，为AC耦合电容模块以正投影的投影方式投影在GND第一参考层上的投影区域扩大4mil，所述的开孔区域的形状为纵向椭圆。

本发明的一种利用高密口连接器wafer来节省空间的设计方法，和现有技术相比有益效果如下：

1、通过对比多种椭圆洞挖孔方式，找到阻抗连续性效果最好的挖孔面积，可保证链路的阻抗连续性，可达到信号完整性的目的。

2、本发明就具体挖椭圆洞大小进行研究，得出最佳的挖孔面积，该发明可操作性强，易于在设计和制作中实现，可广泛应用于高速PCB设计领域。

附图说明

附图1为一种利用高密口连接器wafer来节省空间的设计方法的仿真叠层表；

附图2仿真高速阻抗图；附图2说明如下：

附图3为case1：电容Pad正下方挖纵向椭圆孔示意图；

附图4为case7：电容Pad正下方挖完整椭圆孔示意图；

附图5为TDR阻抗仿真曲线图；

附图6为电容处TDR阻抗仿真曲线图；

附图7阻抗变化曲线图。

具体实施方式

PCB传输线连接分为微带线和带状线，本发明分析对象为微带线。

由微带线特征阻抗近似计算公式：

(ε_r为PCB板材的介电常数，h为微带线与参考平面间的距离，w为微带线线宽，t为微带线的厚度)

及反射系数计算公式：

当线宽w增大，ε_r、h、t一定的情况下，电容处Z₀减少。Z₀减少会产生信号反射，意味着AC耦合电容到驱动端产生反射能量，接收端接收到的信号能量减少，为此采用挖空电容Pad下方的参考平面的方式(增大h)来平衡该处阻抗。

因此：

最佳挖孔方式介于电容Pad正下方挖纵向椭圆洞和电容Pad正下方挖完整椭圆洞两者之间。

本发明就具体挖椭圆洞大小进行研究，得出最佳的挖孔面积，该发明可操作性强，易于在设计和制作中实现，可广泛应用于高速线路的PCB设计中。

本发明利用的分析工具为：Sigrity Power SI。PowerSI利用独有的电磁混合仿真引擎能够高效准确地为设计人员提取信号或电源平面的网络参数(S/Y/Z)，涵盖频段从DC至Ghz，并进行空间模式下的噪声分布及本征结构的谐振模式分析，在设计初期发现和定位设计中的各种风险及问题，给出准确直观的优化方向。最新的全波电磁分析引擎能够处理各种复杂的PCB/封装结构，在相同的仿真精度下，仿真速度比同类软件快10倍以上。

PowerSI的主要功能：

提取PCB板级和封装级电源网络与信号网络的阻抗(Z)参数及散射(S)参数，为精确分析电源和信号的性能提供依据。

分析板上任意位置的谐振特性，找出系统在实际工作时电源平面上的谐振及波动特性，为电源的覆铜方式及去耦电容的放置位置提供依据。

分析整板远场和近场的EMI/EMC性能，为解决板级的EMI/EMC问题提供依据。

HSPICE是Meta-Software公司为集成电路设计中的稳态分析、瞬态分析和频域分析等电路性能的模拟分析而开发的一个商业化通用电路模拟程序。HSPICE可与许多主要的EDA设计工具兼容，能提供许多重要的针对集成电路性能的电路仿真和设计结果。

实施例1：

仿真叠层采用如附图1所示的6层板，差分线阻抗如附图2所示，电容放置在Top层，参考第二层的GND第一参考层。将电容pad下的L2_GND第一参考层挖空，电容pad将参考L3_第一介质层。

仿真选用电容信息如下：

电容尺寸：0402

Pad尺寸：18X22mil

电容容值：0.01uf

挖孔尺寸：较pad等大逐次增加2mil直到电容下方整体挖空。

差分线阻抗：85ohmPCIE

Tracewidth:8.3mil

TraceSpacing：5.7mil

本发明所采用的仿真方案为：

构建PCB模型，利用Sigrity PowerSI提取PCBS参数，然后将S参数导入Hspice进行TDR阻抗仿真，得到如附图5、附图6所示曲线。

从左向右挖孔大小：

case1：挖洞与Pad等大；参见附图3；

case2：挖洞与Pad扩大2mil；

case3：挖洞与Pad扩大4mil；

case4：挖洞与Pad扩大6mil；

case5：挖洞与Pad扩大8mil；

case6：挖洞与Pad扩大10mil；

case7：挖洞与Pad扩大10mil，电容下方全部挖空。参见附图4。

提取470ps处阻抗，得出7种case所对应阻抗值：

case1：84.088Ohm；

case2：83.132Ohm；

case3：89.918Ohm；

case4：94.361Ohm；

case5：92.517Ohm；

case6：92.549Ohm；

case7：94.251Ohm。

根据如上数值，绘制如附图7阻抗变化曲线：

由仿真曲线可以看出阻抗优化效果：case1>case2>case3>case5>case6>case7>case4。

虽然case1、case2阻抗优化效果好于case3，但是在阻抗相差不是很多的情况下，阻抗连续性对于整个高速传输系统来说更为重要。就仿真曲线来看，case3阻抗与case1，case2相差不是很多，但其阻抗连续性优于case1、case2。之所以阻抗曲线产生震荡，是因为仿真模型电容前后阻抗不连续引起反射导致的，但是对结果的判断来说影响不是很大。最佳挖洞面积应该在挖洞面积较Pad大4mil附近。

因此在高速PCB设计中选择纵向椭圆洞挖洞方式，且挖洞面积在较Pad大4mil附近阻抗连续性最好。

实施例2：

进一步的，一种印制电路板PCB,包括GND第一参考层、GND第二参考层、第一介质层、第二介质层、Top层和Bottom层以及一个信号传输链路，所述的信号传输链路安装在Top层；

其中，所述的信号传输链路，包括：两条传输线和交流电AC耦合电容模块，其中，两条传输线之间通过所述AC耦合电容模块连接；

所述的GND第一参考层上设有一个阻抗孔，阻抗孔的开孔区域，为AC耦合电容模块以正投影的投影方式投影在GND第一参考层上的投影区域扩大4mil，所述的开孔区域的形状为纵向椭圆。

所述的信号传输链路，包括：两条传输线和交流电AC耦合电容模块，其中，两条传输线之间通过所述AC耦合电容模块连接；

AC耦合电容模块放置在在Top层，参考第二层的GND第一参考层；

本发明的一种利用高密口连接器wafer来节省空间的设计方法，和现有技术相比有益效果如下：

1、通过对比多种椭圆洞挖孔方式，找到阻抗连续性效果最好的挖孔面积，可保证链路的阻抗连续性，可达到信号完整性的目的；

2、本发明就具体挖椭圆洞大小进行研究，得出最佳的挖孔面积，该发明可操作性强，易于在设计和制作中实现，可广泛应用于高速PCB设计领域。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储在计算机可读取的存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质中。

通过上面具体实施方式，所述技术领域的技术人员可容易的实现本发明。但是应当理解，本发明并不限于上述的几种具体实施方式。在公开的实施方式的基础上，所述技术领域的技术人员可任意组合不同的技术特征，从而实现不同的技术方案。

Claims (8)

1.一种AC耦合电容参考平面的仿真设计方法，其特征在于，具体方法步骤如下：

S1、构建PCB模型，阻抗孔的挖孔尺寸自与pad等大逐次增加2mil直到电容下方整体挖空；

S2、利用Sigrity Power SI提取PCB S参数，然后将S参数导入Hspice进行TDR阻抗仿真，得到TDR阻抗仿真曲线及电容处TDR阻抗仿真曲线；

S3、提取470ps处阻抗，得出7种case所对应阻抗值，绘制阻抗变化曲线：

S4、进行仿真结果分析。

2.根据权利要求1所述的一种AC耦合电容参考平面的仿真设计方法，其特征在于，所述的S1中，

case1：挖孔与Pad等大；

case2：挖孔与Pad扩大2mil；

case3：挖孔与Pad扩大4mil；

case4：挖孔与Pad扩大6mil；

case5：挖孔与Pad扩大8mil；

case6：挖孔与Pad扩大10mil；

case7：挖孔与Pad扩大10mil，电容下方全部挖空。

3.根据权利要求1所述的一种AC耦合电容参考平面的仿真设计方法，其特征在于，

所述的S1中，仿真叠层采用6层板：Top层、GND第一参考层、第一介质层、第二介质层、GND第二参考层和Bottom层。

4.根据权利要求3所述的一种AC耦合电容参考平面的仿真设计方法，其特征在于，

AC耦合电容模块放置在在Top层，参考第二层的GND第一参考层。

5.根据权利要求3所述的一种AC耦合电容参考平面的仿真设计方法，其特征在于，

所述AC耦合电容模块，包括：

AC耦合电容和两个焊盘，其中，所述AC耦合电容通过所述两个焊盘与当前AC耦合电容模块对应的两条传输线一一对应连接。

6.根据权利要求4所述的一种AC耦合电容参考平面的仿真设计方法，其特征在于，

所述的AC耦合电容，包括：0402AC耦合电容。

7.根据权利要求1所述的一种AC耦合电容参考平面的仿真设计方法，其特征在于，

经过S4仿真结果分析，高速PCB设计中阻抗连续性最好的方式为：纵向椭圆洞挖孔方式，且挖孔面积为与Pad扩大4mil。

8.一种印制电路板PCB,其特征在于，包括GND第一参考层、GND第二参考层、第一介质层、第二介质层、Top层和Bottom层以及一个信号传输链路，所述的信号传输链路安装在Top层；

其中，所述的信号传输链路，包括：两条传输线和交流电AC耦合电容模块，其中，两条传输线之间通过所述AC耦合电容模块连接；

所述的GND第一参考层上设有一个阻抗孔，阻抗孔的开孔区域，为AC耦合电容模块以正投影的投影方式投影在GND第一参考层上的投影区域扩大4mil，所述的开孔区域的形状为纵向椭圆。