CN107729280A - 一种高速差分信号端口阻抗与传输线阻抗一致性控制方法 - Google Patents
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Abstract
本发明公开一种高速差分信号端口阻抗与传输线阻抗一致性控制方法，该方法对通道过孔逐级递增优化，从增大过孔反焊盘，减小过孔焊盘，动态调整过孔孔径，到去除非功能焊盘，通过仿真模拟，再从高速串行通道AC耦合电容参考平面角度衡量信号质量，进行AC耦合电容Pad次表面掏空，确保高速串行通道阻抗一致性，降低因阻抗不匹配所带来的信号完整性问题。本发明通过仿真与实测逐级优化，最大程度确保了高速串行通道阻抗一致性，降低因阻抗不匹配所带来的反射影响，从而保证接收器接收正确的码型，增加时序裕量，减小抖动。
Description
技术领域
本发明涉及高速串行通道阻抗一致性控制技术领域，尤其涉及一种高速差分信号端口阻抗与传输线阻抗一致性控制方法。
背景技术
随着系统信号速率往更高的发展，高速串行通道如PCIe、SRIO、SATA等信号，因为上升/下降时间极短，而这些高速差分信号接收端通常利用连接器或SMA等连接到其他控制器，且根据相关协议原理，收发两端会串接AC耦合电容，所以连接器或SMA等过孔寄生效应以及AC耦合电容参考回流路径会影响差分信号端口阻抗，高速差分信号端口阻抗与传输线阻抗不一致，导致接收端时域眼图存在过冲/下冲、抖动、时序偏移、误码等信号完整性问题。其中，PCIe(Peripheral Component Interconnect Express)是一种高速串行计算机标准；SRIO(Serial Rapid I/O)：串行Rapid I/O，是针对高性能嵌入式系统芯片间和板间互连设计执行的总线标准；SATA(Serial Advanced Technology Attachment)：串行高级技术附件，是一种基于行业标准的串行硬件驱动器接口；SMA(Small A Type)：是一种典型的微波高频连接器。
发明内容
本发明的目的在于通过一种高速差分信号端口阻抗与传输线阻抗一致性控制方法，来解决以上背景技术部分提到的问题。
为达此目的，本发明采用以下技术方案：
一种高速差分信号端口阻抗与传输线阻抗一致性控制方法，该方法包括如下步骤：
S101、设置反焊盘直径的逐次递增量；
S102、根据所述反焊盘直径的逐次递增量，逐次递增反焊盘直径；
S103、测试高速差分信号端口阻抗与传输线阻抗的一致性是否达到设定值。
特别地，所述步骤S103之后还包括：
S104、若步骤S103中测试结果为高速差分信号端口阻抗与传输线阻抗的一致性未达设定值，则设定过孔焊盘直径的递减区间；
S105、根据所述过孔焊盘直径的递减区间，递减过孔焊盘的直径；
S106、测试高速差分信号端口阻抗与传输线阻抗的一致性是否达到设定值。
特别地，所述步骤S106之后还包括：
S107、若步骤S106中测试结果为高速差分信号端口阻抗与传输线阻抗的一致性未达设定值，则设定过孔孔径的递增区间；
S108、根据所述过孔孔径的递增区间，递增过孔孔径；
S109、测试高速差分信号端口阻抗与传输线阻抗的一致性是否达到设定值。
特别地，所述步骤S109之后还包括：
S110、若步骤S109中测试结果为高速差分信号端口阻抗与传输线阻抗的一致性未达设定值，则在PCB工艺中选择保留或去除非功能焊盘(Non-functional Pad，NFP)；
S111、根据步骤S110的选择结果，测试高速差分信号端口阻抗与传输线阻抗的一致性是否达到设定值。
特别地，所述步骤S111之后还包括：
S112、若步骤S111中测试结果为高速差分信号端口阻抗与传输线阻抗的一致性未达设定值，则设定AC耦合电容Pad次表面掏空面积的递增区间；
S113、根据所述AC耦合电容Pad次表面掏空面积的递增区间，递增AC耦合电容Pad的掏空面积；
S114、测试高速差分信号端口阻抗与传输线阻抗的一致性是否达到设定值。
特别地，所述步骤S101中反焊盘直径的逐次递增量为2mil。
特别地，所述步骤S104中过孔焊盘直径的递减区间为20mil→10mil→5mil。
特别地，所述步骤S107中过孔孔径的递增区间为4mil→8mil→16mil。
特别地，所述步骤S112中AC耦合电容Pad次表面掏空面积递增区间为：掏空面积长从0→100mil，掏空面积宽从0→100mil。
特别地，所述步骤S113中AC耦合电容Pad次表面掏空面积递增后的规格为：掏空面积的长度与电容长度相等，掏空面积的宽度比两个电容并排后的宽度再宽0-10mil。
本发明提出的高速差分信号端口阻抗与传输线阻抗一致性控制方法对通道过孔逐级递增优化，从增大过孔反焊盘，减小过孔焊盘，动态调整过孔孔径，到去除非功能焊盘，通过仿真模拟，再从高速串行通道AC耦合电容参考平面角度衡量信号质量，进行AC耦合电容Pad次表面掏空，确保高速串行通道阻抗一致性，降低因阻抗不匹配所带来的信号完整性问题。本发明通过仿真与实测逐级优化，最大程度确保了高速串行通道阻抗一致性，降低因阻抗不匹配所带来的反射影响，从而保证接收器接收正确的码型，增加时序裕量，减小抖动。
附图说明
图1为本发明实施例提供的高速差分信号端口阻抗与传输线阻抗一致性控制方法流程图。
具体实施方式
下面结合附图和实施例对本发明作进一步说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部内容，除非另有定义，本文所使用的所有技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述具体的实施例，不是旨在于限制本发明。
请参照图1所示，图1为本发明实施例提供的高速差分信号端口阻抗与传输线阻抗一致性控制方法流程图。
本实施例中高速差分信号端口阻抗与传输线阻抗一致性控制方法具体包括如下步骤：
S101、设置反焊盘直径的逐次递增量。
S102、根据所述反焊盘直径的逐次递增量，逐次递增反焊盘直径。
S103、测试高速差分信号端口阻抗与传输线阻抗的一致性是否达到设定值。
当高速差分信号端口阻抗与传输线阻抗偏差较大时，首先考虑过孔反焊盘直径大小。理论根据特性阻抗公式增大反焊盘，会导致端口TDR阻抗提高。仿真与测试设置反焊盘直径的逐次递增量；在本实施例中反焊盘直径的逐次递增量为2mil，采用高分辨率、高精度数字示波器测试，2mil变量在高速频段内将带来2-7欧姆阻抗增加。需要说明的是，所述传输线阻抗是根据PCB阻抗结构图已经确定好的，因此，测试高速差分信号端口阻抗与传输线阻抗的一致性是否达到设定值也就是判断高速差分信号端口阻抗与传输线阻抗是否有偏差，有偏差则需优化，无偏差则保持。
S104、若步骤S103中测试结果为高速差分信号端口阻抗与传输线阻抗的一致性未达设定值，则设定过孔焊盘直径的递减区间。
S105、根据所述过孔焊盘直径的递减区间，递减过孔焊盘的直径。
S106、测试高速差分信号端口阻抗与传输线阻抗的一致性是否达到设定值。
根据过孔焊盘寄生容值公式：式中D2是过孔反焊盘直径，D1是过孔焊盘直径，T是PCB厚度，εr是相对介电常数，可知减小过孔焊盘直径，则寄生电容减小，根据上述特性阻抗公式，端口阻抗将逼近理论值。
在本实施例中设定的过孔焊盘直径的递减区间为20mil→10mil→5mil，采用逐渐递减过孔焊盘直径20mil→10mil→5mil仿真模拟，针对50欧姆传输线阻抗，仿真得出TDR变化为21.5→35.8→40.8欧姆递增。
S107、若步骤S106中测试结果为高速差分信号端口阻抗与传输线阻抗的一致性未达设定值，则设定过孔孔径的递增区间。
S108、根据所述过孔孔径的递增区间，递增过孔孔径。
S109、测试高速差分信号端口阻抗与传输线阻抗的一致性是否达到设定值。
考虑过孔孔径效应，而孔径实际属于过孔寄生参数的一种动态变量，同时影响寄生电感与寄生电容。根据寄生电感理论公式：孔径小时，孔长的电感效应为主要影响因素；孔径大时，孔电容效应为主要影响因素。实际PCB中，减小孔径，TDR阻抗会有所提高。在本实施例中仿真模拟过孔孔径的递增区间为4mil→8mil→16mil，针对50欧姆传输线阻抗，TDR变化为72.5→66.5→32.5，所以采用优化过孔孔径方案衡量信号质量时，可动态优化。
S110、若步骤S109中测试结果为高速差分信号端口阻抗与传输线阻抗的一致性未达设定值，则在PCB工艺中选择保留或去除非功能焊盘(Non-functional Pad，NFP)。
保留NFP时，TDR阻抗减小；去除NFP时，TDR阻抗增加。采用仿真模拟试验，针对50欧姆传输阻抗，保留→去除，TDR变化为35.8→64.1欧姆渐变。
S111、根据步骤S110的选择结果，测试高速差分信号端口阻抗与传输线阻抗的一致性是否达到设定值。
S112、若步骤S111中测试结果为高速差分信号端口阻抗与传输线阻抗的一致性未达设定值，则设定AC耦合电容Pad次表面掏空面积的递增区间。
S113、根据所述AC耦合电容Pad次表面掏空面积的递增区间，递增AC耦合电容Pad的掏空面积。
S114、测试高速差分信号端口阻抗与传输线阻抗的一致性是否达到设定值。
理论上基于介质厚度与特性阻抗的正向关系，要提高AC耦合电容Pad处阻抗，可把AC耦合电容Pad次表面掏空。采用仿真模拟逐渐递增AC耦合电容Pad次表面掏空面积，在本实施例中AC耦合电容Pad次表面掏空面积递增区间为：掏空面积长从0→100mil，掏空面积宽从0→100mil，间隔10mil取观测点，经对比，当掏空面积的长度与电容长度相等，掏空面积的宽度比两个电容并排后的宽度再宽0-10mil时，通道阻抗一致性最好，实际PCB中类似处理。
需要说明的是，上述20mil→10mil→5mil具体的含义就是指从20mil递减至10mil，再从10mil递减至5mil，21.5→35.8→40.8是指从21.5递增至35.8，再从35.8递增至40.8，同样的，上述其它“→”所表示含义与此相同，在此不再赘述。
本发明通过仿真与实测，确认高速串行通道中过孔寄生参数降低通道阻抗一致性，从时域衡量，接收端眼图会触碰模板，上升沿/下降沿缓慢，最终影响整个通道性能；利用仿真模拟，确认高速串行通道AC耦合电容参考回流平面影响通道性能；从能量角度考虑，传输损耗增大，通道端口反射能量增大。本发明正是针对高速串行通道端口阻抗与传输线阻抗一致性提出一种逐级递增优化方案，从过孔寄生参数以及AC耦合电容参考回流路径优化收发信号所存在的信号完整性问题，降低整个链路通道误码率，确保接收端接收正确的眼图波形，降低改板以及成本风险因素。
本发明的技术方案对通道过孔逐级递增优化，从增大过孔反焊盘，减小过孔焊盘，动态调整过孔孔径，到去除非功能焊盘，通过仿真模拟，再从高速串行通道AC耦合电容参考平面角度衡量信号质量，进行AC耦合电容Pad次表面掏空，确保高速串行通道阻抗一致性，降低因阻抗不匹配所带来的信号完整性问题。本发明通过仿真与实测逐级优化，最大程度确保了高速串行通道阻抗一致性，降低因阻抗不匹配所带来的反射影响，从而保证接收器接收正确的码型，增加时序裕量，减小抖动。
本领域普通技术人员可以理解实现上述实施例中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体或随机存储记忆体等。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (10)
1.一种高速差分信号端口阻抗与传输线阻抗一致性控制方法，其特征在于，包括如下步骤：
S101、设置反焊盘直径的逐次递增量；
S102、根据所述反焊盘直径的逐次递增量，逐次递增反焊盘直径；
S103、测试高速差分信号端口阻抗与传输线阻抗的一致性是否达到设定值。
2.根据权利要求1所述的高速差分信号端口阻抗与传输线阻抗一致性控制方法，其特征在于，所述步骤S103之后还包括：
S104、若步骤S103中测试结果为高速差分信号端口阻抗与传输线阻抗的一致性未达设定值，则设定过孔焊盘直径的递减区间；
S105、根据所述过孔焊盘直径的递减区间，递减过孔焊盘的直径；
S106、测试高速差分信号端口阻抗与传输线阻抗的一致性是否达到设定值。
3.根据权利要求2所述的高速差分信号端口阻抗与传输线阻抗一致性控制方法，其特征在于，所述步骤S106之后还包括：
S107、若步骤S106中测试结果为高速差分信号端口阻抗与传输线阻抗的一致性未达设定值，则设定过孔孔径的递增区间；
S108、根据所述过孔孔径的递增区间，递增过孔孔径；
S109、测试高速差分信号端口阻抗与传输线阻抗的一致性是否达到设定值。
4.根据权利要求3所述的高速差分信号端口阻抗与传输线阻抗一致性控制方法，其特征在于，所述步骤S109之后还包括：
S110、若步骤S109中测试结果为高速差分信号端口阻抗与传输线阻抗的一致性未达设定值，则在PCB工艺中选择保留或去除非功能焊盘(Non-functional Pad，NFP)；
S111、根据步骤S110的选择结果，测试高速差分信号端口阻抗与传输线阻抗的一致性是否达到设定值。
5.根据权利要求4所述的高速差分信号端口阻抗与传输线阻抗一致性控制方法，其特征在于，所述步骤S111之后还包括：
S112、若步骤S111中测试结果为高速差分信号端口阻抗与传输线阻抗的一致性未达设定值，则设定AC耦合电容Pad次表面掏空面积的递增区间；
S113、根据所述AC耦合电容Pad次表面掏空面积的递增区间，递增AC耦合电容Pad的掏空面积；
S114、测试高速差分信号端口阻抗与传输线阻抗的一致性是否达到设定值。
6.根据权利要求1至5之一所述的高速差分信号端口阻抗与传输线阻抗一致性控制方法，其特征在于，所述步骤S101中反焊盘直径的逐次递增量为2mil。
7.根据权利要求2所述的高速差分信号端口阻抗与传输线阻抗一致性控制方法，其特征在于，所述步骤S104中过孔焊盘直径的递减区间为20mil→10mil→5mil。
8.根据权利要求3所述的高速差分信号端口阻抗与传输线阻抗一致性控制方法，所述步骤S107中过孔孔径的递增区间为4mil→8mil→16mil。
9.根据权利要求5所述的高速差分信号端口阻抗与传输线阻抗一致性控制方法，所述步骤S112中AC耦合电容Pad次表面掏空面积递增区间为：掏空面积长从0→100mil，掏空面积宽从0→100mil。
10.根据权利要求5所述的高速差分信号端口阻抗与传输线阻抗一致性控制方法，所述步骤S113中AC耦合电容Pad次表面掏空面积递增后的规格为：掏空面积的长度与电容长度相等，掏空面积的宽度比两个电容并排后的宽度再宽0-10mil。
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