CN116663494A - 一种高速链路pcb板及其阻抗优化方法 - Google Patents
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Abstract
本发明公开一种高速链路PCB板及其阻抗优化方法，属于PCB板设计领域。包括：获取高速链路PCB板传输线的差分阻抗、信号层下表面与信号参考平面的距离和各层结构参数，将PCB板传输线的差分阻抗作为串联器件焊盘的目标阻抗，PCB板为不低于6层的叠层板；综合信号层下表面与信号参考平面的距离和各层结构参数，确定信号层下表面到焊盘参考平面的距离，将其作为最优挖空深度；在最优挖空深度前提下，构建不同挖空区域的PCB板仿真模型；提取各PCB板仿真模型焊盘处的阻抗，将满足阻抗差值不超过预设误差的最小挖空区域，作为最优挖空区域。本发明先优化挖空深度，精准定位焊盘参考平面，再优化挖空区域，双重优化机制，最大程度消除高速率链路的PCB板的阻抗突变。
Description
技术领域
本发明属于PCB板设计领域，更具体地，涉及一种高速链路PCB板及其阻抗优化方法。
背景技术
随着信号速率的提升，对信号质量要求越来越严苛。在高速数字信号链路中，我们经常会串联耦合电容、0Ω电阻、ESD（ElertroStatic Discharged Protection，静电保护元件）等器件。在PCB（Printed Circuit Board，印制电路板）设计中，大部分工程师会选择不处理，这会导致我们发现在串联器件的焊盘位置，常常因为焊盘过大导致阻抗出现跌落。
由于PCB板上不可避免的存在器件的引脚焊盘，而这些焊盘与传输线的宽度的不一致就会引起阻抗突变，导致PCB板特性阻抗与驱动元件和接收元件的阻抗不匹配，进而引起一系列信号完整性问题。
针对上述问题，专利CN211297148U提出一种具有挖空结构的PCB板结构，挖空区域包括焊盘区域在第一GND平面层的正投影区域外扩10mil ~ 15mil。第一GND平面层的非挖空区域设置有一个或多个接地过孔，所述接地过孔与所述第二GND平面层连接，使得信号尤其是高速信号的回路路径变短，从而使进一步降低PCB传输线上的阻抗，从而进一步改善信号的质量。
然而，该方案存在以下缺陷和不足：第一、该方案焊盘参考平面固定不变，仅关注挖空区域这一维度的优化，忽略了焊盘参考平面选取和地孔布置方式对阻抗失配的影响；第二、该方案中PCB板结构最多为四层PCB板，其优化方式主要针对速率大于10Gbps的高速信号。但随着高速链路传输速率越来越高，阻抗不匹配问题会越来越严重。该方案无法解决更高速率链路的PCB板的阻抗突变。
发明内容
针对现有技术的缺陷，本发明的目的在于提供一种高速链路PCB板及其阻抗优化方法，旨在解决现有PCB板无法满足更高速率链路PCB板阻抗突变的问题。
为实现上述目的，第一方面，本发明提供了一种高速链路PCB板阻抗优化方法，包括：获取待优化高速链路PCB板传输线的差分阻抗、信号层下表面与信号参考平面的距离和各层结构参数，将PCB板传输线的差分阻抗作为串联器件焊盘的目标阻抗，所述PCB板为不低于6层的叠层板；综合信号层下表面与信号参考平面的距离和各层结构参数，确定信号层下表面到焊盘参考平面的距离，将其作为最优挖空深度；在最优挖空深度前提下，构建不同挖空区域的PCB板仿真模型；提取各PCB板仿真模型焊盘处的阻抗，并与焊盘目标阻抗比较，将满足阻抗差值不超过预设误差的最小挖空区域，作为最优挖空区域。
优选地，所述综合信号层下表面与信号参考平面的距离和各层结构参数，确定信号层下表面到焊盘参考平面的距离，具体如下：
其中，为信号层下表面与信号参考平面的距离，/>为线宽，/>为信号线铜厚，为信号层下表面到焊盘参考平面的距离，/>为焊盘宽度，/>为焊盘铜厚，/>为特性阻抗近似计算的两个常数。
需要说明的是，本发明给出一种简单可行的计算方法，能够快速、准确计算出信号层下表面到焊盘参考平面的距离，为接下来的优化工作奠定基础。
优选地，该方法在得到最优挖空深度后，先综合PCB板各层深度数据，确定焊盘参考平面的位置，再构建PCB板仿真模型。
需要说明的是，本发明通过最优挖空深度精准定位焊盘参考平面。
优选地，所述不同挖空区域为：将焊盘参考平面作为投影面，由串联器件焊盘的正投影外扩一定范围所构成的区域，外扩的范围值为4mil~6mil。
需要说明的是，外扩尺寸过大时，会影响到其他传输线的信号传输；外扩尺寸过小时，无法满足PCB板阻抗要求，因此，本发明优选4mil~6mil作为外扩范围。
优选地，所述不同挖空区域为：将焊盘参考平面作为投影面，由串联器件焊盘的正投影外扩一定范围，并在传输线与串联器件的连接处的正投影两侧保留所构成的区域，外扩的范围值为4mil~6mil，所述保留区域用于保证传输线下方参考层完整。
需要说明的是，本发明在外扩的基础上设置保留区域，在挖空焊盘的同时，保证传输线下方参考层的完整性，传输线的阻抗是连续的，避免传输线与串联器件连接处的阻抗升高。
优选地，保留区域为对称的阶梯形或者倒梯形。
需要说明的是，本发明优选对称的阶梯形或者倒梯形作为保留区域，能够在保证传输线下方参考层的完整性前提下，最大程度减小挖空区域，且对工艺要求不高。
优选地，还包括：在挖空深度和结构均为最优的前提下，构建设有不同数量和尺寸地孔的PCB板仿真模型，所述地孔均匀布置在信号层每个焊盘周围；提取各PCB板仿真模型焊盘处的阻抗，并与焊盘目标阻抗比较，将满足阻抗差值不超过预设误差且阻抗提升幅度最大的地孔布置，作为最优地孔布置方案。
需要说明的是，焊盘周围均匀分布的多个地孔，能够均衡地提供焊盘参考平面到信号参考平面的回流路径，从而避免插损曲线出现谐振点。本发明通过对地孔的数量和尺寸进行优化，在满足阻抗要求的前提，最大幅度地提升焊盘阻抗，缩小焊盘阻抗和传输线阻抗的差距，从而减小阻抗突变程度。
优选地，所述PCB板应用于20Gbps以上的高速链路。
需要说明的是，本发明采用6层及以上叠层PCB板，并优化挖空深度和挖空结构，使其能够满足20Gbps以上的高速链路。
优选地，所述阻抗为100Ω±5%。
需要说明的是，传输速率越快，对产品设计精度要求约严格。本发明针对20Gbps以上的高速链路，优选±5%。
为实现上述目的，第二方面，本发明提供了一种高速链路PCB板，所述PCB板为不低于6层的叠层板，其结构采用如第一方面所述的方法优化。
总体而言，通过本发明所构思的以上技术方案与现有技术相比，具有以下有益效果：
本发明提出一种高速链路PCB板及其阻抗优化方法，包括：获取待优化高速链路PCB板传输线的差分阻抗、信号层下表面与信号参考平面的距离和各层结构参数，将PCB板传输线的差分阻抗作为串联器件焊盘的目标阻抗，所述PCB板为不低于6层的叠层板；综合信号层下表面与信号参考平面的距离和各层结构参数，确定信号层下表面到焊盘参考平面的距离，将其作为最优挖空深度；在最优挖空深度前提下，构建不同挖空区域的PCB板仿真模型；提取各PCB板仿真模型焊盘处的阻抗，并与焊盘目标阻抗比较，将满足阻抗差值不超过预设误差的最小挖空区域，作为最优挖空区域。本发明先优化挖空深度，精准定位焊盘参考平面，再优化挖空区域，双重优化机制，最大程度消除更高速率链路的PCB板的阻抗突变。
附图说明
图1是本发明提供的一种高速链路PCB板阻抗优化方法流程图。
图2是本实施例提供的6层PCB板结构示意图。
图3是本实施例提供的焊盘参考平面确定过程示意图。
图4（a）~图4（g）是本实施例提供的7种仿真模型的挖空区域示意图。
图5是本实施例提供的地孔布置1示意图。
图6是本实施例提供的地孔布置2示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
如图1所示，本发明提供了一种高速链路PCB板阻抗优化方法，包括：获取待优化高速链路PCB板传输线的差分阻抗、信号层下表面与信号参考平面的距离和各层结构参数，将PCB板传输线的差分阻抗作为串联器件焊盘的目标阻抗，所述PCB板为不低于6层的叠层板；综合信号层下表面与信号参考平面的距离和各层结构参数，确定信号层下表面到焊盘参考平面的距离，将其作为最优挖空深度；在最优挖空深度前提下，构建不同挖空区域的PCB板仿真模型；提取各PCB板仿真模型焊盘处的阻抗，并与焊盘目标阻抗比较，将满足阻抗差值不超过预设误差的最小挖空区域，作为最优挖空区域。
优选地，所述综合信号层下表面与信号参考平面的距离和各层结构参数，确定信号层下表面到焊盘参考平面的距离，具体如下：
其中，为信号层下表面与信号参考平面的距离，/>为线宽，/>为信号线铜厚，为信号层下表面到焊盘参考平面的距离，/>为焊盘宽度，/>为焊盘铜厚，/>为特性阻抗近似计算的两个常数。
优选地，该方法在得到最优挖空深度后，先综合PCB板各层深度数据，确定焊盘参考平面的位置，再构建PCB板仿真模型。
优选地，所述不同挖空区域为：将焊盘参考平面作为投影面，由串联器件焊盘的正投影外扩一定范围所构成的区域，外扩的范围值为4mil~6mil。
优选地，所述不同挖空区域为：将焊盘参考平面作为投影面，由串联器件焊盘的正投影外扩一定范围，并在传输线与串联器件的连接处的正投影两侧保留所构成的区域，外扩的范围值为4mil~6mil，所述保留区域用于保证传输线下方参考层完整。
优选地，保留区域为对称的阶梯形或者倒梯形。
如图1所示，优选地，还包括：在挖空深度和结构均为最优的前提下，构建设有不同数量和尺寸地孔的PCB板仿真模型，所述地孔均匀布置在信号层每个焊盘周围；提取各PCB板仿真模型焊盘处的阻抗，并与焊盘目标阻抗比较，将满足阻抗差值不超过预设误差且阻抗提升幅度最大的地孔布置，作为最优地孔布置方案。
优选地，所述PCB板应用于20Gbps以上的高速链路。
优选地，对于高速率链路，所述阻抗为100Ω±5%，即95Ω-105Ω；高精度产品设计为±2.5%，即97.5Ω-102.5Ω。。
本发明提供了一种高速链路PCB板，所述PCB板为不低于6层的叠层板，其结构采用如上所述的方法优化。
实施例
本实施例中，PCB板为如图2所示的6层叠层板，从上到下依次设置有TOP信号层、第一地层、第二地层、电源层、第三地层和BOTTOM信号层，耦合电容的焊盘设置在TOP信号层上，所述PCB板应用于32Gbps的高速链路。PCB板各层参数如表1所示。
表1 PCB板各层参数
（1）获取该PCB板传输线的差分阻抗、信号层下表面与信号参考平面的距离和各层结构参数。
根据高速链路的类型，确定该PCB板传输线的差分阻抗为100Ω，并将其作为串联器件焊盘的目标阻抗。
信号层（本实施例中为TOP层）下表面与信号参考平面（本实施例中为第一地层）的距离为5.2mil。线宽（差分走线的间隙）/>为7mil。信号线铜厚/>为1.4mil。焊盘宽度为23.16mil，焊盘铜厚/>为1.4mil。
（2）综合信号层下表面与信号参考平面的距离和各层结构参数，确定信号层下表面到焊盘参考平面的距离，将其作为最优挖空深度。
考虑到差分阻抗受到信号线宽、焊盘宽度、膜层厚度、材质、布线方式、工艺条件等诸多因素的影响，本发明经过深入的理论分析，研究各影响因素之间的内在联系，创造性地提出了以下信号层下表面到焊盘参考平面的距离的计算公式：
其中，为信号层下表面与信号参考平面的距离，/>为线宽，/>为信号线铜厚，为信号层下表面到焊盘参考平面的距离，/>为焊盘宽度，/>为焊盘铜厚，/>为特性阻抗近似计算的两个常数。本实施例经过大量的分析和验证，常数/>分别赋值为5.98和0.8。
该计算方式极大地简化了高速链路PCB板的设计思路，为高速链路中PCB板阻抗优化提供了全新的、具可操作性的解决方案。
将步骤（1）获取到的参数代入上述计算公式，得到：
综合PCB板各层深度数据，确定焊盘参考平面的位置。具体而言，根据信号层下表面到焊盘参考平面的距离，找到位置与/>最接近的接地层，并将其作为焊盘参考平面，并将该焊盘参考平面与信号参考平面之间的所有接地层的相关区域均进行挖空处理。
本实施例中，焊盘位于TOP层，经过上述过程的计算，得到信号层下表面到焊盘参考平面的距离为14.8mil。根据表1中的数据，已知第一介质层的厚度为5.2mil，第一地层的厚度为35um即1.4mil，第二介质层的厚度为8.2mil，而5.2mil+35um+8.2mil刚好为14.8mil。这说明，在本实施例中焊盘参考平面位于PCB板的第三层，即，第二地层。如图3所示，将位于第二地层与信号参考平面之间的第一地层的相关区域进行挖空处理。
（3）在最优挖空深度前提下，构建不同挖空区域的PCB板仿真模型。
本实施例设计了多种不同的挖空区域。
仿真模型1——如图4（a）所示，原始PCB板，不做任何处理。
传输线阻抗为100Ω。经过对仿真模型1的数据仿真，得到焊盘位置阻抗ImpedanceZ0=82.465Ω，两者相差17.535Ω，存在阻抗突变。此时的插损Insertion loss为﹣0.9064dB@16GHz，回损 Return loss为﹣11.2350dB@16GHz，只能应用于HBR2（5.4Gbps）等高速总线。
仿真模型2——如图4（b）所示，在原始PCB板的基础上，挖空区域为焊盘区域正投影等大。
经过对仿真模型2的数据仿真，得到焊盘位置阻抗Impedance Z0=91.182Ω，插损Insertion为﹣0.63dB@16GHz，回损Return loss为﹣19.941@10GHz。仿真模型2的焊盘位置阻抗与传输线阻抗仍相差8.818Ω。这说明，等大挖空区域太小，导致焊盘上的部分电力线和电磁线仍然会耦合到信号参考平面。
仿真模型3——如图4（c）所示，在原始PCB板的基础上，挖空区域为焊盘区域正投影外扩2mil。
经过对仿真模型3的数据仿真，得到焊盘位置阻抗Impedance Z0=93.217Ω，插损Insertion为﹣0.6097dB@16GHz，回损Return Loss为﹣23.8817dB@6.7GHz。这说明，外扩能够提升焊盘阻抗，但是外扩尺寸过小，仍不能达到阻抗要求。
仿真模型4——如图4（d）所示，在原始PCB板的基础上，挖空区域为焊盘区域正投影外扩4mil。
经过对仿真模型4的数据仿真，得到焊盘位置阻抗Impedance Z0=97.697Ω。这说明，外扩尺寸到4mil时，已经能够达到阻抗要求。
仿真模型5——如图4（e）所示，在原始PCB板的基础上，挖空区域为焊盘区域正投影外扩5mil。
经过对仿真模型5的数据仿真，得到焊盘位置阻抗Impedance Z0=99.241Ω，插损Insertion loss为﹣0.6179dB@16GHz，回损 Return loss为﹣21.6431dB@16GHz。这说明，外扩尺寸到5mil时，能够达到阻抗要求，且效果比外扩4mil更好。
相较于仿真模型1，仿真模型设计5将阻抗提升了17Ω，接近传输线阻抗，插损降低了0.4dB，回损降到了﹣20dB以下。按照回损﹣20dB的指标要求，可以应用于PCIe 5.0（32Gbps）等高速总线。
仿真模型6——如图4（f）所示，在原始PCB板的基础上，挖空区域为焊盘区域正投影外扩6mil。
经过对仿真模型6的数据仿真，得到焊盘位置阻抗Impedance Z0=99.459Ω。这说明，外扩尺寸到6mil时，也能够达到阻抗要求。
仿真模型7——如图4（g）所示，在仿真模型5的基础上，在传输线与电容连接处两侧各保留一个阶梯形，所述阶梯形的宽度和高度为3mil，与电容一角重合。
经过对仿真模型7的数据仿真，得到焊盘位置阻抗Impedance Z0=99.133Ω，插损Insertion loss为﹣0.5859dB@16GHz，回损 Return loss为﹣24.2561dB@16GHz。
（4）提取各PCB板仿真模型焊盘处的阻抗，并与焊盘目标阻抗比较，将满足阻抗差值不超过预设误差的最小挖空区域，作为最优挖空区域。
通过以上发现，焊盘尺寸+5mil已经满足阻抗要求，再挖大对焊盘阻抗已经基本不影响，反而可能会影响其他的传输线。所以本发明对挖空区域的选择原则是：在满足阻抗的前提下，尽可能减小挖空区域尺寸。
经过仿真模型1-7的比较分析，本实施例最终选择仿真模型7作为最优挖孔区域。
（5）在挖空深度和结构均为最优的前提下，构建设有不同数量和尺寸地孔的PCB板仿真模型，所述地孔均匀布置在信号层每个焊盘周围。
但是在仿真模型5的插损曲线上，明显看到有谐振点。这是由于参考平面第一地层和第二地层之间没有回流路径形成的。为了避免这个问题，本发明在焊盘周围打上地孔，提供第一地层和第二地层的回流路径。
在仿真模型7的基础上，构建设有不同数量和尺寸地孔的PCB板仿真模型。地孔需要均匀分布在每个焊盘周围。地孔高度与挖空结构的高度是相同的。
如图5所示，地孔布置1：每个焊盘周围分布2个地孔，地孔与焊盘在水平和垂直方向上中心对齐，所述地孔的孔径为10mil，孔盘为18mil。
如图6所示，地孔布置2：每个焊盘周围分布3个地孔，第一地孔与焊盘在水平方向上中心对齐，第二地孔与焊盘在垂直方向上中心对齐，第三地孔与焊盘在水平偏转45°方向上中心对齐，所述地孔的孔径为8mil，孔盘为16mil。
理论上，地孔距离挖空区域越小越好，这样可以保证最小的回流路径。但是基于PCB加工工艺考虑，距离过近，挖空区域可能会打破地孔。本发明优选3mil作为安全距离。
（6）提取各PCB板仿真模型焊盘处的阻抗，并与焊盘目标阻抗比较，将满足阻抗差值不超过预设误差且阻抗提升幅度最大的地孔布置，作为最优地孔布置方案。
本发明提出一种高速链路PCB板及其阻抗优化方法，包括：获取待优化高速链路PCB板传输线的差分阻抗、信号层下表面与信号参考平面的距离和各层结构参数，将PCB板传输线的差分阻抗作为串联器件焊盘的目标阻抗，所述PCB板为不低于6层的叠层板；综合信号层下表面与信号参考平面的距离和各层结构参数，确定信号层下表面到焊盘参考平面的距离，将其作为最优挖空深度；在最优挖空深度前提下，构建不同挖空区域的PCB板仿真模型；提取各PCB板仿真模型焊盘处的阻抗，并与焊盘目标阻抗比较，将满足阻抗差值不超过预设误差的最小挖空区域，作为最优挖空区域。本发明先优化挖空深度，精准定位焊盘参考平面，再优化挖空区域，双重优化机制，最大程度消除更高速率链路的PCB板的阻抗突变。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种高速链路PCB板阻抗优化方法，其特征在于，包括：
获取待优化高速链路PCB板传输线的差分阻抗、信号层下表面与信号参考平面的距离和各层结构参数，将PCB板传输线的差分阻抗作为串联器件焊盘的目标阻抗，所述PCB板为不低于6层的叠层板；
综合信号层下表面与信号参考平面的距离和各层结构参数，确定信号层下表面到焊盘参考平面的距离，将其作为最优挖空深度；
在最优挖空深度前提下，构建不同挖空区域的PCB板仿真模型；
提取各PCB板仿真模型焊盘处的阻抗，并与焊盘目标阻抗比较，将满足阻抗差值不超过预设误差的最小挖空区域，作为最优挖空区域。
2.如权利要求1所述的方法，其特征在于，所述综合信号层下表面与信号参考平面的距离和各层结构参数，确定信号层下表面到焊盘参考平面的距离，具体如下：
其中，为信号层下表面与信号参考平面的距离，/>为线宽，/>为信号线铜厚，/>为信号层下表面到焊盘参考平面的距离，/>为焊盘宽度，/>为焊盘铜厚，/>为特性阻抗近似计算的两个常数。
3.如权利要求1所述的方法，其特征在于，该方法在得到最优挖空深度后，先综合PCB板各层深度数据，确定焊盘参考平面的位置，再构建PCB板仿真模型。
4.如权利要求1所述的方法，其特征在于，所述不同挖空区域为：将焊盘参考平面作为投影面，由串联器件焊盘的正投影外扩一定范围所构成的区域，外扩的范围值为4mil~6mil。
5.如权利要求1所述的方法，其特征在于，所述不同挖空区域为：将焊盘参考平面作为投影面，由串联器件焊盘的正投影外扩一定范围，并在传输线与串联器件的连接处的正投影两侧保留所构成的区域，外扩的范围值为4mil~6mil，所述保留区域用于保证传输线下方参考层完整。
6.如权利要求5所述的方法，其特征在于，保留区域为对称的阶梯形或者倒梯形。
7.如权利要求1至6任一项所述的方法，其特征在于，还包括：
在挖空深度和结构均为最优的前提下，构建设有不同数量和尺寸地孔的PCB板仿真模型，所述地孔均匀布置在信号层每个焊盘周围；
提取各PCB板仿真模型焊盘处的阻抗，并与焊盘目标阻抗比较，将满足阻抗差值不超过预设误差且阻抗提升幅度最大的地孔布置，作为最优地孔布置方案。
8.如权利要求1所述的方法，其特征在于，所述PCB板应用于20Gbps以上的高速链路。
9.如权利要求8所述的方法，其特征在于，所述阻抗为100Ω±5%。
10.一种高速链路PCB板，其特征在于，所述PCB板为不低于6层的叠层板，其结构采用如权利要求1至9任一项所述的方法优化。
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