KR101036939B1

KR101036939B1 - 다중 레인용 신호 송신장치와 그 수신장치

Info

Publication number: KR101036939B1
Application number: KR1020090055036A
Authority: KR
Inventors: 신종윤; 김종호; 고제수
Original assignee: 한국전자통신연구원
Priority date: 2008-12-19
Filing date: 2009-06-19
Publication date: 2011-05-25
Also published as: KR20100071886A; JP2010148104A; JP4865030B2

Abstract

본 발명은 광통신 시스템에 관한 것으로, 특히 사용목적에 따라 다양한 전송 레인 수를 가지는 광모듈을 선택하더라도 동일한 반전 다중화 방식을 사용하여 다중 레인용 신호를 송신 및 수신할 수 있는 다중 레인용 신호 송신장치와 그 수신장치를 제공하기 위한 것으로, 본 발명은 광전송계위 신호(OTUk-Xv) 중에 클라이언트 신호를 담을 수 있는 OTUk 각각을 가상 컨테이너로 정의하고, 각 가상 컨테이너(X)에 Y개의 가상 레인을 할당하되 할당된 가상레인에 대한 식별정보를 오버헤드 구간에 삽입하여 OTUk-XvYd 형태의 다중 레인용 광전송계위 신호로 송신함을 특징으로 하며, 수신단에서는 OTUk-XvYd 형태를 가지는 광전송계위 신호의 오버헤드 구간에 삽입된 식별정보를 추출하여 수신된 신호의 스큐를 보상한후 각 가상 컨테이너별 가상레인 신호를 정렬하여 이를 본래의 광전송계위 신호인 OTUk-Xv 형태의 신호로 복구함을 특징으로 한다.

바이트 분배기, 다중레인, 매핑

Description

다중 레인용 신호 송신장치와 그 수신장치{APPARATUS FOR MULTI-LANE SIGNAL TRANSPORTING}

본 발명은 광통신 시스템에 관한 것으로, 특히 다중 레인(Multi-Lane)용 신호 송신장치와 그 수신장치에 관한 것이다.

본 발명은 지식경제부 및 정보통신연구진흥원의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다.[과제관리번호:2008-F-017-01, 과제명:100Gbps급 이더넷 및 광전송기술개발]

ITU-T G.709에서는 고용량의 OTN(Optical Transport Network) 신호를 여러 개의 저용량 OTN 신호로 전송할 수 있는 반전 다중화(inverse multiplexing) 방식으로 OTN의 VCAT(Virtual Concatenation) 규격을 정의하였다. OTN의 VCAT 규격에서는 한 예로 하나의 40Gbps급의 데이터 신호를 4개의 10Gbps급 데이터 신호로 나누어 전달하는 방식을 취하는데, 각 10Gbps급 데이터 신호마다 접속되는 물리적인 선의 길이 등이 상이하기 때문에 이들 4개 신호들의 딜레이(delay)가 각각 다르게 된다. 이처럼 신호들간의 딜레이 차이를 스큐(skew)라고 하며, 4개 신호간의 스큐 문제를 해결하기 위하여 각 10Gbps 데이터신호 내에 FAS 및 MFAS(Multi-Frame Alignment Sequence) 신호를 사용한다. 수신단에서는 FAS바이트를 통해서 정렬된 각 4개의 데이터 신호들의 MFAS을 비교하여 신호의 지연량을 계산한다. 계산된 지연량을 통해서 4개 신호에 대한 스큐를 보상하도록 하고 있다.

도 1 은 OTN의 VCAT 규격에 따른 100Gbps급의 이더넷신호(100GbE)를 11개의 10Gbps급 OTU(Optical channel Transport Unit)2 신호로 전달하는 장치를 도시한 도면이다. 100GbE의 실제 데이터 속도는 103.125Gb/s±100ppm이며, OTU2의 실제 클라이언트 신호가 수용되는 OPU(Optical channel Payload Unit)2의 데이터 용량은 9.995276962Gb/s(= 238/237 x 9.95328 Gb/s)이다. 단순 10개의 OPU2 신호를 반전 다중화(inverse multiplexing)할 경우에 99.952769Gb/s(= 10x9.995276962 Gb/s) 용량이 되므로 100GbE 신호를 비트 단위로 투명(bit-transparently)하게 수용하기에는 부족하다. 따라서 도 1과 같이 11개의 OTU2신호를 통해서 100GbE신호를 비트 단위로 투명하게 (bit-transparently) 전달할 수 있다.

하지만, 11개의 OTU2신호를 반전 다중화한 OTU2-11v의 경우 총 데이터 용량이 109.948046582(= 11 x 238/237 x 9.95328 Gb/s)이다. 따라서, 100GbE을 수용할 경우에는 총 데이터 용량의 93.794% 정도만을 사용하게 되며, 나머지 6.823Gb/s만큼의 데이터 용량은 사용하지 못하는 비효율적인 구조가 된다.

다른 일 예로 160Gbps급의 신호를 전송하는 경우를 살펴보자. 160G급 신호를 전송하기 위해서 기존 표준 프레임을 사용한 방법으로 OTU1-64v, OTU2-16v 또는 OTU3-4v방법이 있다. 이 중에서 궁극적으로 OTU3-4v가 가장 적은 용량으로 저전력 의 칩을 설계할 수 있는 방법이다. 하지만, OTU3-4v를 사용할 경우 4개의 가상 컨테이너(virtual container)를 사용하므로, 4개의 선로 또는 파장으로만 전송이 가능하다. 즉, 초기에 16개의 10G 광모듈 가격이 고가의 40G광모듈 4개 가격보다 더 저렴하므로, OTU3-4v를 사용하기 보다는 OTU2-16v를 사용하는 것을 선호하게 된다. 하지만 향후 4개의 40G 광모듈이 보다 저렴해질 경우에는 OTU3-4v로 전환하려고 할 것이다. 즉, 사용하는 광모듈에 따라 OTU2-16v 또는 OTU3-4v로 신호를 변환하기 위해서 불필요하게 디매핑 및 매핑을 수행하여야 한다.

또한 향후 저가의 40G 광모듈을 4개 사용하는 OTU3-4v라인 카드를 구현할 경우에도 다음과 같은 추가적 고려사항이 있다. 40G 광모듈과 프레이머 간의 전기인터페이스를 위해서는 직렬 40Gbps 속도로 연결하는 것은 상당히 어려운 기술이며 비용 증가를 가져온다. 40Gbps급의 고속 신호는 감쇄가 더 심하므로 전송 거리가 짧아지게 되므로 이 보다 낮은 속도의 병렬 데이터를 통해서 인터페이스하여야 한다. 병렬 데이터로 인터페이스 할 경우에도 보통 기가비트급의 병렬 데이터로 구성이 되므로, 각 병렬 데이터 간의 스큐 문제가 발생한다. 따라서 병렬 데이터로 인터페이스할 경우 별도의 각 병렬 데이터 간의 스큐를 보상하기 위한 장치가 추가로 필요하게 된다.

또 다른 일 예로 40Gbps급의 신호를 전송하는 경우를 살펴보자. 현재 MSA (Multi-Source Agreement)에서 표준화된 300pin 40G 광트랜스폰더의 경우 프레이머와의 인터페이스는 16 x 2.5Gbps를 가진다. 또한 각 2.5G 급의 병렬 데이터간의 스큐를 보상하기 위해 병렬 데이터 속도와 동일한 2.5Gb/s의 스큐 보상 채널(deskew channel)을 별도로 사용해야 한다. 또한, 이 스큐보상채널은 16 채널의 병렬 데이터를 인터페이스할 때에만 정의된 것이기 때문에 다른 인터페이스 규격과 호환이 되지 않는다. 게다가, 표준 진행 중인 40G 이더넷 신호의 광모듈 인터페이스는 스큐보상채널을 별도로 가지지 않는 4x10Gbps인터페이스를 가진다. 따라서 전송 프레이머와 40G 이더넷 광모듈과의 인터페이스를 할 경우에는 스큐보상채널 없이 고속의 기가비트 병렬 데이터 신호들의 스큐를 보상할 수 있어야 한다. 즉, 이들 각각의 광모듈을 지원해야 할 경우에 16x2.5Gbps + 스큐채널 보상 인터페이스 및 4x10Gbps 인터페이스 각각의 경우에 대해서 다른 스큐 보상 구조를 가져야 하는 비효율적인 구조이다.

이에 본 발명은 상기 문제점을 해결하기 위한 것으로, 본 발명의 목적은 사용목적에 따라 다양한 전송 레인 수를 가지는 광모듈을 선택하더라도 동일한 반전 다중화 방식을 사용하여 다중 레인용 신호를 송신 및 수신할 수 있는 다중 레인용 신호 송신장치와 그 수신장치를 제공함에 있으며,

더 나아가 본 발명의 또 다른 목적은 다양한 전송 레인 수를 가지는 광모듈을 사용하여도 동일한 프레임의 초고속 데이터 전달이 가능하고, 광모듈만 교체하여 선로의 특성에 맞도록 속도를 조정할 수 있는 다중 레인용 신호 송신장치 및 그 수신장치를 제공함에 있다.

상기 목적을 달성하기 위한 본 발명의 일실시예에 따른 다중 레인용 신호 송신장치는,

종속신호를 분할하여 복수 채널의 광전송계위 신호로 매핑하되, 각 채널에 속해 있는 가상레인신호를 구분하기 위한 가상레인마커 정보를 오버헤드 구간에 삽입하는 광전송계위신호 매핑부와;

각 채널의 광전송계위 신호 프레임을 복수 개의 가상레인으로 분배하기 위한 바이트 분배기들과;

상기 바이트 분배기 각각으로부터 출력되는 채널(X)당 Y개의 가상레인신호를 가지는 광전송계위 신호(OTUk-XvYd)를 후단에 위치하는 신호전송모듈의 전송레인 수에 맞게 비트 다중화하기 위한 n:m 비트 다중화기;를 포함함을 특징으로 한다.

본 발명의 실시예에 따르면, 여러 SerDes(Serializer Deserializer) 제조회사 및 여러 광모듈 제조회사의 제품을 사용하기 위해서 프레임에 매핑되었던 종속신호를 다시 디매핑 후 각 제품 규격에 맞는 새로운 프레임을 정의해서 매핑할 필요가 없다. 또한 기존 기술로 보유하고 있는 매핑 기술을 그대로 활용하여 종속신호를 전송 프레임에 매핑한 후에 본 발명의 실시예에 따른 장치를 사용하면, 40G 전송 프레임을 그대로 160G 전송 프레임으로 확장할 수 있는 동시에, 40G에서 사용된 제품들을 그대로 활용해서 160G 전송이 가능하다. 따라서 여러 광모듈 제품을 사용하여 시스템을 구현할 수 있으므로 시스템 구성시 특정 광모듈 제조회사에 종속적이지 않고 다양한 가격 비교를 통해서 제품을 선정 사용할 수 있으므로, 시스 템의 가격을 낮출 수 있으며, 추후 광모듈만 대체해서 업그레이드를 가능하게 하는 효과가 있다. 또한 SerDes에는 각 전기 신호간의 스큐를 보상하기 위한 어떤 로직도 필요하지 않으며, 단순한 비트 다중화 기능만 필요로 하므로 부품의 부피 및 가격을 줄일 수 있어, 시스템 전체적으로도 비용을 줄일 수 있다. 또한 기설치된 광섬유의 전송 특성이 해당 초고속 신호를 전송하지 못할 때에 병렬 광섬유를 사용하는 광모듈로 교체해서 동일한 초고속 신호를 병렬로 전달할 수 있는 이점이 있다.

이하 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명하기로 한다. 본 발명을 설명함에 있어 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략하기로 한다.

우선 앞서 언급하였던 100GbE 신호를 OTU2-11v에 수용할 때의 비효율적인 문제를 개선하기 위해 OTU2e-10v를 예로 들어 본 발명의 장치를 상세히 설명하기로 한다. 추가적으로 160Gbps급 신호 전송의 실시예 및 40Gbps급 신호 전송의 실시예도 함께 살펴보기로 하겠다.

OTU2-11v에 100GbE신호를 수용할 때의 비효율적인 문제를 해결하기 위해서 도 2와 같이 OTU2의 속도를 높인 OTU2e 신호를 10개 사용하는 대안을 생각해 볼 수 있다. OTU2e의 데이터 용량은 10.356012658 Gb/s(= 238/237 x 10.3125 Gb/s) 이다. 따라서 10개의 OTU2e 신호를 반전 다중화한 OTU2e-10v의 경우 총 데이터 용량이 103.560126582(= 10 x 238/237 x 10.3125 Gb/s)이므로 103.125Gb/s 속도를 가지는 100GbE 신호를 수용할 수 있다. 100GbE을 OTU2e-10v로 매핑할 때, 총 99.579% 정도의 데이터 용량을 사용하게 된다. 이는 0.435Gb/s만큼의 데이터 용량을 사용하는 것으로 OTU2-11v에 비해서 사용하지 않는 데이터 용량을 대략 1/15 이하로 줄일 수 있는 효율적인 구조라 할 수 있다.

OTUk-Xv 중에 클라이언트 신호를 담을 수 있는 각각의 OTUk를 가상 컨테이너라 하자. OTUk-Xv의 경우 X개의 가상 컨테이너가 존재한다. 즉, OTUk-Xv를 적용할 경우에 가상 컨테이너의 개수가 전송선로의 개수와 일치해야 하는 단점이 있다. OTU2e-10v는 10Gbps급의 속도로 10개의 선로 또는 다른 파장을 통해서만 전송이 가능하다. 가령, 10개의 10Gbps를 전송하는 광모듈보다 4개의 25Gbps를 전송하는 광모듈이 전력소비 및 비용측면에서 장점이 있더라도 본 구조에서는 사용할 수 없다. 이를 지원하기 위해서는 반전 다중화한 OTU2e-10v 신호를 다시 하나의 100GbE신호로 디매핑(demapping)한 후에 다시 새로운 25Gbps급의 신호를 새로 규정하여 이를 다시 4개로 반전 다중화하여 100GbE 신호를 매핑하여야 한다.

이러한 문제점을 해결하기 위해 동일한 반전 다중화 방식을 사용하면서도 다중 레인으로 전송이 가능하도록 각 가상 컨테이너에 가상 레인을 할당하는 전송 방법을 제시하고자 한다. 즉, OTUk 신호를 X개의 가상 컨테이너로 반전 다중화하여 전송하면서, 각 가상 컨테이너를 Y개의 가상 레인으로 구분하는 다중 레인용 전송 신호를 OTUk-XvYd라 정의하자. 예를 들어 OTU2e 신호를 10개의 가상 컨테이너로 반전 다중화하여 송수신하면서, 각 가상 컨테이너를 2개의 가상 레인으로 구분한 다중 레인용 전송 신호는 OTU2e-10v2d이다. 이때에 10개의 가상 컨테이너가 있고 각 가상 컨테이너마다 2개의 가상 레인이 있으므로 독립적인 가상 신호는 20개가 있는 셈이다. 가상 신호라 함은 X개의 가상 컨테이너 각각에 가상 레인을 Y개 할당함에 따라 독립적으로 동작할 수 있는 X × Y개의 신호를 의미한다. 따라서, 이들 가상 신호를 비트 다중화할 경우에 20의 약수에 해당하는 모든 전송 레인으로 송신하더라도 수신부에서 비트 역다중화하여 각 20개의 가상 신호를 검출하고 스큐를 보상할 수 있으면 온전히 신호를 복원할 수가 있다. 도면을 통해서 보다 상세히 설명하기로 하자.

도 3은 본 발명의 일실시예에 따른 다중레인용 신호전송장치의 구성도를 도시한 것으로, 보다 구체적으로 100GbE 신호를 수용하는 OTU2e-10v를 다양한 전송 레인으로 전달하기 장치의 블럭구성도를 도시한 것이다.

도 3을 참조하면, 100GBASE-R 처리부(300,334), OTU2e-10v 매핑처리부(302a, 302b, 302c, 302d), 바이트 분배기(304a, 304b, 304c, 304d), 병렬 10x11G 전기모듈(306, 308), 10:4 비트 다중화부(310),병렬 4x27G 광모듈(312, 314), 4:2 비트 다중화부(316), 병렬2x55G 광모듈(318, 320), 2:1 비트 다중화부(322), 직렬 1x110G 광모듈(324, 326), 1:10 비트 역다중화부(328), 바이트 재분배기(330) 및 OTU2e-10v 디매핑 처리부(330a, 330b, 330c, 330d)로 구성된다.

100GBASE-R 처리부(300)는 100Gb/s 이더넷 신호를 PCS(Physical Coding Sublayer) 처리하여 103.125Gb/s신호(100GBASE-R)를 생성한다. OTU2e-10v 매핑처리부(302a, 302b, 302c, 302d)는 100GBASE-R신호를 10개로 균등하게 분할하여 10개의 각 OTU2e 신호에 매핑한다. 바이트 분배기(304a, 304b, 304c, 304d)는 10개의 각 OTU2e 신호가 다양한 전송 레인으로 전송이 가능하도록 바이트를 2개 그룹으로 분배하고 각 가상레인을 구분할 수 있는 정보를 추가한다. 이렇게 생성된 신호는 OTU2e-10v2d 신호가 된다. OTU2e-10v2d의 각 가상 컨테이너(이하 각 n번째 가상 컨테이너를 OTU2e-#nv2d로 지칭함)는 대략 11Gbps(=255 / 237 x 10.3125Gbit/s) 정도의 속도를 가진다. OTU2e가 아닌 OTU1e나 다른 프레임을 사용할 경우에 따라 비트레이트를 조정하면 된다.

병렬 10x11G 전기모듈(306, 308) 간에는 PCB 또는 전기케이블을 통해서 생성된 OTU2e-10v2d신호를 전달한다. 병렬 10x11G 광모듈을 사용할 경우에는 광케이블를 통해서 생성된 OTU2e-10v2d신호를 광으로 변환하여 전달할 수 있다. 10:4 비트 다중화부(310)는 병렬 10x11G 전기모듈(308)에서 수신한 OTU2e-10v2d 신호를 병렬 4x27G 광모듈(312)로 전송하도록 10:4 비트 다중화한다. 10:4 비트 다중화 하면서 필요한 오버헤드 정보를 이용할 수도 있다. 병렬 4x27G 광모듈(312, 314) 간에는 OTU2e-10v2d 신호를 10:4 비트 다중화한 신호를 4개의 광케이블이나 1개의 광케이블에 4개의 파장, 또는 DQPSK+PM(Differential Quadrature Phase-Shift Keying & Polarization Modulation) 변조 방식을 통해서 전달한다.

4:2 비트 다중화부(316)는 병렬 4x27G 광모듈(314)에서 수신한 OTU2e-10v2d 신호를 병렬 2x55G 광모듈(318)로 전송하도록 4:2 비트 다중화한다. 4:2 비트 다중화하면서 필요한 OTU2e-10v2d 신호의 오버헤드 정보를 이용할 수도 있다. 병렬 2x55G 광모듈(318, 320) 간에는 OTU2e-10v2d 신호를 10:2 비트 다중화한 신호를 2개의 광케이블이나 1개의 광케이블에 2개의 파장, 또는 DQPSK 변조 방식을 통해서 전달한다.

2:1 비트 다중화부(322)는 병렬 2x55G 광모듈(320)에서 수신한 OTU2e-10v2d 신호를 직렬 1x110G 광모듈(324)로 전송하도록 2:1 비트 다중화한다. 2:1 비트 다중화 하면서 필요한 OTU2e-10v2d 신호의 오버헤드 정보를 이용할 수도 있다. 직렬 1x110G 광모듈(324, 326) 간에는 OTU2e-10v2d 신호를 10:1 비트 다중화한 신호를 1개의 광케이블에 1개의 파장을 통해서 전달한다. 1:10 비트 역다중화부(328)는 직렬 1x110G 광모듈(326)에서 수신한 OTU2e-10v2d 신호를 10:1 비트 다중화한 신호를 1:10 비트 역다중화하여 10개 레인으로 바이트 재분배기(330)와 인터페이스하도록 한다.

바이트 재분배기(330)에서는 OTU2e-10v2d 신호의 각 가상 컨테이너의 가상 레인을 검출하고, 전송하면서 발생한 가상 레인간의 스큐를 보상한 후, OTU2e-10v신호를 생성하도록 바이트를 재분배한다. OTU2e-10v 디매핑 처리부(332a,332d)에서는 바이트 재분배기(330)로부터 수신한 OTU2e-10v신호에서 100GBASE-R신호를 추출하여 100GBASE-R 처리 블록(334)으로 전달한다.

도 3은 100Gbps신호 전송에 대한 실시예이며, 병렬 10x11G 전기모듈(306, 308) 대신에 병렬 10x11G 광모듈이 대신 사용될 수도 있으며, 바이트 분배기(304) 이후에 바로 10:4 비트 다중화부(310)를 사용하고 4x27G 광모듈(312)을 통해서 바로 4채널의 100G 광전송이 가능하다. 마찬가지로, 바이트 분배기(304) 이후에 바로 10:2 비트 다중화 블록을 사용하고 2x55G 광모듈(318)을 통해서 바로 100Gb/s 전송할 수 있으며, 바이트 분배기(304) 이후에 바로 10:1 비트 다중화부를 사용하면 1x110G 광모듈(324)을 통해서 바로 100Gb/s 전송을 할 수도 있다.

이와 같이 OTU2e-10v 신호를 다양한 전송 레인 수를 가지는 광모듈을 통해 전달하기 위해서는 사용할 바이트 분배기 및 바이트 재분비기를 선택하고, OTUk-XvYd 신호를 생성하기 위해 OTUk-Xv프레임에 일부 오버헤드를 수정하면 된다. 바이트 분배기를 1바이트 단위로, 8 바이트 단위로 또는 8바이트의 배수 단위로 분배하느냐에 따라 바이트 재분배기 및 OTUk-Xv의 오버헤드(OH) 처리 블록이 달라진다.

우선, 각 프레임의 바이트를 분배하는 방법에 대한 바이트 분배기를 정의하고, 선택한 바이트 분배기에 따라 가상레인 정보를 전달하는 OTUk-Xv 매핑 블록과 이들 가상 신호를 수신하기 위한 바이트 재분배기에 대해 상세히 설명하기로 한다.

도 4a는 본 발명의 실시예를 설명하기 위해 필요한 OTU2e 프레임 구조도이다.

도 4a에 도시한 바와 같이 OTU2e 프레임은 4행, 4080열 바이트로 구성되어 있으며, 1행 1~14열은 OTU2e 오버헤드로, 2~3행 1~14열은 ODU2e 오버헤드로 사용되며, 15~16열은 OPU2e 오버헤드로 사용된다. 17~3824열은 페이로드 영역이며, OTU2e프레임 구조는 1905~1920열 바이트를 Fixed Stuff 바이트로 할당하고 있다. 하지만, 보다 효율적인 전송을 위해서 Fixed Stuff 바이트 수 및 위치를 조절할 수도 있다.

도 4b는 도 4a중 기존 OPUk-Xv의 가상연접(Virtual Concatenation) 오버헤드 구조(VCOH)를 나타낸 것이다. 15~16열의 OPUk 오버헤드 중에 15열의 1~3행의 3바이트가 가상연접 오버헤드(VCOH)로 사용된다. VCOH 오버헤드는 MFAS바이트의 5비트를 사용한 멀티프레임 구조를 가지고 있어 32번 주기로 VCOH 오버헤드 값이 갱신된다. VCOH 중 MFI(Virtual Concatenation MultiFrame Indicator) 바이트는 MFAS바이트 이외에도 가상 컨테이너에 대한 멀티프레임 식별자를 가지고 있어 MFI1 및 MFI2바이트와 같이 최대 16비트까지 가능하기 때문에 MFAS를 포함해서 최대 16,777,216(= 2²⁴)개의 ODUk 프레임 길이를 식별할 수 있다. 시퀀스 인디케이터(SQ) 바이트는 OPUk-Xv에서 X값을 나타내는 것으로 가상 컨테이너에 대한 시퀀스 또는 배열번호를 나타낸다. 따라서 SQ 바이트를 이용하면 각각의 가상 컨테이너를 구별할 수 있다. SQ바이트는 최대 2⁸개의 가상 컨테이너를 표현할 수 있다.

도 5a는 본 발명의 실시예에 따라 1 바이트 분배기를 사용할 경우의 수정된 프레임 구조 예시도이다. OTU2e 프레임 구조에서 2개의 가상 레인을 구분하기 위한 방법으로 OTU2e 오버헤드 중 1행, 13~14열에 위치한 리저브된 2바이트를 가상레인마커(VLM) 바이트로 활용한다. 첫번째 리저브된 바이트는 가상 컨테이너 #n(넘버)과 동일한 가상레인 #n을 표기하며, 두번째 리저브된 바이트는 가상레인 #n+10으로 표기한다. 예를 들어 OTU2e-10v의 3번째 가상 컨테이너를 OTU2e-#3v라고 한다면, 1행 13열에 위치한 VLM은 가상 레인 #3을 위해 할당되어 VLM3로 표기되며, 1행 14열에 위치한 VLM은 가상 레인 #13을 위해 할당되어 VLM13으로 표기된다.

도 5b와 같이 OTU2e 오버헤드의 VLM 바이트의 8비트 중에서 4비트 VCN(Virtual Container Number)는 해당하는 가상 컨테이너 번호인 #n을 의미한다. 수신한 가상레인으로부터 가상 컨테이너 #n의 정보를 알게 되면, 그 가상레인 신호 는 가상레인 #n 또는 가상레인 #n+10임을 유추할 수 있다. VLM1인 경우에는 VCN은 “0000”을 가진다. VLM5바이트의 경우 VCN은 “1000”을 가진다. 반면에 VLM11은 VLM1과 동일하게 VCN “0000”을 가지며, VLM15도 VLM5와 동일한 VCN 비트를 가진다. 이와 같이 가상레인 및 가상 컨테이너로 구분되는 가상 신호 20개를 각각 구분하기 위해서는 원칙적으로는 최소 5비트가 필요하다. 5비트로 표현할 수 있는 수는 32이기 때문이다. 하지만, 수정된 프레임 구조상 4비트만으로 가상레인 및 가상 컨테이너 20개를 구별할 수 있다. 그 이유는 뒤에서 설명할 프레임 정렬 바이트가 가상레인 #1~10과 가상 레인 #11~20가 서로 다르기 때문에 다른 프레임 정렬 바이트로 가상레인 #1~10의 그룹과 가상레인 #11~20의 그룹을 구분할 수 있기 때문이다. OTU2e 오버헤드의 VLM 바이트의 8비트 중 나머지 4비트는 각 가상레인의 VMFS(Virtual Multi-frame sequence) 로 사용한다. 가상레인 마다 각 프레임 단위가 있으며 VMFS는 이러한 프레임을 카운트한 정보이다. 4비트만 있으므로 최대 16개의 가상레인 프레임을 카운트할 수 있다. 각 가상레인의 지연차가 크게 되어서 한 프레임 내에서도 충분치 않을 경우에 멀티 프레임 시퀀스를 이용하여 몇 프레임 만큼의 스큐가 발생하였는지 알 수 있다.

앞서 언급하였지만, OTU2e-10v 프레임 구조에서 각 가상 컨테이너인 OTU2e-#nv에서 OTU2e 구조를 그대로 활용하였기 때문에, 페이로드영역 중간에 16바이트 Fixed Stuff(FS) 바이트가 4행을 차지하고 있다. 반면에 OTU1e-10v 프레임 구조를 채택할 경우에는 도 5c와 같은 프레임 구조를 가진다. OTU2e-10v의 각 가상 컨테이 너는 대략 11.095Gbps(=255 / 237 x 10.3125Gbit/s) 정도의 속도를 가지는 반면, OTU1e-10v의 각 가상 컨테이너는 대략 11.049Gbps(=255 / 238 x 10.3125Gbit/s) 정도의 속도를 가진다. 이와 같이 어떤 프레임 구조를 가지냐에 따라서 100GbE 신호를 수용할 때에 필요한 전송 데이터율을 결정할 수 있다.

도 5d는 도 5a의 프레임 구조에서 가상레인마커(VLM) 오버헤드를 확장한 프레임 구조를 예시한 것이다.

도 5d를 참조하면, 추가적으로 ODU2e 오버헤드 중 2행 1~3열의 리저브된 바이트 중에 1~2열 바이트를 가상레인마커 확장 바이트로 사용하는 예를 추가하였다. 앞서 언급한 대로 OTU2e 오버헤드의 VLM 바이트의 8비트 중에서 4비트만을 각 가상레인의 멀티프레임 시퀀스로 사용할 있다. 이때에 전체 스큐비트를 보상할 수 있는 비트 수는 최대 1,044,480 비트(=2⁴x 4 x 4080 x 8 / 2 /2)이다. 각 OTU2e-#nv의 비트율을 고려하면 94us(= 2⁴ x 4 x 4080 x 8 / 2 /(255 / 237 x 10.3125 Gbit/s)) 정도의 스큐 보상이 가능하다. 이러한 스큐 보상치를 늘리기 위해서 도 5d와 같이 가상레인마커 확장 바이트(VLM EX#n)를 추가하였다. 이와 같이 가상 멀티 플레임 시퀀스를 4비트에서 8비트로 추가 확장하여 총 12비트를 가지고 각 가상레인의 프레임을 구분할 수 있으므로 최대 267,386,880 bit(= 2¹² x 4 x 4080 x 8 /2 )만큼의 스큐 보상이 가능하다. 각 OTU2e-#nv의 비트율을 고려하면 24,098 us 정도의 스큐 보상이 가능하다.

하나의 가상 컨테이너 당 2개의 가상레인을 가지며 1바이트 분배기를 사용하 므로 도 5e와 같이 OTU2e-#nv 프레임의 각 1바이트씩 각 가상레인에 분배한다. 도 5d에서 VLM 1, VLM2,..는 가상레인 #n에 전송되는 바이트이며, VLM11,VLM12,..는 가상레인 #n+10으로 전송되는 바이트이다. 1행 13열의 VLM#n정보는 가상레인 #n으로 분배되어 전송되며, 1행 14열의 VLM#n+10 정보는 가상레인 #n+10으로 전송된다(n=1, …, 10).

1 바이트 분배기를 통과할 때의 비트열은 도 6a와 같다. 1 바이트 분배기의 입력 및 출력 비트가 1비트일 때에 출력되는 비트열을 도시한 것이 도 6a로써, 1,2,3,..24는 가상레인 #n에 전송되는 비트이며, 9,10,11..32는 가상레인 #n+10으로 전송되는 비트로, 출력은 각 가상레인을 비트 단위로 반복되도록 한다.

이러한 2개의 가상레인을 만들어주기 위한 1바이트 분배기(600)를 단순화한 구조가 도 6b에 도시되어 있다. 1바이트 분배기(600)의 입력 및 출력 비트를 1비트로 가정하였으며, 이 경우 1:2 바이트 디먹스(602)를 통해서 들어오는 비트를 바이트 단위로 역다중화하여, 상위 레인에서는 1바이트 메모리(604)를 이용하여 1바이트 저장한후 하위 레인과 정렬한 후에 다시 2:1 비트 먹스(606)를 통해 멀티레인용 OTU2e-#nvd 신호를 생성한다.

1 바이트 분배기의 입력 및 출력 비트를 128비트로 가정하였을 경우의 1 바이트 분배기(610)의 구조는 도 6c와 같다. 입력은 총 16바이트이므로 2바이트씩 신호를 재배열해주면 된다. 도 6c에서 R(612a,...612r)은 레지스터를 의미하며, 입력 신호를 한 클럭 동안 저장 후 출력한다. 1 바이트 분배기의 처리 속도를 높이기 위한 것으로 낮은 속도에서는 사용하지 않아도 된다.

이렇게 분할되어 전송되는 각 가상레인의 프레임 및 전체 프레임 구성은 도 7a 및 도 7b와 같다. 도 7a는 가상레인 #n (n=1~10)의 프레임 구조로 윗 행은 바이트로 표시한 것이며, 아래 행은 비트로 표시한 것이다. 또한, 도 7b는 가상레인 #n+10 (n=1~10)의 프레임 구조를 바이트 및 비트 단위로 표시한 것이다. 각 가상레인 #n (n=1~10) 프레임 정렬을 위해서 F6, F6, 28바이트를 이용하며, 가상레인 #n+10 (n=1~10) 프레임 정렬을 위해서는 F6, 28, 28 바이트를 이용한다. 각 가상레인 프레임을 정렬 후에는 도 5에서 정의해 놓은 VLM 바이트를 이용하여 각 가상레인의 #n를 얻는 동시에 각 가상레인간의 프레임 스큐값을 측정하고 그 스큐를 보상한다. 스큐가 보상된 후에는 가상레인의 #n에 따라 가상레인 #n 프레임과 #n+10 프레임을 1바이트 분배기의 역과정을 통해서 OTU2e-10v 프레임을 갖추게 된다.

도 5와 같은 기존 프레임을 수정하기 위해서는 도 8과 같이 OTUk-Xv 매핑부(800a,..800c)에 오버헤드(OH) 처리부(806)의 일부 기능을 추가하면 된다. OTUk-Xv 매핑부(800a,..800c)는 클라이언트 신호를 저장하고 필요한 타이밍에 신호를 매핑하기 위한 버퍼(802)를 가지며, 매핑부(804)는 OTUk 프레임의 페이로드 영역에 해당 클라이언트 신호를 매핑하는 기능을 수행한다. 오버헤드 처리부(806)에서는 이렇게 구성된 OTUk 프레임에 해당 오버헤드를 추가한다. 이후 FEC 부호기(808)에서는 OTUk 프레임의 1열~ 3824열까지의 정보바이트를 이용하여 FEC 패러티 바이트를 계산하여 3825열부터 4080열까의 FEC 바이트에 삽입한다. 스크램블러(810)는 이렇게 구성된 OTUk 신호 중에 1행 1열부터 6열을 제외한 모든 바이트를 스크램블링한다. 타이밍 생성기(820)는 이러한 OTUk신호를 생성하기 위해 필요한 프레임 시작 점부터 끝점까지의 모든 원하는 타이밍 정보를 생성한다.

도 9는 도 8에서 언급하였던 오버헤드 처리부(806)에서 기존 오버헤드는 모두 처리가 되었다고 가정하고 멀티 레인용 전송 프레임을 위해 추가되는 오버헤드 처리부를 도시한 것이다. 가상 컨테이너 번호 레지스터(806a)는 사용자가 각 오버헤드 처리부(806)에 사용할 가상 컨테이너의 번호를 설정할 수 있도록 한다. 멀티 프레임 시퀀스 생성기(806b)는 타이밍 생성기(820)로부터 가상 컨테이너의 프레임 시작 정보를 받아, 가상 컨테이너의 프레임을 12비트까지 계속해서 카운트한다. 12비트의 멀티 프레임 번호 정보 중에서 하위 4비트는 VLM 레지스터(806c)에 전달하며, 나머지 8비트는 VLM EX 레지스터(806d)에 전달한다. VLM 레지스터(806c)에서는 가상 컨테이너 번호 레지스터(806a)로부터 받은 4비트의 VCN 정보와 멀티 프레임 시퀀스 생성기(806b)로부터 받은 4비트의 VMFS 정보를 결합하여 VLM 바이트 정보를 저장한다. 오버헤드 선택기(806e)에서는 타이밍 생성기(820)로부터 오버헤드 타이밍 정보 중에서 도 5에서 정의한 VLM 바이트 및 VLM EX 바이트 위치 정보를 받아서 해당 VLM 레지스터(806c) 및 VLM EX 레지스터(806d)로부터 해당 정보를 선택한다. 오버헤드 및 데이터 선택기(806f)에서는 타이밍 생성기(820)로부터 오버헤드 타이밍 정보와 페이로드 타이밍 정보를 받아서 페이로드 영역에 데이터를 전달하고, 오버헤드 영역에는 오버헤드 선택기(806e)에서 선택된 오버헤드 정보가 전달되도록 데이터 및 오버헤드를 선택한다. 타이밍 생성기(820)는 이러한 OTUk의 오버헤드 신호의 타이밍 및 페이로도 신호의 타이밍 정보를 생성하여 해당 블록에 정보를 제공한다. 앞서 도 5에서는 1바이트 분배기를 사용하고 가상 컨테이너 및 가상 레인을 구별하기 위해서 OTU2e 오버헤드 중 리저브드된 2 바이트를 VLM 바이트로 사용하였다.

도 10a는 OTU2e 오버헤드의 리저브된 1바이트 정보만을 사용하고 8 또는 16바이트 분배기를 사용하는 경우의 수정된 프레임 구조를 예시한 것이다.

각 OTU2e-#nv 프레임을 전송할 때에 8 또는 16 바이트 단위로 각 가상레인을 전송할 경우에는 OTU2e 오버헤드중 7열에 위치한 MFAS(Multi-Frame Alignment Sequence)가 2개 프레임 단위로 가상레인에 분포가 되므로 MFAS의 최하위 비트가 0이면 가상레인 #n이고, 최하위 비트가 1이면 가상레인 #n+10임을 의미하므로 가상레인마커를 위한 추가 정보를 가질 필요가 없다. 또한 MFAS 8비트 중 최하위 비트를 제외한 나머지 7비트는 각 가상레인의 멀티프레임 시퀀스로 사용할 수 있다. 대신에 각 가상 컨테이너(OTU2e-#nv)의 #n을 구분짓기 위한 가상컨테이너마커(VCM) 오버헤드가 필요하며, 가상 컨테이너는 총 10개가 있으므로 4비트 VCN 정보만 있으면 가능하다. 도 10a에서는 ODU2e 오버헤드의 2행 1열의 리저브된 1바이트를 VCM 바이트로 사용한 예이다. OTU2e 오버헤드의 1행 13열의 리저브된 1바이트를 VCM 바이트로 사용할 수도 있으나 8바이트 분배기 보다는 16바이트 이상의 분배기에 적합하다. VCM의 8비트 중에서 나머지 4비트는 도 10b와 같이 각 가상레인의 멀티프레임 시퀀스 확장(VMFS EX) 4비트로 추가 사용이 가능하다. VCM 중 멀티 프레임 시퀀스 확장비트를 사용하지 않을 경우에 전체 스큐 비트를 보상할 수 있는 비트수는 최대 8,355,840 bit(= 2⁷ x 4 x 4080 x 8 /2 )이다. 각 OTU2e-#nv의 비트율을 고려 하면 753 us(= 2⁷x 4 x 4080 x 8 / 2 / (255 / 237 x 10.3125 Gbit/s)) 정도의 스큐 보상이 가능하다.

또한 추가적으로 VCM바이트의 나머지 4비트를 멀티프레임용 멀티 프레임 시퀀스 확장비트로 사용할 경우에는 각 가상레인 별로 총 11비트를 가지고 프레임 구분이 가능하게 되므로, 최대 133,693,440비트(= 2¹¹ x 4 x 4080 x 8 / 2 / 2 )만큼의 스큐 보상이 가능하다. 각 OTU2e-#nv의 비트율을 고려하면 12,049us(= 2¹¹ x 4 x 4080 x 8 /2/(255/237 x 10.3125 Gbit/s)) 정도의 스큐 보상이 가능한 셈이다.

도 10c는 8바이트 분배기를 사용할 경우의 OTU2e-#nv의 바이트의 가상레인 할당 구조를 도시한 것이다. 하나의 가상 컨테이너 당 2개의 가상 레인을 가지며, 8바이트 분배기를 사용하므로 OTU2e-#nv 프레임의 각 8바이트씩 각 가상레인에 분배된다. 도 10c에서 VLn은 가상레인 #n에 전송되는 바이트이며, VL_n+10은 가상레인 #n+10으로 전송되는 바이트이다. 2m번째 OTU2e-#nv 프레임에서 2행 1열의 VCM 바이트 정보는 가상레인 #n으로 분배되어 전송되며, 2m+1번째 OTU2e-#nv 프레임에서 2행 1열의 VCM바이트 정보는 가상레인 #n+10으로 분배되어 전송된다.(m=0,1,2,3,…) 하나의 프레임을 2개의 가상레인으로 나누고 2개의 프레임 마다 각 가상레인에서는 한번의 VCM 정보를 이용하게 되므로, 각 가상레인은 OTU2e-#nv의 한 주기 동안에 한번 VCM정보를 활용할 수 있다. 마찬가지로 각 가상레인에는 FAS 바이트 및 MFAS 바이트가 OTU2e-#nv의 한 주기로 전송이 되기 때문에, 각 가상레인별로 프레임 정 렬을 수행할 수 있다. 가상레인이 #n인지 또는 #n+10인지를 식별하기 위해서는 MFAS 바이트를 이용한다. MFAS바이트의 최하위 비트가 0일 때에 2m 번째 OTU2e-#nv 프레임인 경우이며 이때의 MFAS 바이트는 가상레인 #n에 위치한다. 마찬가지로, MFAS바이트의 최하위 비트가 1일 때에 MFAS바이트는 2m+1번째 OTU2e-#nv프레임에서 가상레인 #n+10에 해당한다. 따라서, 가상레인 #n의 경우에는 항상 MFAS 바이트의 8비트 중에 최하위 비트가 0으로 시작이 되며, 가상레인 #n+1의 경우에는 MFAS바이트의 최하위 비트가 1로 시작이 된다. 이와 같이 MFAS의 최하위 비트를 사용하여 두 개의 가상레인을 쉽게 구별할 수 있다. 가상레인이 식별된 후에 #n을 얻기 위해서 VCM 바이트의 4비트 VCN를 사용한다. 4비트 VCN 정보에 10개의 OTU2e-10v 프레임 중에서 어떤 가상 컨테이너에 속하는지 #n 정보를 표시하면 구별이 가능하다.

도 10d는 OTU2e 오버헤드의 1행 6열의 A2 1바이트를 VCM 바이트로 사용한 수정된 프레임 구조도이다. 앞서 언급한 바와 같이 최소 단위가 8바이트일뿐 사용할 수 있는 분배기는 8바이트의 배수이면서 4x4080의 약수이면 모두 가능하다. 가령, 16, 32, 40, 51, 64, 80 바이트 단위 등으로 구현이 가능하다. 도 10a,10d에서 도시한 프레임 구조에 16바이트 분배기를 사용할 경우에는 OTU2e오버헤드가 16바이트로 되어 있고, FAS 바이트, MFAS 바이트는 물론 VCM바이트도 하나의 16바이트로 묶어서 사용이 가능하므로 구조적으로 가상레인의 프레임을 해석하기가 쉽다.

도 10e는 16바이트 분배기를 사용할 경우의 OTU2e-#nv의 바이트의 가상레인 할당 구조를 도시한 것이다. 16바이트 분배기는 OTU2e-#nv 프레임을 각 16 바이트단위로 각 가상레인에 분배한다. 한번의 OTU2e-#nv 프레임 전송이 끝나고 다음 프 레임 전송 시에는 각 16바이트 단위로 각 가상레인에 분배하는 순서를 바꾸어서 분배한다. VLn은 가상레인 #n에 전송되는 바이트이며, VL_n+10은 가상레인 #n+10으로 전송되는 바이트이다. 2m번째 OTU2e-#nv 프레임에서 1행 6열의 VCM 바이트 정보는 가상레인 #n으로 분배되어 전송되며, 2m+1번째 OTU2e-#nv 프레임에서 1행 6열의 VCM바이트 정보는 가상레인 #n+10으로 분배되어 전송된다(m=0,1,2,3,…). 이 경우 각 가상레인에는 8 바이트 분배기를 사용한 경우와 마찬가지로 FAS 바이트 및 MFAS 바이트가 OTU2e-#nv의 한 주기로 전송되기 때문에, 동일한 프레임 정렬 기능 및 가상레인의 스큐 보상 성능을 가진다. 가상레인을 스위치하여 처음 전송한 가상레인과 다른 가상레인 부터 16바이트 단위로 전송이 되도록 한다.

한편 8바이트 분배기를 통과할 때의 비트열은 도 11a와 같다. 8바이트 분배기의 입력 및 출력 비트가 1비트일 때에 출력되는 비트열을 도시한 것이다. 1-1은 첫번째 바이트의 첫번째 비트를 뜻하며, 9-8은 9번째 바이트의 8번째 비트를 뜻한다. 1-1,1-2,..2-8은 가상레인 #n에 전송되는 비트이며, 9-1,9-2,..10-8은 가상레인 #n+10으로 전송되는 비트로, 출력은 각 가상레인을 비트 단위로 반복되도록 한다. 이러한 2개의 가상레인을 만들어주기 위한 8바이트 분배기(200)를 단순화한 구조가 도 11b에 도시되어 있다.

도 11b에서 8바이트 분배기(1100)의 입력 및 출력 비트를 1비트로 가정하였으며, 이 경우 1:2 8바이트 디먹스(1102)를 통해서 들어오는 비트를 8바이트 단위로 디먹스하며, 상위 레인은 8바이트 메모리(1104)를 이용하여 8바이트 저장한후 하위 레인과 정렬한다. 정렬된 신호는 2:2 스위치(1106) 또는 2개의 2:1 멀티플렉서/실렉터를 통해서 OTU2e-#nv의 한 주기(4x4080 바이트 단위)마다 스위치 된 후 다시 2:1 비트 먹스(1108)를 통해서 멀티레인용 OTU2e-#nvd 신호로 생성된다.

8바이트 분배기의 입력 및 출력 비트를 128비트로 가정하였을 경우의 8바이트 분배기(1110)의 구조는 도 11c와 같다. 들어오는 입력은 총 16바이트이므로 8바이트를 하나의 그룹으로 해서 각 그룹의 비트 신호를 재배열해주면 된다. 각 2:1 선택기(1112a,..1112f)를 이용하여 OTU2e-#nv의 한 주기(4x4080 바이트 단위)마다 경로 선택을 스위치한다. 64비트 레지스터(1114)는 64비트 입력 데이터 신호를 각각 한 클럭 동안 저장 후 출력하며, 이는 8바이트 분배기(1110)의 처리 속도를 높이기 위한 것으로 낮은 속도에서는 사용하지 않아도 된다.

이렇게 분할되어 전송되는 각 가상레인의 프레임 및 전체 프레임 구성은 도12a와 도 12b와 같다. 전송 순서는 첫 행을 시작으로 해서 행 방향으로 2040바이트 전송 후 다음 행을 전송한다. 도 12a는 가상레인 #n (n=1~10)의 프레임 구조로 FAS 바이트 및 MFAS바이트가 첫 행에 존재하나 VCM바이트는 2행 1열에 위치한다. 또한, 도 12b는 가상레인 #n+10 (n=1~10)의 프레임 구조를 바이트 단위로 표시한 것으로, FAS바이트 및 MFAS바이트는 다섯번째 행에 존재한다.

각 가상레인에서는 프레임 정렬을 위해서는 FAS 바이트를 이용한다. 각 가상레인 프레임 정렬 후에는 MFAS바이트의 최하위 비트를 보고 가상레인 #n인지 가상레인 #n+10인지를 식별한다(n=1~10). 도 10a에서 정의해 놓은 VCM 바이트를 이용하여 각 가상레인 및 가상컨테이너의 #n를 얻는 동시에 MFAS바이트의 7비트와 함께 이용해서 각 가상레인간의 프레임 스큐값을 측정하고 그 스큐를 보상한다. 가상레인 #n과 가상레인 #n+1의 FAS바이트 위치는 근본적으로 2x4080바이트 차이가 있음에 주의한다. 스큐가 보상된 후에는 가상레인의 #n에 따라 가상레인 #n 프레임과 #n+10 프레임을 8바이트 분배기의 역과정을 통해서 OTU2e-10v 프레임을 갖추게 된다.

16바이트 분배기를 통과할 때의 비트열은 도 13a와 같다. 도 13a는 16바이트 분배기의 입력 및 출력 비트가 1비트일 때에 출력되는 비트열을 도시한 것이다. 1-1은 첫번째 바이트의 첫번째 비트를 뜻하며 9-8은 9번째 바이트의 8번째 비트를 뜻한다. 1-1, 1-2, 2-8은 가상레인 #n에 전송되는 비트이며, 17-1,17-2,..18-8은 가상레인 #n+10으로 전송되는 비트로, 출력은 각 가상레인을 비트 단위로 반복되도록 한다. 이러한 2개의 가상레인을 만들어주기 위한 16바이트 분배기(300)를 단순화한 구조는 도 13b와 같다.

도 13에서 16바이트 분배기(1300)의 입력 및 출력 비트를 1비트로 가정하였으며, 이 경우 1:2 16바이트 디먹스(1302)를 통해서 들어오는 비트를 16바이트 단위로 디먹스하며, 상위 레인은 16바이트 메모리(1304)를 사용하여 16바이트 저장하여 하위 레인과 정렬한다. 정렬된 신호는 2:2 스위치(1306) (또는 2개의 2:1 멀티플렉서/실렉터)를 통해서 OTU2e-#nv의 한 주기(4x4080 바이트 단위)마다 스위치 한 후 다시 2:1 비트 먹스(1308)를 통해서 멀티레인용 OTU2e-#nvd 신호를 생성한다.

한편 16바이트 분배기의 입력 및 출력 비트를 128비트로 가정하였을 경우의 16바이트 분배기(1310)의 구조는 도 13c와 같다. 도 13c에서 입력은 총 16바이트이 므로 입력된 16바이트중 일부를 64비트 레지스터(1316)를 이용하여 한 클럭 동안 저장하며, 64비트 레지스터(1312)로부터 출력되는 16바이트 중 하위 8바이트 R[63:0] 신호를 64비트 레지스터(1314)를 이용하여 한 클럭 동안 저장한다. 64비트 레지스터(1316)의 출력 R[127:64] 신호와 16바이트 분배기(1310)의 입력 C[127:64]신호를 각 2:1 선택기(1318a, 1318c, 1318e, 1318g)를 이용하여 OTU2e-#nv의 한 주기(4x4080 바이트 단위)마다 경로 선택을 스위치한다. 마찬가지로 64비트 레지스터(1312)의 출력 R[63:0] 신호와 64비트 레지스터(1314)의 출력 P[63:0]신호를 각 2:1 선택기(1318b, 1318d, 1318f, 1318h)를 이용하여 OTU2e-#nv의 한 주기(4x4080 바이트 단위)마다 경로 선택을 스위치한다. 2:1 비트 다중화기(1320)에서는 상위 2:1 선택기(1320a, 1320c, 1320e, 1320g) 및 하위 2:1 선택기(1320b, 1320d, 1320f, 1320h)에서 출력되는 신호를 2:1 비트 다중화하여 최종 도 13a와 같은 신호를 출력하게 한다.

이렇게 분할되어 전송되는 각 가상레인의 프레임 및 전체 프레임 구성은 도14a와 도 14b와 같다. 전송 순서는 첫행을 시작으로 해서 행 방향으로 4080바이트 전송 후 다음 행을 전송한다. 도 14a는 가상레인 #n (n=1~10)의 프레임 구조로 FAS 바이트 및 MFAS바이트, VCM바이트가 첫 행에 위치한다. 또한, 도 14b는 가상레인 #n+10 (n=1~10)의 프레임 구조를 바이트 단위로 표시한 것으로 FAS바이트 및 MFAS바이트, VCM바이트는 세번째 행에 존재한다.

각 가상레인에서는 프레임 정렬을 위해서는 FAS 바이트를 이용한다. 6번째 A2 바이트가 없어도 나머지 1열 ~ 5열의 FAS 바이트만으로도 충분히 프레임 정렬이 가능하다. 각 가상레인 프레임을 정렬한 후에는 MFAS바이트의 최하위 비트를 보고 가상레인 #n인지 또는 가상레인 #n+10인지를 식별한다(n=1~10). 도 10d에서 정의해 놓은 VCM 바이트를 이용하여 각 가상레인 및 가상 컨테이너의 #n를 얻는 동시에 MFAS바이트의 7비트와 함께 이용해서 각 가상레인간의 프레임 스큐값을 측정하고 그 스큐를 보상한다. 가상레인 #n과 가상레인 #n+1의 FAS바이트 위치는 근본적으로 2x4080바이트 차이가 있음에 주의한다. 스큐가 보상된 후에는 가상레인의 #n에 따라 가상레인 #n 프레임과 #n+10 프레임을 16바이트 분배기의 역과정을 통해서 OTU2e-10v 프레임을 갖추게 된다.

도 10에서 언급한 ODU2e 오버헤드 중에서 리저브된 바이트 1바이트를 추가로 사용하거나 OTU2e 오버헤드 중에서 A2 바이트 하나를 VCM 바이트로 대체하도록 하는 프레임 수정은 도 8에서 언급되었던 오버헤드 처리부(806)에서 수행된다.

도 15는 8바이트 이상의 분배기를 선택하였을 경우에 기존 오버헤드는 모두 처리가 되었다고 가정하고 멀티 레인용 전송 프레임을 위해 추가되는 오버헤드 처리 블록을 도시한 것이다.

도 15를 참조하면, 가상컨테이너 번호 레지스터(1502)는 사용자가 각 오버헤드 처리부(1500)에 사용할 가상 컨테이너의 번호를 설정할 수 있도록 한다. 멀티 프레임 시퀀스 생성기(1504)는 타이밍 생성기(1520)로부터 가상 컨테이너의 프레임 시작 정보를 받아 가상 컨테이너의 프레임을 12비트까지 계속해서 카운트한다. 12비트의 멀티 프레임 번호 정보 중에서 하위 8비트는 MFAS 레지스터(1508)에 전달하며, 나머지 4비트는 VCM 레지스터(1506)에 전달한다. VCM 레지스터(1506)에서는 가 상 컨테이너 번호 레지스터(1502)로부터 받은 4비트의 VCN 정보와 멀티 프레임 시퀀스 생성기(1504)로부터 받은 4비트의 VMFS EX정보를 결합하여 VCM 바이트 정보를 저장한다. 오버헤드 선택기(1510)에서는 타이밍 생성기(1520)로부터 오버헤드 타이밍 정보 중에서 도 10a에서 정의한 VCM 바이트 및 MFAS 바이트 위치 정보를 받아서 해당 VCM 레지스터(1506) 및 MFAS 레지스터(1508)로부터 해당 정보를 선택한다. 오버헤드 및 데이터 선택기(1512)에서는 타이밍 생성기(1520)로부터 오버헤드 타이밍 정보와 페이로드 타이밍 정보를 받아서 페이로드 영역에 데이터가 전달되고 오버헤드 영역에는 오버헤드 선택기(1510)에서 선택된 오버헤드 정보가 전달되도록 데이터 및 오버헤드를 선택한다. 타이밍 생성기(1520)는 이러한 OTUk의 오버헤드 신호의 타이밍 및 페이로도 신호의 타이밍 정보를 생성하여 해당 블록에 정보를 제공한다.

지금까지 도 10에서는 8바이트 또는 16바이트 분배기를 사용할 때에 가상 컨테이너를 구별하기 위해서 ODU2e 오버헤드 중에서 리저브된 바이트 1바이트를 추가로 사용하거나 OTU2e 오버헤드 중에서 A2 바이트 하나를 VCM 바이트로 대체하는 프레임 구조를 설명하였다.

도 16a는 8바이트 또는 16바이트 분배기를 사용하면서 OPU2e 오버헤드의 VCOH(Virtual Concatenation OverHead) 중 리저브된 1바이트 정보만을 사용한 수정 프레임 구조도를 예시한 것이다.

앞서 설명한 도 4b에서 기존 OPUk-Xv의 가상연접 오버헤드를 그대로 이용하고 8바이트 또는 16바이트 분배기를 사용할 경우에 가상레인 #n+10가 어느 가상 컨 테이너에 해당하는지를 구별할 수 없기 때문에 다양한 전송 레인으로 전송할 수 없다. 왜냐하면 8바이트 또는 16바이트 분배기를 사용할 경우에 MFAS바이트의 최하위 비트가 0 또는 1이냐에 따라서 가상레인이 결정되는데, SQ 바이트의 정보가 MFAS바이트의 최하위 비트가 0인 경우에만 제공되기 때문에 가상레인 #n만 가상 컨테이너의 시퀀스 정보를 알 수 있다. 이를 해결하기 위한 간단한 방법으로 도 16a와 같이 MFAS의 4~8번 비트가 “00011”일 때에 VCOH1의 리저브된 바이트에 SQ바이트와 동일한 정보를 제공하면 가상레인 #n+10에도 가상컨테이너의 시퀀스 정보를 제공할 수 있다. 8바이트 분배기를 사용할 경우에는 도 10c에 도시한 가상레인 할당 구조를 적용하며, 16바이트 분배기를 사용할 경우에는 도 10e에서 도시한 가상레인 할당 구조를 적용한다.

8바이트 분배기를 사용할 경우에는 VCOH1바이트가 FAS 및 MFAS 바이트와 분리가 되므로 가상레인 #n은 MFAS바이트의 4~8번 비트가 “00010”일 경우에 그 다음에 위치하는 VCOH1 바이트를 읽을 때에 SQ 바이트 정보를 얻게 된다. 반대로 가상레인 #n+10은 MFAS 바이트의 4~8번 비트가 “00011”일 경우에 그 다음에 위치하는 VCOH1바이트를 읽을 때에 SQ바이트 정보를 얻게 된다. 16바이트 분배기를 사용할 경우에는 16바이트가 한 단위이므로 FAS 및 MFAS바이트를 포함하여 1행 15열의 VCOH1바이트를 모두 포함하고 있으므로, FAS바이트를 이용하여 프레임을 정렬하고 MFAS바이트의 최하위 비트를 이용하여 가상레인 #n 인지 또는 가상레인 #n+10인지를 구분한다. 또한, 가상레인 #n은 MFAS바이트의 4~8번 비트가 “00100”일 경우에 VCOH1바이트를 읽으면 SQ바이트 정보를 얻을 수 있다. 가상레인 #n+10은 MFAS바이 트의 4~8번 비트가 “00011”일 경우에 VCOH1바이트를 읽으면 SQ바이트 정보를 얻을 수 있다. MFAS바이트의 8비트 중 최하위 비트를 가상레인을 구별하는데 사용하고, 나머지 7비트는 각 가상레인의 멀티프레임 시퀀스로 사용할 수 있다. 각 가상레인별로 총 7비트를 가지고 프레임 구분이 가능하게 되므로 최대 8,355,840비트(= 2⁷ x 4 x 4080 x 8 /2 )만큼의 스큐 보상이 가능하다. 각 OTU2e-#nv의 비트율을 고려하면 753us(= 2⁷ x 4 x 4080 x 8/2/(255/237 x 10.3125 Gbit/s)) 정도의 스큐 보상이 가능하다.

도 16b는 8바이트 또는 16바이트 분배기를 사용하면서 각 가상 컨테이너의 가상레인을 할당한 개수를 m이라고 할 때의 VCOH1 바이트 중의 m개의 리저브된 바이트 또는 m+1개의 리저브된 바이트를 사용한 수정된 프레임 구조도이다.

각 가상 컨테이너를 몇 개의 가상레인으로 할당하느냐에 따라서 MFAS바이트의 4~8번 비트가 “01000”부터 “01000”+ m-1까지의 VCOH1의 리저브된 바이트에 SQ바이트와 동일한 정보를 제공한다. 가령 OTU2e-4v를 이용해서 각 가상컨테이너의 가상레인을 4개씩 할당한다면 도 16b에서와 같이 MFAS바이트의 4~8번 비트가 “01000”부터 “01011”까지의 VCOH1바이트에 SQ바이트 정보를 제공한다. SQ바이트가 제공된 마지막 행 번호를 가지고 수신단에서는 최대 몇 개까지의 가상레인이 할당되었는지에 대한 정보 또한 얻을 수 있다. 즉, VCOH1바이트 중에서 마지막 SQ바이트가 존재하는 MFAS바이트의 4~8번 비트값 중에 최대값을 찾는다. 그 최대값에서 7을 빼면 사용한 가상레인 수를 얻을 수 있다. 또는 VCOH1바이트 중의 리저브된 바 이트 하나를 가상레인의 총 사용 개수를 표기하는 바이트로 할당할 수도 있다. 도16b는 MFAS바이트의 4~8번 비트가 “00110”일때에 TVL(Total number of Virtual lane)바이트를 할당한 예이다.

도 16c는 할당한 가상레인 개수만큼의 SQ바이트를 사용한 도 16b의 프레임 구조에서 각 가상레인의 멀티프레임 정보를 제공하기 위해서 VCOH1 바이트 중의 m개의 리저브된 바이트를 MFI 바이트로 사용한 프레임 구조의 한 예이다.

각 가상 컨테이너를 몇 개의 가상레인으로 할당하느냐에 따라서 MFAS바이트의 4~8번 비트가 “01000”부터 “01000”+ m-1까지의 VCOH1의 리저브된 바이트에 SQ바이트와 동일한 정보를 제공한다. 이러한 프레임 구조에서 스큐 보상 능력을 향상 시키기 위해서 앞에서는 도 10d와 같이 OTUk 오버헤드의 리저브된 바이트 1개를 가상레인의 멀티프레임 정보로 활용하였다. 그러나 도 16c는 OTUk 오버헤드를 사용하지 않고 VCOH1 바이트 중의 m개의 리저브된 바이트를 가상레인의 멀티프레임 정보를 제공하도록 하는 방법이다. 물론 스큐 보상 능력을 더욱 확장 시키기 위해서는 MFI1바이트는 물론 MFI2 바이트를 VCOH1 바이트 중의 m개의 리저브된 바이트에서 제공하도록 하면 된다. 단, VCOH1바이트의 리저브된 바이트로 사용할 수 있는 바이트는 24개 정도되므로, MFI1바이트만을 사용할 경우에는 가상레인을 14개 사용할 수 있으나, MFI1 및 MFI2바이트를 모두 추가할 경우에는 가상레인을 8개 정도만 사용할 수 있다.

사용할 수 있는 가상레인 수를 증가시키거나 스큐 보상 능력을 향상시키기 위해서 다른 방법으로는 VCOH1바이트 정의를 MFAS바이트의 4~8번 비트만 사용한 것 은 3~8번 비트 또는 그 이상의 비트를 사용하도록 하는 방법도 있다. 도 16c와 같이 가상레인을 4개 사용하여 VCOH1 바이트의 리저브된 4개 바이트를 MFI1 바이트로 추가 사용한 경우를 살펴보자.

4개의 가상레인이 사용되므로 MFAS바이트의 8비트 중 최하위 2비트를 가상레인을 구별하는데 사용하고, 나머지 6비트는 각 가상레인의 멀티프레임 시퀀스로 사용할 수 있다. MFI1바이트를 각 가상레인의 멀티프레임 시퀀스 확장비트로 사용할 수 있으므로, 각 가상레인별로 총 14비트를 가지고 각 가상레인의 멀티프레임 구분이 가능하게 되므로, 최대 1,069,547,520 bit(=2¹⁴ x 4 x 4080 x 8 /2 )만큼의 스큐 보상이 가능하다. 각 OTU2e-#nv의 비트율을 고려하면 96,392 us(=2¹⁴ x 4 x 4080 x 8/2/(255/237 x 10.3125 Gbit/s)) 정도의 스큐 보상이 가능하다.

만약에 MFI1바이트를 추가로 사용하지 않을 경우에는 MFAS바이트의 6비트만을 가지고 각 가상레인의 멀티 프레임 시퀀스로 사용할 수 있으므로 각 가상레인의 멀티프레임 구분이 가능하게 되므로 최대 4,177,920비트(=2⁶x 4 x 4080 x 8/2 )만큼의 스큐 보상이 가능하고, 각 OTU2e-#nv의 비트율을 고려하면 376us(=2⁶ x 4 x 4080 x 8 /2/(255/237 x 10.3125 Gbit/s)) 정도의 스큐 보상이 가능하다.

도 17a는 8바이트 또는 16바이트 분배기를 사용하면서 OPU2e 오버헤드의 VCOH 중의 리저브된 1바이트를 추가적으로 SQ바이트로 사용하는 멀티 레인용 전송 프레임을 위해 추가되는 오버헤드 처리부를 도시한 것이다.

도 17a를 참조하면, SQ 레지스터(1702)는 사용자가 각 오버헤드 처리부(1700)에 사용할 가상 컨테이너의 번호를 설정할 수 있도록 하며, 기존에 4비트 정보만을 제공하였다면 SQ 바이트는 8비트 정보를 제공하여 보다 많은 가상 컨테이너를 표현할 수 있다(사용자 신호 입력에 대해서는 생략하였다). 멀티 프레임 시퀀스 생성기(1704)는 타이밍 생성기(1720)로부터 가상 컨테이너의 프레임 시작 정보를 받아, 가상 컨테이너의 프레임을 24비트까지 계속해서 카운트한다. 24비트의 멀티 프레임 번호 정보 중에서 하위 8비트는 MFAS 레지스터(1712)에 전달하며, 그 다음 8비트는 MFI1 레지스터(1708)에 전달하고 나머지 8비트는 나머지 MFI2 레지스터(1706)에 전달한다. MFAS 디코딩부(1710)에서는 MFAS 정보의 4~8번째 비트에 대한 정보를 받아 "0011" 또는 "0100" 일 경우에 오버헤드 선택기(1714)에서 SQ 정보를 선택하도록 하는 선택제어신호를 출력한다. 또한 MFAS의 4~8번째 비트가 “00000”일 경우에는 오버헤드 선택기(1714)에서 MFI1 레지스터(1708)로부터 MFI1 정보를 선택하도록 선택 신호를 출력한다. MFAS의 4~8번째 비트가 “00001”일 경우에는 오버헤드 선택기(1714)에서 MFI2 레지스터(1706)로부터 MFI2 정보가 선택되도록 선택신호를 출력한다.

한편 MFAS 레지스터(1712)에서는 멀티 프레임 시퀀스 생성기(1704)로부터 받은 하위 8비트 정보를 저장하며, MFI1 레지스터(330)에서는 멀티 프레임 시퀀스 생성기(1704)로부터 받은 중간 9번째부터 16번째에 해당하는 8비트 정보를 저장한다. 또한 MFI2 레지스터(1706)에서는 멀티 프레임 시퀀스 생성기(1704)로부터 받은 상위 8비트 정보를 저장한다. 오버헤드 선택기(1714)에서는 타이밍 생성기(1720)로부 터 오버헤드 타이밍 정보 중에서 도 16에서 정의한 VCOH 바이트 및 MFAS 바이트 위치 정보를 받으며, MFAS 디코딩부(1710)로부터는 VCOH 바이트 중에서 MFI1 바이트, MF2바이트 및 SQ 바이트 선택제어신호를 받아서, 해당 SQ 레지스터(1702), MFI1 레지스터(1708), MFI2 레지스터(1706) 및 MFAS 레지스터(1712)로부터의 출력정보를 선택한다. 오버헤드 및 데이터 선택기(1716)에서는 타이밍 생성기(1720)로부터 오버헤드 타이밍 정보와 페이로드 타이밍 정보를 받아서 페이로드 영역에 데이터를 전달하고 오버헤드 영역에는 오버헤드 선택기(1714)에서 선택된 오버헤드 정보가 전달되도록 데이터 및 오버헤드를 선택한다. 마지막으로 타이밍 생성기(1720)는 이러한 OTUk의 오버헤드 신호의 타이밍 및 페이로도 신호의 타이밍 정보를 생성하여 해당 블록에 정보를 제공한다.

지금까지 도 10에서는 가상 컨테이너를 구별하기 위해 VCM 바이트 중에 VCN 정보를 사용하였으며, 도 16에서는 가상 컨테이너를 구별하기 위해 SQ 바이트를 사용하였다. 그리고 도 10에서는 가상레인을 구별하면서 가상레인의 스큐를 측정하고 보상하기 위해서 MFAS 바이트 및 VMFS EX 정보를 이용하였다. 한편 도 16에서는 가상레인을 구별하면서 가상레인의 스큐를 측정하고 보상하기 위해서 MFAS 바이트 및 MFI1 정보를 이용하였다. 이러한 경우 가상레인을 MFAS바이트로 구별할 수 있는 전제는 가상레인 수가 MFAS 바이트로 표현 가능한 256의 약수인 경우이다. 즉, 2, 4, 8, 16, 32, 64, 128, 256 등이다. 만약에 가상레인 수를 상기 약수 이외의 수로 설정하고자 할 경우에는 MFAS 바이트의 개수를 가상레인 수의 배수로 한정하지 않는 이상, MFAS 바이트를 이용하여 가상레인을 구별하는 것은 어렵다. 이러한 경우를 고려하여 몇 가지를 예를 추가로 설명하기로 한다.

첫 번째 방법은 도 16b와 동일하게 가상 컨테이너를 구별하기 위해서 VCOH1 바이트 중에 SQ 바이트를 사용한다. 가상레인을 구별하고 스큐를 보상하기 위한 정보 바이트로 VMFS(Virtual Multi-frame sequence)를 정의하며 이를 도 10a 또는 도 10d에서 사용한 VCM 대신 사용한다. MFAS와 같이 256을 주기로 반복되는 것과 달리 VMFS의 값을 8비트로 표현할 수 있는 가상레인수의 최대 배수 x 값까지를 주기로 사용한다. 즉, MFAS는 0에서 255까지 하나씩 값이 증가하는 반면에, 여기서의 VMFS는 가상레인을 구별하는 동시에 각 가상레인의 스큐를 측정할 수 있도록 0에서 x-1까지 하나씩 값이 증가하도록 한다. 가령 가상레인을 5로 할 경우 VMFS의 값을 0에서 254까지로 하나씩 증가하도록 설정(8비트로 표현할 수 있는 5의 최대 배수는 255임)한다. 따라서 수신한 VMFS 값에 modulo 5를 하면 (즉, 5의 나머지를 계산하면) 어느 가상레인에 속하는지 구별할 수 있다. 또한 각 가상레인 간의 스큐는 5로 나눈 몫 또는 VMFS 전체값을 통해서 측정할 수 있다. 가상레인을 10으로 할 경우에도 마찬가지로 VMFS의 값을 0에서 249까지 하나씩 증가하도록 한다(8비트로 표현할 수 있는 10의 최대 배수는 250임). 수신한 VMFS값에서 modulo 10을 하면 어느 가상레인에 속하는지 구별할 수 있다.

두 번째 방법은 도 5a와 유사하게 1행 13과 14열에 위치한 리저브된 2개 바이트를 VMFS1 및 VMFS2로 이용하는 방법이 있다. 이는 전에 1바이트로 VFMS를 사용한 것보다 더 많은 스큐 보상 능력을 필요로 할 때에 사용한다. 또 다른 방법으로 1바이트는 VFMS로 사용하고 나머지 리저브된 바이트 중에 가상 컨테이너 VCN을 사 용한 나머지 비트를 VFMS의 확장 비트로 사용한다.

도 17b는 8바이트 또는 16바이트 분배기를 사용하면서 OPUk 오버헤드의 리저브된 바이트를 추가적으로 SQ 및 VMFS1, VMFS2 바이트로 사용하는 멀티 레인용 전송 프레임을 위해 추가되는 오버헤드 처리부를 도시한 것이다.

도 17b를 참조하면, SQ 레지스터(1752)는 사용자가 각 오버헤드 처리부(1750)에 사용할 가상 컨테이너의 번호를 설정할 수 있도록 한다. 가상 멀티 프레임 시퀀스 생성기(1754)는 타이밍 생성기(1730)로부터 가상 컨테이너의 프레임 시작 정보를 받아, 가상 컨테이너의 프레임을 16비트로 표현할 수 있는 가상레인 수의 최대 배수를 주기로 계속해서 카운트한다. 이렇게 계산되는 16비트 중에서 하위 8비트는 VMFAS1 레지스터(1756)에 전달되며, 그 다음 8비트는 VMFAS2 레지스터(1758)에 전달된다.

한편 VMFAS1 레지스터(1756)에서는 가상 멀티 프레임 시퀀스 생성기(1754)로부터 받은 하위 8비트 정보를 저장하며, VMFAS2 레지스터(1758)에서는 가상 멀티 프레임 시퀀스 생성기(1754)로부터 받은 상위 8비트 정보를 저장한다. 오버헤드 선택기(1760)에서는 타이밍 생성기(1730)로부터 오버헤드 타이밍 정보 중에서 VCOH 바이트, VMFAS1 및 VMFAS2 바이트 위치 정보를 받아서 해당 SQ 레지스터(1752), VMFAS1 레지스터(1756) 및 VMFAS2 레지스터(1758)로부터의 출력정보를 선택한다. 오버헤드 및 데이터 선택기(1762)에서는 타이밍 생성기(1730)로부터 오버헤드 타이밍 정보와 페이로드 타이밍 정보를 받아서 페이로드 영역에 데이터를 전달하고 오버헤드 영역에는 오버헤드 선택기(1760)에서 선택된 오버헤드 정보가 전달되도록 데이터 및 오버헤드를 선택한다. 마지막으로 타이밍 생성기(1730)는 이러한 OTUk의 오버헤드 신호의 타이밍 및 페이로도 신호의 타이밍 정보를 생성하여 해당 블록에 정보 제공하는 역할을 담당한다.

이상에서 설명한 바이트 분배기 및 OTUk-Xv 매핑부에 의해서 생성된 OTUk-XvYd 신호가 전송된 후, 수신단에서는 바이트 재분배기에 의해서 OTUk-XvYd 신호의 각 가상 컨테이너 및 가상레인을 검출한다. 그리고 검출된 각 가상 신호간에 발생한 스큐를 보상하고 이를 재분류하여 OTUk-Xv 신호를 얻는다. 이에 대해 설명하면,

우선 도 18은 본 발명의 실시예에 따라 OTUk-Xv2d를 OTUk-Xv 신호로 바이트 재분배하는 바이트 재분배기(100)의 블럭구성을 도시한 것이다.

도 18을 참조하면, 1:2 비트 디먹스들(1802)은 수신부의 N:X 비트 디먹스로부터 총 X개의 채널을 통해 OTUk-Xv2d 신호를 수신받는다. 각 채널에는 2개의 가상레인신호가 있으며, 이 두 개의 가상레인은 1:2 비트 역다중화를 통해서 분리된다. 분리된 각 가상레인 신호는 지연 쉬프터(1804)에 입력된다. 각 가상레인 간에는 전송하면서 발생한 스큐(즉, 서로 간의 데이터 지연)가 발생하여 있으며, 스큐 컨트롤러(1806)로부터 지연 조정값을 받아 각 가상레인의 지연을 조정하게 된다.

각 지연 쉬프터(1804)로부터 지연 조정된 가상레인 신호는 각 가상 컨테이너(Virtual container:VC) 검출기 및 가상레인 오버헤드(Virtual lane OverHead:VLOH) 처리부(1808)에 입력된다. VC 검출기 및 VLOH 처리부(1808)에서는 입력된 각 가상레인의 오버헤드를 처리하여 VL #n 및 VC #n값을 추출한다. 이렇게 추출된 VL #n 및 VC #n값과 함께 VC 및 VL 데이터를 가상컨테이너(VC) 및 가상레 인(VL) 정렬기(1810)에 전달한다. 또한 VC 검출기 및 VL 오버헤드 처리부(1808)에서 검출된 각 VL의 프레임 시작신호(Frame Start signal) 및 가상레인 멀티프레임 시퀀스(VMFS) 정보를 스큐 컨트롤러(1806)로 전달한다.

스큐 컨트롤러(1806)에서는 각 VC 검출기 및 VLOH 처리부(1808)로부터 수신된 각 가상레인 멀티프레임 시퀀스 정보를 활용하여 모든 VL 간의 프레임 스큐 발생 여부와 발생한 프레임 스큐값을 계산한다. 또한 VC 검출기 및 VLOH 처리부(1808)로부터 받은 각 VL의 프레임 시작신호를 이용하여 각 VL간의 프레임 내에서의 데이터 스큐값을 계산한다. 따라서 스큐 컨트롤러(1806)에서는 모든 VL 및 VC간에 발생한 스큐값을 측정할 수 있다. 또한, 스큐 컨트롤러(1806)에서는 측정된 스큐값을 통해서 각 VC 및 VL간 발생한 스큐를 보상하기 위한 스큐 보상값을 계산할 수 있으며, 이는 곧 각 지연 쉬프터(1804)에 해당 지연 조정값으로 전달된다.

VC 및 VL 정렬기(1810)에서는 각 VC 검출기 및 VLOH 처리부(1808)로부터 VC 및 VL 데이터와 VL #n 및 VC #n값을 수신 받는다. VC 및 VL 데이터 중에서 같은 VC#n을 가지는 VL를 모으고 이러한 같은 VC #n을 가진 VL 들을 VL #n값에 따라 정렬하여 OTUk-Xv 신호를 얻는다. 이렇게 얻어진 OTUk-Xv 신호는 도 3에 도시한 OTUk-Xv 디매핑 처리부(332)로 전달된다.

지금까지는 가상레인이 2개인 경우를 설명한 것이며, 가상레인이 4개로 구성되는 OTUk-Xv4d 신호일 경우에는 1:2 비트 디먹스(1802) 대신에 1:4 비트 디먹스를 사용하며, 4X개의 지연 쉬프터(1804) 및 4X개의 VC 검출기 및 VLOH 처리부(1808)이 사용된다. 마찬가지로 스큐 컨트롤러(1806)에는 4X개의 프레임 시작신호(Frame Start signal) 및 가상레인 멀티프레임 시퀀스(VMFS) 정보를 수신 받게 되며, 4X개의 지연 조정값을 각 지연 쉬프터(1804)로 전달하게 된다. VC 및 VL 정렬기(1810)에서는 VC 검출기 및 VLOH처리부(1808)로부터 4X개의 VL 데이터와 함께 VL #n 및 VC #n값을 받아 VC 및 VL을 정렬한다.

도 19a 내지 도 19c는 VC를 검출하고 VL 오버헤드를 처리하는 VC 검출기 및 VLOH 처리부(1808)의 내부 블록 구성을 도시한 것이다. 앞서 언급한 바와 같이 1 바이트 분배기, 8바이트 이상의 분배기를 사용할 경우에 바이트 재분배기(1800) 중에서 VC 검출기 및 VLOH 처리부(1808)를 대체 사용하면 된다.

도 19a는 도 5와 같은 프레임을 가지면서 도 6과 같은 1바이트 분배기를 사용할 경우에 VC 검출기 및 VLOH 처리부 구성을 도시한 것이다.

우선 OTUk-Xv2d 신호가 입력된다고 가정하면 X개의 가상 컨테이너로 구성되며, 각 가상 컨테이너는 2개의 가상레인을 가지고 있다. 1바이트 분배기를 사용했을 경우, 가상레인 #1 ~ X와 가상레인 #X+1 ~ 2X의 프레임 정렬 바이트가 다르기 때문에, VC 검출기 및 VL 오버헤드 처리부(1808)에는 “A1 A1 A2” 프레임 정렬기(1901) 및 “A1 A2 A2” 프레임 정렬기(1903)을 가진다(여기서의 예는 A1은 “11110110” 비트, A2는 “00101000”비트이다).

A1 A1 A2 프레임 정렬기(1901)에서는 들어오는 가상레인 신호가 “A1 A1 A2”와 같은 프레임 정렬 시퀀스를 가지고 있는지를 검출하며, A1 A1 A2 로 시작하는 프레임이 검출되었을 때에 활성화(activated)되어 있던 Out of Lock 신호를 비활성화시킨다. 프레임이 검출되었을 때에 들어오는 A1 A1 A2 순으로 병렬 데이터를 정 렬하며, 프레임 스타트 신호와 OH 바이트를 읽기 위한 타이밍을 생성하여 데이터 선택기(1905)에 송신한다.

마찬가지로 A1 A2 A2 프레임 정렬기(1903)에서는 들어오는 가상레인 신호가 “A1 A2 A2”와 같은 프레임 정렬 시퀀스를 가지고 있는지를 검출하며, A1 A2 A2 로 시작하는 프레임이 검출되었을 때에 활성화(activated)되어 있던 Out of Lock 신호를 비활성화시킨다. 프레임이 검출되었을 때에 들어오는 A1 A2 A2 순으로 병렬 데이터를 정렬하며, 프레임 스타트 신호와 VLM 오버헤드 바이트를 읽기 위한 타이밍을 생성하여 데이터 선택기(1905)에 송신한다.

데이터 선택기(1905)에서는 “A1 A1 A2” 프레임 정렬기(1901) 에서 수신한 Out of Lock신호가 비활성화될 경우에 “A1 A1 A2” 프레임 정렬기(1903)로부터 들어오는 데이터, VLM 오버헤드 추출 타이밍 신호, 프레임 스타트 신호를 선택한다. 이 중 데이터, VLM 오버헤드 추출 타이밍 신호는 VLM 오버헤드 추출기(1907)에 전달하며 프레임 스타트 신호는 스큐 컨트롤러(1806)로 전달된다. 또한, 데이터 선택기(1905)에서는 “A1 A2 A2” 프레임 정렬기(1903) 에서 수신한 Out of Lock신호가 비활성화될 경우에 “A1 A2 A2” 프레임 정렬기(1903)로부터 들어오는 데이터, VLM 오버헤드 추출 타이밍 신호, 프레임 스타트 신호를 선택한다. 이 중 데이터, VLM 오버헤드 추출 타이밍 신호는 VLM 오버헤드 추출기(1907)로 전달되며 프레임 스타트 신호는 스큐 컨트롤러(1906)로 전달된다. 만약에 데이터 선택기(1905)에 “A1 A1 A2” 프레임 정렬기(1901) 및 “A1 A2 A2” 프레임 정렬기(1903)로부터 모두 동시에 비활성화된 Out of Lock 신호를 수신할 경우에는 그 전의 상태를 유지한다. 반대로 데이터 선택기(1905)에 “A1 A1 A2” 프레임 정렬기(1901) 및 “A1 A2 A2” 프레임 정렬기(1903)로부터 모두 동시에 활성화된 Out of Lock 신호를 수신할 경우에는 디폴트로 “A1 A1 A2” 프레임 정렬기(1901)로부터 들어온 신호를 선택하거나 "제로" 값이 선택되도록 한다.

한편 VLM 오버헤드 추출기(1907)에서는 데이터 선택기(1905)로부터 들어오는 데이터와 VLM 오버헤드 타이밍 신호를 가지고 VLM 바이트 신호를 추출한다. 추출된 VLM 바이트 신호 중 4비트의 VMFS 정보인 가상레인 멀티 프레임 시퀀스를 스큐 컨트롤러(1806)로 전달한다. 추출된 VLM 바이트 신호 중 4비트의 VCN 정보인 가상 컨테이너 번호를 VC 및 VL 정렬기(1810)로 전달한다. 또한, VLM 오버헤드 추출기(1907)에서는 4비트의 VCN 정보를 통해서 가상 컨테이너 번호로 #m을 얻었고, “A1 A1 A2” 프레임 정렬기(1901)로 부터 비활성화된 Out of Lock 신호를 수신하였다면 수신된 가상레인의 번호로 #m을 얻을 수 있다. 만약에 4비트의 VCN 정보를 통해 가상 컨테이너 번호 #m을 얻었고, “A1 A2 A2” 프레임 정렬기(1903)로 부터 비활성화된 Out of Lock 신호를 수신하였다면 수신된 가상레인 번호로 #m+X을 얻을 수 있다. 이와 같이 VLM 오버헤드 추출기(1907)로부터 얻어진 가상 컨테이너의 번호와 가상레인 번호를 VC 및 VL 정렬기(1810)에 전달한다. “A1 A1 A2” 프레임 정렬기(1901) 및 “A1 A2 A2” 프레임 정렬기(1903)가 모두 동시에 Out of Lock 신호를 활성화할 경우, 비정상적인 가상레인 신호가 입력되는 것으로 간주하여 VC 검출기 및 VL 오버헤드 처리부(1808)에서 가상레인의 All Out of Lock 신호를 활성화하여 사용자에게 경보가 발생했음을 알려준다.

도 19b는 도 10과 같은 프레임을 가지면서, 도 11 또는 도 1과 같은 8바이트 이상의 바이트 분배기를 사용할 경우에 VC 검출기 및 VLOH 처리부(1808)의 블럭구성도이다.

8바이트 이상의 분배기를 사용할 경우에 A1 및 A2와 같은 프레임 정렬 시퀀스와 MFAS 신호가 하나의 그룹으로 존재한다. 따라서, “A1 A1 A2 A2”를 가지고 프레임을 정렬하는 OTUk 프레임 정렬기(1911)를 사용하여 각 가상레인을 정렬할 수 있다. OTUk 프레임 정렬기(1911)에서는 이와 같이 수신한 가상레인에 “A1 A1 A2 A2”와 같은 프레임 정렬 시퀀스를 가지고 있는지를 검출하며, A1 A1 A1 A2 A2와 같은 프레임 시작점이 검출되었을 때에 활성화(activated)되어 있던 Out of Lock 신호를 비활성화시킨다. 프레임이 검출되었을 때에 들어오는 A1 A1 A1 A2 … 순으로 병렬 데이터를 정렬하며, 정렬된 데이터와 OTUk 오버헤드 바이트를 읽기 위한 타이밍 신호을 생성하여 VCM 오버헤드 추출기(1913)에 송신한다. 또한, 프레임 검출을 통해서 얻은 프레임 스타트 신호를 스큐 컨트롤러(1806)에 전달한다.

VCM 오버헤드 추출기(1913)에서는 OTUk 프레임 정렬기(1911)로부터 들어오는 정렬된 데이터와 오버헤드 타이밍 신호를 가지고 MFAS 바이트 및 VCM 바이트 신호를 추출한다. 수신된 데이터는 VC 및 VL 정렬기(1810)에 전달된다. 이때 MFAS 바이트는 OTUk 표준에 정의된 바와 같이 도 8의 스크램블러(810)에서는 1 + x + x³ + x¹² + x¹⁶생성 다항식으로 MFAS바이트를 스크램블링한다. 따라서 정확한 MFAS 바이트 정보를 얻기 위해서는 디스크램블링해야 한다. 하지만 단순히 MFAS 바이트를 얻기 위해서 도 8의 스크램블러(810)의 역기능을 하는 디스크램블러를 사용할 필요는 없다. 수신한 스크램블된 MFAS 바이트와 "11111111"를 XOR(exclusive-OR) 하면 디스크램블된 MFAS 바이트를 얻을 수 있다. MFAS 바이트 부터 스크램블링이 초기화 되어서 연산이 되며 그때 스크램블링할 결과값이 x"FF"이기 때문이다. VCM 바이트 신호를 추출할 때에도 VCM 바이트가 1행 6열에 위치할 경우에는 스크램블링하는 위치가 아니기 때문에 별도의 디스크램블링 처리가 필요 없다. 하지만 만약 1행 13열에 VCM 바이트를 위치시키기고 이를 전송하기 전에 스크램블링했다면 VCM 오버헤드 검출기(250)에서는 스크램블된 VCM 바이트를 디스크램블링해야 원하는 정보를 얻을 수 있다. 따라서 수신한 스크램블된 VCM 바이트와 "00010011"를 XOR 하면 디스크블된 VCM 바이트를 얻을 수 있다. 왜냐하면 1행 13열에서 스크램블링할 결과값이 x"13"이기 때문이다. 한편 추출된 VCM 바이트 신호 중 4비트의 VCN 정보인 가상 컨테이너 번호는 VC 및 VL 정렬기(1810)에 전달된다. 또한, VCM 오버헤드 추출기(1913)에서는 4비트의 VCN 정보를 통해서 가상 컨테이너 번호로 #m을 얻었고, 추출된 MFAS바이트의 최하위 비트인 MFAS[7]비트가 '0'이라면, 수신된 가상레인의 번호로 #m를 얻을 수 있다. 만약에 4bit의 VCN 정보를 통해 가상 컨테이너 번호 #m을 얻었고, MFAS바이트의 최하위 비트인 MFAS[7]비트가 '1'이라면, 수신된 가상레인 번호로 #m+X을 얻을 수 있다. 이와 같이 VCM 오버헤드 추출기(1913)로부터 얻어진 가상 컨테이너의 번호와 가상레인 번호를 VC 및 VL 정렬기(1810)에 전달한다.

또한 VCM 오버헤드 추출기(1913)에서 추출된 MFAS바이트 중에 나머지 7비트인 MFAS[0:6] 신호는 가상레인의 멀티 프레임 시퀀스 정보로 사용된다. 또한 VCM 바이트 신호 중 나머지 4비트인 VMFS EX바이트는 VMFS 비트를 4비트 추가하는데 사용된다. 따라서 총 11비트의 가상레인의 멀티 프레임을 카운트 할 수 있다. 이와 같이 얻어진 가상레인의 멀티 프레임 시퀀스를 스큐 컨트롤러(1806)로 전달한다. 앞의 예는 OTUk-Xv2d의 신호인 경우로 X개의 가상 컨테이너 및 2개의 가상레인을 사용할 경우이다. 만약에 OTUk-Xv4d의 신호의 경우, X개의 가상 컨테이너 및 4개의 가상레인을 사용할 경우, 각 가상레인을 구분하기 위해서는 MFAS의 최하위 2비트인 MFAS[6:7]가 필요하다. 따라서 가상레인의 멀티 프레임 시퀀스 정보로 사용할 수 있는 비트는 MFAS[0:5]인 6비트로 줄어든다. VCM 바이트 신호 중 나머지 4비트인 VMFS EX바이트를 사용하면 총 10비트의 가상레인의 멀티 프레임 시퀀스를 스큐 컨트롤러(1806)에 전달할 수 있다.

도 19c는 도 16과 같은 프레임을 가지면서, 도 11 또는 도 1과 같은 8바이트 이상의 분배기를 사용할 경우에 VC 검출기 및 VL 오버헤드 처리부(1808) 블럭 구성도를 도시한 것이다.

도 19c는 도19b와 동일하게 8바이트 이상의 분배기를 사용하므로 “A1 A1 A2 A2”를 가지고 프레임을 정렬하는 OTUk 프레임 정렬기(1921)를 사용하여 각 가상레인을 정렬할 수 있다. 도 19b와의 차이점은 OTUk의 오버헤드가 OPUk 오버헤드인 VCOH 바이트를 이용하므로 VCM 바이트와 다른 오버헤드 위치의 정보를 추출하는 것이 필요하다. OTUk 프레임 정렬기(1921)에서는 수신한 가상레인 데이터에 “A1 A1 A2 A2”와 같은 프레임 정렬 시퀀스를 가지고 있는지를 검출하며, A1 A1 A1 A2 A2와 같은 프레임 시작점이 검출되었을 때에 활성화(activated)되어 있던 Out of Lock 신호를 비활성화시킨다. 프레임이 검출되었을 때에 들어오는 A1 A1 A1 A2 … 순으로 데이터를 정렬하며, 정렬된 데이터와 OTUk 오버헤드 바이트를 읽기 위한 타이밍 신호을 생성하여 VCOH 추출기(1923)에 송신한다. 또한, 프레임 검출을 통해서 얻은 프레임 스타트 신호를 스큐 컨트롤러(1806)에 전달한다.

한편 VCOH 추출기(1923)에서는 OTUk 프레임 정렬기(1921)로부터 출력되는 정렬된 데이터와 오버헤드 타이밍 신호를 가지고 MFAS 바이트 및 VCOH 바이트 신호를 추출한다. 수신된 데이터는 VC 및 VL 정렬기(1810)에 전달된다. 수신한 스크램블된 MFAS 바이트와 "11111111"를 XOR(exclusive-OR) 하면 디스크램블된 MFAS 바이트를 추출할 수 있다. 1행 15열에 위치한 VCOH1 바이트도 전송될 때에 도 8의 스크램블러(810)에 의해서 스크램블된다. 따라서 수신한 스크램블된 VCOH1 바이트와 "01110111를 XOR하면 디스크램블된 VCM 바이트를 얻을 수 있다. 1행 15열에서 스크램블링할 결과값이 x"77"이기 때문이다. 동일한 방법으로 VCOH2 및 VCOH3 바이트도 추출할 수 있다. 추출된 VCOH1바이트 신호 중 4~8번째 비트인 MFAS[3:7] 가 “00011” 또는 “00100”일 때에 VCOH1 바이트 정보인 SQ를 저장한다. 저장된 SQ신호는 가상 컨테이너 번호를 의미하며 이 신호를 VC 및 VL 정렬기(140)에 전달한다. 또한, VCOH 오버헤드 검출기(250)에서는 SQ 정보를 통해서 가상 컨테이너 번호로 #m을 얻었고, 추출된 MFAS바이트의 최하위 비트인 MFAS[7]비트가 '0'이라면 수신된 가상레인의 번호로 #m을 얻을 수 있다. 만약에 SQ 정보를 통해서 가상 컨테이너 번호 #m을 얻었고, MFAS바이트의 최하위 비트인 MFAS[7]비트가 '1'이라면, 수신된 가상레인 번호로 #m+X을 얻을 수 있다. 이와 같이 VCM 오버헤드 추출기로부터 얻어진 가상 컨테이너의 번호와 가상 레인 번호를 VC 및 VL 정렬기(1810)에 전달한다.

또한 VCOH 추출기(1923)에서 추출된 MFAS바이트 중에 나머지 7비트인 MFAS[0:6] 신호는 가상레인의 멀티 프레임 시퀀스 정보로 사용된다. 또한 VCOH1 바이트 신호 중 MFI1 및 MFI2 바이트는 VMFS 비트를 각각 8비트 추가하는데 사용된다. 따라서 총 23비트의 가상레인의 멀티 프레임을 카운트 할 수 있다. 이와 같이 얻어진 가상레인의 멀티 프레임 시퀀스를 스큐 컨트롤러(1806)에 전달한다. 앞의 예는 OTUk-Xv2d의 신호인 경우로 X개의 가상 컨테이너 및 2개의 가상레인을 사용할 경우이다. 만약에 OTUk-Xv4d의 신호의 경우, X개의 가상 컨테이너 및 4개의 가상레인을 사용한다면, 각 가상레인을 구분하기 위해서는 MFAS의 최하위 2비트인 MFAS[6:7]가 필요하다. 따라서 가상레인의 멀티 프레임 시퀀스 정보로 사용할 수 있는 비트는 MFAS[0:5]인 6비트로 줄어든다. VCOH1 바이트 신호 중 MFI1 및 MFI2바이트를 사용하면 총 22비트의 가상레인의 멀티 프레임 시퀀스를 스큐 컨트롤러(1806)로 전달할 수 있다. 물론 SQ 정보도 송신에서 정의되는 다른 MFAS[3:7] 값에서 얻을 수 있다.

도 20은 본 발명의 실시예에 따른 바이트 재분배기(1800)에 사용되는 VC 및 VL 정렬기(1810)의 상세 구성 예시도이다.

도 20을 참조하면, VC 및 VL 정렬기(1810)에서는 VC 검출기 및 VL 오버헤드 처리부(1808)로부터 각 가상레인의 데이터 및 각 가상레인의 번호 및 가상 컨테이너의 번호를 입력받아 OTUk-Xv신호로 재정렬한다. 각 포트로 입력되는 가상레인의 번호 및 가상 컨테이너의 번호는 VC 및 VL 스위치 컨트롤러(2001)에 입력되며, 각 포트에서 수신한 가상 컨테이너 번호와 동일한 포트를 하나의 가상레인 그룹으로 정렬하며, 각 그룹 내에 가상레인 번호를 사용하여 해당 포트가 내림차순으로 정리되도록 스위치 제어신호를 생성하여 2X개 포트 스위치(2003)에 전달한다.

2X 포트 스위치(2003)에서는 2X개의 가상레인 데이터를 각 포트별로 수신하게 되며 VC 및 VL 스위치 컨트롤러(2001)로부터 받은 포트 스위치 제어신호를 통해서 각 가상 컨테이너 별로 가상레인이 정렬되어 출력되도록 한다. 즉, OTUk-Xv2d신호의 경우 하나의 가상 컨테이너에는 2개의 가상레인으로 구성되어 있으므로 2X개의 가상레인 중에서 동일한 가상 컨테이너 번호를 가진 X개의 그룹으로 정렬하며, 각 그룹 내에는 2개의 가상레인이 있으므로 이를 가상레인 번호를 사용하여 내림차순으로 정렬한다. 따라서 2X 포트 스위치의 포트1 출력 데이터는 가상 컨테이너 1번의 가상레인 1번이 출력되며, 포트2 출력 데이터는 가상 컨테이너 1번의 가상레인 2번이 출력되며, 포트3 출력 데이터는 가상 컨테이너 2번의 가상레인 1번이 출력되며, 포트4 출력 데이터는 가상 컨테이너 2번의 가상레인 2번이 출력된다. 이에 따라 마지막 포트 2X-1의 출력 데이터는 가상 컨테이너 X번의 가상레인 1번이 출력되며, 포트 2X 출력 데이터는 가상 컨테이너 X번의 가상레인 2번이 출력된다. 이와 같이 출력된 2X개 포트의 데이터는 2개씩 쌍으로 하여 2:1 N바이트 먹스(2005,2007,2009)에 입력된다.

2:1 N바이트 먹스(2005,2007,2009)에서는 2개의 데이터에 대해서 N바이트 단위로 다중화한다. 송신부에서 8바이트 분배기를 사용하였다면 이때에 N=8인 2:1 8바이트 먹스를 사용하여 원래의 가상 컨테이너 신호인 OTUk를 얻도록 한다. 즉, 포 트 1로부터 입력된 데이터 8바이트가 출력된 이후에 포트 2로부터 입력된 데이터8바이트가 출력된다. 입력되는 데이터보다 출력 데이터가 두 배 빠르게 출력되므로 데이터가 손실되는 경우는 없다. 총 X개의 2:1 N바이트 먹스(2005,2007,2009)가 사용되므로 X개의 OTUk신호가 각 출력 채널로 출력된다. 즉, 이때의 출력 신호는 OTUk-Xv신호가 된다. 재정렬된 OTUk-Xv신호는 OTUk-Xv 디매핑 처리부(332)로 전달된다.

이상에서 설명한 바와 같이 100GbE 신호를 수용하는 OTU2e-10v2d를 예로 들어 본 발명의 방법 및 장치를 상세히 설명하였다. 다음으로 40GbE신호를 수용하는 40Gbps급 신호 전송의 실시예를 살펴본다. 40GbE신호를 수용하기 위해서 OTU2e-4v를 사용할 경우에 4 레인 및 1 레인으로 전송이 가능하다. 하지만, 16레인으로 전송할 경우에는 별도의 스큐보상채널을 필요로 한다. 하지만 본 발명의 장치를 사용하여 각 가상 컨테이너에 4개의 가상레인을 할당하는 OTU2e-4v4d 프레임 구조를 사용하면 별도의 스큐보상채널 없이도 도 21과 같은 전달 장치 구성이 가능하다.

도 21은 본 발명의 또 다른 실시예에 따른 다중레인 전송장치의 구성을 도시한 것으로, 40GBASE-R 처리부(2100,2136), OTU2e-4v 매핑부(2102), 바이트 분배기(2104), 병렬 4:16 비트 역다중화부(2106), 병렬 16x2.7G 전기모듈(2108, 2110), 16:4 비트 다중화부(2112), 병렬 4x11G 광모듈(2114, 2116), 4:2 비트 다중화부(2118), 병렬 2x22G 광모듈(2120, 2122), 2:1 비트 다중화부(2124), 직렬 1x44G 광모듈(2126, 2128), 1:4 비트 역다중화부(2130), 바이트 재분배기(2132) 및 OTU2e-4v 디매핑부(2134)로 구성된다.

40GBASE-R 처리부(2100)는 40G 이더넷 신호를 PCS(Physical Coding Sublayer) 처리하여 41.25Gb/s신호(40GBASE-R)를 생성한다. OTU2e-4v 매핑부(2102)에서는 40GBASE-R신호를 4개로 균등하게 분할하여 4개의 각 OTU2e 신호에 매핑한다. 바이트 분배기(2104)은 4개의 각 OTU2e 신호가 다양한 전송 레인으로 전송이 가능하도록 바이트를 4개의 가상레인 그룹으로 분배하고, 각 가상레인을 구분할 수 있는 정보를 추가한다. 이렇게 생성된 신호를 OTU2e-4v4d 신호라 한다면, OTU2e-4v4d의 각 가상 컨테이너는 대략 11Gbps(=255 x 237 x 10.3125Gbit/s) 정도의 속도를 가진다. OTU2e가 아닌 OTU1e나 다른 프레임을 사용할 경우에 따라 비트레이트를 조정하면 된다.

4:16 비트 역다중화부(2106)는 바이트 분배기(2104)에서 수신한 OTU2e-4v4d 신호를 4:16 비트 역다중화하여 16개 레인으로 병렬 16x2.5G 전기모듈(2110)과 인터페이스하도록 한다. 병렬 16x2.7G 전기모듈(2108, 2110) 간에는 PCB 또는 전기케이블의 16채널의 전기선로를 통해서 생성된 OTU2e-4v4d신호를 전달한다. 16:4 비트 다중화부(2112)는 병렬 16x2.7G 전기모듈(2110)에서 수신한 OTU2e-4v4d 신호를 병렬 4x11G 광모듈(2114)로 전송하도록 16:4 비트 다중화 한다. 16:4 비트 다중화를 하면서 필요한 OTU2e-4v4d의 오버헤드 정보를 이용할 수도 있다. 병렬 4x11G 광모듈(2114, 2116) 간에는 OTU2e-4v4d 신호를 4개의 광케이블이나 1개의 광케이블에 4개의 파장, 또는 DQPSK+PM변조 방식을 통해서 전달한다. 4:2 비트 다중화부(2118)는 병렬 4x11G 광모듈(2116)에서 수신한 OTU2e-4v4d 신호를 병렬 2x22G 광모듈(2120)로 전송하도록 4:2 비트 다중화한다. 4:2 비트 다중화 하면서 필요한 OTU2e-4v4d 신호의 오버헤드 정보를 이용할 수도 있다. 병렬 2x22G 광모듈(2120, 2122) 간에는 OTU2e-4v4d 신호를 4:2 비트 다중화한 신호를 2개의 광케이블이나 1개의 광케이블에 2개의 파장, 또는 DQPSK 변조 방식을 통해서 전달한다.

2:1 비트 다중화부(2124)는 병렬 2x22G 광모듈(2122)에서 수신한 OTU2e-4v4d 신호를 직렬 1x44G 광모듈(2126)로 전송하도록 2:1 비트 다중화한다. 2:1 비트 다중화 하면서 필요한 OTU2e-4v4d 신호의 오버헤드 정보를 이용할 수도 있다. 직렬 1x44G 광모듈(2126, 2128) 간에는 OTU2e-4v4d 신호를 4:1 비트 다중화한 신호를 1개의 광케이블에 1개의 파장을 통해서 전달한다. 1:4 비트 역다중화부(2130)은 직렬 1x44G 광모듈(2128)에서 수신한 OTU2e-4v4d 신호를 4:1 비트 다중화한 신호를 1:4 비트 역다중화하여 4개 레인으로 바이트 재분배기(2132)와 인터페이스하도록 한다. 각 바이트 재분배기(2132)에서는 OTU2e-4v4d 신호를 검출하고 OTU2e-4v신호를 생성하도록 바이트를 재분배한다. OTU2e-4v 디매핑부(2134)에서는 수신한 OTU2e-4v신호에서 40GBASE-R신호를 추출하여 40GBASE-R 처리부(2136)로 전달한다.

다음으로 160GbE신호를 수용하는 160Gbps급 신호 전송의 실시예를 살펴본다. 160GbE 신호를 수용하기 위해서 OTU3-4v 신호를 사용할 수도 있으나 복잡한 매핑 방식에 대한 설명을 줄이기 위해서 OTU2e+-4v 사용한 예를 살펴본다. OTU2e+는 도3a의 OTU2e 프레임 구조와 동일한 구조를 가지나 OTU2e보다 4배 빠른 데이터 전송률을 가지는 프레임으로 정의한다. 즉, OTU2e의 데이터 레이트는 255 / 237 x 10.3125 Gbit/s이라면, OTU2+e의 데이터 레이트는 255 / 237 x 41.25 Gbit/s라 한다. 따라서 OTU2e+-4v를 구성하면 병렬 4x44G 전송이 가능하다. 하지만 OTU2e+-4v 의 경우 병렬 4 레인을 제외한 8 레인 또는 16 레인으로의 전송이 불가하다. 하지만 본 발명의 장치를 사용하면 각 가상 컨테이너에 4개의 가상레인을 할당하는 OTU2e+4v4d 프레임 구조를 사용하면 도 22와 같은 전달 장치의 구성이 가능하다.

도 22를 참조하면, 160GBASE-R 처리부(2200)는 160G 이더넷 신호를 PCS(Physical Coding Sublayer) 처리하여 165Gb/s신호(160GBASE-R)를 생성한다. OTU2e+-4v 매핑부(2202)에서는 160GBASE-R신호를 4개로 균등하게 분할하여 4개의 각 OTU2e+ 신호에 매핑한다. 바이트 분배기(2204)는 4개의 각 OTU2e+ 신호가 다양한 전송 레인으로 전송이 가능하도록 바이트를 4개의 가상레인 그룹으로 분배하고 각 가상레인을 구분할 수 있는 정보를 추가한다. 이렇게 생성된 신호를 OTU2e+-4v4d 신호라 한다면, OTU2e+-4v4d의 각 가상 컨테이너는 대략 44Gbps(=255 x 237 x 41.25Gbit/s) 정도의 속도를 가진다. OTU2e+가 아닌 OTU1e+나 다른 프레임을 사용할 경우에 따라 비트레이트를 조정하면 된다. 4:16 비트 역다중화부(2206)은 바이트 분배기(2204)에서 수신한 OTU2e+-4v4d 신호를 4:16 비트 역다중화하여 16개 레인으로 병렬 16x11G 전기모듈(2208)과 인터페이스하도록 한다. 병렬 16x11G 전기모듈(2208, 2210) 간에는 PCB 또는 전기케이블의 16채널의 전기선로를 통해서 생성된 OTU2e+-4v4d신호를 전달한다. 16:4 비트 다중화부(2212)는 병렬 16x11G 전기모듈(2210)에서 수신한 OTU2e+-4v4d 신호를 병렬 4x44G 광모듈(2214)로 전송하도록 16:4 비트 다중화한다. 16:4 비트 다중화를 하면서 필요한 OTU2e+-4v4d의 오버헤드 정보를 이용할 수도 있다. 병렬 4x44G 광모듈(2214, 2216) 간에는 OTU2e+-4v4d 신호를 4개의 광케이블이나 1개의 광케이블에 4개의 파장, 또는 DQPSK+PM변조 방식을 통해서 전달한다. 4:2 비트 다중화부(2218)은 병렬 4x44G 광모듈(2216)에서 수신한 OTU2e+-4v4d 신호를 병렬 2x88G 광모듈(2220)로 전송하도록 4:2 비트 다중화 한다. 4:2 비트 다중화 하면서 필요한 OTU2e+-4v4d 신호의 오버헤드 정보를 이용할 수도 있다.

병렬 2x88G 광모듈(2220, 2222) 간에는 OTU2e+-4v4d 신호를 4:2 비트 다중화한 신호를 2개의 광케이블이나 1개의 광케이블에 2개의 파장, 또는 DQPSK 변조 방식을 통해서 전달한다. 2:4 비트 역다중화부(2224)는 병렬 2x88G 광모듈(2222)에서 수신한 OTU2e+-4v4d 신호를 4:2 비트 다중화 한 신호를 2:4 비트 역다중화하여 4개 레인으로 각 바이트 재분배기(2226)와 인터페이스하도록 한다. 각 바이트 재분배기(2226)에서는 OTU2e+-4v4d 신호를 검출하고 OTU2e+-4v신호를 생성하도록 바이트를 재분배한다. OTU2e+-4v 디매핑부(2228)에서는 바이트 재분배기(2226)로부터 수신한 OTU2e+-4v신호에서 160GBASE-R신호를 추출하여 160GBASE-R 처리부(2230)로 전달한다.

마찬가지로 각 가상 컨테이너에 5개의 가상레인을 할당하는 OTU2e+4v5d 프레임 구조를 사용하면 병렬 80G의 2 레인 및 병렬 40G의 4 레인은 물론, 병렬 32G의 5 레인, 16G의 10 레인 및 8G의 20 레인 전송이 가능하다. 또한, 각 가상 컨테이너에 10개의 가상레인을 할당하는 OTU2e+4v10d 프레임 구조를 사용하면 병렬80G의 2 레인, 병렬 40G의 4 레인, 병렬 32G의 5 레인, 16G의 10 레인 및 8G의 20 레인은 물론, 병렬 20G의 8 레인, 병렬 4G의 40 레인 전송이 가능하다.

이상 본 발명은 도면에 도시된 실시예들을 참고로 설명되었으나 이는 예시적 인 것에 불과하며, 당해 기술분야에 통상의 지식을 지닌자라면 이로부터 다양한 변형 및 균등한 타실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.

도 1은 OTN(Optical Transport Network)의 VCAT(Virtual Concatenation) 규격에 따른 100Gbps급의 이더넷신호(100GbE)를 11개의 10Gbps급 OTU2 신호로 전달하는 장치의 블럭구성 예시도.

도 2는 100GbE 신호를 10개의 10Gbps급 OTU2e 신호로 전달하는 장치의 블럭구성 예시도.

도 3은 본 발명의 일실시예에 따른 다중레인용 신호 송신장치 및 수신장치의 블럭 구성도.

도 4a는 일반적인 OTU2e 프레임 구조 예시도.

도 4b는 도 4a에서 OPUk-Xv의 가상연접 오버헤드 구조 예시도.

도 5a는 본 발명의 실시예에 따라 수정된 프레임 구조 예시도.

도 5b는 본 발명의 실시예에 따른 VLM 바이트의 사용 예시도.

도 5c 및 도 5d는 본 발명의 제1실시예에 따라 수정된 프레임 구조 예시도.

도 5e는 본 발명이 실시예에 따른 1바이트 분배기를 사용한 프레임의 가상레인 할당 구조 예시도.

도 6a는 본 발명의 실시예에 따른 1바이트 분배기를 통과하는 전송 비트열 예시도.

도 6b는 본 발명의 실시예에 따른 1바이트 분배기의 상세 구조 예시도.

도 6c는 본 발명의 또 다른 실시예에 따른 1바이트 분배기의 상세 구조 예시도.

도 7a는 본 발명의 실시예에 따른 가상레인 #n (n=1~10)의 프레임 구조 예시도.

도 7b는 본 발명의 실시예에 따른 가상레인 #n+10 (n=1~10)의 프레임 구조 예시도.

도 8은 본 발명의 실시예에 따른 OTUk-Xv 매핑부의 상세 구조 예시도.

도 9는 본 발명의 실시예에 따른 오버헤드 처리부의 상세 구조 예시도.

도 10a는 본 발명의 실시예에 따라 8 또는 16바이트 분배기를 사용한 경우의 수정된 프레임 구조 예시도.

도 10b는 도 10a중 VCM 바이트의 사용 예시도.

도 10c는 8바이트 분배기를 사용한 프레임의 가상레인 할당 구조 예시도.

도 10d는 본 발명의 또 다른 실시예에 따른 수정된 프레임 구조 예시도.

도 10e는 16바이트 분배기를 사용한 프레임의 가상레인 할당 구조 예시도.

도 11a는 8바이트 분배기를 통과한 전송 비트열 예시도.

도 11b는 본 발명의 실시예에 따른 8바이트 분배기의 상세 구조 예시도.

도 11c는 본 발명의 또 다른 실시예에 따른 8바이트 분배기의 상세 구조 예시도.

도 12a는 본 발명의 실시예에 따른 8바이트 분배기에 의한 가상레인 #n (n=1~10)의 프레임 구조 예시도.

도 12b는 본 발명의 실시예에 따른 8바이트 분배기에 의한 가상레인 #n+10 (n=1~10)의 프레임 구조 예시도.

도 13a는 16바이트 분배기를 통과한 전송 비트열 예시도.

도 13b는 본 발명의 실시예에 따른 16바이트 분배기의 상세 구조 예시도.

도 13c는 본 발명의 또 다른 실시예에 따른 16바이트 분배기의 상세 구조 예시도.

도 14a는 본 발명의 실시예에 따른 16바이트 분배기에 의한 가상레인 #n (n=1~10)의 프레임 구조 예시도.

도 14b는 본 발명의 실시예에 따른 16바이트 분배기에 의한 가상레인 #n+10 (n=1~10)의 프레임 구조 예시도.

도 15는 본 발명의 실시예에 따른 오버헤드 처리부의 상세 구조 예시도.

도 16a 내지 도 16c는 본 발명의 또 다른 실시예에 따라 수정된 프레임 구조 예시도.

도 17a와 도 17b 각각은 본 발명의 또 다른 실시예에 따른 오버헤드 처리부의 상세 구조 예시도.

도 18은 본 발명의 실시예에 따른 바이트 재분배기의 상세 구조 예시도.

도 19a는 본 발명의 실시예에 따른 가상 컨테이너 검출기 및 가상레인 오버헤드 처리부의 상세 구조 예시도.

도 19b는 본 발명의 또 다른 실시예에 따른 가상 컨테이너 검출기 및 가상레인 오버헤드 처리부의 상세 구조 예시도.

도 19c는 본 발명의 또 다른 실시예에 따른 가상 컨테이너 검출기 및 가상레인 오버헤드 처리부의 상세 구조 예시도.

도 20은 본 발명의 실시예에 따른 바이트 재분배기에 사용되는 가상 컨테이너 및 가상레인 정렬기의 상세 구조 예시도.

도 21은 본 발명의 또 다른 실시예로써, 40GbE 신호를 수용하고 다양한 전송 레인으로 전달하는 신호 송수신 장치의 블럭구성 예시도.

도 22는 본 발명의 또 다른 실시예로써, 160GbE 신호를 수용하고 다양한 전송 레인으로 전달하는 신호 송수신 장치의 블럭구성 예시도.

Claims

종속신호를 분할하여 복수 채널의 광전송계위 신호로 매핑하되, 각 채널에 속해 있는 가상레인신호를 구분하기 위한 가상레인마커 정보를 오버헤드 구간에 삽입하는 광전송계위신호 매핑부와;

각 채널의 광전송계위 신호 프레임을 복수 개의 가상레인으로 분배하기 위한 바이트 분배기들과;

상기 바이트 분배기 각각으로부터 출력되는 채널(X)당 Y개의 가상레인신호를 가지는 광전송계위 신호(OTUk-XvYd)를 후단에 위치하는 신호전송모듈의 전송레인 수에 맞게 비트 다중화하기 위한 n:m 비트 다중화기;를 포함함을 특징으로 하는 다중 레인용 신호 송신장치.
청구항 1에 있어서, 상기 광전송계위신호 매핑부는 각 채널(X)을 나타내는 가상 컨테이너 넘버와 가상레인의 멀티프레임 정렬 시퀀스 정보를 이용하여 각 채널에 대해 복수의 가상레인마커 정보를 생성함을 특징으로 하는 다중 레인용 신호 송신장치.
청구항 2에 있어서, 상기 가상레인마커 정보의 하위 4비트는 가상 컨테이너 넘버이고 상위 4비트는 가상레인의 멀티프레임 정렬 시퀀스 정보임을 특징으로 하는 다중 레인용 신호 송신장치.
청구항 2에 있어서, 상기 광전송계위신호 매핑부는 스큐 보상치를 확장하기 위해 가상레인의 멀티프레임 정렬 시퀀스 정보 일부를 이용하여 각 채널에 대해 복수의 확장된 가상레인마커 정보를 더 생성함을 특징으로 하는 다중 레인용 신호 송신장치.
청구항 4에 있어서, 상기 광전송계위신호 매핑부는 상기 확장된 가상레인마커 정보를 광전송계위신호인 ODUk 오버헤드 구간의 리저브 바이트 구간에 삽입함을 특징으로 하는 다중 레인용 신호 송신장치.
청구항 1, 청구항 2, 청구항 4, 청구항 5중 어느 한 항에 있어서, 상기 광전송계위신호 매핑부는 생성된 복수의 가상레인마커 정보를 광전송계위신호인 OTUk 오버헤드 구간의 리저브 바이트 구간에 삽입함을 특징으로 하는 다중 레인용 신호 송신장치.
청구항 6에 있어서, 첫 번째 리저브 바이트 구간에 삽입되는 가상레인마커 정보는 가상 컨테이너 넘버를 포함하고, 두 번째 리저브 바이트 구간에 삽입되는 가상레인마커 정보는 가상 컨테이너 넘버+n(n=1.2.3...)을 포함함을 특징으로 하는 다중 레인용 신호 송신장치.
청구항 1에 있어서, 상기 바이트 분배기 각각은,

상기 광전송계위신호 매핑부로부터 출력되는 각 채널의 광전송계위 신호를 바이트 단위로 역다중화하기 위한 1:N 바이트 역다중화부와;

역다중화된 일부 광전송계위 신호를 바이트 단위로 저장하기 위한 데이터 임시 저장부와;

역다중화된 광전송계위 신호와 상기 바이트 메모리 출력을 정렬하여 채널당 Y개의 가상레인신호를 가지는 다중레인용 광전송계위(OTUk-XvYd) 신호를 출력하기 위한 N:1 비트 다중화부;를 포함함을 특징으로 하는 다중 레인용 신호 송신장치.
종속신호를 분할하여 복수 채널의 광전송계위 신호로 매핑하되, 각 채널(X)을 나타내는 가상 컨테이너 마커 정보를 오버헤드 구간에 삽입하는 광전송계위신호 매핑부와;

각 채널의 광전송계위 신호 프레임을 가상레인 수로 분배하기 위한 바이트 분배기들과;

상기 바이트 분배기 각각으로부터 출력되는 채널(X)당 Y개의 가상레인신호를 가지는 광전송계위 신호(OTUk-XvYd)를 후단에 위치하는 신호전송모듈의 전송레인 수에 맞게 비트 다중화하기 위한 n:m 비트 다중화기;를 포함함을 특징으로 하는 다중 레인용 신호 송신장치.
청구항 9에 있어서, 상기 광전송계위신호 매핑부는 각 채널(X)을 나타내는 가상 컨테이너 넘버와 가상레인의 멀티프레임 정렬 시퀀스 확장 정보를 이용하여 각 채널의 가상 컨테이너 마커 정보를 생성함을 특징으로 하는 다중 레인용 신호 송신장치.
청구항 10에 있어서, 상기 가상 컨테이너 마커 q바이트 정보의 하위 p비트는 가상 컨테이너 넘버이고, 상위 8*q-p비트는 가상레인의 멀티프레임 정렬 시퀀스 확장 정보임을 특징으로 하는 다중 레인용 신호 송신장치.
청구항 9에 있어서, 상기 광전송계위신호 매핑부는 상기 가상 컨테이너 마커 정보를 광전송계위신호인 ODUk 오버헤드 구간의 리저브 바이트 구간에 삽입함을 특징으로 하는 다중 레인용 신호 송신장치.
청구항 9에 있어서, 상기 광전송계위신호 매핑부는 상기 가상 컨테이너 마커 정보를 광전송계위신호인 OTUk 오버헤드중에서 어느 하나의 A2 1바이트 구간에 삽입함을 특징으로 하는 다중 레인용 신호 송신장치.
청구항 9에 있어서, 상기 광전송계위신호 매핑부는 오버헤드구간에 위치하는 멀티프레임 정렬 시퀀스 정보(MFAS)의 최하위 비트를 통해 각 채널의 가상레인을 식별토록 유도함을 특징으로 하는 다중 레인용 신호 송신장치.
청구항 9에 있어서, 상기 광전송계위신호 매핑부는 각 채널의 가상 컨테이너 마커 정보 대신에 가상레인의 최대 배수 개수까지 표현하는 각 채널의 가상 멀티프레임 정렬 시퀀스 정보를 생성함을 특징으로 하는 다중 레인용 신호 송신장치.
청구항 9 또는 청구항 15에 있어서, 상기 광전송계위신호 매핑부는 광전송계위의 신호 프레임에 가상 멀티프레임 정렬 시퀀스 정보 포함된 오버헤드를 추가하는 오버헤드 처리부를 포함하되, 그 오버헤드 처리부는,

오버헤드 처리부에서 사용할 가상 컨테이너 넘버를 설정하기 위한 SQ레지스터와;

타이밍 생성기로부터 가상 컨테이너의 프레임 시작정보를 받아 가상레인의 가상 멀티프레임 시퀀스 넘버를 카운트 출력하기 위한 가상 멀티 프레임 시퀀스 생성기와;

상기 가상 멀티프레임 시퀀스 넘버의 카운트 비트 정보를 분할하여 저장하기 위한 하나 이상의 가상 멀티플레임 정렬 시퀀스 레지스터와;

오버헤드 구간의 지정된 위치에 상기 레지스터 각각의 출력을 오버헤드 정보로 선택하기 위한 오버헤드 선택기와;

오버헤드 구간과 페이로드 구간 각각에 오버헤드 정보와 데이터를 선택 출력하기 위한 오버헤드 및 데이터 선택기;를 포함함을 특징으로 하는 다중 레인용 신호 송신장치.
청구항 9에 있어서, 상기 바이트 분배기 각각은 8n(n=1,2,3,..) 바이트 분배기로써,

상기 광전송계위신호 매핑부로부터 출력되는 각 채널의 광전송계위 신호를 바이트 단위로 역다중화하기 위한 1:N 바이트 역다중화부와;

역다중화된 일부 광전송계위 신호를 바이트 단위로 저장하기 위한 데이터 임시 저장부와;

상기 역다중화된 광전송계위 신호와 상기 바이트 메모리 출력을 스위칭 출력하기 위한 스위칭 수단과;

상기 스위칭 수단으로부터 출력되는 역다중화된 광전송계위 신호와 상기 바이트 메모리 출력을 정렬하여 채널당 Y개의 가상레인신호를 가지는 다중레인용 광전송계위(OTUk-XvYd) 신호를 출력하기 위한 N:1 비트 다중화부;를 포함함을 특징으로 하는 다중 레인용 신호 송신장치.
청구항 9에 있어서, 상기 바이트 분배기는 입력 및 출력비트가 8n(n=1,2,3..)비트인 8바이트 분배기로써,

8n바이트 단위로 입력되는 입력비트들을 일시 저장하기 위한 레지스터들과;

상기 각 레지스터의 동일 단자로부터 출력되는 출력비트들을 모아 광전송계위 신호의 한 주기 마다 선택하여 채널당 Y개의 가상레인신호를 가지는 다중레인용 광전송계위(OTUk-XvYd)신호를 출력하는 N:1 선택기;를 포함함을 특징으로 하는 다중 레인용 신호 송신장치.
청구항 9에 있어서, 상기 광전송계위신호 매핑부는 8바이트 또는 16바이트 분배기 사용시 광전송계위 신호(OPUk)의 가상연접 오버헤드 구간의 리저브 바이트에 할당한 가상레인의 총 사용 갯수 정보를 삽입함을 특징으로 하는 다중 레인용 신호 송신장치.
청구항 19에 있어서, 상기 광전송계위신호 매핑부는 스큐 보상 능력을 향상시키기 위해 광전송계위의 신호(OPUk)의 가상연접 오버헤드 구간중 m개의 리저브 바이트를 MFI 바이트로 사용함을 특징으로 하는 다중 레인용 신호 송신장치.
채널당 Y개의 가상레인신호를 가지는 복수(X) 채널의 광전송계위의 신호(OTUk-XvYd)가 다중화되어 있는 신호를 수신하는 다중 레인용 신호 수신장치에 있어서,

다중화된 상기 광전송계위의 신호들을 복수 채널의 광전송계위의 신호로 역다중화하기 위한 역다중화부와;

역다중화된 각 채널의 가상레인 신호를 분리하고, 분리된 각 채널의 가상레인 신호들의 스큐를 보상한후 그 가상레인 신호들의 오버헤드 구간에 삽입된 가상레인 넘버와 가상 컨테이너 넘버를 이용하여 복수 채널의 광전송계위의 신호(OTUk-Xv)로 출력하는 바이트 재분배기와;

상기 바이트 재분배기로부터 출력되는 복수 채널의 광전송계위의 신호를 종 속신호로 디매핑하기 위한 디매핑부;를 포함함을 특징으로 하는 다중 레인용 신호 수신장치.
청구항 21에 있어서, 상기 바이트 재분배기는,

각 채널의 광전송계위 신호(OTUk-XvYd)에 대하여 Y개의 가상레인 신호를 분리하기 위한 복수개의 1:Y 비트 역다중화부와;

입력되는 지연 조정값에 따라 상기 1:Y 역다중화부로부터 출력되는 각 가상레인 신호의 지연을 조정하기 위한 지연 쉬프터들과;

지연 조정된 각 가상레인 신호의 오버헤드를 처리하여 가상레인넘버, 가상컨테이너 넘버, 가상레인의 프레임 시작신호, 가상레인 멀티프레임 시퀀스 정보 및 데이터를 추출하기 위한 복수의 가상 컨테이너 검출기 및 가상레인 오버헤드 처리부와;

상기 가상레인의 프레임 시작신호와 가상레인 멀티프레임 시퀀스 정보를 이용하여 가상레인간의 프레임 스큐 발생치와 각 가상레인의 프레임내에서의 데이터 스큐값을 계산하여 이를 조정하기 위한 지연조정값으로 출력하는 스큐 컨트롤러와;

입력되는 가상 컨테이너 및 가상레인 데이터중에서 동일 가상 컨테이너 넘버를 가지는 가상레인 데이터들을 가상레인넘버에 따라 정렬하여 복수 채널의 광전송계위의 신호(OTUk-Xv)를 출력하는 가상 컨테이너 및 가상레인 정렬기;를 포함함을 특징으로 하는 다중 레인용 신호 수신장치.
청구항 22에 있어서, 상기 가상 컨테이너 검출기 및 가상레인 오버헤드 처리부는,

입력되는 동일한 가상레인 신호에 대하여 그 가상레인 신호가 미리 설정된 프레임 정렬 시퀀스를 가지면 경로선택신호(Out of Lock)를 출력하고 그와 함께 프레임 스타트 신호와 오버헤드 바이트를 리드하기 위한 타이밍 신호 및 정렬된 데이터를 각각 출력하는 프레임 정렬기들과;

상기 경로선택신호에 따라 상기 프레임 정렬기들중 어느 하나로부터 출력되는 프레임 스타트 신호, 타이밍 신호 및 정렬된 데이터를 선택하기 위한 데이터 선택기와;

상기 데이터 선택기로부터 입력되는 타이밍 신호와 데이터로부터 가상레인마커를 추출하고 그로부터 가상레인 멀티프레임 시퀀스 정보(VMFS)와 가상 컨테이너 넘버를 획득하며, 상기 프레임 정렬기들로부터 입력되는 경로선택신호에 따라 가상레인넘버(#m, #m+X)를 획득하기 위한 가상레인마커 오버헤드 추출기;를 포함함을 특징으로 하는 다중 레인용 신호 수신장치.
청구항 22에 있어서, 상기 가상 컨테이너 검출기 및 가상레인 오버헤드 처리부는,

입력되는 가상레인 신호가 미리 설정된 프레임 정렬 시퀀스를 가지면 경로선택신호(Out of Lock)와 프레임 스타트 신호를 출력하고, 입력되는 데이터를 정렬하여 광전송계위 신호의 오버헤드 바이트를 리드하기 위한 타이밍 신호와 함께 출력 하는 프레임 정렬기와;

상기 타이밍 신호를 이용하여 상기 정렬된 데이터로부터 멀티프레임 시퀀스 정보(MFAS)와 가상컨테이너마커 정보를 추출하고 그로부터 가상컨테이너 넘버, 가상레인 넘버를 획득하기 위한 가상컨테이너마커 오버헤드 추출기;를 포함함을 특징으로 하는 다중 레인용 신호 수신장치.
청구항 22에 있어서, 상기 가상 컨테이너 검출기 및 가상레인 오버헤드 처리부는,

입력되는 가상레인 신호가 미리 설정된 프레임 정렬 시퀀스를 가지면 경로선택신호(Out of Lock)와 프레임 스타트 신호를 출력하고, 입력되는 데이터를 정렬하여 광전송계위 신호의 오버헤드 바이트를 리드하기 위한 타이밍 신호와 함께 출력하는 프레임 정렬기와;

상기 타이밍 신호를 이용하여 상기 정렬된 데이터로부터 멀티프레임 시퀀스 정보(MFAS)와 가상연접 오버헤드 바이트를 추출하고 그로부터 가상레인넘버, 가상컨테이너 넘버를 나타내는 시퀀스 인디케이터(SQ)정보를 획득하기 위한 가상연접 오버헤드 추출기;를 포함함을 특징으로 하는 다중 레인용 신호 수신장치.
청구항 25에 있어서, 상기 가상연접 오버헤드 추출기는,

획득된 멀티프레임 시퀀스 정보(MFAS)의 최하위 비트값에 따라 가상레인넘버 #m 혹은 #m+X를 획득함을 특징으로 하는 다중 레인용 신호 수신장치.