JP4865030B2 - 多重レーン用信号送信装置とその受信装置 - Google Patents

Description

本発明は、光通信システムに関し、より詳細には、多重レーン（Ｍｕｌｔｉ−Ｌａｎｅ）用信号送信装置とその受信装置とに関する。

ＩＴＵ−Ｔ Ｇ．７０９では、高容量のＯＴＮ（Ｏｐｔｉｃａｌ ＴｒａｎｓｐｏｒｔＮｅｔｗｏｒｋ）信号を複数個の低容量のＯＴＮ信号で伝送することができる逆多重化（ｉｎｖｅｒｓｅ ｍｕｌｔｉｐｌｅｘｉｎｇ）方式でＯＴＮのＶＣＡＴ（Ｖｉｒｔｕａｌ Ｃｏｎｃａｔｅｎａｔｉｏｎ）規格を定義した。ＯＴＮのＶＣＡＴ規格では、一例として、一つの４０Ｇｂｐｓ級のデータ信号を４つの１０Ｇｂｐｓ級データ信号に分けて伝達する方式を取るが、１０Ｇｂｐｓ級データ信号ごとに接続される物理的な線の長さなどが異なるために、これら４つの信号のディレイ（ｄｅｌａｙ）がそれぞれ異なる。

このように信号の間のディレイの差をスキュー（ｓｋｅｗ）と言い、４つの信号間のスキュー問題を解決するために、各１０Ｇｂｐｓデータ信号内にＦＡＳ及びＭＦＡＳ（Ｍｕｌｔｉ−Ｆｒａｍｅ Ａｌｉｇｎｍｅｎｔ Ｓｅｑｕｅｎｃｅ）信号を使う。受信端では、ＦＡＳバイトを通じて整列された各４つのデータ信号のＭＦＡＳを比べて信号の遅延量を計算する。計算された遅延量を通じて４つの信号に対するスキューを補償するようにしている。

図１は、ＯＴＮのＶＣＡＴ規格による１００Ｇｂｐｓ級のイーサネット信号（１００ＧｂＥ）を１１個の１０Ｇｂｐｓ級ＯＴＵ（Ｏｐｔｉｃａｌ ｃｈａｎｎｅｌ Ｔｒａｎｓｐｏｒｔ Ｕｎｉｔ）２信号で伝達する装置を示す図である。

１００ＧｂＥの実際データ速度は、１０３．１２５Ｇｂ／ｓ±１００ｐｐｍであり、ＯＴＵ２の実際クライアント信号が収容されるＯＰＵ（Ｏｐｔｉｃａｌ ｃｈａｎｎｅｌ Ｐａｙｌｏａｄ Ｕｎｉｔ）２のデータ容量は、９．９９５２７６９６２Ｇｂ／ｓ（＝２３８／２３７ｘ９．９５３２８Ｇｂ／ｓ）である。単純に１０個のＯＰＵ２信号を逆多重化する場合に、９９．９５２７６９Ｇｂ／ｓ（＝１０ｘ９．９９５２７６９６２Ｇｂ／ｓ）容量になるので、１００ＧｂＥ信号をビット単位で透明（ｂｉｔ−ｔｒａｎｓｐａｒｅｎｔｌｙ）に収容するには不足である。したがって、図１のように、１１個のＯＴＵ２信号を通じて１００ＧｂＥ信号をビット単位で透明に伝達することができる。

しかし、１１個のＯＴＵ２信号を逆多重化したＯＴＵ２−１１ｖの場合、総データ容量が１０９．９４８０４６５８２（＝１１ｘ２３８／２３７ｘ９．９５３２８Ｇｂ／ｓ）である。したがって、１００ＧｂＥを収容する場合には、総データ容量の９３．７９４％程度のみを使い、残り６．８２３Ｇｂ／ｓほどのデータ容量は使うことができない非効率的な構造になる。

他の一例として、１６０Ｇｂｐｓ級の信号を伝送する場合を説明する。１６０Ｇ級の信号を伝送するために既存標準フレームを使った方法として、ＯＴＵ１−６４ｖ、ＯＴＵ２−１６ｖまたはＯＴＵ３−４ｖ方法がある。このうちから窮極的にＯＴＵ３−４ｖが最も少ない容量で低電力のチップを設計することができる方法である。

しかし、ＯＴＵ３−４ｖを使う場合、４つの仮想コンテナ（ｖｉｒｔｕａｌ ｃｏｎｔａｉｎｅｒ）を使うので、４つの線路または波長にのみ伝送が可能である。すなわち、初期に１６個の１０Ｇ光モジュールが高価の４０Ｇ光モジュール４つの価格より安いので、ＯＴＵ３−４ｖよりはＯＴＵ２−１６ｖの方を好むようになる。しかし、今後、４つの４０Ｇ光モジュールがより安くなる場合には、ＯＴＵ３−４ｖに転換しようとする。すなわち、使う光モジュールによってＯＴＵ２−１６ｖまたはＯＴＵ３−４ｖに信号を変換するために、不要にデマッピング及びマッピングを遂行しなければならない。

また、今後、低価の４０Ｇ光モジュールを４つ使うＯＴＵ３−４ｖラインカードを具現する場合にも、次のような追加的な考慮事項がある。４０Ｇ光モジュールとフレーマーとの間の電気インターフェースのためには、直列４０Ｇｂｐｓ速度で連結することは非常に難しい技術であり、コスト増加をもたらす。

４０Ｇｂｐｓ級の高速信号は減衰がさらにひどいので、伝送距離が短くなるので、これより低い速度の並列データを通じてインターフェースしなければならない。並列データでインターフェースする場合にも、普通ギガビット級の並列データで構成されるので、各並列データ間のスキュー問題が発生する。したがって、並列データでインターフェースする場合、別途の各並列データ間のスキューを補償するための装置がさらに必要となる。

また他の一例として、４０Ｇｂｐｓ級の信号を伝送する場合を説明する。現在、ＭＳＡ（Ｍｕｌｔｉ−Ｓｏｕｒｃｅ Ａｇｒｅｅｍｅｎｔ）で標準化された３００ｐｉｎ ４０Ｇ光トランスポンダーの場合、フレーマーとのインターフェースは１６ｘ２．５Ｇｂｐｓを有する。

また、各２．５Ｇ級の並列データ間のスキューを補償するために、並列データ速度と同一な２．５Ｇｂ／ｓのスキュー補償チャンネル（ｄｅｓｋｅｗ ｃｈａｎｎｅｌ）を別途に使わなければならない。

また、このスキュー補償チャンネルは、１６チャンネルの並列データをインターフェースする時にのみ定義されたものであるために、他のインターフェース規格と互換されない。そして、標準進行中である４０Ｇイーサネット信号の光モジュールインターフェースは、スキュー補償チャンネルを別途に有さない４ｘ１０Ｇｂｐｓインターフェースを有する。

したがって、伝送フレーマーと４０Ｇイーサネット光モジュールとのインターフェースを行う場合には、スキュー補償チャンネルなしに高速のギガビット並列データ信号のスキューを償わなければならない。すなわち、これらそれぞれの光モジュールを支援しなければならない場合に、１６ｘ２．５Ｇｂｐｓ＋スキューチャネル補償インターフェース及び４ｘ１０Ｇｂｐｓインターフェースのそれぞれの場合に対して他のスキュー補償構造を有さなければならない非効率的な構造である。

本発明は、問題点を解決するためのものであって、本発明の目的は、使用目的によって多様な伝送レーン数を有する光モジュールを選択しても、同一逆多重化方式を使って多重レーン用信号を送信及び受信することができる多重レーン用信号送信装置とその受信装置とを提供することにある。

本発明の他の目的は、多様な伝送レーン数を有する光モジュールを使っても、同一フレームの超高速データの伝達が可能であり、光モジュールのみ置き換えて線路の特性に合わせて速度を調整することができる多重レーン用信号送信装置及びその受信装置を提供することにある。

本発明の一実施形態による多重レーン用信号送信装置は、データ信号を複数チャンネルの光伝送ハイアラーキ信号でマッピングするが、各チャンネルに属している仮想レーン信号を区分するための仮想レーンマーカー情報をオーバーヘッド区間に挿入する光伝送ハイアラーキ信号マッピング部と、各チャンネルの光伝送ハイアラーキ信号フレームを複数個の仮想レーンに分配するためのバイト分配器と、バイト分配器のそれぞれから出力されるチャンネル（Ｘ）当たりＹ個の仮想レーン信号を有する光伝送ハイアラーキ信号（ＯＴＵｋ−ＸｖＹｄ）を後端に位置する信号伝送モジュールの伝送レーン数に合わせてビット多重化するためのｎ：ｍビット多重化器と、を含むことを特徴とする。

一実施形態によれば、多くのＳｅｒＤｅｓ（Ｓｅｒｉａｌｉｚｅｒ Ｄｅｓｅｒｉａｌｉｚｅｒ）製造会社及び多くの光モジュール製造会社の製品を使うために、フレームにマッピングされた従属信号を再びデマッピング後、各製品規格に合う新たなフレームを定義してマッピングする必要がない。

また、既存の技術で保有しているマッピング技術をそのまま活用して従属信号を伝送フレームにマッピングした後に、本発明の実施形態による装置を使えば、４０Ｇ伝送フレームをそのまま１６０Ｇ伝送フレームに確張することができると同時に、４０Ｇで使われた製品をそのまま活用して１６０Ｇ伝送が可能である。

したがって、多様な光モジュール製品を使ってシステムを具現することができるので、システム構成時に特定光モジュール製造会社に従属的ではなく、多様な価格比較を通じて製品を選定して使うことができるので、システムの価格を低めることができ、今後、光モジュールのみ置き換えてアップグレードを可能にする効果がある。また、ＳｅｒＤｅｓには、各電気信号間のスキューを補償するための如何なるロジックも必要ではなく、単純なビット多重化機能のみ必要とするので、部品の体積及び価格を減らすことができて、システム全体的にもコストを減らしうる。

また、既設置された光繊維の伝送特性が超高速信号を伝送することができない時に並列光繊維を使う光モジュールに置き換えて同一超高速信号を並列に伝達することができる利点がある。

ＯＴＮ（Ｏｐｔｉｃａｌ Ｔｒａｎｓｐｏｒｔ Ｎｅｔｗｏｒｋ）のＶＣＡＴ（Ｖｉｒｔｕａｌ Ｃｏｎｃａｔｅｎａｔｉｏｎ）規格による１００Ｇｂｐｓ級のイーサネット信号（１００ＧｂＥ）を１１個の１０Ｇｂｐｓ級ＯＴＵ２信号で伝達する装置のブロック構成を例示する図である。 １００ＧｂＥ信号を１０個の１０Ｇｂｐｓ級ＯＴＵ２ｅ信号で伝達する装置のブロック構成を例示する図である。 本発明の一実施形態に係る多重レーン用信号送信装置及び受信装置のブロック図である。 一般的なＯＴＵ２ｅフレーム構造を例示する図である。 図４ＡでＯＰＵｋ−Ｘｖの仮想連接オーバーヘッド構造を例示する図である。 本発明の一実施形態に係る修正されたフレーム構造を例示する図である。 本発明の一実施形態に係るＶＬＭバイトの使用を例示する図である。 本発明の一実施形態に係る修正されたフレーム構造を例示する図である。 本発明の一実施形態に係る修正されたフレーム構造を例示する図である。 本発明の一実施形態に係る１バイト分配器を使ったフレームの仮想レーン割り当て構造を例示する図である。 本発明の一実施形態に係る１バイト分配器を通過する伝送ビット列を例示する図である。 本発明の一実施形態に係る１バイト分配器の詳細構造を例示する図である。 本発明の一実施形態に係る別の１バイト分配器の詳細構造の例示する図である。 本発明の一実施形態に係る仮想レーン＃ｎ（ｎ＝１〜１０）のフレーム構造を例示する図である。 本発明の一実施形態に係る仮想レーン＃ｎ＋１０（ｎ＝１〜１０）のフレーム構造を例示する図である。 本発明の一実施形態に係るＯＴＵｋ−Ｘｖマッピング部の詳細構造を例示する図である。 本発明の一実施形態に係るオーバーヘッド処理部の詳細構造を例示する図である。 本発明の一実施形態に係る８または１６バイト分配器を使った場合の修正されたフレーム構造を例示する図である。 図１０ＡのうちＶＣＭバイトの使用を例示する図である。 図８バイト分配器を使ったフレームの仮想レーン割り当て構造を例示する図である。 本発明の一実施形態に係る修正された別のフレーム構造を例示する図である。 １６バイト分配器を使ったフレームの仮想レーン割り当て構造を例示する図である。 ８バイト分配器を通過した伝送ビット列を例示する図である。 本発明の一実施形態に係る８バイト分配器の詳細構造を例示する図である。 本発明の一実施形態に係る別の８バイト分配器の詳細構造を例示する図である。 本発明の一実施形態に係る８バイト分配器による仮想レーン＃ｎ（ｎ＝１〜１０）のフレーム構造を例示する図である。 本発明の一実施形態に係る８バイト分配器による仮想レーン＃ｎ＋１０（ｎ＝１〜１０）のフレーム構造を例示する図である。 １６バイト分配器を通過した伝送ビット列を例示する図である。 本発明の一実施形態に係る１６バイト分配器の詳細構造を例示する図である。 本発明の一実施形態に係る１６バイト分配器の詳細構造を例示する図である。 本発明の一実施形態に係る１６バイト分配器による仮想レーン＃ｎ（ｎ＝１〜１０）のフレーム構造を例示する図である。 本発明の一実施形態に係る１６バイト分配器による仮想レーン＃ｎ＋１０（ｎ＝１〜１０）のフレーム構造を例示する図である。 本発明の一実施形態に係るオーバーヘッド処理部の詳細構造を例示する図である。 本発明の一実施形態に係る修正された別のフレーム構造を例示する図である。 本発明の一実施形態に係る修正された別のフレーム構造を例示する図である。 本発明の一実施形態に係る修正された別のフレーム構造を例示する図である。 本発明の一実施形態に係る別のオーバーヘッド処理部の詳細構造を例示する図である。 本発明の一実施形態に係る別のオーバーヘッド処理部の詳細構造を例示する図である。 本発明の一実施形態に係るバイト再分配器の詳細構造を例示する図である。 本発明の一実施形態に係る仮想コンテナ検出器及び仮想レーンオーバーヘッド処理部の詳細構造を例示する図である。 本発明の一実施形態に係る別の仮想コンテナ検出器及び仮想レーンオーバーヘッド処理部の詳細構造を例示する図である。 本発明の一実施形態に係る別の仮想コンテナ検出器及び仮想レーンオーバーヘッド処理部の詳細構造を例示する図である。 本発明の一実施形態に係るバイト再分配器に使われる仮想コンテナ及び仮想レーン整列器の詳細構造を例示する図である。 本発明の一実施形態に係る４０ＧｂＥ信号を収容して多様な伝送レーンに伝達する別の信号送受信装置のブロック構成を例示する図である。 本発明の一実施形態に係る６０ＧｂＥ信号を収容して多様な伝送レーンに伝達する別の信号送受信装置のブロック構成の例示図である。

以下、添付した図面を参照して、本発明の望ましい実施形態を詳細に説明する。本発明を説明するに当って、関連した公知機能または構成についての具体的な説明が、本発明の要旨を不明にする恐れがあると判断される場合には、その詳細な説明を省略する。また、後述する用語は、本発明での機能を考慮して定義された用語であって、これは、ユーザ、運用者の意図または慣例などによって変わりうる。したがって、その定義は、本明細書全般に亘った内容に基づいて下されなければならない。

前述した１００ＧｂＥ信号をＯＴＵ２−１１ｖに収容する時の非効率的な問題を改善するために、ＯＴＵ２ｅ−１０ｖを例をあげて本発明の装置を詳しく説明する。追加的に１６０Ｇｂｐｓ級信号伝送の実施形態及び４０Ｇｂｐｓ級信号伝送の実施形態もともに説明する。

ＯＴＵ２−１１ｖに１００ＧｂＥ信号を収容する時の非効率的な問題を解決するために、図２のように、ＯＴＵ２の速度を高めたＯＴＵ２ｅ信号を１０個使うという代案が考えられる。ＯＴＵ２ｅのデータ容量は、１０．３５６０１２６５８Ｇｂ／ｓ（＝２３８／２３７ｘ１０．３１２５Ｇｂ／ｓ）である。

したがって、１０個のＯＴＵ２ｅ信号を逆多重化したＯＴＵ２ｅ−１０ｖの場合、総データ容量が１０３．５６０１２６５８２（＝１０ｘ２３８／２３７ｘ１０．３１２５Ｇｂ／ｓ）であるので、１０３．１２５Ｇｂ／ｓ速度を有する１００ＧｂＥ信号を収容することができる。１００ＧｂＥをＯＴＵ２ｅ−１０ｖでマッピングする時、総９９．５７９％程度のデータ容量を使う。これは、０．４３５Ｇｂ／ｓほどのデータ容量を使うことでＯＴＵ２−１１ｖに比べて使わないデータ容量をおおよそ１／１５以下に減らしうる効率的な構造と言える。

ＯＴＵｋ−Ｘｖ中に、クライアント信号を入れることができるそれぞれのＯＴＵｋを仮想コンテナとする。ＯＴＵｋ−Ｘｖの場合、Ｘ個の仮想コンテナが存在する。すなわち、ＯＴＵｋ−Ｘｖを適用する場合に、仮想コンテナの個数が伝送線路の個数と一致しなければならない短所がある。ＯＴＵ２ｅ−１０ｖは、１０Ｇｂｐｓ級の速度で１０個の線路または異なる波長を通じてのみ伝送が可能である。

例えば、１０個の１０Ｇｂｐｓを伝送する光モジュールより４つの２５Ｇｂｐｓを伝送する光モジュールが電力消費及びコスト側面で長所があっても、本構造では使うことができない。これを支援するためには、逆多重化したＯＴＵ２ｅ−１０ｖ信号を再び一つの１００ＧｂＥ信号でデマッピング（ｄｅｍａｐｐｉｎｇ）した後に、再び新たな２５Ｇｂｐｓ級の信号を新たに規定して、これを再び４つに逆多重化して１００ＧｂＥ信号をマッピングしなければならない。

このような問題点を解決するために、同一逆多重化方式を使いながらも、多重レーンに伝送が可能になるように、各仮想コンテナに仮想レーンを割り当てる伝送方法を提示する。すなわち、ＯＴＵｋ信号をＸ個の仮想コンテナに逆多重化して伝送しながら、各仮想コンテナをＹ個の仮想レーンに区分する多重レーン用伝送信号をＯＴＵｋ−ＸｖＹｄと定義する。

例えば、ＯＴＵ２ｅ信号を１０個の仮想コンテナに逆多重化して送受信しながら、各仮想コンテナを２つの仮想レーンに区分した多重レーン用伝送信号はＯＴＵ２ｅ−１０ｖ２ｄである。この際、１０個の仮想コンテナがあり、仮想コンテナごとに２つの仮想レーンがあるので、独立的な仮想信号は２０個があるわけである。仮想信号とは、Ｘ個の仮想コンテナのそれぞれに仮想レーンをＹ個割り当てるによって独立的に動作することができるＸｘＹ個の信号を意味する。

したがって、これら仮想信号をビット多重化する場合に、２０の約数に該当するすべての伝送レーンに送信しても、受信部でビット逆多重化して各２０個の仮想信号を検出してスキューを補償することができれば、完全に信号を復元することができる。図面を通じてより詳しく説明する。

図３は、本発明の一実施形態による多重レーン用信号送信装置の構成図を示したものであって、より具体的に、１００ＧｂＥ信号を収容するＯＴＵ２ｅ−１０ｖを多様な伝送レーンに伝達する装置のブロック構成図を示したものである。

図３を参照すれば、１００ＧＢＡＳＥ−Ｒ処理部３００、３３４、ＯＴＵ２ｅ−１０ｖマッピング処理部３０２ａ、３０２ｂ、３０２ｃ、３０２ｄ、バイト分配器３０４ａ、３０４ｂ、３０４ｃ、３０４ｄ、並列１０ｘ１１Ｇ電気モジュール３０６、３０８、１０：４ビット多重化部３１０、並列４ｘ２７Ｇ光モジュール３１２、３１４、４：２ビット多重化部３１６、並列２ｘ５５Ｇ光モジュール３１８、３２０、２：１ビット多重化部３２２、直列１ｘ１１０Ｇ光モジュール３２４、３２６、１：１０ビット逆多重化部３２８、バイト再分配器３３０及びＯＴＵ２ｅ−１０ｖデマッピング処理部３３０ａ、３３０ｂ、３３０ｃ、３３０ｄで構成される。

１００ＧＢＡＳＥ−Ｒ処理部３００は、１００Ｇｂ／ｓイーサネット信号をＰＣＳ（Ｐｈｙｓｉｃａｌ Ｃｏｄｉｎｇ Ｓｕｂｌａｙｅｒ）処理して１０３．１２５Ｇｂ／ｓ信号（１００ＧＢＡＳＥ−Ｒ）を生成する。ＯＴＵ２ｅ−１０ｖマッピング処理部３０２ａ、３０２ｂ、３０２ｃ、３０２ｄは、１００ＧＢＡＳＥ−Ｒ信号を１０個に均等に分割して１０個の各ＯＴＵ２ｅ信号にマッピングする。バイト分配器３０４ａ、３０４ｂ、３０４ｃ、３０４ｄは、１０個の各ＯＴＵ２ｅ信号が多様な伝送レーンに伝送が可能になるようにバイトを２つのグループに分配し、各仮想レーンを区分することができる情報を追加する。

このように生成された信号は、ＯＴＵ２ｅ−１０ｖ２ｄ信号になる。ＯＴＵ２ｅ−１０ｖ２ｄの各仮想コンテナ（以下、各ｎ番目の仮想コンテナをＯＴＵ２ｅ−＃ｎｖ２ｄと指称する）は、おおよそ１１Ｇｂｐｓ（＝２５５／２３７ｘ１０．３１２５Ｇｂｉｔ／ｓ）程度の速度を有する。ＯＴＵ２ｅではないＯＴＵ１ｅや他のフレームを使う場合によって、ビットレートを調整すれば良い。

並列１０ｘ１１Ｇ電気モジュール３０６、３０８の間には、ＰＣＢまたは電気ケーブルを通じて生成されたＯＴＵ２ｅ−１０ｖ２ｄ信号を伝達する。並列１０ｘ１１Ｇ光モジュールを使う場合には、光ケーブルを通じて生成されたＯＴＵ２ｅ−１０ｖ２ｄ信号を光に変換して伝達することができる。

１０：４ビット多重化部３１０は、並列１０ｘ１１Ｇ電気モジュール３０８で受信したＯＴＵ２ｅ−１０ｖ２ｄ信号を並列４ｘ２７Ｇ光モジュール３１２に伝送するように１０：４ビット多重化する。１０：４ビット多重化しながら、必要なオーバーヘッド情報を利用することもできる。並列４ｘ２７Ｇ光モジュール３１２、３１４の間には、ＯＴＵ２ｅ−１０ｖ２ｄ信号を１０：４ビット多重化した信号を４つの光ケーブルや１つの光ケーブルに４つの波長、またはＤＱＰＳＫ＋ＰＭ（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｑｕａｄｒａｔｕｒｅ Ｐｈａｓｅ−Ｓｈｉｆｔ Ｋｅｙｉｎｇ ＆ Ｐｏｌａｒｉｚａｔｉｏｎ Ｍｏｄｕｌａｔｉｏｎ）変調方式を通じて伝達する。

４：２ビット多重化部３１６は、並列４ｘ２７Ｇ光モジュール３１４で受信したＯＴＵ２ｅ−１０ｖ２ｄ信号を並列２ｘ５５Ｇ光モジュール３１８に伝送するように４：２ビット多重化する。４：２ビット多重化しながら、必要なＯＴＵ２ｅ−１０ｖ２ｄ信号のオーバーヘッド情報を利用することもできる。並列２ｘ５５Ｇ光モジュール３１８、３２０の間には、ＯＴＵ２ｅ−１０ｖ２ｄ信号を１０：２ビット多重化した信号を２つの光ケーブルや１つの光ケーブルに２つの波長、またはＤＱＰＳＫ変調方式を通じて伝達する。

２：１ビット多重化部３２２は、並列２ｘ５５Ｇ光モジュール３２０で受信したＯＴＵ２ｅ−１０ｖ２ｄ信号を直列１ｘ１１０Ｇ光モジュール３２４に伝送するように２：１ビット多重化する。２：１ビット多重化しながら、必要なＯＴＵ２ｅ−１０ｖ２ｄ信号のオーバーヘッド情報を利用することもできる。

直列１ｘ１１０Ｇ光モジュール３２４、３２６の間には、ＯＴＵ２ｅ−１０ｖ２ｄ信号を１０：１ビット多重化した信号を１つの光ケーブルに１つの波長を通じて伝達する。１：１０ビット逆多重化部３２８は、直列１ｘ１１０Ｇ光モジュール３２６で受信したＯＴＵ２ｅ−１０ｖ２ｄ信号と１０：１ビット多重化した信号とを１：１０ビット逆多重化して、１０個のレーンにバイト再分配器３３０とインターフェースさせる。

バイト再分配器３３０では、ＯＴＵ２ｅ−１０ｖ２ｄ信号の各仮想コンテナの仮想レーンを検出し、伝送中に発生した仮想レーン間のスキューを補償した後、ＯＴＵ２ｅ−１０ｖ信号を生成するようにバイトを再分配する。ＯＴＵ２ｅ−１０ｖデマッピング処理部３３２ａ、３３２ｄでは、バイト再分配器３３０から受信したＯＴＵ２ｅ−１０ｖ信号で１００ＧＢＡＳＥ−Ｒ信号を抽出して１００ＧＢＡＳＥ−Ｒ処理ブロック３３４に伝達する。

図３は、１００Ｇｂｐｓ信号伝送に対する実施形態であり、並列１０ｘ１１Ｇ電気モジュール３０６、３０８の代りに、並列１０ｘ１１Ｇ光モジュールが使われることもでき、バイト分配器３０４以後に直ちに１０：４ビット多重化部３１０を使い、４ｘ２７Ｇ光モジュール３１２を通じて直ちに４チャンネルの１００Ｇ光電送が可能である。同様に、バイト分配器３０４以後に直ちに１０：２ビット多重化ブロックを使い、２ｘ５５Ｇ光モジュール３１８を通じて直ちに１００Ｇｂ／ｓ伝送することができ、バイト分配器３０４以後に直ちに１０：１ビット多重化部を使えば、１ｘ１１０Ｇ光モジュール３２４を通じて直ちに１００Ｇｂ／ｓ伝送を行うこともできる。

このように、ＯＴＵ２ｅ−１０ｖ信号を多様な伝送レーン数を有する光モジュールを通じて伝達するためには、使うバイト分配器及びバイト再分配器を選択し、ＯＴＵｋ−ＸｖＹｄ信号を生成するために、ＯＴＵｋ−Ｘｖフレームに一部のオーバーヘッドを修正すれば良い。バイト分配器を１バイト単位で、８バイト単位で、または８バイトの倍数単位で分配するかによってバイト再分配器及びＯＴＵｋ−Ｘｖのオーバーヘッド（ＯＨ）処理ブロックが変わる。

各フレームのバイトを分配する方法についてバイト分配器を定義し、選択したバイト分配器によって仮想レーン情報を伝達するＯＴＵｋ−Ｘｖマッピングブロックと、これら仮想信号を受信するためのバイト再分配器について詳しく説明する。

図４Ａは、本発明の実施形態を説明するために必要なＯＴＵ２ｅフレーム構造図である。

図４Ａに示したように、ＯＴＵ２ｅフレームは、４行、４０８０列バイトで構成されており、１行１〜１４列は、ＯＴＵ２ｅオーバーヘッドと、２〜３行１〜１４列は、ＯＤＵ２ｅオーバーヘッドとして使われ、１５〜１６列は、ＯＰＵ２ｅオーバーヘッドとして使われる。１７〜３８２４列は、ペイロード領域であり、ＯＴＵ２ｅフレーム構造は、１９０５〜１９２０列バイトをＦｉｘｅｄ Ｓｔｕｆｆバイトに割り当てている。しかし、より効率的な伝送のために、Ｆｉｘｅｄ Ｓｔｕｆｆバイト数及び位置を調節することもできる。

図４Ｂは、図４Ａのうち、既存のＯＰＵｋ−Ｘｖの仮想連接（Ｖｉｒｔｕａｌ Ｃｏｎｃａｔｅｎａｔｉｏｎ）オーバーヘッド構造ＶＣＯＨを示したものである。１５〜１６列のＯＰＵｋオーバーヘッド中に１５列の１〜３行の３バイトが仮想連接オーバーヘッドＶＣＯＨとして使われる。

ＶＣＯＨオーバーヘッドは、ＭＦＡＳバイトの５ビットを使ったマルチフレーム構造を有していて、３２番周期でＶＣＯＨオーバーヘッド値が更新される。ＶＣＯＨのうち、ＭＦＩ（Ｖｉｒｔｕａｌ Ｃｏｎｃａｔｅｎａｔｉｏｎ ＭｕｌｔｉＦｒａｍｅ Ｉｎｄｉｃａｔｏｒ）バイトは、ＭＦＡＳバイトの以外にも仮想コンテナに対するマルチフレーム識別子を有していて、ＭＦＩ１及びＭＦＩ２バイトのように最大１６ビットまで可能であるために、ＭＦＡＳを含んで最大１６，７７７，２１６（＝２２４）個のＯＤＵｋフレーム長を識別することができる。シーケンスインジケーターＳＱバイトは、ＯＰＵｋ−ＸｖでＸ値を示すものであって、仮想コンテナに対するシーケンスまたは配列番号を示す。

したがって、ＳＱバイトを利用すれば、それぞれの仮想コンテナを区別することができる。ＳＱバイトは、最大２８個の仮想コンテナを表現することができる。

図５Ａは、本発明の実施形態によって、１バイト分配器を使う場合の修正されたフレーム構造の例示図である。

ＯＴＵ２ｅフレーム構造で、２つの仮想レーンを区分するための方法としてＯＴＵ２ｅオーバーヘッドのうち、１行、１３〜１４列に位置したリザーブされた２バイトを仮想レーンマーカーＶＬＭバイトとして活用する。最初のリザーブされたバイトは、仮想コンテナ＃ｎ（ナンバー）と同じ仮想レーン＃ｎを表記し、二番目のリザーブされたバイトは、仮想レーン＃ｎ＋１０で表記する。

例えば、ＯＴＵ２ｅ−１０ｖの三番目の仮想コンテナをＯＴＵ２ｅ−＃３ｖとすれば、１行１３列に位置したＶＬＭは、仮想レーン＃３のために割り当てられてＶＬＭ３で表記され、１行１４列に位置したＶＬＭは、仮想レーン＃１３のために割り当てられてＶＬＭ１３で表記される。

図５Ｂのように、ＯＴＵ２ｅオーバーヘッドのＶＬＭバイトの８ビットのうちから４ビットＶＣＮ（Ｖｉｒｔｕａｌ Ｃｏｎｔａｉｎｅｒ Ｎｕｍｂｅｒ）は、該当する仮想コンテナ番号である＃ｎを意味する。受信した仮想レーンから仮想コンテナ＃ｎの情報が分かれば、その仮想レーン信号は、仮想レーン＃ｎまたは仮想レーン＃ｎ＋１０であることを類推することができる。ＶＬＭ１である場合には、ＶＣＮは“００００”を有する。ＶＬＭ５バイトの場合、ＶＣＮは“１０００”を有する。

一方、ＶＬＭ１１は、ＶＬＭ１と同様にＶＣＮ“００００”を有し、ＶＬＭ１５も、ＶＬＭ５と同一ＶＣＮビットを有する。このように、仮想レーン及び仮想コンテナに区分される仮想信号２０個をそれぞれ区分するためには、原則的には、最小５ビットが必要である。５ビットで表現することができる数は、３２であるためである。

しかし、修正されたフレームの構造上、４ビットのみで仮想レーン及び仮想コンテナ２０個を区別することができる。その理由は、後述するフレーム整列バイトが仮想レーン＃１〜１０と仮想レーン＃１１〜２０とが異なるために、他のフレーム整列バイトで仮想レーン＃１〜１０のグループと仮想レーン＃１１〜２０のグループとを区分することができるためである。

ＯＴＵ２ｅオーバーヘッドのＶＬＭバイトの８ビットのうち残りの４ビットは、各仮想レーンのＶＭＦＳ（Ｖｉｒｔｕａｌ Ｍｕｌｔｉ−ｆｒａｍｅ ｓｅｑｕｅｎｃｅ）として使う。仮想レーンごとに各フレーム単位があり、ＶＭＦＳは、このようなフレームをカウントした情報である。４ビットのみあるので、最大１６個の仮想レーンフレームをカウントすることができる。各仮想レーンの遅延差が大きくなって、１フレーム内でも十分ではない場合に、マルチフレームシーケンスを用いて何フレームほどのスキューが発生したかが分かる。

前述したが、ＯＴＵ２ｅ−１０ｖフレーム構造で、各仮想コンテナであるＯＴＵ２ｅ−＃ｎｖでＯＴＵ２ｅ構造をそのまま活用したために、ペイロード領域の中間に１６バイトＦｉｘｅｄ Ｓｔｕｆｆ（ＦＳ）バイトが４行を占めている。

一方、ＯＴＵ１ｅ−１０ｖフレーム構造を採択する場合には、図５Ｃのようなフレーム構造を有する。ＯＴＵ２ｅ−１０ｖの各仮想コンテナは、おおよそ１１．０９５Ｇｂｐｓ（＝２５５／２３７ｘ１０．３１２５Ｇｂｉｔ／ｓ）程度の速度を有する一方、ＯＴＵ１ｅ−１０ｖの各仮想コンテナは、おおよそ１１．０４９Ｇｂｐｓ（＝２５５／２３８ｘ１０．３１２５Ｇｂｉｔ／ｓ）程度の速度を有する。このように、如何なるフレーム構造を有するかによって１００ＧｂＥ信号を収容する時に必要な伝送データ率を決定することができる。

図５Ｄは、図５Ａのフレーム構造で、仮想レーンマーカーＶＬＭオーバーヘッドを確張したフレーム構造を例示したものである。

図５Ｄを参照すれば、追加的にＯＤＵ２ｅオーバーヘッドのうち２行１〜３列のリザーブされたバイト中に１〜２列バイトを仮想レーンマーカー拡張バイトとして使う例を追加した。

前述したとおりに、ＯＴＵ２ｅオーバーヘッドのＶＬＭバイトの８ビットのうちから４ビットのみを各仮想レーンのマルチフレームシーケンスとして使うことができる。この際、全体のスキュービットを補償することができるビット数は、最大１，０４４，４８０ビット（＝２４ｘ４ｘ４０８０ｘ８／２／２）である。各ＯＴＵ２ｅ−＃ｎｖのビット率を考慮すれば、９４ｕｓ（＝２４ｘ４ｘ４０８０ｘ８／２／（２５５／２３７ｘ１０．３１２５Ｇｂｉｔ／ｓ））程度のスキュー補償が可能である。

このようなスキュー補償値を増やすために、図５Ｄのように、仮想レーンマーカー拡張バイトＶＬＭ ＥＸ＃ｎを追加した。このように、仮想マルチフレームシーケンスを４ビットから８ビットに追加確張して、総１２ビットを有して各仮想レーンのフレームを区分することができるので、最大２６７，３８６，８８０ｂｉｔ（＝２１２ｘ４ｘ４０８０ｘ８／２ ）ほどのスキュー補償が可能である。各ＯＴＵ２ｅ−＃ｎｖのビット率を考慮すれば、２４，０９８ｕｓ程度のスキュー補償が可能である。

一つの仮想コンテナ当たり２つの仮想レーンを有して１バイト分配器を使うので、図５Ｅのように、ＯＴＵ２ｅ−＃ｎｖフレームの各１バイトずつ各仮想レーンに分配する。図５Ｄで、ＶＬＭ１、ＶＬＭ２、．．は、仮想レーン＃ｎに伝送されるバイトであり、ＶＬＭ１１、ＶＬＭ１２、．．は、仮想レーン＃ｎ＋１０に伝送されるバイトである。１行１３列のＶＬＭ＃ｎ情報は、仮想レーン＃ｎに分配されて伝送され、１行１４列のＶＬＭ＃ｎ＋１０情報は、仮想レーン＃ｎ＋１０に伝送される（ｎ＝１，…，１０）。

１バイト分配器通過時のビット列は、図６Ａのようである。１バイト分配器の入力及び出力ビットが１ビットである時に出力されるビット列を示したものが図６Ａであって、１、２、３、．．２４は、仮想レーン＃ｎに伝送されるビットであり、９、１０、１１．．３２は、仮想レーン＃ｎ＋１０に伝送されるビットで、出力は、各仮想レーンをビット単位で反復させる。

このような２つの仮想レーンを作るための１バイト分配器６００を単純化した構造が、図６Ｂに示されている。１バイト分配器６００の入力及び出力ビットを１ビットと仮定し、この場合、１：２バイトデマックス６０２を通じて入るビットをバイト単位で逆多重化して、上位レーンでは１バイトメモリ６０４を用いて１バイト保存した後、下位レーンと整列した後に再び２：１ビットマックス６０６を通じてマルチレーン用ＯＴＵ２ｅ−＃ｎｖｄ信号を生成する。

１バイト分配器の入力及び出力ビットを１２８ビットと仮定した場合の１バイト分配器６１０の構造は、図６Ｃのようである。入力は、総１６バイトであるので、２バイトずつ信号を再配列すれば良い。図６Ｃで、Ｒ（６１２ａ，．．．６１２ｒ）は、レジスタを意味し、入力信号を１クロックの間に保存後に出力する。１バイト分配器の処理速度を高めるためのものであって、低い速度では使わなくても良い。

このように分割されて伝送される各仮想レーンのフレーム及び全体フレームの構成は、図７Ａ及び図７Ｂのようである。図７Ａは、仮想レーン＃ｎ（ｎ＝１〜１０）のフレーム構造で、上の行はバイトで表示したものであり、下の行はビットで表示したものである。また、図７Ｂは、仮想レーン＃ｎ＋１０（ｎ＝１〜１０）のフレーム構造をバイト及びビット単位で表示したものである。

各仮想レーン＃ｎ（ｎ＝１〜１０）フレーム整列のために、Ｆ６、Ｆ６、２８バイトを利用し、仮想レーン＃ｎ＋１０（ｎ＝１〜１０）フレーム整列のためには、Ｆ６、２８、２８バイトを利用する。各仮想レーンフレームを整列後には、図５で定義したＶＬＭバイトを用いて各仮想レーンの＃ｎを得ると同時に、各仮想レーン間のフレームスキュー値を測定し、そのスキューを補償する。スキューが補償された後には、仮想レーンの＃ｎによって仮想レーン＃ｎフレームと＃ｎ＋１０フレームとを１バイト分配器の逆過程を通じてＯＴＵ２ｅ−１０ｖフレームを取り備える。

図５のような既存のフレームを修正するためには、図８のように、ＯＴＵｋ−Ｘｖマッピング部８００ａ、．．８００ｃにオーバーヘッド（ＯＨ）処理部８０６の一部の機能を追加すれば良い。ＯＴＵｋ−Ｘｖマッピング部８００ａ、．．８００ｃは、クライアント信号を保存して必要なタイミングに信号をマッピングするためのバッファ８０２を有し、マッピング部８０４は、ＯＴＵｋフレームのペイロード領域にクライアント信号をマッピングする機能を行う。オーバーヘッド処理部８０６では、このように構成されたＯＴＵｋフレームにオーバーヘッドを追加する。

以後、ＦＥＣ符号器８０８では、ＯＴＵｋフレームの１列〜３８２４列までの情報バイトを用いてＦＥＣパリティバイトを計算して、３８２５列から４０８０列までのＦＥＣバイトに挿入する。スクランブラー８１０は、このように構成されたＯＴＵｋ信号中に１行１列から６列を除いたすべてのバイトをスクランブリングする。タイミング生成器８２０は、このようなＯＴＵｋ信号を生成するために必要なフレーム開始点から終点までのすべての所望するタイミング情報を生成する。

図９は、図８で言及したオーバーヘッド処理部８０６で既存オーバーヘッドはすべて処理がされたと仮定してマルチレーン用伝送フレームのために追加されるオーバーヘッド処理部を示したものである。

仮想コンテナ番号レジスタ８０６ａは、ユーザが各オーバーヘッド処理部８０６に使う仮想コンテナの番号を設定させる。マルチフレームシーケンス生成器８０６ｂは、タイミング生成器８２０から仮想コンテナのフレーム開始情報を受けて、仮想コンテナのフレームを１２ビットまでカウントし続ける。１２ビットのマルチフレーム番号情報のうちから下位４ビットは、ＶＬＭレジスタ８０６ｃに伝達し、残りの８ビットは、ＶＬＭ ＥＸレジスタ８０６ｄに伝達する。

ＶＬＭレジスタ８０６ｃでは、仮想コンテナ番号レジスタ８０６ａから受けた４ビットのＶＣＮ情報とマルチフレームシーケンス生成器８０６ｂから受けた４ビットのＶＭＦＳ情報とを結合して、ＶＬＭバイト情報を保存する。オーバーヘッド選択器８０６ｅでは、タイミング生成器８２０からオーバーヘッドタイミング情報のうちから図５で定義したＶＬＭバイト及びＶＬＭ ＥＸバイト位置情報を受けてＶＬＭレジスタ８０６ｃ及びＶＬＭ ＥＸレジスタ８０６ｄから情報を選択する。

オーバーヘッド及びデータ選択器８０６ｆでは、タイミング生成器８２０からオーバーヘッドタイミング情報とペイロードタイミング情報とを受けてペイロード領域にデータを伝達し、オーバーヘッド領域には、オーバーヘッド選択器８０６ｅで選択されたオーバーヘッド情報が伝達されるように、データ及びオーバーヘッドを選択する。タイミング生成器８２０は、このようなＯＴＵｋのオーバーヘッド信号のタイミング及びペイロード信号のタイミング情報を生成して、ブロックに情報を提供する。図５では、１バイト分配器を使い、仮想コンテナ及び仮想レーンを区別するために、ＯＴＵ２ｅオーバーヘッドのうち、リザーブドされた２バイトをＶＬＭバイトとして使った。

図１０Ａは、ＯＴＵ２ｅオーバーヘッドのリザーブされた１バイト情報のみを使い、８または１６バイト分配器を使う場合の修正されたフレーム構造を例示したものである。

各ＯＴＵ２ｅ−＃ｎｖフレームを伝送する時に、８または１６バイト単位で各仮想レーンを伝送する場合には、ＯＴＵ２ｅオーバーヘッドのうち７列に位置したＭＦＡＳ（Ｍｕｌｔｉ−Ｆｒａｍｅ Ａｌｉｇｎｍｅｎｔ Ｓｅｑｕｅｎｃｅ）が２つのフレーム単位で仮想レーンに分布されるので、ＭＦＡＳの最下位ビットが０であれば、仮想レーン＃ｎであり、最下位ビットが１であれば、仮想レーン＃ｎ＋１０であることを意味するので、仮想レーンマーカーのための追加情報を有する必要がない。

また、ＭＦＡＳ８ビットのうち、最下位ビットを除いた残りの７ビットは、各仮想レーンのマルチフレームシーケンスとして使うことができる。代りに、各仮想コンテナＯＴＵ２ｅ−＃ｎｖの＃ｎを区分するための仮想コンテナマーカーＶＣＭオーバーヘッドが必要であり、仮想コンテナは総１０個があるので、４ビットＶＣＮ情報のみあれば可能である。

図１０Ａでは、ＯＤＵ２ｅオーバーヘッドの２行１列のリザーブされた１バイトをＶＣＭバイトとして使った例である。ＯＴＵ２ｅオーバーヘッドの１行１３列のリザーブされた１バイトをＶＣＭバイトとして使うこともできるが、８バイト分配器よりは１６バイト以上の分配器に適する。

図１０Ｂのように、ＶＣＭの８ビットのうちから残りの４ビットは、各仮想レーンのマルチフレームシーケンス拡張ＶＭＦＳ ＥＸ ４ビットとして追加使用が可能である。ＶＣＭのうち、マルチフレームシーケンス拡張ビットを使わない場合に、全体のスキュービットを補償することができるビット数は、最大８，３５５，８４０ｂｉｔ（＝２７ｘ４ｘ４０８０ｘ８／２）である。各ＯＴＵ２ｅ−＃ｎｖのビット率を考慮すれば、７５３ｕｓ（＝２７ｘ４ｘ４０８０ｘ８／２／（２５５／２３７ｘ１０．３１２５Ｇｂｉｔ／ｓ））程度のスキュー補償が可能である。

追加的にＶＣＭバイトの残りの４ビットをマルチフレーム用マルチフレームシーケンス拡張ビットとして使う場合には、各仮想レーン別に総１１ビットを有してフレーム区分が可能になるので、最大１３３，６９３，４４０ビット（＝２１１ｘ４ｘ４０８０ｘ８／２／２）ほどのスキュー補償が可能である。各ＯＴＵ２ｅ−＃ｎｖのビット率を考慮すれば、１２，０４９ｕｓ（＝２１１ｘ４ｘ４０８０ｘ８／２／（２５５／２３７ｘ１０．３１２５Ｇｂｉｔ／ｓ））程度のスキュー補償が可能なわけである。

図１０Ｃは、８バイト分配器を使う場合のＯＴＵ２ｅ−＃ｎｖのバイトの仮想レーン割り当て構造を示したものである。一つの仮想コンテナ当たり２つの仮想レーンを有し、８バイト分配器を使うので、ＯＴＵ２ｅ−＃ｎｖフレームの各８バイトずつ各仮想レーンに分配される。図１０Ｃで、ＶＬｎは、仮想レーン＃ｎに伝送されるバイトであり、ＶＬｎ＋１０は、仮想レーン＃ｎ＋１０に伝送されるバイトである。

２ｍ番目のＯＴＵ２ｅ−＃ｎｖフレームで２行１列のＶＣＭバイト情報は、仮想レーン＃ｎに分配されて伝送され、２ｍ＋１番目のＯＴＵ２ｅ−＃ｎｖフレームで２行１列のＶＣＭバイト情報は、仮想レーン＃ｎ＋１０に分配されて伝送される（ｍ＝０，１，２，３，…）。一つのフレームを２つの仮想レーンに分けて２つのフレームごとに各仮想レーンでは一回のＶＣＭ情報を利用するようになるので、各仮想レーンは、ＯＴＵ２ｅ−＃ｎｖの一周期の間に一回のＶＣＭ情報を活用することができる。

同様に、各仮想レーンには、ＦＡＳバイト及びＭＦＡＳバイトがＯＴＵ２ｅ−＃ｎｖの一周期で伝送されるために、各仮想レーン別にフレーム整列を遂行することができる。仮想レーンが＃ｎであるか、または＃ｎ＋１０であるか否かを識別するためには、ＭＦＡＳバイトを利用する。ＭＦＡＳバイトの最下位ビットが０である時に、２ｍ番目のＯＴＵ２ｅ−＃ｎｖフレームである場合であり、この際のＭＦＡＳバイトは、仮想レーン＃ｎに位置する。

同様に、ＭＦＡＳバイトの最下位ビットが１である時に、ＭＦＡＳバイトは、２ｍ＋１番目のＯＴＵ２ｅ−＃ｎｖフレームで仮想レーン＃ｎ＋１０に該当する。

したがって、仮想レーン＃ｎの場合には、常にＭＦＡＳバイトの８ビット中に最下位ビットが０で開始され、仮想レーン＃ｎ＋１の場合には、ＭＦＡＳバイトの最下位ビットが１で開始される。このように、ＭＦＡＳの最下位ビットを使って２つの仮想レーンを容易に区別することができる。仮想レーンが識別された後に＃ｎを得るために、ＶＣＭバイトの４ビットＶＣＮを使う。４ビットＶＣＮ情報に１０個のＯＴＵ２ｅ−１０ｖフレームのうちから如何なる仮想コンテナに属するか＃ｎ情報を表示すれば区別が可能である。

図１０Ｄは、ＯＴＵ２ｅオーバーヘッドの１行６列のＡ２ １バイトをＶＣＭバイトとして使った修正されたフレーム構造図である。

前述したように、最小単位が８バイトであり、使うことができる分配器は、８バイトの倍数でありながら４ｘ４０８０の約数であればいずれも可能である。例えば、１６、３２、４０、５１、６４、８０バイト単位などで具現が可能である。

図１０Ａ、図１０Ｄで示したフレーム構造に１６バイト分配器を使う場合には、ＯＴＵ２ｅオーバーヘッドが１６バイトになっており、ＦＡＳバイト、ＭＦＡＳバイトはもとより、ＶＣＭバイトも一つの１６バイトで縛って使用が可能なので、構造的に仮想レーンのフレームを解釈しやすい。

図１０Ｅは、１６バイト分配器を使う場合のＯＴＵ２ｅ−＃ｎｖのバイトの仮想レーン割り当て構造を示したものである。１６バイト分配器は、ＯＴＵ２ｅ−＃ｎｖフレームを各１６バイト単位で各仮想レーンに分配する。

一回のＯＴＵ２ｅ−＃ｎｖフレーム伝送が終わり、次のフレーム伝送時には、各１６バイト単位で各仮想レーンに分配する順序を変えて分配する。

ＶＬｎは、仮想レーン＃ｎに伝送されるバイトであり、ＶＬｎ＋１０は、仮想レーン＃ｎ＋１０に伝送されるバイトである。２ｍ番目のＯＴＵ２ｅ−＃ｎｖフレームで１行６列のＶＣＭバイト情報は、仮想レーン＃ｎに分配されて伝送され、２ｍ＋１番目のＯＴＵ２ｅ−＃ｎｖフレームで１行６列のＶＣＭバイト情報は、仮想レーン＃ｎ＋１０に分配されて伝送される（ｍ＝０，１，２，３，…）。

この場合、各仮想レーンには、８バイト分配器を使った場合と同様に、ＦＡＳバイト及びＭＦＡＳバイトがＯＴＵ２ｅ−＃ｎｖの一周期で伝送されるために、同一フレーム整列機能及び仮想レーンのスキュー補償性能を有する。仮想レーンをスィッチして初めに伝送した仮想レーンと他の仮想レーンから１６バイト単位で伝送させる。

一方、８バイト分配器通過時のビット列は、図１１Ａのようである。８バイト分配器の入力及び出力ビットが１ビットである時に出力されるビット列を示したものである。

１−１は、最初のバイトの最初のビットを意味し、９−８は、９番目のバイトの８番目のビットを意味する。１−１、１−２、．．２−８は、仮想レーン＃ｎに伝送されるビットであり、９−１、９−２、．．１０−８は、仮想レーン＃ｎ＋１０に伝送されるビットで、出力は、各仮想レーンをビット単位で反復させる。このような２つの仮想レーンを作るための８バイト分配器２００を単純化した構造が、図１１Ｂに示されている。

図１１Ｂで、８バイト分配器１１００の入力及び出力ビットを１ビットと仮定し、この場合、１：２ ８バイトデマックス１１０２を通じて入るビットを８バイト単位でデマックスし、上位レーンは、８バイトメモリ１１０４を用いて８バイト保存した後、下位レーンと整列する。

整列された信号は、２：２スィッチ１１０６または２つの２：１マルチプレクサ／セレクターを通じてＯＴＵ２ｅ−＃ｎｖの一周期（４ｘ４０８０バイト単位）ごとにスィッチされた後、再び２：１ビットマックス１１０８を通じてマルチレーン用ＯＴＵ２ｅ−＃ｎｖｄ信号で生成される。

８バイト分配器の入力及び出力ビットを１２８ビットと仮定した場合の８バイト分配器１１１０の構造は、図１１Ｃのようである。入る入力は、総１６バイトであるので、８バイトを一つのグループにして各グループのビット信号を再配列すれば良い。各２：１選択器１１１２ａ、．．１１１２ｆを用いてＯＴＵ２ｅ−＃ｎｖの一周期（４ｘ４０８０バイト単位）ごとに経路選択をスィッチする。

６４ビットレジスタ１１１４は、６４ビット入力データ信号をそれぞれ１クロックの間に保存後に出力し、これは、８バイト分配器１１１０の処理速度を高めるためのものであって、低い速度では使わなくても良い。

このように分割されて伝送される各仮想レーンのフレーム及び全体フレームの構成は、図１２Ａと図１２Ｂのようである。伝送順序は、初めの行を始まりにして行方向に２０４０バイト伝送後、次の行を伝送する。

図１２Ａは、仮想レーン＃ｎ（ｎ＝１〜１０）のフレーム構造でＦＡＳバイト及びＭＦＡＳバイトが初めの行に存在するが、ＶＣＭバイトは２行１列に位置する。また、図１２Ｂは、仮想レーン＃ｎ＋１０（ｎ＝１〜１０）のフレーム構造をバイト単位で表示したものであって、ＦＡＳバイト及びＭＦＡＳバイトは、五行目に存在する。

各仮想レーンでは、フレーム整列のためにはＦＡＳバイトを利用する。各仮想レーンフレーム整列後には、ＭＦＡＳバイトの最下位ビットを見て仮想レーン＃ｎであるか、仮想レーン＃ｎ＋１０であるか否かを識別する（ｎ＝１〜１０）。図１０Ａで定義したＶＣＭバイトを用いて、各仮想レーン及び仮想コンテナの＃ｎを得ると同時に、ＭＦＡＳバイトの７ビットとともに用いて、各仮想レーン間のフレームスキュー値を測定し、そのスキューを補償する。

仮想レーン＃ｎと仮想レーン＃ｎ＋１のＦＡＳバイト位置は、根本的に２ｘ４０８０バイトの差がある点に注意する。スキューが補償された後には、仮想レーンの＃ｎによって仮想レーン＃ｎフレームと＃ｎ＋１０フレームとを８バイト分配器の逆過程を通じてＯＴＵ２ｅ−１０ｖフレームを取り備える。

１６バイト分配器通過時のビット列は、図１３Ａのようである。図１３Ａは、１６バイト分配器の入力及び出力ビットが１ビットである時に出力されるビット列を示したものである。１−１は、最初のバイトの最初のビットを意味し、９−８は、９番目のバイトの８番目のビットを意味する。

１−１、１−２、２−８は、仮想レーン＃ｎに伝送されるビットであり、１７−１、１７−２、．．１８−８は、仮想レーン＃ｎ＋１０に伝送されるビットで、出力は、各仮想レーンをビット単位で反復させる。このような２つの仮想レーンを作るための１６バイト分配器３００を単純化した構造は、図１３Ｂのようである。

図１３において、１６バイト分配器１３００の入力及び出力ビットを１ビットと仮定し、この場合、１：２ １６バイトデマックス１３０２を通じて入るビットを１６バイト単位でデマックスし、上位レーンは、１６バイトメモリ１３０４を使って１６バイト保存して下位レーンと整列する。

整列された信号は、２：２スィッチ１３０６（または、２つの２：１マルチプレクサ／セレクター）を通じてＯＴＵ２ｅ−＃ｎｖの一周期（４ｘ４０８０バイト単位）ごとにスィッチした後、再び２：１ビットマックス１３０８を通じてマルチレーン用ＯＴＵ２ｅ−＃ｎｖｄ信号を生成する。

一方、１６バイト分配器の入力及び出力ビットを１２８ビットと仮定した場合の１６バイト分配器１３１０の構造は、図１３Ｃのようである。

図１３Ｃで、入力は、総１６バイトであるので、入力された１６バイト中の一部を、６４ビットレジスタ１３１６を用いて１クロックの間に保存し、６４ビットレジスタ１３１２から出力される１６バイトのうち下位８バイトＲ［６３：０］信号を６４ビットレジスタ１３１４を用いて１クロックに間に保存する。

６４ビットレジスタ１３１６の出力Ｒ［１２７：６４］信号と１６バイト分配器１３１０の入力Ｃ［１２７：６４］信号とを各２：１選択器１３１８ａ、１３１８ｃ、１３１８ｅ、１３１８ｇを用いてＯＴＵ２ｅ−＃ｎｖの一周期（４ｘ４０８０バイト単位）ごとに経路選択をスィッチする。

同様に、６４ビットレジスタ１３１２の出力Ｒ［６３：０］信号と６４ビットレジスタ１３１４の出力Ｐ［６３：０］信号とを各２：１選択器１３１８ｂ、１３１８ｄ、１３１８ｆ、１３１８ｈを用いてＯＴＵ２ｅ−＃ｎｖの一周期（４ｘ４０８０バイト単位）ごとに経路選択をスィッチする。

２：１ビット多重化器１３２０では、上位２：１選択器１３２０ａ、１３２０ｃ、１３２０ｅ、１３２０ｇ及び下位２：１選択器１３２０ｂ、１３２０ｄ、１３２０ｆ、１３２０ｈから出力される信号を２：１ビット多重化して、最終の図１３Ａのような信号を出力する。

このように分割されて伝送される各仮想レーンのフレーム及び全体フレームの構成は、図１４Ａと図１４Ｂのようである。伝送順序は、初めの行を始まりにして行方向に４０８０バイト伝送後、次の行を伝送する。

図１４Ａは、仮想レーン＃ｎ（ｎ＝１〜１０）のフレーム構造でＦＡＳバイト及びＭＦＡＳバイト、ＶＣＭバイトが初めの行に位置する。

図１４Ｂは、仮想レーン＃ｎ＋１０（ｎ＝１〜１０）のフレーム構造をバイト単位で表示したものであって、ＦＡＳバイト及びＭＦＡＳバイト、ＶＣＭバイトは三行目に存在する。

各仮想レーンでは、フレーム整列のためにはＦＡＳバイトを利用する。６番目のＡ２バイトがなくても、残りの１列〜５列のＦＡＳバイトのみでも十分にフレーム整列が可能である。各仮想レーンフレームを整列した後には、ＭＦＡＳバイトの最下位ビットを見て仮想レーン＃ｎであるか、または仮想レーン＃ｎ＋１０であるか否かを識別する（ｎ＝１〜１０）。

図１０Ｄで定義したＶＣＭバイトを用いて、各仮想レーン及び仮想コンテナの＃ｎを得ると同時に、ＭＦＡＳバイトの７ビットとともに用いて、各仮想レーン間のフレームスキュー値を測定し、そのスキューを補償する。仮想レーン＃ｎと仮想レーン＃ｎ＋１のＦＡＳバイト位置は、根本的に２ｘ４０８０バイトの差がある点に注意する。

スキューが補償された後には、仮想レーンの＃ｎによって仮想レーン＃ｎフレームと＃ｎ＋１０フレームとを１６バイト分配器の逆過程を通じてＯＴＵ２ｅ−１０ｖフレームを取り備える。

図１０で言及したＯＤＵ２ｅオーバーヘッドのうちからリザーブされたバイト１バイトをさらに使うか、ＯＴＵ２ｅオーバーヘッドのうちからＡ２バイト一つを、ＶＣＭバイトに置き換えるフレーム修正は、図８で言及されたオーバーヘッド処理部８０６で遂行される。

図１５は、８バイト以上の分配器を選択した場合に、既存オーバーヘッドは、すべて処理がされたと仮定してマルチレーン用伝送フレームのために追加されるオーバーヘッド処理ブロックを示したものである。

図１５を参照すれば、仮想コンテナ番号レジスタ１５０２は、ユーザが各オーバーヘッド処理部１５００に使う仮想コンテナの番号を設定させる。

マルチフレームシーケンス生成器１５０４は、タイミング生成器１５２０から仮想コンテナのフレーム開始情報を受けて仮想コンテナのフレームを１２ビットまでカウントし続ける。１２ビットのマルチフレーム番号情報のうちから下位８ビットはＭＦＡＳレジスタ１５０８に伝達し、残りの４ビットは、ＶＣＭレジスタ１５０６に伝達する。

ＶＣＭレジスタ１５０６では、仮想コンテナ番号レジスタ１５０２から受けた４ビットのＶＣＮ情報とマルチフレームシーケンス生成器１５０４から受けた４ビットのＶＭＦＳ ＥＸ情報とを結合して、ＶＣＭバイト情報を保存する。オーバーヘッド選択器１５１０では、タイミング生成器１５２０からオーバーヘッドタイミング情報のうちから図１０Ａで定義したＶＣＭバイト及びＭＦＡＳバイト位置情報を受けてＶＣＭレジスタ１５０６及びＭＦＡＳレジスタ１５０８から情報を選択する。

オーバーヘッド及びデータ選択器１５１２では、タイミング生成器１５２０からオーバーヘッドタイミング情報とペイロードタイミング情報とを受けてペイロード領域にデータが伝達され、オーバーヘッド領域には、オーバーヘッド選択器１５１０で選択されたオーバーヘッド情報が伝達されるように、データ及びオーバーヘッドを選択する。

タイミング生成器１５２０は、このようなＯＴＵｋのオーバーヘッド信号のタイミング及びペイロード信号のタイミング情報を生成して、ブロックに情報を提供する。

図１０において、８バイトまたは１６バイト分配器を使う時に仮想コンテナを区別するために、ＯＤＵ２ｅオーバーヘッドのうちからリザーブされたバイト１バイトをさらに使うか、ＯＴＵ２ｅオーバーヘッドのうちからＡ２バイト一つを、ＶＣＭバイトに置き換えるフレーム構造を説明した。

図１６Ａは、８バイトまたは１６バイト分配器を使いながら、ＯＰＵ２ｅオーバーヘッドのＶＣＯＨ（Ｖｉｒｔｕａｌ Ｃｏｎｃａｔｅｎａｔｉｏｎ ＯｖｅｒＨｅａｄ）のうち、リザーブされた１バイト情報のみを使った修正フレーム構造図を例示したものである。

前述した図４Ｂで、既存ＯＰＵｋ−Ｘｖの仮想連接オーバーヘッドをそのまま用いて８バイトまたは１６バイト分配器を使う場合に、仮想レーン＃ｎ＋１０がある仮想コンテナに該当するかどうかを区別することができないために、多様な伝送レーンに伝送することができない。

何故ならば、８バイトまたは１６バイト分配器を使う場合に、ＭＦＡＳバイトの最下位ビットが０または１であるかによって仮想レーンが決定されるが、ＳＱバイトの情報がＭＦＡＳバイトの最下位ビットが０である場合にのみ提供されるために、仮想レーン＃ｎのみ仮想コンテナのシーケンス情報が分かる。

これを解決するための簡単な方法として、図１６Ａのように、ＭＦＡＳの４〜８番のビットが“０００１１”である時にＶＣＯＨ１のリザーブされたバイトにＳＱバイトと同一情報を提供すれば、仮想レーン＃ｎ＋１０にも仮想コンテナのシーケンス情報を提供することができる。８バイト分配器を使う場合には、図１０Ｃに示した仮想レーン割り当て構造を適用し、１６バイト分配器を使う場合には、図１０Ｅで示した仮想レーン割り当て構造を適用する。

８バイト分配器を使う場合には、ＶＣＯＨ１バイトがＦＡＳ及びＭＦＡＳバイトと分離されるので、仮想レーン＃ｎはＭＦＡＳバイトの４〜８番のビットが“０００１０”である場合に、その次に位置するＶＣＯＨ１バイトを読む時にＳＱバイト情報を得る。一方、仮想レーン＃ｎ＋１０はＭＦＡＳバイトの４〜８番のビットが“０００１１”である場合に、その次に位置するＶＣＯＨ１バイトを読む時にＳＱバイト情報を得る。

１６バイト分配器を使う場合には、１６バイトが一単位であるので、ＦＡＳ及びＭＦＡＳバイトを含んで１行１５列のＶＣＯＨ１バイトをいずれも含んでいるので、ＦＡＳバイトを用いてフレームを整列してＭＦＡＳバイトの最下位ビットを用いて仮想レーン＃ｎ人であるか、または仮想レーン＃ｎ＋１０であるか否かを区分する。

また、仮想レーン＃ｎはＭＦＡＳバイトの４〜８番のビットが“００１００”である場合に、ＶＣＯＨ１バイトを読むとＳＱバイト情報が得られる。仮想レーン＃ｎ＋１０はＭＦＡＳバイトの４〜８番のビットが“０００１１”である場合に、ＶＣＯＨ１バイトを読むとＳＱバイト情報が得られる。

ＭＦＡＳバイトの８ビットのうち最下位ビットを、仮想レーンを区別するのに使い、残りの７ビットは、各仮想レーンのマルチフレームシーケンスとして使うことができる。各仮想レーン別に総７ビットを有してフレーム区分が可能になるので、最大８，３５５，８４０ビット（＝２７ｘ４ｘ４０８０ｘ８／２）ほどのスキュー補償が可能である。各ＯＴＵ２ｅ−＃ｎｖのビット率を考慮すれば、７５３ｕｓ（＝２７ｘ４ｘ４０８０ｘ８／２／（２５５／２３７ｘ１０．３１２５Ｇｂｉｔ／ｓ））程度のスキュー補償が可能である。

図１６Ｂは、８バイトまたは１６バイト分配器を使いながら、各仮想コンテナの仮想レーンを割り当てした個数をｍとする時のＶＣＯＨ１バイト中のｍ個のリザーブされたバイトまたはｍ＋１個のリザーブされたバイトを使った修正されたフレーム構造図である。

各仮想コンテナを何個の仮想レーンに割り当てるかによって、ＭＦＡＳバイトの４〜８番のビットが“０１０００”から“０１０００”＋ｍ−１までのＶＣＯＨ１のリザーブされたバイトにＳＱバイトと同一情報を提供する。

例えば、ＯＴＵ２ｅ−４ｖを用いて各仮想コンテナの仮想レーンを４つずつ割り当てすれば、図１６Ｂでのように、ＭＦＡＳバイトの４〜８番のビットが“０１０００”から“０１０１１”までのＶＣＯＨ１バイトにＳＱバイト情報を提供する。ＳＱバイトが提供された最後の行番号を有し、受信端では最大何個までの仮想レーンが割り当てられたかについての情報も得られる。

すなわち、ＶＣＯＨ１バイトのうちから最後のＳＱバイトが存在するＭＦＡＳバイトの４〜８番のビット値中に最大値を捜す。その最大値から７を差し引くと使った仮想レーン数が得られる。また、ＶＣＯＨ１バイト中のリザーブされたバイト一つを、仮想レーンの総使用個数を表記するバイトに割り当てることもできる。

図１６Ｂは、ＭＦＡＳバイトの４〜８番のビットが“００１１０”である時にＴＶＬ（Ｔｏｔａｌ ｎｕｍｂｅｒ ｏｆ Ｖｉｒｔｕａｌ ｌａｎｅ）バイトを割り当てした例である。

図１６Ｃは、割り当てした仮想レーン個数ほどのＳＱバイトを使った図１６Ｂのフレーム構造で、各仮想レーンのマルチフレーム情報を提供するために、ＶＣＯＨ１バイト中のｍ個のリザーブされたバイトをＭＦＩバイトとして使ったフレーム構造の一例である。
各仮想コンテナを何個の仮想レーンに割り当てるかによって、ＭＦＡＳバイトの４〜８番のビットが“０１０００”から“０１０００”＋ｍ−１までのＶＣＯＨ１のリザーブされたバイトにＳＱバイトと同一情報を提供する。

このようなフレーム構造で、スキュー補償能力を向上させるために、前では図１０Ｄのように、ＯＴＵｋオーバーヘッドのリザーブされたバイト１つを仮想レーンのマルチフレーム情報として活用した。

しかし、図１６Ｃは、ＯＴＵｋオーバーヘッドを使わずにＶＣＯＨ１バイト中のｍ個のリザーブされたバイトを仮想レーンのマルチフレーム情報を提供させる方法である。もちろん、スキュー補償能力をさらに拡張させるためには、ＭＦＩ１バイトはもとより、ＭＦＩ２バイトをＶＣＯＨ１バイト中のｍ個のリザーブされたバイトで提供するようにすればよい。

但し、ＶＣＯＨ１バイトのリザーブされたバイトとして使うことができるバイトは２４個程度になるので、ＭＦＩ１バイトのみを使う場合には、仮想レーンを１４個使うことができるが、ＭＦＩ１及びＭＦＩ２バイトをすべて追加する場合には、仮想レーンを８つ程度のみ使うことができる。

使うことができる仮想レーン数を増加させるか、スキュー補償能力を向上させるために、他の方法としては、ＶＣＯＨ１バイト定義をＭＦＡＳバイトの４〜８番のビットのみ使ったことは、３〜８番のビットまたはそれ以上のビットを使うようにする方法もある。図１６Ｃのように、仮想レーンを４つ使ってＶＣＯＨ１バイトのリザーブされた４つのバイトをＭＦＩ１バイトでさらに使った場合を説明する。

４つの仮想レーンが使われるので、ＭＦＡＳバイトの８ビットのうち最下位２ビットを、仮想レーンを区別するのに使い、残りの６ビットは、各仮想レーンのマルチフレームシーケンスとして使うことができる。

ＭＦＩ１バイトを各仮想レーンのマルチフレームシーケンス拡張ビットとして使うことができるので、各仮想レーン別に総１４ビットを有して各仮想レーンのマルチフレーム区分が可能になるので、最大１，０６９，５４７，５２０ｂｉｔ（＝２１４ｘ４ｘ４０８０ｘ８／２）ほどのスキュー補償が可能である。各ＯＴＵ２ｅ−＃ｎｖのビット率を考慮すれば、９６，３９２ｕｓ（＝２１４ｘ４ｘ４０８０ｘ８／２／（２５５／２３７ｘ１０．３１２５Ｇｂｉｔ／ｓ））程度のスキュー補償が可能である。

ＭＦＩ１バイトをさらに使わない場合には、ＭＦＡＳバイトの６ビットのみを有して各仮想レーンのマルチフレームシーケンスとして使うことができるので、各仮想レーンのマルチフレーム区分が可能になるので、最大４，１７７，９２０ビット（＝２６ｘ４ｘ４０８０ｘ８／２）ほどのスキュー補償が可能であり、各ＯＴＵ２ｅ−＃ｎｖのビット率を考慮すれば、３７６ｕｓ（＝２６ｘ４ｘ４０８０ｘ８／２／（２５５／２３７ｘ１０．３１２５Ｇｂｉｔ／ｓ））程度のスキュー補償が可能である。

図１７Ａは、８バイトまたは１６バイト分配器を使いながら、ＯＰＵ２ｅオーバーヘッドのＶＣＯＨ中のリザーブされた１バイトを追加的にＳＱバイトとして使うマルチレーン用伝送フレームのために追加されるオーバーヘッド処理部を示したものである。

図１７Ａを参照すれば、ＳＱレジスタ１７０２は、ユーザが各オーバーヘッド処理部１７００に使う仮想コンテナの番号を設定できるようにし、既存に４ビット情報のみを提供したならば、ＳＱバイトは８ビットの情報を提供してより多くの仮想コンテナを表現することができる（ユーザ信号入力については、省略した）。

マルチフレームシーケンス生成器１７０４は、タイミング生成器１７２０から仮想コンテナのフレーム開始情報を受けて、仮想コンテナのフレームを２４ビットまでカウントし続ける。２４ビットのマルチフレーム番号情報のうちから下位８ビットは、ＭＦＡＳレジスタ１７１２に伝達し、その次の８ビットは、ＭＦＩ１レジスタ１７０８に伝達し、残りの８ビットは、残りのＭＦＩ２レジスタ１７０６に伝達する。

ＭＦＡＳデコーディング部１７１０では、ＭＦＡＳ情報の４〜８番目のビットについての情報を受けて“００１１”または“０１００”である場合に、オーバーヘッド選択器１７１４でＳＱ情報を選択させる選択制御信号を出力する。また、ＭＦＡＳの４〜８番目のビットが“０００００”である場合には、オーバーヘッド選択器１７１４でＭＦＩ１レジスタ１７０８からＭＦＩ１情報を選択するように選択信号を出力する。

ＭＦＡＳの４〜８番目のビットが“００００１”である場合には、オーバーヘッド選択器１７１４でＭＦＩ２レジスタ１７０６からＭＦＩ２情報が選択されるように選択信号を出力する。

一方、ＭＦＡＳレジスタ１７１２では、マルチフレームシーケンス生成器１７０４から受けた下位８ビットの情報を保存し、ＭＦＩ１レジスタ３３０では、マルチフレームシーケンス生成器１７０４から受けた中間の９番目から１６番目に該当する８ビットの情報を保存する。

また、ＭＦＩ２レジスタ１７０６では、マルチフレームシーケンス生成器１７０４から受けた上位８ビットの情報を保存する。オーバーヘッド選択器１７１４では、タイミング生成器１７２０からオーバーヘッドタイミング情報のうちから図１６で定義したＶＣＯＨバイト及びＭＦＡＳバイト位置情報を受け、ＭＦＡＳデコーディング部１７１０からはＶＣＯＨバイトのうちからＭＦＩ１バイト、ＭＦ２バイト及びＳＱバイト選択制御信号を受けて、ＳＱレジスタ１７０２、ＭＦＩ１レジスタ１７０８、ＭＦＩ２レジスタ１７０６及びＭＦＡＳレジスタ１７１２からの出力情報を選択する。

オーバーヘッド及びデータ選択器１７１６では、タイミング生成器１７２０からオーバーヘッドタイミング情報とペイロードタイミング情報とを受けてペイロード領域にデータを伝達し、オーバーヘッド領域には、オーバーヘッド選択器１７１４で選択されたオーバーヘッド情報が伝達されるように、データ及びオーバーヘッドを選択する。最後に、タイミング生成器１７２０は、このようなＯＴＵｋのオーバーヘッド信号のタイミング及びペイロード信号のタイミング情報を生成して、ブロックに情報を提供する。

図１０において、仮想コンテナを区別するためにＶＣＭバイト中にＶＣＮ情報を使い、図１６では、仮想コンテナを区別するためにＳＱバイトを使った。そして、図１０では、仮想レーンを区別しながら仮想レーンのスキューを測定し、補償するためにＭＦＡＳバイト及びＶＭＦＳ ＥＸ情報を利用した。

一方、図１６では、仮想レーンを区別しながら仮想レーンのスキューを測定し、補償するためにＭＦＡＳバイト及びＭＦＩ１情報を利用した。このような場合、仮想レーンをＭＦＡＳバイトで区別することができる前提は、仮想レーン数がＭＦＡＳバイトで表現可能な２５６の約数の場合である。すなわち、２、４、８、１６、３２、６４、１２８、２５６などである。もし、仮想レーン数を約数以外の数に設定しようとする場合には、ＭＦＡＳバイトの個数を仮想レーン数の倍数に限定しない限り、ＭＦＡＳバイトを用いて仮想レーンを区別することは難しい。このような場合を考慮して、複数種の例をさらに説明する。

第一の方法は、図１６Ｂと同様に仮想コンテナを区別するために、ＶＣＯＨ１バイト中にＳＱバイトを使う。仮想レーンを区別してスキューを補償するための情報バイトでＶＭＦＳ（Ｖｉｒｔｕａｌ Ｍｕｌｔｉ−ｆｒａｍｅ ｓｅｑｕｅｎｃｅ）を定義し、これを図１０Ａまたは図１０Ｄで使ったＶＣＭの代わりに使う。ＭＦＡＳのように２５６を周期で反復されるものと異なって、ＶＭＦＳの値を８ビットで表現することができる仮想レーン数の最大倍数ｘ値までを周期として使う。

すなわち、ＭＦＡＳは、０から２５５まで一つずつ値が増加する一方、ここでのＶＭＦＳは、仮想レーンを区別すると同時に、各仮想レーンのスキューを測定できるように０からｘ−１まで一つずつ値を増加させる。例えば、仮想レーンを５にする場合、ＶＭＦＳの値を０から２５４までに一つずつ増加するように設定（８ビットで表現することができる５の最大倍数は２５５である）する。

したがって、受信したＶＭＦＳ値にモジュロ（ｍｏｄｕｌｏ）５をすれば（すなわち、５の残りを計算すれば）、ある仮想レーンに属するかを区別することができる。また、各仮想レーン間のスキューは、５で割った商またはＶＭＦＳ全体値を通じて測定することができる。仮想レーンを１０にする場合にも、同様にＶＭＦＳの値を０から２４９まで一つずつ増加させる（８ビットで表現することができる１０の最大倍数は２５０である）。受信したＶＭＦＳ値でモジュロ１０をすれば、ある仮想レーンに属するかを区別することができる。

第二の方法は、図５Ａと同様に、１行１３と１４列に位置したリザーブされた２つのバイトをＶＭＦＳ１及びＶＭＦＳ２で利用する方法がある。これは、前に１バイトでＶＦＭＳを使ったものよりさらに多いスキュー補償能力を必要とする時に使う。また他の方法として、１バイトは、ＶＦＭＳとして使い、残りのリザーブされたバイト中に仮想コンテナＶＣＮを使った残りのビットをＶＦＭＳの拡張ビットとして使う。

図１７Ｂは、８バイトまたは１６バイト分配器を使いながら、ＯＰＵｋオーバーヘッドのリザーブされたバイトを追加的にＳＱ及びＶＭＦＳ１、ＶＭＦＳ２バイトとして使うマルチレーン用伝送フレームのために追加されるオーバーヘッド処理部を示したものである。

図１７Ｂを参照すれば、ＳＱレジスタ１７５２は、ユーザが各オーバーヘッド処理部１７５０に使う仮想コンテナの番号を設定させる。

仮想マルチフレームシーケンス生成器１７５４は、タイミング生成器１７３０から仮想コンテナのフレーム開始情報を受けて、仮想コンテナのフレームを１６ビットで表現することができる仮想レーン数の最大倍数を周期でカウントし続ける。このように計算される１６ビットのうちから下位８ビットは、ＶＭＦＡＳ１レジスタ１７５６に伝達され、その次の８ビットは、ＶＭＦＡＳ２レジスタ１７５８に伝達される。

一方、ＶＭＦＡＳ１レジスタ１７５６では、仮想マルチフレームシーケンス生成器１７５４から受けた下位８ビットの情報を保存し、ＶＭＦＡＳ２レジスタ１７５８では、仮想マルチフレームシーケンス生成器１７５４から受けた上位８ビットの情報を保存する。

オーバーヘッド選択器１７６０では、タイミング生成器１７３０からオーバーヘッドタイミング情報のうちからＶＣＯＨバイト、ＶＭＦＡＳ１及びＶＭＦＡＳ２バイト位置情報を受けて、ＳＱレジスタ１７５２、ＶＭＦＡＳ１レジスタ１７５６及びＶＭＦＡＳ２レジスタ１７５８からの出力情報を選択する。

オーバーヘッド及びデータ選択器１７６２では、タイミング生成器１７３０からオーバーヘッドタイミング情報とペイロードタイミング情報とを受けてペイロード領域にデータを伝達し、オーバーヘッド領域には、オーバーヘッド選択器１７６０で選択されたオーバーヘッド情報が伝達されるように、データ及びオーバーヘッドを選択する。最後に、タイミング生成器１７３０は、このようなＯＴＵｋのオーバーヘッド信号のタイミング及びペイロード信号のタイミング情報を生成して、ブロックに情報提供する役割を担当する。

前述したバイト分配器及びＯＴＵｋ−Ｘｖマッピング部によって生成されたＯＴＵｋ−ＸｖＹｄ信号が伝送された後、受信端では、バイト再分配器によってＯＴＵｋ−ＸｖＹｄ信号の各仮想コンテナ及び仮想レーンを検出する。そして、検出された各仮想信号間に発生したスキューを補償し、これを再分類してＯＴＵｋ−Ｘｖ信号を得る。これについて説明すれば、
図１８は、本発明の実施形態によってＯＴＵｋ−Ｘｖ２ｄをＯＴＵｋ−Ｘｖ信号でバイト再分配するバイト再分配器１００のブロック構成を示したものである。

図１８を参照すれば、１：２ビットデマックス１８０２は、受信部のＮ：Ｘビットデマックスから総Ｘ個のチャンネルを通じてＯＴＵｋ−Ｘｖ２ｄ信号を受信される。

各チャンネルには、２つの仮想レーン信号があり、この２つの仮想レーンは、１：２ビット逆多重化を通じて分離される。分離された各仮想レーン信号は、遅延シフター１８０４に入力される。各仮想レーン間には、伝送中に発生したスキュー（すなわち、相互間のデータ遅延）が発生しており、スキューコントローラ１８０６から遅延調整値を受けて各仮想レーンの遅延を調整する。

各遅延シフター１８０４から遅延調整された仮想レーン信号は、各仮想コンテナ（Ｖｉｒｔｕａｌ ｃｏｎｔａｉｎｅｒ：ＶＣ）検出器及び仮想レーンオーバーヘッド（Ｖｉｒｔｕａｌ ｌａｎｅ ＯｖｅｒＨｅａｄ：ＶＬＯＨ）処理部１８０８に入力される。

ＶＣ検出器及びＶＬＯＨ処理部１８０８では、入力された各仮想レーンのオーバーヘッドを処理して、ＶＬ＃ｎ及びＶＣ＃ｎ値を抽出する。このように抽出されたＶＬ＃ｎ及びＶＣ＃ｎ値とともにＶＣ及びＶＬデータを仮想コンテナＶＣ及び仮想レーンＶＬ整列器１８１０に伝達する。

また、ＶＣ検出器及びＶＬオーバーヘッド処理部１８０８で検出された各ＶＬのフレーム開始信号（Ｆｒａｍｅ Ｓｔａｒｔ ｓｉｇｎａｌ）及び仮想レーンマルチフレームシーケンスＶＭＦＳ情報をスキューコントローラ１８０６に伝達する。

スキューコントローラ１８０６では、各ＶＣ検出器及びＶＬＯＨ処理部１８０８から受信された各仮想レーンマルチフレームシーケンス情報を活用して、すべてのＶＬ間のフレームスキュー発生有無と発生したフレームスキュー値とを計算する。

また、ＶＣ検出器及びＶＬＯＨ処理部１８０８から受けた各ＶＬのフレーム開始信号を用いて、各ＶＬ間のフレーム内でのデータスキュー値を計算する。したがって、スキューコントローラ１８０６では、すべてのＶＬ及びＶＣ間に発生したスキュー値を測定することができる。

また、スキューコントローラ１８０６では、測定されたスキュー値を通じて各ＶＣ及びＶＬ間に発生したスキューを補償するためのスキュー補償値を計算することができ、これは、直ちに各遅延シフター１８０４に遅延調整値に伝達される。

ＶＣ及びＶＬ整列器１８１０では、各ＶＣ検出器及びＶＬＯＨ処理部１８０８からＶＣ及びＶＬデータとＶＬ＃ｎ及びＶＣ＃ｎ値とを受信される。ＶＣ及びＶＬデータのうちから同じＶＣ＃ｎを有するＶＬを集め、このような同じＶＣ＃ｎを有したＶＬをＶＬ＃ｎ値によって整列してＯＴＵｋ−Ｘｖ信号を得る。このように得られたＯＴＵｋ−Ｘｖ信号は、図３に示したＯＴＵｋ−Ｘｖデマッピング処理部３３２に伝達される。

仮想レーンが２つである場合を説明したものであり、仮想レーンが４つで構成されるＯＴＵｋ−Ｘｖ４ｄ信号である場合には、１：２ビットデマックス１８０２の代りに、１：４ビットデマックスを使い、４Ｘ個の遅延シフター１８０４及び４Ｘ個のＶＣ検出器及びＶＬＯＨ処理部１８０８が使われる。

同様に、スキューコントローラ１８０６には、４Ｘ個のフレーム開始信号及び仮想レーンマルチフレームシーケンスＶＭＦＳ情報を受信され、４Ｘ個の遅延調整値を各遅延シフター１８０４に伝達する。ＶＣ及びＶＬ整列器１８１０では、ＶＣ検出器及びＶＬＯＨ処理部１８０８から４Ｘ個のＶＬデータとともにＶＬ＃ｎ及びＶＣ＃ｎ値を受けてＶＣ及びＶＬを整列する。

図１９Ａないし図１９Ｃは、ＶＣを検出してＶＬオーバーヘッドを処理するＶＣ検出器及びＶＬＯＨ処理部１８０８の内部ブロック構成を示したものである。前述したように、１バイト分配器、８バイト以上の分配器を使う場合に、バイト再分配器１８００のうちからＶＣ検出器及びＶＬＯＨ処理部１８０８を置き換えて使えば良い。

図１９Ａは、図５のようなフレームを有しながら、図６のような１バイト分配器を使う場合に、ＶＣ検出器及びＶＬＯＨ処理部構成を示したものである。

ＯＴＵｋ−Ｘｖ２ｄ信号が入力されると仮定すれば、Ｘ個の仮想コンテナで構成され、各仮想コンテナは２つの仮想レーンを有している。

１バイト分配器を使った場合、仮想レーン＃１〜Ｘと仮想レーン＃Ｘ＋１〜２Ｘのフレーム整列バイトが異なるために、ＶＣ検出器及びＶＬオーバーヘッド処理部１８０８には、“Ａ１ Ａ１ Ａ２”フレーム整列器１９０１及び“Ａ１ Ａ２ Ａ２”フレーム整列器１９０３を有する（ここでの例は、Ａ１は“１１１１０１１０”ビット、Ａ２は“００１０１０００”ビットである）。

Ａ１ Ａ１ Ａ２フレーム整列器１９０１では、入る仮想レーン信号が“Ａ１ Ａ１ Ａ２”のようなフレーム整列シーケンスを有しているかどうかを検出し、Ａ１ Ａ１ Ａ２で始めるフレームが検出された時に活性化（ａｃｔｉｖａｔｅｄ）されていたＯｕｔ ｏｆ Ｌｏｃｋ信号を非活性化させる。フレームが検出された時に入るＡ１ Ａ１ Ａ２順に並列データを整列し、フレームスタート信号とＯＨバイトを読み込むためのタイミングを生成して、データ選択器１９０５に送信する。

同様に、Ａ１ Ａ２ Ａ２フレーム整列器１９０３では、入る仮想レーン信号が“Ａ１Ａ２ Ａ２”のようなフレーム整列シーケンスを有しているかどうかを検出し、Ａ１ Ａ２ Ａ２で始めるフレームが検出された時に活性化されていたＯｕｔ ｏｆ Ｌｏｃｋ信号を非活性化させる。フレームが検出された時に入るＡ１ Ａ２ Ａ２順に並列データを整列し、フレームスタート信号とＶＬＭオーバーヘッドバイトを読み込むためのタイミングを生成して、データ選択器１９０５に送信する。

データ選択器１９０５では、“Ａ１ Ａ１ Ａ２”フレーム整列器１９０１で受信したＯｕｔ ｏｆ Ｌｏｃｋ信号が非活性化される場合に、“Ａ１ Ａ１ Ａ２”フレーム整列器１９０３から入るデータ、ＶＬＭオーバーヘッド抽出タイミング信号、フレームスタート信号を選択する。このうち、データ、ＶＬＭオーバーヘッド抽出タイミング信号は、ＶＬＭオーバーヘッド抽出器１９０７に伝達し、フレームスタート信号は、スキューコントローラ１８０６に伝達される。

また、データ選択器１９０５では、“Ａ１ Ａ２ Ａ２”フレーム整列器１９０３で受信したＯｕｔ ｏｆ Ｌｏｃｋ信号が非活性化される場合に、“Ａ１ Ａ２ Ａ２”フレーム整列器１９０３から入るデータ、ＶＬＭオーバーヘッド抽出タイミング信号、フレームスタート信号を選択する。このうち、データ、ＶＬＭオーバーヘッド抽出タイミング信号は、ＶＬＭオーバーヘッド抽出器１９０７に伝達され、フレームスタート信号は、スキューコントローラ１９０６に伝達される。

データ選択器１９０５に、“Ａ１ Ａ１ Ａ２”フレーム整列器１９０１及び“Ａ１ Ａ２ Ａ２”フレーム整列器１９０３からすべて同時に非活性化されたＯｕｔ ｏｆ Ｌｏｃｋ信号を受信する場合には、その前の状態を維持する。

一方、データ選択器１９０５に、“Ａ１ Ａ１ Ａ２”フレーム整列器１９０１及び“Ａ１ Ａ２ Ａ２”フレーム整列器１９０３からすべて同時に活性化されたＯｕｔ ｏｆ Ｌｏｃｋ信号を受信する場合には、デフォルトで“Ａ１Ａ１ Ａ２”フレーム整列器１９０１から入った信号を選択するか、“ゼロ”値を選択させる。

一方、ＶＬＭオーバーヘッド抽出器１９０７では、データ選択器１９０５から入るデータとＶＬＭオーバーヘッドタイミング信号を有してＶＬＭバイト信号を抽出する。抽出されたＶＬＭバイト信号のうち４ビットのＶＭＦＳ情報である仮想レーンマルチフレームシーケンスをスキューコントローラ１８０６に伝達する。抽出されたＶＬＭバイト信号のうち４ビットのＶＣＮ情報である仮想コンテナ番号をＶＣ及びＶＬ整列器１８１０に伝達する。

また、ＶＬＭオーバーヘッド抽出器１９０７では、４ビットのＶＣＮ情報を通じて仮想コンテナ番号で＃ｍを得て、“Ａ１ Ａ１ Ａ２”フレーム整列器１９０１から非活性化されたＯｕｔ ｏｆ Ｌｏｃｋ信号を受信したならば、受信された仮想レーンの番号で＃ｍが得られる。

４ビットのＶＣＮ情報を通じて仮想コンテナ番号＃ｍを得て、“Ａ１ Ａ２ Ａ２”フレーム整列器１９０３から非活性化されたＯｕｔ ｏｆ Ｌｏｃｋ信号を受信した場合には、受信された仮想レーン番号で＃ｍ＋Ｘが得られる。このように、ＶＬＭオーバーヘッド抽出器１９０７から得られた仮想コンテナの番号と仮想レーン番号とをＶＣ及びＶＬ整列器１８１０に伝達する。

“Ａ１ Ａ１ Ａ２”フレーム整列器１９０１及び“Ａ１ Ａ２ Ａ２”フレーム整列器１９０３がすべて同時にＯｕｔ ｏｆ Ｌｏｃｋ信号を活性化する場合、非正常的な仮想レーン信号が入力されると見做して、ＶＣ検出器及びＶＬオーバーヘッド処理部１８０８で仮想レーンのＡｌｌ Ｏｕｔ ｏｆ Ｌｏｃｋ信号を活性化して、ユーザに警報が発生したことを知らせる。

図１９Ｂは、図１０のようなフレームを有しながら、図１１または図１のような８バイト以上のバイト分配器を使う場合に、ＶＣ検出器及びＶＬＯＨ処理部１８０８のブロック構成図である。

８バイト以上の分配器を使う場合に、Ａ１及びＡ２のようなフレーム整列シーケンスとＭＦＡＳ信号とが一つのグループで存在する。したがって、「Ａ１ Ａ１ Ａ２ Ａ２」を有してフレームを整列するＯＴＵｋフレーム整列器１９１１を使って、各仮想レーンを整列することができる。

ＯＴＵｋフレーム整列器１９１１では、このように受信した仮想レーンに「Ａ１ Ａ１ Ａ２ Ａ２」のようなフレーム整列シーケンスを有しているかどうかを検出し、Ａ１ Ａ１ Ａ１ Ａ２ Ａ２のようなフレーム開始点が検出された時に活性化されていたＯｕｔ ｏｆ Ｌｏｃｋ信号を非活性化させる。

フレームが検出された時に入るＡ１ Ａ１ Ａ１ Ａ２… 順に並列データを整列し、整列されたデータとＯＴＵｋオーバーヘッドバイトを読み込むためのタイミング信号とを生成して、ＶＣＭオーバーヘッド抽出器１９１３に送信する。また、フレーム検出を通じて得たフレームスタート信号をスキューコントローラ１８０６に伝達する。

ＶＣＭオーバーヘッド抽出器１９１３では、ＯＴＵｋフレーム整列器１９１１から入る整列されたデータとオーバーヘッドタイミング信号とを有してＭＦＡＳバイト及びＶＣＭバイト信号を抽出する。受信されたデータは、ＶＣ及びＶＬ整列器１８１０に伝達される。

この際、ＭＦＡＳバイトは、ＯＴＵｋ標準に定義されたように、図８のスクランブラー８１０では、１＋ｘ＋ｘ３＋ｘ１２＋ｘ１６生成多項式でＭＦＡＳバイトをスクランブリングする。したがって、正確なＭＦＡＳバイト情報を得るためには、デスクランブリングしなければならない。

しかし、単純にＭＦＡＳバイトを得るために、図８のスクランブラー８１０の逆機能を行うデスクランブラーを使う必要はない。受信したスクランブルされたＭＦＡＳバイトと“１１１１１１１１”をＸＯＲ（ｅｘｃｌｕｓｉｖｅ−ＯＲ）すれば、デスクランブルされたＭＦＡＳバイトが得られる。

ＭＦＡＳバイトからスクランブリングが初期化されて演算になり、その時、スクランブリングする結果値がｘ“ＦＦ”であるためである。ＶＣＭバイト信号を抽出する時にも、ＶＣＭバイトが１行６列に位置する場合には、スクランブリングする位置ではないために、別途のデスクランブリング処理が必要ない。

しかし、もし１行１３列にＶＣＭバイトを位置させ、これを伝送する前にスクランブリングしたならば、ＶＣＭオーバーヘッド検出器２５０では、スクランブルされたＶＣＭバイトをデスクランブリングして始めて所望の情報が得られる。

したがって、受信したスクランブルされたＶＣＭバイトと“０００１００１１”をＸＯＲすれば、デスクランブルされたＶＣＭバイトが得られる。何故ならば、１行１３列でスクランブリングする結果値がｘ“１３”であるためである。一方、抽出されたＶＣＭバイト信号のうち４ビットのＶＣＮ情報である仮想コンテナ番号は、ＶＣ及びＶＬ整列器１８１０に伝達される。

また、ＶＣＭオーバーヘッド抽出器１９１３では、４ビットのＶＣＮ情報を通じて仮想コンテナ番号で＃ｍを得て、抽出されたＭＦＡＳバイトの最下位ビットであるＭＦＡＳ［７］ビットが‘０’であれば、受信された仮想レーンの番号で＃ｍが得られる。４ｂｉｔのＶＣＮ情報を通じて仮想コンテナ番号＃ｍを得て、ＭＦＡＳバイトの最下位ビットであるＭＦＡＳ［７］ビットが‘１’である場合には、受信された仮想レーン番号で＃ｍ＋Ｘが得られる。このように、ＶＣＭオーバーヘッド抽出器１９１３から得られた仮想コンテナの番号と仮想レーン番号とをＶＣ及びＶＬ整列器１８１０に伝達する。

また、ＶＣＭオーバーヘッド抽出器１９１３で抽出されたＭＦＡＳバイト中に残りの７ビットであるＭＦＡＳ［０：６］信号は、仮想レーンのマルチフレームシーケンス情報として使われる。また、ＶＣＭバイト信号のうち残りの４ビットであるＶＭＦＳ ＥＸバイトは、ＶＭＦＳビットを４ビット追加するのに使われる。

したがって、総１１ビットの仮想レーンのマルチフレームをカウントできる。このように得られた仮想レーンのマルチフレームシーケンスをスキューコントローラ１８０６に伝達する。前の例は、ＯＴＵｋ−Ｘｖ２ｄの信号である場合で、Ｘ個の仮想コンテナ及び２つの仮想レーンを使う場合である。

ＯＴＵｋ−Ｘｖ４ｄの信号の場合には、Ｘ個の仮想コンテナ及び４つの仮想レーンを使う場合、各仮想レーンを区分するためには、ＭＦＡＳの最下位２ビットであるＭＦＡＳ［６：７］が必要である。したがって、仮想レーンのマルチフレームシーケンス情報として使うことができるビットは、ＭＦＡＳ［０：５］である６ビットに減る。ＶＣＭバイト信号のうち残りの４ビットであるＶＭＦＳ ＥＸバイトを使えば、総１０ビットの仮想レーンのマルチフレームシーケンスをスキューコントローラ１８０６に伝達することができる。

図１９Ｃは、図１６のようなフレームを有しながら、図１１または図１のような８バイト以上の分配器を使う場合に、ＶＣ検出器及びＶＬオーバーヘッド処理部１８０８のブロック構成図を示したものである。

図１９Ｃは、図１９Ｂと同様に８バイト以上の分配器を使うので、“Ａ１ Ａ１ Ａ２ Ａ２”を有してフレームを整列するＯＴＵｋフレーム整列器１９２１を使って、各仮想レーンを整列することができる。図１９Ｂとの差点は、ＯＴＵｋのオーバーヘッドがＯＰＵｋオーバーヘッドであるＶＣＯＨバイトを利用するので、ＶＣＭバイトと他のオーバーヘッド位置の情報を抽出することが必要である。

ＯＴＵｋフレーム整列器１９２１では、受信した仮想レーンデータに“Ａ１ Ａ１ Ａ２ Ａ２”のようなフレーム整列シーケンスを有しているかどうかを検出し、Ａ１ Ａ１ Ａ１ Ａ２ Ａ２のようなフレーム開始点が検出された時に活性化されていたＯｕｔ ｏｆ Ｌｏｃｋ信号を非活性化させる。フレームが検出された時に入るＡ１ Ａ１ Ａ１ Ａ２…順にデータを整列し、整列されたデータとＯＴＵｋオーバーヘッドバイトを読み込むためのタイミング信号とを生成して、ＶＣＯＨ抽出器１９２３に送信する。また、フレーム検出を通じて得たフレームスタート信号をスキューコントローラ１８０６に伝達する。

一方、ＶＣＯＨ抽出器１９２３では、ＯＴＵｋフレーム整列器１９２１から出力される整列されたデータとオーバーヘッドタイミング信号とを有してＭＦＡＳバイト及びＶＣＯＨバイト信号を抽出する。受信されたデータは、ＶＣ及びＶＬ整列器１８１０に伝達される。受信したスクランブルされたＭＦＡＳバイトと“１１１１１１１１”をＸＯＲ（ｅｘｃｌｕｓｉｖｅ−ＯＲ）すれば、デスクランブルされたＭＦＡＳバイトを抽出することができる。

１行１５列に位置したＶＣＯＨ１バイトも伝送される時に、図８のスクランブラー８１０によってスクランブルされる。したがって、受信したスクランブルされたＶＣＯＨ１バイトと“０１１１０１１１”をＸＯＲすれば、デスクランブルされたＶＣＭバイトが得られる。１行１５列でスクランブリングする結果値がｘ“７７”であるためである。

同じ方法で、ＶＣＯＨ２及びＶＣＯＨ３バイトも抽出することができる。抽出されたＶＣＯＨ１バイト信号のうち４〜８番目のビットであるＭＦＡＳ［３：７］が“０００１１”または“００１００”である場合には、ＶＣＯＨ１バイト情報であるＳＱを保存する。保存されたＳＱ信号は、仮想コンテナ番号を意味し、この信号をＶＣ及びＶＬ整列器１４０に伝達する。

また、ＶＣＯＨオーバーヘッド検出器２５０では、ＳＱ情報を通じて仮想コンテナ番号で＃ｍを得て、抽出されたＭＦＡＳバイトの最下位ビットであるＭＦＡＳ［７］ビットが‘０’であれば、受信された仮想レーンの番号で＃ｍが得られる。もし、ＳＱ情報を通じて仮想コンテナ番号＃ｍを得て、ＭＦＡＳバイトの最下位ビットであるＭＦＡＳ［７］ビットが‘１’であれば、受信された仮想レーン番号で＃ｍ＋Ｘが得られる。このように、ＶＣＭオーバーヘッド抽出器から得られた仮想コンテナの番号と仮想レーン番号とをＶＣ及びＶＬ整列器１８１０に伝達する。

また、ＶＣＯＨ抽出器１９２３で抽出されたＭＦＡＳバイト中に残りの７ビットであるＭＦＡＳ［０：６］信号は、仮想レーンのマルチフレームシーケンス情報として使われる。また、ＶＣＯＨ１バイト信号のうちＭＦＩ１及びＭＦＩ２バイトは、ＶＭＦＳビットをそれぞれ８ビット追加するのに使われる。

したがって、総２３ビットの仮想レーンのマルチフレームをカウントできる。このように得られた仮想レーンのマルチフレームシーケンスをスキューコントローラ１８０６に伝達する。前の例は、ＯＴＵｋ−Ｘｖ２ｄの信号である場合で、Ｘ個の仮想コンテナ及び２つの仮想レーンを使う場合である。

ＯＴＵｋ−Ｘｖ４ｄの信号の場合には、Ｘ個の仮想コンテナ及び４つの仮想レーンを使用すれば、各仮想レーンを区分するためには、ＭＦＡＳの最下位２ビットであるＭＦＡＳ［６：７］が必要である。したがって、仮想レーンのマルチフレームシーケンス情報として使うことができるビットは、ＭＦＡＳ［０：５］である６ビットに減る。ＶＣＯＨ１バイト信号のうちＭＦＩ１及びＭＦＩ２バイトを使えば、総２２ビットの仮想レーンのマルチフレームシーケンスをスキューコントローラ１８０６に伝達することができる。もちろん、ＳＱ情報も送信で定義される他のＭＦＡＳ［３：７］値から得られる。

図２０は、本発明の実施形態によるバイト再分配器１８００に使われるＶＣ及びＶＬ整列器１８１０の詳細構成の例示図である。

図２０を参照すれば、ＶＣ及びＶＬ整列器１８１０では、ＶＣ検出器及びＶＬオーバーヘッド処理部１８０８から各仮想レーンのデータ及び各仮想レーンの番号及び仮想コンテナの番号を入力されてＯＴＵｋ−Ｘｖ信号で再整列する。

各ポートに入力される仮想レーンの番号及び仮想コンテナの番号は、ＶＣ及びＶＬスィッチコントローラ２００１に入力され、各ポートで受信した仮想コンテナ番号と同一ポートを一つの仮想レーングループで整列し、各グループ内に仮想レーン番号を使って、ポートが降順に整理されるようにスィッチ制御信号を生成して、２Ｘ個のポートスィッチ２００３に伝達する。

２Ｘポートスィッチ２００３では、２Ｘ個の仮想レーンデータを各ポート別に受信し、ＶＣ及びＶＬスィッチコントローラ２００１から受けたポートスィッチ制御信号を通じて、各仮想コンテナ別に仮想レーンを整列して出力させる。

すなわち、ＯＴＵｋ−Ｘｖ２ｄ信号の場合、一つの仮想コンテナには２つの仮想レーンで構成されているので、２Ｘ個の仮想レーンのうちから同一仮想コンテナ番号を有したＸ個のグループで整列し、各グループ内には２つの仮想レーンがあるので、仮想レーン番号を使って降順に整列する。

したがって、２Ｘポートスィッチのポート１出力データは、仮想コンテナ１番の仮想レーン１番が出力され、ポート２出力データは、仮想コンテナ１番の仮想レーン２番が出力され、ポート３出力データは、仮想コンテナ２番の仮想レーン１番が出力され、ポート４出力データは、仮想コンテナ２番の仮想レーン２番が出力される。

これにより、最後のポート２Ｘ−１の出力データは、仮想コンテナＸ番の仮想レーン１番が出力され、ポート２Ｘ出力データは、仮想コンテナＸ番の仮想レーン２番が出力される。このように出力された２Ｘ個ポートのデータは、２つずつ対にして２：１Ｎバイトマックス２００５、２００７、２００９に入力される。

２：１Ｎバイトマックス２００５、２００７、２００９では、２つのデータに対してＮバイト単位で多重化する。送信部で８バイト分配器を使ったら、この際、Ｎ＝８である２：１ ８バイトマックスを使って、元の仮想コンテナ信号であるＯＴＵｋを得るようにする。

すなわち、ポート１から入力されたデータ８バイトが出力された以後に、ポート２から入力されたデータ８バイトが出力される。入力されるデータより出力データが二倍早く出力されるので、データが損失される場合はない。総Ｘ個の２：１Ｎバイトマックス２００５、２００７、２００９が使われるので、Ｘ個のＯＴＵｋ信号が各出力チャンネルに出力される。すなわち、この際の出力信号は、ＯＴＵｋ−Ｘｖ信号になる。再整列されたＯＴＵｋ−Ｘｖ信号は、ＯＴＵｋ−Ｘｖデマッピング処理部３３２に伝達される。

前述したように、１００ＧｂＥ信号を収容するＯＴＵ２ｅ−１０ｖ２ｄの例をあげて本発明の方法及び装置を詳しく説明した。次いで、４０ＧｂＥ信号を収容する４０Ｇｂｐｓ級信号伝送の実施形態を説明する。

４０ＧｂＥ信号を収容するために、ＯＴＵ２ｅ−４ｖを使う場合には、４レーン及び１レーンに伝送が可能である。しかし、１６レーンに伝送する場合には、別途のスキュー補償チャンネルを必要とする。しかし、本発明の装置を使って、各仮想コンテナに４つの仮想レーンを割り当てるＯＴＵ２ｅ−４ｖ４ｄフレーム構造を使えば、別途のスキュー補償チャンネルなしも、図２１のような伝達装置の構成が可能である。

図２１は、本発明のまた他の実施形態による多重レーン伝送装置の構成を示したものであって、４０ＧＢＡＳＥ−Ｒ処理部２１００、２１３６、ＯＴＵ２ｅ−４ｖマッピング部２１０２、バイト分配器２１０４、並列４：１６ビット逆多重化部２１０６、並列１６ｘ２．７Ｇ電気モジュール２１０８、２１１０、１６：４ビット多重化部２１１２、並列４ｘ１１Ｇ光モジュール２１１４、２１１６、４：２ビット多重化部２１１８、並列２ｘ２２Ｇ光モジュール２１２０、２１２２、２：１ビット多重化部２１２４、直列１ｘ４４Ｇ光モジュール２１２６、２１２８、１：４ビット逆多重化部２１３０、バイト再分配器２１３２及びＯＴＵ２ｅ−４ｖデマッピング部２１３４で構成される。

４０ＧＢＡＳＥ−Ｒ処理部２１００は、４０Ｇイーサネット信号をＰＣＳ処理して４１．２５Ｇｂ／ｓ信号（４０ＧＢＡＳＥ−Ｒ）を生成する。ＯＴＵ２ｅ−４ｖマッピング部２１０２では、４０ＧＢＡＳＥ−Ｒ信号を４つに均等に分割して４つの各ＯＴＵ２ｅ信号にマッピングする。

バイト分配器２１０４は、４つの各ＯＴＵ２ｅ信号が多様な伝送レーンに伝送が可能になるようにバイトを４つの仮想レーングループに分配し、各仮想レーンを区分することができる情報を追加する。このように生成された信号をＯＴＵ２ｅ−４ｖ４ｄ信号とすれば、ＯＴＵ２ｅ−４ｖ４ｄの各仮想コンテナは、おおよそ１１Ｇｂｐｓ（＝２５５ｘ２３７ｘ１０．３１２５Ｇｂｉｔ／ｓ）程度の速度を有する。ＯＴＵ２ｅではないＯＴＵ１ｅや他のフレームを使う場合によってビットレートを調整すれば良い。

４：１６ビット逆多重化部２１０６は、バイト分配器２１０４で受信したＯＴＵ２ｅ−４ｖ４ｄ信号を４：１６ビット逆多重化して、１６個のレーンで並列１６ｘ２．５Ｇ電気モジュール２１１０とインターフェースさせる。並列１６ｘ２．７Ｇ電気モジュール２１０８、２１１０の間には、ＰＣＢまたは電気ケーブルの１６チャンネルの電気線路を通じて生成されたＯＴＵ２ｅ−４ｖ４ｄ信号を伝達する。

１６：４ビット多重化部２１１２は、並列１６ｘ２．７Ｇ電気モジュール２１１０で受信したＯＴＵ２ｅ−４ｖ４ｄ信号を並列４ｘ１１Ｇ光モジュール２１１４に伝送するように１６：４ビット多重化する。１６：４ビット多重化をしながら、必要なＯＴＵ２ｅ−４ｖ４ｄのオーバーヘッド情報を利用することもできる。

並列４ｘ１１Ｇ光モジュール２１１４、２１１６の間には、ＯＴＵ２ｅ−４ｖ４ｄ信号を４つの光ケーブルや１つの光ケーブルに４つの波長、またはＤＱＰＳＫ＋ＰＭ変調方式を通じて伝達する。

４：２ビット多重化部２１１８は、並列４ｘ１１Ｇ光モジュール２１１６で受信したＯＴＵ２ｅ−４ｖ４ｄ信号を並列２ｘ２２Ｇ光モジュール２１２０に伝送するように４：２ビット多重化する。４：２ビット多重化しながら、必要なＯＴＵ２ｅ−４ｖ４ｄ信号のオーバーヘッド情報を利用することもできる。

並列２ｘ２２Ｇ光モジュール２１２０、２１２２の間には、ＯＴＵ２ｅ−４ｖ４ｄ信号を４：２ビット多重化した信号を２つの光ケーブルや１つの光ケーブルに２つの波長、またはＤＱＰＳＫ変調方式を通じて伝達する。

２：１ビット多重化部２１２４は、並列２ｘ２２Ｇ光モジュール２１２２で受信したＯＴＵ２ｅ−４ｖ４ｄ信号を直列１ｘ４４Ｇ光モジュール２１２６に伝送するように２：１ビット多重化する。２：１ビット多重化しながら、必要なＯＴＵ２ｅ−４ｖ４ｄ信号のオーバーヘッド情報を利用することもできる。

直列１ｘ４４Ｇ光モジュール２１２６、２１２８の間には、ＯＴＵ２ｅ−４ｖ４ｄ信号を４：１ビット多重化した信号を１つの光ケーブルに１つの波長を通じて伝達する。１：４ビット逆多重化部２１３０は、直列１ｘ４４Ｇ光モジュール２１２８で受信したＯＴＵ２ｅ−４ｖ４ｄ信号を４：１ビット多重化した信号を１：４ビット逆多重化して、４つのレーンにバイト再分配器２１３２とインターフェースさせる。

各バイト再分配器２１３２では、ＯＴＵ２ｅ−４ｖ４ｄ信号を検出してＯＴＵ２ｅ−４ｖ信号を生成するようにバイトを再分配する。ＯＴＵ２ｅ−４ｖデマッピング部２１３４では、受信したＯＴＵ２ｅ−４ｖ信号で４０ＧＢＡＳＥ−Ｒ信号を抽出して４０ＧＢＡＳＥ−Ｒ処理部２１３６に伝達する。

次いで、１６０ＧｂＥ信号を収容する１６０Ｇｂｐｓ級信号伝送の実施形態を説明する。１６０ＧｂＥ信号を収容するために、ＯＴＵ３−４ｖ信号を使うこともできるが、複雑なマッピング方式についての説明を減らすために、ＯＴＵ２ｅ＋−４ｖを使った例を説明する。

ＯＴＵ２ｅ＋は、図３ＡのＯＴＵ２ｅフレーム構造と同一構造を有するが、ＯＴＵ２ｅより４倍早いデータ伝送率を有するフレームと定義する。すなわち、ＯＴＵ２ｅのデータレートは、２５５／２３７ｘ１０．３１２５Ｇｂｉｔ／ｓであれば、ＯＴＵ２＋ｅのデータレートは、２５５／２３７ｘ４１．２５Ｇｂｉｔ／ｓとする。

したがって、ＯＴＵ２ｅ＋−４ｖを構成すれば、並列４ｘ４４Ｇ伝送が可能である。しかし、ＯＴＵ２ｅ＋−４ｖの場合、並列４レーンを除いた８レーンまたは１６レーンへの伝送が不可能である。しかし、本発明の装置を使えば、各仮想コンテナに４つの仮想レーンを割り当てるＯＴＵ２ｅ＋４ｖ４ｄフレーム構造を使えば、図２２のような伝達装置の構成が可能である。

図２２を参照すれば、１６０ＧＢＡＳＥ−Ｒ処理部２２００は、１６０Ｇイーサネット信号をＰＣＳ処理して１６５Ｇｂ／ｓ信号（１６０ＧＢＡＳＥ−Ｒ）を生成する。

ＯＴＵ２ｅ＋−４ｖマッピング部２２０２では、１６０ＧＢＡＳＥ−Ｒ信号を４つに均等に分割して４つの各ＯＴＵ２ｅ＋信号にマッピングする。バイト分配器２２０４は、４つの各ＯＴＵ２ｅ＋信号が多様な伝送レーンに伝送が可能になるようにバイトを４つの仮想レーングループに分配し、各仮想レーンを区分することができる情報を追加する。

このように生成された信号をＯＴＵ２ｅ＋−４ｖ４ｄ信号とすれば、ＯＴＵ２ｅ＋−４ｖ４ｄの各仮想コンテナは、おおよそ４４Ｇｂｐｓ（＝２５５ｘ２３７ｘ４１．２５Ｇｂｉｔ／ｓ）程度の速度を有する。ＯＴＵ２ｅ＋ではないＯＴＵ１ｅ＋や他のフレームを使う場合によってビットレートを調整すれば良い。

４：１６ビット逆多重化部２２０６は、バイト分配器２２０４で受信したＯＴＵ２ｅ＋−４ｖ４ｄ信号を４：１６ビット逆多重化して、１６個のレーンに並列１６ｘ１１Ｇ電気モジュール２２０８とインターフェースさせる。並列１６ｘ１１Ｇ電気モジュール２２０８、２２１０の間には、ＰＣＢまたは電気ケーブルの１６チャンネルの電気線路を通じて生成されたＯＴＵ２ｅ＋−４ｖ４ｄ信号を伝達する。

１６：４ビット多重化部２２１２は、並列１６ｘ１１Ｇ電気モジュール２２１０で受信したＯＴＵ２ｅ＋−４ｖ４ｄ信号を並列４ｘ４４Ｇ光モジュール２２１４に伝送するように１６：４ビット多重化する。１６：４ビット多重化をしながら、必要なＯＴＵ２ｅ＋−４ｖ４ｄのオーバーヘッド情報を利用することもできる。

並列４ｘ４４Ｇ光モジュール２２１４、２２１６の間には、ＯＴＵ２ｅ＋−４ｖ４ｄ信号を４つの光ケーブルや１つの光ケーブルに４つの波長、またはＤＱＰＳＫ＋ＰＭ変調方式を通じて伝達する。４：２ビット多重化部２２１８は、並列４ｘ４４Ｇ光モジュール２２１６で受信したＯＴＵ２ｅ＋−４ｖ４ｄ信号を並列２ｘ８８Ｇ光モジュール２２２０に伝送するように４：２ビット多重化する。４：２ビット多重化しながら、必要なＯＴＵ２ｅ＋−４ｖ４ｄ信号のオーバーヘッド情報を利用することもできる。

並列２ｘ８８Ｇ光モジュール２２２０、２２２２の間には、ＯＴＵ２ｅ＋−４ｖ４ｄ信号を４：２ビット多重化した信号を２つの光ケーブルや１つの光ケーブルに２つの波長、またはＤＱＰＳＫ変調方式を通じて伝達する。

２：４ビット逆多重化部２２２４は、並列２ｘ８８Ｇ光モジュール２２２２で受信したＯＴＵ２ｅ＋−４ｖ４ｄ信号を４：２ビット多重化した信号を２：４ビット逆多重化して、４つのレーンに各バイト再分配器２２２６とインターフェースさせる。各バイト再分配器２２２６では、ＯＴＵ２ｅ＋−４ｖ４ｄ信号を検出してＯＴＵ２ｅ＋−４ｖ信号を生成するようにバイトを再分配する。

ＯＴＵ２ｅ＋−４ｖデマッピング部２２２８では、バイト再分配器２２２６から受信したＯＴＵ２ｅ＋−４ｖ信号で１６０ＧＢＡＳＥ−Ｒ信号を抽出して１６０ＧＢＡＳＥ−Ｒ処理部２２３０に伝達する。

同様に、各仮想コンテナに５つの仮想レーンを割り当てるＯＴＵ２ｅ＋４ｖ５ｄフレーム構造を使えば、並列８０Ｇの２レーン及び並列４０Ｇの４レーンはもとより、並列３２Ｇの５レーン、１６Ｇの１０レーン及び８Ｇの２０レーン伝送が可能である。

また、各仮想コンテナに１０個の仮想レーンを割り当てるＯＴＵ２ｅ＋４ｖ１０ｄフレーム構造を使えば、並列８０Ｇの２レーン、並列４０Ｇの４レーン、並列３２Ｇの５レーン、１６Ｇの１０レーン及び８Ｇの２０レーンはもとより、並列２０Ｇの８レーン、並列４Ｇの４０レーン伝送が可能である。

一方、本発明の一実施形態による方法は、コンピュータ読取り可能記録媒体にコンピュータ読取り可能なコードとして具現することが可能である。コンピュータ読取り可能記録媒体は、コンピュータシステムによって読取れるデータが保存されるあらゆる種類の記録装置を含む。

コンピュータ読取り可能記録媒体の例としては、ＲＯＭ、ＲＡＭ、ＣＤ−ＲＯＭ、磁気テープ、フロッピー（登録商標）ディスク、光データ保存装置などがあり、また、キャリアウェーブ（例えば、インターネットを通じる伝送）の形態で具現することを含む。

また、コンピュータで読み取り可能な記録媒体は、ネットワークで連結されたコンピュータシステムに分散され、分散によりでコンピュータ読取り可能なコードに保存されて実行可能である。そして、発明を具現するための機能的な（ｆｕｎｃｔｉｏｎａｌ）プログラム、コード及びコードセグメントは、本発明が属する技術分野のプログラマーによって容易に推論されることができる。

以上、本発明の望ましい実施形態を中心に説明した。当業者は、本発明が、本発明の本質的な特性から外れない範囲で変形された形態として具現可能なことを理解できるであろう。

したがって、開示された実施形態は限定的な観点ではなく、説明的な観点で考慮されなければならない。本発明の範囲は、特許請求の範囲に表われており、それと同等な範囲内にあるあらゆる差点は、本発明に含まれたものと解析されなければならない。

本発明は、多重レーン用信号送信装置とその受信装置関連の技術分野に適用可能である。

Claims (20)

1. データ信号を複数チャンネルの光伝送ハイアラーキ信号でマッピングするが、各チャンネルに属している仮想レーン信号を区分するための仮想レーンマーカー情報をオーバーヘッド区間に挿入する光伝送ハイアラーキ信号マッピング部と、
   各チャンネルの光伝送ハイアラーキ信号フレームを複数個の仮想レーンに分配するためのバイト分配器と、
   前記バイト分配器のそれぞれから出力されるチャンネル（Ｘ）当たりＹ個の仮想レーン信号を有する光伝送ハイアラーキ信号（ＯＴＵｋ−ＸｖＹｄ）を後端に位置する信号伝送モジュールの伝送レーン数に合わせてビット多重化するためのｎ：ｍビット多重化器と
   を備えたことを特徴とする多重レーン用信号送信装置。
2. 前記光伝送ハイアラーキ信号マッピング部は、各チャンネル（Ｘ）を示す仮想コンテナナンバーと仮想レーンのマルチフレーム整列シーケンス情報とを用いて各チャンネルに対して複数の仮想レーンマーカー情報を生成することを特徴とする請求項１に記載の多重レーン用信号送信装置。
3. 前記光伝送ハイアラーキ信号マッピング部は、スキュー補償値を確張するために仮想レーンのマルチフレーム整列シーケンス情報の一部を用いて、各チャンネルに対して複数の拡張された仮想レーンマーカー情報をさらに生成することを特徴とする請求項２に記載の多重レーン用信号送信装置。
4. 前記光伝送ハイアラーキ信号マッピング部は、前記拡張された仮想レーンマーカー情報を光伝送ハイアラーキ信号であるＯＤＵｋオーバーヘッド区間に挿入することを特徴とする請求項３に記載の多重レーン用信号送信装置。
5. 前記光伝送ハイアラーキ信号マッピング部は、生成された複数の仮想レーンマーカー情報を光伝送ハイアラーキ信号であるＯＴＵｋオーバーヘッド区間に挿入することを特徴とする請求項１に記載の多重レーン用信号送信装置。
6. 前記バイト分配器のそれぞれは、
   前記光伝送ハイアラーキ信号マッピング部から出力される各チャンネルの光伝送ハイアラーキ信号をバイト単位で逆多重化するための１：Ｎバイト逆多重化部と、
   逆多重化された一部の光伝送ハイアラーキ信号をバイト単位で保存するためのデータ臨時保存部と、
   逆多重化された光伝送ハイアラーキ信号と前記保存された光伝送ハイアラーキ信号を整列してチャンネル当たりＹ個の仮想レーン信号を有する多重レーン用光伝送ハイアラーキ（ＯＴＵｋ−ＸｖＹｄ）信号を出力するためのＮ：１ビット多重化部と
   を備えたことを特徴とする請求項１に記載の多重レーン用信号送信装置。
7. データ信号を複数チャンネルの光伝送ハイアラーキ信号でマッピングするが、各チャンネル（Ｘ）を示す仮想コンテナマーカー情報をオーバーヘッド区間に挿入する光伝送ハイアラーキ信号マッピング部と、
   各チャンネルの光伝送ハイアラーキ信号フレームを仮想レーン個数ほど分配するためのバイト分配器と、
   前記バイト分配器のそれぞれから出力されるチャンネル（Ｘ）当たりＹ個の仮想レーン信号を有する光伝送ハイアラーキ信号（ＯＴＵｋ−ＸｖＹｄ）を後端に位置する信号伝送モジュールの伝送レーン数に合わせてビット多重化するためのｎ：ｍビット多重化器と
   を備えたことを特徴とする多重レーン用信号送信装置。
8. 前記光伝送ハイアラーキ信号マッピング部は、各チャンネル（Ｘ）を示す仮想コンテナナンバーと仮想レーンのマルチフレーム整列シーケンス拡張情報とを用いて各チャンネルの仮想コンテナマーカー情報を生成することを特徴とする請求項７に記載の多重レーン用信号送信装置。
9. 前記光伝送ハイアラーキ信号マッピング部は、前記仮想コンテナマーカー情報を光伝送ハイアラーキ信号であるＯＤＵｋオーバーヘッド区間に挿入することを特徴とする請求項７に記載の多重レーン用信号送信装置。
10. 前記光伝送ハイアラーキ信号マッピング部は、前記仮想コンテナマーカー情報を光伝送ハイアラーキ信号であるＯＴＵｋオーバーヘッドのうちから何れか一つのＡ２ １バイト区間に挿入することを特徴とする請求項７に記載の多重レーン用信号送信装置。
11. 前記光伝送ハイアラーキ信号マッピング部は、各チャンネルの仮想コンテナマーカー情報の代りに、仮想レーンの最大倍数の個数まで表現する各チャンネルの仮想マルチフレーム整列シーケンス情報を生成することを特徴とする請求項７に記載の多重レーン用信号送信装置。
12. 前記光伝送ハイアラーキ信号マッピング部は、光伝送ハイアラーキの信号フレームに仮想マルチフレーム整列シーケンス情報が含まれたオーバーヘッドを追加するオーバーヘッド処理部を備え、前記オーバーヘッド処理部は、
    オーバーヘッド処理部で使う仮想コンテナナンバーを設定するためのＳＱレジスタと、
    タイミング生成器から仮想コンテナのフレーム開始情報を受けて仮想レーンの仮想マルチフレームシーケンスナンバーをカウント出力するための仮想マルチフレームシーケンス生成器と、
    前記仮想マルチフレームシーケンスナンバーのカウントビット情報を分割して保存するための一つ以上の仮想マルチフレーム整列シーケンスレジスタと、
    オーバーヘッド区間の指定された位置に、前記レジスタのそれぞれの出力をオーバーヘッド情報として選択するためのオーバーヘッド選択器と、
    オーバーヘッド区間とペイロード区間のそれぞれにオーバーヘッド情報とデータとを選択出力するためのオーバーヘッド及びデータ選択器と
    を備えたことを特徴とする請求項７に記載の多重レーン用信号送信装置。
13. 前記バイト分配器のそれぞれは、８ｎ（ｎ＝１，２，３，．．）バイト分配器であって、
    前記光伝送ハイアラーキ信号マッピング部から出力される各チャンネルの光伝送ハイアラーキ信号をバイト単位で逆多重化するための１：Ｎバイト逆多重化部と、
    逆多重化された一部の光伝送ハイアラーキ信号をバイト単位で保存するためのデータ臨時保存部と、
    前記逆多重化された光伝送ハイアラーキ信号と前記保存された光電位ハイアラーキ信号をスイッチング出力するためのスイッチング手段と、
    前記スイッチング手段から出力される逆多重化された光伝送ハイアラーキ信号と前記保存された光伝送ハイアラーキ信号を整列してチャンネル当たりＹ個の仮想レーン信号を有する多重レーン用光伝送ハイアラーキ（ＯＴＵｋ−ＸｖＹｄ）信号とを出力するためのＮ：１ビット多重化部と
    を備えたことを特徴とする請求項７に記載の多重レーン用信号送信装置。
14. チャンネル当たりＹ個の仮想レーン信号を有する複数（Ｘ）チャンネルの光伝送ハイアラーキの信号（ＯＴＵｋ−ＸｖＹｄ）が多重化されている信号を受信する多重レーン用信号受信装置において、
    多重化された前記光伝送ハイアラーキの信号を複数チャンネルの光伝送ハイアラーキの信号で逆多重化するための逆多重化部と、
    逆多重化された各チャンネルの仮想レーン信号を分離し、前記分離された各チャンネルの仮想レーン信号のスキューを補償した後、その仮想レーン信号のオーバーヘッド区間に挿入された仮想レーンナンバーと仮想コンテナナンバーとを用いて複数チャンネルの光伝送ハイアラーキの信号（ＯＴＵｋ−Ｘｖ）で出力するバイト再分配器と、
    前記バイト再分配器から出力される複数チャンネルの光伝送ハイアラーキの信号をデータ信号でデマッピングするためのデマッピング部と
    を備えたことを特徴とする多重レーン用信号受信装置。
15. 前記バイト再分配器は、
    各チャンネルの光伝送ハイアラーキ信号（ＯＴＵｋ−ＸｖＹｄ）に対してＹ個の仮想レーン信号を分離するための複数個の１：Ｙビット逆多重化部と、
    入力される遅延調整値によって、前記１：Ｙ逆多重化部から出力される各仮想レーン信号の遅延を調整するための遅延シフターと、
    遅延調整された各仮想レーン信号のオーバーヘッドを処理して仮想レーンナンバー、仮想コンテナナンバー、仮想レーンのフレーム開始信号、仮想レーンマルチフレームシーケンス情報及びデータを抽出するための複数の仮想コンテナ検出器及び仮想レーンオーバーヘッド処理部と、
    前記仮想レーンのフレーム開始信号と仮想レーンマルチフレームシーケンス情報とを用いて仮想レーン間のフレームスキュー発生値と各仮想レーンのフレーム内でのデータスキュー値とを計算して、これを調整するための遅延調整値に出力するスキューコントローラと、
    入力される仮想コンテナ及び仮想レーンデータのうちから同一仮想コンテナナンバーを有する仮想レーンデータを仮想レーンナンバーによって整列して複数チャンネルの光伝送ハイアラーキの信号（ＯＴＵｋ−Ｘｖ）を出力する仮想コンテナ及び仮想レーン整列器と
    を備えたことを特徴とする請求項１４に記載の多重レーン用信号受信装置。
16. 前記仮想コンテナ検出器及び仮想レーンオーバーヘッド処理部は、
    入力される同じ仮想レーン信号に対して、その仮想レーン信号が既定のフレーム整列シーケンスを有すれば、経路選択信号（Ｏｕｔ ｏｆ Ｌｏｃｋ）を出力し、フレームスタート信号とオーバーヘッドバイトをリードするためのタイミング信号及び整列されたデータをそれぞれ出力するフレーム整列器と、
    前記経路選択信号によって、前記フレーム整列器のうち何れか一つから出力されるフレームスタート信号、タイミング信号及び整列されたデータを選択するためのデータ選択器と、
    前記データ選択器から入力されるタイミング信号とデータから仮想レーンマーカーを抽出し、それから仮想レーンマルチフレームシーケンス情報ＶＭＦＳと仮想コンテナナンバーとを獲得し、前記フレーム整列器から入力される経路選択信号によって仮想レーンナンバー＃ｍ、＃ｍ＋Ｘを獲得するための仮想レーンマーカーオーバーヘッド抽出器と
    を備えたことを特徴とする請求項１５に記載の多重レーン用信号受信装置。
17. 前記仮想コンテナ検出器及び仮想レーンオーバーヘッド処理部は、
    入力される仮想レーン信号が既定のフレーム整列シーケンスを有すれば、経路選択信号（Ｏｕｔ ｏｆ Ｌｏｃｋ）とフレームスタート信号とを出力し、入力されるデータを整列して光伝送ハイアラーキ信号のオーバーヘッドバイトをリードするためのタイミング信号とともに出力するフレーム整列器と、
    前記タイミング信号を用いて、前記整列されたデータからマルチフレームシーケンス情報ＭＦＡＳと仮想コンテナマーカー情報とを抽出し、それから仮想コンテナナンバー、仮想レーンナンバーを獲得するための仮想コンテナマーカーオーバーヘッド抽出器と
    を備えたことを特徴とする請求項１５に記載の多重レーン用信号受信装置。
18. 前記仮想コンテナマーカーオーバーヘッド抽出器は、獲得されたマルチフレームシーケンス情報ＭＦＡＳの最下位ビット値によって仮想レーンナンバー＃ｍあるいは＃ｍ＋Ｘを獲得することを特徴とする請求項１７に記載の多重レーン用信号受信装置。
19. 前記仮想コンテナ検出器及び仮想レーンオーバーヘッド処理部は、
    入力される仮想レーン信号が既定のフレーム整列シーケンスを有すれば、経路選択信号とフレームスタート信号とを出力し、入力されるデータを整列して光伝送ハイアラーキ信号のオーバーヘッドバイトをリードするためのタイミング信号とともに出力するフレーム整列器と、
    前記タイミング信号を用いて、前記整列されたデータからマルチフレームシーケンス情報ＭＦＡＳと仮想連接オーバーヘッドバイトを抽出し、それから仮想レーンナンバー、仮想コンテナナンバーを示すシーケンスインジケーターＳＱ情報を獲得するための仮想連接オーバーヘッド抽出器と
    を備えたことを特徴とする請求項１５に記載の多重レーン用信号受信装置。
20. 前記仮想連接オーバーヘッド抽出器は、獲得されたマルチフレームシーケンス情報ＭＦＡＳの最下位ビット値によって仮想レーンナンバー＃ｍあるいは＃ｍ＋Ｘを獲得することを特徴とする請求項１９に記載の多重レーン用信号受信装置。

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