KR101026344B1

KR101026344B1 - 반도체 장치의 방열 구조, 및 그 제조방법

Info

Publication number: KR101026344B1
Application number: KR1020040038143A
Authority: KR
Inventors: 노구찌다까시
Original assignee: 오끼 덴끼 고오교 가부시끼가이샤
Priority date: 2004-03-30
Filing date: 2004-05-28
Publication date: 2011-04-04
Also published as: KR20050096794A

Abstract

(과제) 종래의 반도체 장치의 방열 구조에서는, 고열전도성 수지에 크랙이 발생할 가능성이나, 고열전도성 수지가 반도체 장치 또는 기판으로부터 박리될 가능성이 있어, 충분한 방열을 수행할 수 없을 가능성이 있었다.

(해결수단) 본원발명의 반도체 장치의 방열 구조에서는, 반도체 장치가 탑재되는 제 1 영역과, 제 1 영역을 포위하는 제 2 영역을 표면에 구비하는 기판과, 제 1 면과 제 1 면과 대향하는 제 2 면을 구비하고, 제 1 면 상에 복수의 단자가 형성된 반도체 장치를 갖고, 제 1 면이 기판의 표면과 대향하도록 반도체 장치가 기판 상에 탑재되며, 기판의 제 2 영역 상에는 제 1 방열막이 형성되고, 반도체 장치의 제 2 면 상에는 제 1 방열막과 이간되어 제 2 방열막이 형성되어 있다.

반도체 장치, 기판, 방열막

Description

반도체 장치의 방열 구조, 및 그 제조방법{HEAT RADIATION STRUCTURE OF SEMICONDUCTOR DEVICE, AND MANUFACTURING METHOD}

도 1 은 제 1 실시형태의 반도체 장치의 방열 구조를 설명하는 단면도이다.

도 2 는 제 1 실시형태의 반도체 장치의 방열 구조를 설명하는 평면도이다.

도 3 은 제 1 실시형태의 반도체 장치의 방열 구조에서의 방열 형태를 설명하는 단면도이다.

도 4 는 제 1 실시형태의 반도체 장치의 방열 구조에서의 방열막의 변형 형태를 설명하는 단면도이다.

도 5 는 제 1 실시형태의 반도체 장치의 방열 구조에서의 변형예를 설명하는 단면도이다.

도 6 은 제 2 실시형태의 반도체 장치의 방열 구조의 제조방법을 설명하는 공정도이다.

도 7 은 제 2 실시형태의 반도체 장치의 방열 구조의 제조방법을 설명하는 공정도이다.

도 8 은 제 2 실시형태의 반도체 장치의 방열 구조의 제조방법을 설명하는 공정도이다.

도 9 는 제 2 실시형태의 반도체 장치의 방열 구조의 제조방법을 설명하는 공정도이다.

도 10 은 제 2 실시형태의 반도체 장치의 방열 구조의 제조방법을 설명하는 공정도이다.

도 11 은 제 3 실시형태의 반도체 장치의 방열 구조를 설명하는 단면도이다.

도 12 는 제 3 실시형태의 반도체 장치의 방열 구조의 변형예를 설명하는 단면도이다.

도 13 은 제 3 실시형태의 반도체 장치의 방열 구조의 변형예를 설명하는 단면도이다.

도 14 는 제 1 실시형태의 반도체 장치의 방열 구조의 변형예에 있어서의 단면도이다.

* 도면의 주요부분에 대한 부호의 설명*

100: 반도체 장치

110: 반도체 소자

120: 전극

130: 보호막

140, 210, 530, 560: 배선

150: 단자

160: 수지층

200: 기판

300: 방열막

400: 공급원

500: 베이스 기판

510, 550: 절연층

520: 전자부품

540: 도전체

본원발명은, 방열 효과가 높고 박형화에 대응한 반도체 장치의 방열 구조, 및 그 제조방법에 관한 것이다.

종래 기판에 탑재된 반도체 장치에 적합한 방열 구조로서 몇 가지가 제안되어 있다. 그 중 하나로서, 반도체 장치가 플립칩 실장된 기판에 반도체 장치를 덮도록 인쇄나 디스펜서 등을 사용하여 고열전도성 수지를 도포하고, 반도체 장치로부터 발생한 열을 고열전도성 수지에 전도시켜 방열을 수행하는 구조가 알려져 있다 (예를 들어, 특허문헌 1 참조).

(특허문헌 1)

일본 공개특허공보 평10-125834호

그러나, 특허문헌 1 에 개시된 종래 기술에서는, 반도체 장치의 상면과 기판의 상면을 연속적으로 덮도록 고열전도성 수지가 형성되어 있다. 따라서 종래 기술은 제조과정에서의 열처리 또는 어닐링 공정과 실제로 제품으로서 사용되는 환경하에서의 온도 변화 등에 의해 고열전도성 수지가 변형될 때, 반도체 장치와 기판의 열팽창계수가 상이한 경우, 반도체 장치와의 계면과 기판과의 계면에서는 고열전도성 수지의 변형에 차이가 발생하고, 이 변형의 차이에 의한 응력이 고열전도성 수지의 일부에 집중되어 고열전도성 수지에 크랙이 발생할 가능성, 및 고열전도성 수지가 반도체 장치 또는 기판으로부터 박리될 가능성이 있어, 충분한 방열을 할 수 없을 가능성이 있었다.

본 발명은 상술한 과제를 해결하도록 이루어진다. 본원의 일 양태에 따르면, 반도체 장치가 탑재되는 제 1 영역과, 제 1 영역을 포위하는 제 2 영역을 표면에 구비하는 기판과, 제 1 면과 제 1 면과 대향하는 제 2 면을 구비하고, 제 1 면 상에 복수의 단자가 형성된 반도체 장치를 구비하고, 제 1 면이 기판의 표면과 대향하도록 반도체 장치가 기판 상에 탑재되며, 기판의 제 2 영역 상에는 제 1 방열막이 형성되고, 반도체 장치의 제 2 면 상에는 제 1 방열막과 이간하여 제 2 방열막이 형성되어 있는 반도체 장치의 방열 구조가 제공된다.

본원발명에 따르면, 박형화에 적합할 수 있고 높은 방열 효과를 얻을 수 있는 반도체 장치의 방열 구조가 제공될 수 있다.

본 명세서는 본 발명에 관한 문제를 구체적으로 지적하거나 개별적으로 청구하는 청구범위로 끝맺지만, 본 발명의 목적 및 특징과 본 발명의 다른 목적, 특징 및 이점은 첨부한 도면과 함께 이하의 상세한 설명으로부터 더 양호하게 이해될 것이다.

기판의 제 2 영역 상에는 세라믹스를 재료로 하는 제 1 열방사막이 형성되어 있다. 반도체 장치의 제 2 면 상에는 제 1 열방사막과 이간하여 세라믹스를 재료로 하는 제 2 열방사막이 형성되어 있다.

이하, 본원발명의 바람직한 실시형태에 관해서 도면을 참조하여 상세히 설명한다. 또, 모든 도면에 있어서 동일한 구성에는 동일한 부호를 부여한다.

(제 1 실시형태)

도 1 은 본원발명의 제 1 실시형태에 따른 반도체 장치의 방열 구조를 나타내는 단면도이고, 도 2 는 그 평면도이다. 도 3 은 본 실시형태에 따른 반도체 장치의 방열 구조의 열전도 형태를 나타내는 단면도이다. 도 4 는 본 실시형태에 따른 반도체 장치의 방열 구조에 적용된 방열막의 변형 형태를 나타내는 단면도이다. 도 5 는 본 실시형태의 변형예에 따른 반도체 장치의 방열 구조를 나타내는 단면도이다.

본원발명의 제 1 실시형태에 따른 반도체 장치의 방열 구조는, 도 1 에 나타낸 바와 같이, 반도체 장치 (100) 가 탑재되는 기판 (200) 을 구비한다. 탑재되는 반도체 장치 (100) 와 전기적으로 접속되는 배선 (210) 이 기판 (200) 의 표면 (201) 에 형성된다. 이 배선 (210) 에 의해, 반도체 장치 (100) 는 기판 (200) 에 탑재되는 다른 전자부품 등과 전기적으로 접속된다.

또한, 기판 (200) 이, 도 14 에 나타낸 바와 같이, 반도체 장치 (100) 가 복수개 탑재되고, 인쇄 회로 기판과 같은 외부 보드 (200') 와 접속되는 외부 전극 (150') 을 구비하는 보드 또는 기판 (인터포져(interposer) 기판이라고도 함) 인 경우에도 본원발명을 적용할 수 있다. 이 경우, 반도체 장치 (100) 는, 탑재 보드 (200') 에 직접 탑재되지 않는다. 우선 기판 (200) 에 탑재된다. 그 후, 반도체 장치 (100) 가 탑재된 기판 (200) 은, 외부 전극 (150') 을 통하여 탑재 보드 (200') 와 접속된다. 본 실시형태에서는, 외부 전극 (150') 의 재료는 땜납이고, 외부 전극 (150') 은 기판 (200) 의 이면에 형성되어 있다.

도 1 및 도 2 에 나타난 바와 같이, 기판 (200) 은, 반도체 장치 (100) 가 탑재되는 영역 (220) 과, 이 영역 (220) 을 포위하는 영역 (230), 즉 반도체 장치 (100) 로부터 노출되어 있는 영역 (230) 을 구비한다.

이 기판 (200) 의 표면 (201) 상에는 반도체 장치 (100) 가 탑재된다. 본 실시형태에서, 반도체 장치 (100) 는, 도 1 에 나타낸 바와 같이, 기판 (200) 과 전기적으로 접속되는 단자 (150) 가 복수 형성되는 제 1 면 (101) 과, 제 1 면 (101) 과 대향하는 제 2 면 (102) 과, 측면 (103) 을 구비한다. 여기서, 반도체 장치 (100) 는, 반도체 소자 (110) 를 패키징한 것일 수도 있고, 패키징되어 있지 않은 반도체 소자 (110) 일 수도 있다.

본 실시형태에서는, 반도체 장치 (100) 에 반도체 소자 (110) 를 패키징한 것을 사용한다. 패키지로는 웨이퍼 레벨 칩 사이즈 패키지 (이하, WCSP 라고 함) 를 사용하고 있다. 여기서 WCSP 에 대해서 설명한다. 반도체 소자가 복수 형성된 웨이퍼를 웨이퍼 상태로 수지 밀봉하고, 그 후에 웨이퍼를 절단하여 반도체 소자마다 개별화하는 패키징이 채용된다. 패키징은 반도체 소자의 사이 즈와 패키지의 사이즈가 거의 동일한 것을 특징으로 한다. 소형화의 요구에 대응 가능한 패키지로서 최근 주목되고 있다.

즉, 본 실시형태에 따른 반도체 장치 (100) 는, 전자 회로가 표면에 형성된 반도체 소자 (110) 를 갖는다. 이 표면 상에 전자 회로와 전기적으로 접속되는 복수의 전극 (120) 이 형성되어 있다. 또한, 폴리이미드 수지 등의 보호막 (130) 이, 전극 (120) 의 표면을 노출시키도록 반도체 소자 (110) 의 표면 상에 형성되어 있다. 보호막 (130) 상에는 전극 (120) 으로부터 단자 (150) 의 탑재 위치까지 구리 (Cu) 등의 배선 (140) 이 연장되어 있다. 이 배선 (140) 은 "재배선"으로 불린다. 이 배선 (140) 을 우회시킴으로써 단자 (150) 를 소정 위치에 설정하는 것이 가능해진다. 또, 보호막 (130) 상에는, 배선 (140) 을 덮고 또 단자 (150) 의 탑재 위치를 노출시키도록 수지밀봉층 (160) 이 형성된다. 단자 (150) 는 수지밀봉층 (160) 으로부터 돌출하도록 형성되고, 배선 (140) 을 통하여 대응하는 전극 (120) 과 전기적으로 접속된다. 즉, 본 실시형태에서는, 반도체 장치 (100) 의 제 1 면 (101) 은 수지밀봉층 (160) 의 표면에 상당하고, 반도체 장치 (100) 의 제 2 면 (102) 은 반도체 소자 (110) 의 이면에 상당한다.

반도체 장치 (100) 는 기판 (200) 의 영역 (220) 에 제 1 면 (101) 이 기판 (200) 의 표면 (201) 과 대향하도록, 즉, 반도체 소자 (110) 와 기판 (200) 의 표면 (201) 사이에 수지밀봉층 (160) 이 위치하도록 탑재된다.

여기서, 기판 (200) 의 표면 (201) 상에는 배선 (210) 이 형성된다. 반도체 장치 (100) 의 단자 (150) 와 기판 (200) 의 배선 (210) 은 전기적으로 접속 되어 있다.

또, 반도체 장치 (100) 의 제 2 면 (102) 상 및 기판 (200) 의 영역 (230) 상에는 방열막 (300) 이 형성된다. 이 방열막 (300) 은 공기 등의 분위기 중에 노출되어 있다.

이것에 의해, 반도체 장치 (100) 로부터 발생한 열은, 도 3 의 화살표 (10) 로 나타낸 바와 같이, 반도체 장치 (100) 의 제 2 면 (102) 으로부터 방열막 (300) 을 통하여 분위기 중으로 방출된다. 또, 단자 (150) 를 통하여 기판 (200) 중에 전도되고 기판 (200) 의 표면 (201) 으로부터 방열막 (300) 을 통하여 분위기 중으로 방출된다. 즉, 반도체 장치 (100) 로부터 발생한 열은, 반도체 장치 (100) 의 제 2 면 (102) 과, 기판 (200) 의 표면 (201) 을 통해 분위기 중으로 방출된다.

이것에 의해, 반도체 장치 (100) 의 방열을 충분하게 수행하는 것이 가능해져, 이 반도체 장치의 신뢰성을 대폭 향상시킬 수 있게 된다.

또, 본 실시형태에서는, 소형화가 요구되는 반도체 장치에 있어서도 얇은 막을 형성하는 것만으로 충분한 방열성을 얻을 수 있다. 따라서, 예를 들어, 반도체 장치 상에 방열핀 등을 형성하는 것에 의해 방열하는 경우와 비교하여, 반도체 장치의 두께를 얇게 유지할 수 있게 된다.

또한, 도 5 에 나타낸 바와 같이, 반도체 장치 (100) 의 제 2 면 (102) 에 레이저 또는 잉크 등에 의한 제품번호 등의 날인 (102') 이 형성되어 있는 경우에는, 방열막 (300) 은 제 2 면 (102) 의 날인된 부분을 노출시키도록 형성된다. 이것에 의해, 복잡한 공정을 실시하지 않아도 육안으로 보아 날인을 확인하는 것이 가능해져, 날인 확인을 위한 공정을 감소시킬 수 있게 된다.

여기서, 방열막 (300) 은, 방열성을 높이기 위해 열전도성 및 열방사(복사)성을 가지고 있는 것이 바람직하다. 열전도성을 가짐으로써 반도체 장치 (100) 로부터 발생한 열을 방열막 (300) 에 집중시키는 것이 가능하다. 또한, 방열막 (300) 이 열방사성을 가짐으로써, 집중된 열을 분위기 중으로 효율적으로 방출시키는 것이 가능해진다. 이것에 의해, 높은 열분산성을 얻을 수 있게 된다.

또, 방열막 (300) 은 절연성을 가지고 있는 것이 바람직하다. 방열막 (300) 이 절연성을 가짐으로써, 방열막 (300) 을 형성한 것에 의해 반도체 장치 (100) 내의 배선 또는 기판 (200) 상의 배선 (210) 이 각각 전기적으로 접속될 가능성이 저감되어, 반도체 장치 (100) 의 특성을 유지할 수 있게 된다. 이것에 의해, 설계 단계에서 각 배선이 상정된 범위를 넘어 전기적으로 접속될 가능성을 고려하지 않아도 된다. 따라서, 설계를 복잡하게 하지 않고 방열막 (300) 을 형성할 수 있게 된다.

이러한 성질, 즉, 열전도성, 열방사성 및 절연성을 얻기 위해, 본 실시형태에서는 방열막 (300) 에 세라믹스를 재료로 하는 열방사막을 사용하고 있다. 이러한 열방사막은 주어진 열을 적외선으로 변환하여 방사하는 기능을 가져, 높은 방열성을 가지고 있다.

더욱 구체적으로는, 본 실시형태에서는 방열막 (300) 에 실리카 알루미나계의 세라믹스를 재료로 하는 열방사막을 사용하고 있다. 이것에 의해, 방열성을 더욱 향상시킬 수 있게 된다.

세라믹스를 재료로 하는 열방사막은 막두께가 얇아도 충분한 방열성을 얻을 수 있기 때문에, WCSP 와 같은 박형화가 요구되는 반도체 장치에 있어서도 충분히 대응할 수 있다.

세라믹스를 재료로 하는 열방사막의 두께는 30㎛ 이상인 것이 바람직하다. 이것에 의해, 응력 등에 대한 열방사막의 강도를 충분히 유지하면서 높은 방열성을 얻을 수 있게 된다. 또한, 반도체 장치의 박형화를 유지하면서 높은 방열성을 얻기 위해, 이 열방사막의 두께는 200㎛ 이하인 것이 바람직하다.

또한, 본 실시형태에서는, 도 1 에 나타낸 바와 같이, 방열막 (300) 은 기판 (200) 의 표면 (201) 에 형성된 배선 (210) 을 덮도록 형성되어 있다. 배선 (210) 은 통상 금속으로 구성되어 있기 때문에, 열전도성이 높아 반도체 장치 (100) 에서 발생하는 열을 전도 또는 전달하기 쉽다. 따라서, 배선 (210) 위에 방열막 (300) 을 형성함으로써 반도체 장치 (100) 에서 발생하는 열을 효율적으로 방출시킬 수 있게 된다. 특히, 배선 (210) 이 구리 (Cu) 에 의해 구성되어 있는 경우, 구리 (Cu) 의 열전도성이 매우 높기 때문에 보다 효과적으로 열을 방출시킬 수 있게 된다.

또, 본 실시형태에서는, 도 1 에 나타낸 바와 같이, 반도체 장치 (100) 의 제 2 면 (102) 상에 형성되는 방열막 (300) (이하, "방열막 (300a)" 이라고 함) 과, 기판 (200) 의 영역 (230) 상에 형성되는 방열막 (300) (이하, "방열막 (300b)" 이라고 함) 은, 서로 독립적으로 즉, 서로 이간되도록 형성된다. 이것 에 의해, 본 실시형태에서는, 반도체 장치 (100) 의 측면 (103) 이 방열막 (300) 으로부터 노출되어 있다.

이 구성에 따르면, 도 4 에 나타낸 바와 같이, 제조 과정의 열처리 또는 어닐링 공정 및 실제로 제품으로서 사용되는 환경하에서의 온도 변화 등에 의해 방열막 (300) 이 변형될 때, 반도체 장치 (100) 와 기판 (200) 의 열팽창계수의 차이에 의해 반도체 장치 (100) 와의 계면과 기판 (200) 과의 계면에서 방열막 (300) 의 변형에 차이가 발생하는 경우에도, 방열막 (300a) 과 방열막 (300b) 이 서로 이간되어 있기 때문에, 변형에 의해 발생하는 응력 (도면 중의 화살표 (20, 20')) 이 서로 간섭할 가능성이 저감된다. 또한, 변형의 차이에 의해 발생하는 응력이 일부에 집중될 가능성이 저감된다. 이것에 의해, 방열막 (300) 에 크랙 등이 발생할 가능성이나, 방열막 (300) 이 반도체 장치 (100) 또는 기판 (200) 으로부터 박리될 가능성을 저감시킬 수 있게 된다. 이것에 의해, 반도체 장치 (100) 의 방열성을 높이고, 또한 반도체 장치 (100) 의 신뢰성을 대폭 향상시킬 수 있게 된다.

또한, 본 실시형태에서는, 방열막 (300a) 과 방열막 (300b) 은 공통 재료에 의해 구성되어 있다. 이것에 의해, 예를 들어, 방열막 (300) 을 구성하는 재료를 스프레이 등으로 기판 (200) 의 상측으로부터 공급함으로써 방열막 (300a) 과 방열막 (300b) 을 일괄 처리에 의해 형성하는 것이 가능하다. 따라서, 공정의 수를 대폭 저감시킬 수 있게 된다. 이것에 의해, 비용을 대폭 증대시키지 않고 본원발명을 실현시킬 수 있게 된다.

또한, 반도체 장치 (100) 와 기판 (200) 의 열팽창계수가 크게 상이한 경우는, 방열막 (300a) 과 방열막 (300b) 에서 열팽창계수가 상이한 재료를 사용하는 것이 바람직하다. 즉, 방열막 (300a) 과 방열막 (300b) 에서 열팽창계수가 상이한 재료를 구별하여 사용함으로써, 반도체 장치 (100) 와 방열막 (300a) 사이, 및 기판 (200) 과 방열막 (300b) 사이에 발생하는 응력을 완화시키도록 각각의 방열막 (300) 의 재료를 설정할 수 있게 된다.

또한, 열팽창계수의 차이에 의해 발생하는 응력을 더욱 저감시키는 경우, 도 5 에 나타낸 바와 같이, 방열막 (300) 에 개구부 (310) 를 형성하는 것이 바람직하다. 이것에 의해, 응력은 이 개구부 (310) 에 의해 흡수되기 때문에, 응력으로 인해 방열막 (300) 에 크랙이 발생할 가능성을 더욱 저감시킬 수 있게 된다. 본 실시형태에서는, 개구부 (310) 는 방열막 (300a) 과 방열막 (300b) 에 각각 형성되어 있다. 또한, 개구부 (310) 는 복수개가 형성되고, 각각의 개구부 (310) 가 일정 간격 떨어져서 배치되어 있다. 이것에 의해, 방열막 (300) 에 발생하는 응력을 층 내에서 균일하게 흡수할 수 있게 되고, 일부에 응력이 집중될 가능성을 저감시킬 수 있어, 크랙의 발생을 더욱 저감시키는 것이 가능해진다.

또한, 상기 기술한 바와 같이 반도체 장치 (100) 의 제 2 면 (102) 에 날인 (102') 이 형성되어 있는 경우에는 날인 (102') 을 노출시키도록 개구부 (310) 를 형성한다. 따라서, 개구부 (310) 를 형성하는 것만으로 날인 확인을 위한 공정을 저감시키면서 응력도 완화시킬 수 있게 된다.

(제 2 실시형태)

다음으로, 제 1 실시형태에 따른 반도체 장치의 방열 구조를 제조하는 방법을 본원발명의 제 2 실시형태로서 설명한다. 도 6 ∼ 도 10 은, 본원발명의 제 2 실시형태를 설명하는 공정도이다.

본원발명의 제 2 실시형태에서, 도 6 에 나타낸 바와 같이, 우선 반도체 장치 (100) 가 탑재되는 기판 (200) 을 준비하였다.

다음으로, 도 7 에 나타낸 바와 같이, 기판 (200) 상에 반도체 장치 (100) 를 탑재하였다.

다음으로, 도 8 및 도 9 에 나타낸 바와 같이, 액상의 방열재 (301) 를 기판 (200) 의 표면 (201) 및 반도체 장치 (100) 의 표면 (102) 에 공급하여 방열막 (300) 의 전구체 (300') 를 형성하였다.

본 실시형태에서는, 방열재 (301) 에 액상의 세라믹스를 사용하고, 이것을 스프레이 등의 공급부 (400) 에 의해 미스트상으로 하여 기판 (200) 의 상측으로부터 분무하였다. 이것에 의해, 반도체 장치 (100) 의 측면 (103) 을 노출시키도록 반도체 장치 (100) 의 표면 (102) 상 및 기판 (200) 의 표면 (201) 상에 방열막 (300) 의 전구체 (300') 가 형성된다.

방열재 (301) 를 미스트상으로 분무함으로써 방열재 (301) 의 입자를 보다 미세하게 하여 공급할 수 있기 때문에, 반도체 장치 (100) 및 기판 (200) 에 방열막 (300) 의 전구체 (300') 를 얇고 또한 균일하게 공급할 수 있게 된다. 특히, 액상의 세라믹스는 입자가 미세하고, 점성이 작기 때문에, 이러한 공급방법에 적합하다.

또한, 스프레이 등으로 방열재 (301) 를 광범위하게 확산시켜 분무 도포함으로써 반도체 장치 (100) 및 기판 (200) 에 일괄 처리에 의해 방열재 (301) 를 공급할 수 있게 된다. 따라서, 공정의 수를 대폭 증대시키지 않고 발명을 실현하는 것이 가능해진다.

그 후, 도 10 에 나타낸 바와 같이, 전구체 (300') 를 가열하여 경화시킴으로써 방열막 (300) 이 형성된다. 여기서, 방열막 (300) 의 두께는 약 30㎛ ∼ 약 200㎛ 범위이다. 이 가열처리에 의해, 방열막 (300) 이 반도체 장치 (100) 및 기판 (200) 으로부터 박리될 가능성이 줄어든다.

또한, 반도체 장치 (100) 외에 전자부품이 기판 (200) 상에 탑재되는 경우, 반도체 장치 (100) 를 포함한 소정의 전자부품을 모두 기판 (200) 에 탑재한 후, 기판 (200) 의 상측으로부터 방열재 (301) 를 공급하여 전자부품을 덮도록 방열막 (300) 을 형성한다. 그 결과, 기판 (200) 에 탑재된 전자부품의 방열성 향상을 일괄적으로 실현시키는 것이 가능해진다. 즉, 복수의 전자부품으로 구성되는 시스템의 신뢰성을, 공정의 수를 대폭 증대시키지 않고 대폭적으로 향상시키는 것이 가능해진다.

(제 3 실시형태)

다음으로, 본원발명의 반도체 장치의 방열 구조에서의 다른 실시형태를 제 3 실시형태로서 설명한다. 도 11 은 본 실시형태에 따른 반도체 장치의 방열 구조를 나타내는 단면도이다. 도 12 및 도 13 은 본 실시형태의 변형예에 따른 반도체 장치의 방열 구조를 나타내는 단면도이다.

본원발명의 제 3 실시형태에 따른 반도체 장치의 방열 구조는, 도 11 에 나타낸 바와 같이, 기판 (200) 상에 반도체 장치 (100) 가 탑재되어 있다. 또, 기판 (200) 상에는 반도체 장치 (100) 를 덮도록 수지 등을 재료로 하는 절연층 (550) 이 형성되어 있다.

이와 같이, 기판 상에 형성되는 수지 등의 절연층에 반도체 장치 등의 전자부품을 매립하는 패키징 구조가 최근 존재한다. 이러한 패키징 구조에서는 반도체 장치 등의 전자부품이 수지 등의 절연층에 매립되기 때문에, 전자부품으로부터 발생한 열이 갇혀버려 방열을 충분히 수행할 수 없을 가능성이 있었다. 본 실시형태는, 이러한 패키징 구조에 있어서 방열성을 향상시킬 수 있는 반도체 장치의 방열 구조를 제안하는 것이다.

본 실시형태에서는, 기판 (200) 은, 베이스 기판 (500) 과 수지 등을 재료로 하는 절연층 (510) 을 구비한다. 베이스 기판 (500) 상에는 전자부품 (520) 이 탑재된다. 이 전자부품 (520) 을 덮도록 베이스 기판 (500) 상에 절연층 (510) 이 형성되어 있다.

기판 (200) 상에는 반도체 장치 (100) 와 전자부품 (520) 을 전기적으로 접속하는 배선 패턴 (530) 이 형성되어 있다. 또, 기판 (200) 상에는 배선 패턴 (530) 과 전기적으로 접속되는 도전체 (540) 가 형성되어 있다.

또한, 기판 (200) 상에는 반도체 장치 (100) 및 배선 패턴 (530) 을 덮고 도전체 (540) 의 표면의 일부를 노출시키도록, 수지를 재료로 하는 절연층 (550) 이 형성되어 있다.

절연층 (550) 상에는, 도전체 (540) 와 전기적으로 접속하고 구리 (Cu) 등을 재료로 하는 배선 패턴 (560) 이 형성되어 있다.

절연층 (550) 상, 또는 베이스 기판 (500) 의 이면에는 방열막 (300) 이 형성되어 있다. 이것에 의해, 전자부품 (520) 또는 반도체 장치 (100) 로부터 발생한 열은, 도면 중의 화살표 (10) 로 나타낸 바와 같이, 절연층 (550), 또는 기판 (200) 을 통하여 방열막 (300) 으로 전도되고 분위기 중으로 방출된다. 여기서, 방열막 (300) 에는 제 1 실시형태의 방열막과 동일한 구성을 갖는 막을 사용하고 있다.

본 실시형태에서는, 절연층 (550) 상에 형성된 방열막 (300) 은 배선 패턴 (560) 을 덮도록 형성되어 있다. 이것에 의해, 전자부품 (520) 또는 반도체 장치 (100) 로부터 발생한 열이 도전체 (540) 를 통하여 배선 패턴 (560) 에 전도되고, 배선 패턴 (560) 상에 형성된 방열막 (300) 에 의해 방열되기 때문에, 방열성을 보다 높이는 것이 가능해진다. 즉, 전자부품 (520) 또는 반도체 장치 (100) 로부터 발생하는 열을 효율적으로 방열막 (300) 에 전도시킬 수 있기 때문에, 방열성을 보다 높일 수 있게 된다.

또한, 방열막 (300) 을, 도 12 에 나타낸 바와 같이, 절연층 (550) 의 전체면 또는 베이스 기판 (500) 의 이면 전체에 형성함으로써, 방열성을 보다 향상시키는 것이 가능해진다.

또한, 열팽창 등에 의해 발생하는 응력을 완화시킬 필요가 있는 경우에는, 도 13 에 나타낸 바와 같이, 방열막 (300) 이 개구부 (310) 를 구비하는 것이 바람 직하다. 이 구성에 따르면, 개구부 (310) 에 의해 응력이 완화되기 때문에, 방열성을 유지하면서 방열막 (300) 에 열팽창 등에 의한 크랙 등이 발생될 가능성을 저감시키는 것이 가능해진다.

본 발명을 예시적인 실시형태를 참조하여 설명하였지만, 이 설명은 제한하는 것이 아니다. 예시적인 실시형태의 다양한 변형예 뿐만 아니라 본 발명의 다른 실시형태가 이 설명을 참조하여 당업자에게는 명백할 것이다. 따라서, 첨부한 청구범위는 본 발명의 실제 범위 내에 있는 임의의 변형예 또는 실시형태를 커버한다.

본원의 대표적인 발명에 의하면, 박형화에 대응하고, 또 높은 방열 효과를 얻을 수 있는 반도체 장치의 방열 구조를 제공하는 것이 가능해진다.

Claims

반도체 장치가 탑재되는 제 1 영역과, 상기 제 1 영역을 포위하는 제 2 영역을 표면에 구비하는 기판과,

제 1 면 및 상기 제 1 면과 대향하는 제 2 면을 구비하고, 상기 제 1 면상에 복수의 단자가 형성된 상기 반도체 장치를 갖고,

상기 제 1 면이 상기 기판의 상기 표면과 대향하도록, 상기 반도체 장치는 상기 기판상에 탑재되고,

상기 기판의 상기 제 2 영역상에는 제 1 방열막이 형성되고, 상기 반도체 장치의 상기 제 2 면상에는 상기 제 1 방열막과 이간되어 제 2 방열막이 형성되어 있고,

상기 기판은 외부 보드와 접속되는 외부 전극을 구비하는 것을 특징으로 하는 반도체 장치의 방열구조.
제 1 항에 있어서,

상기 기판은 외부 보드와 접속되는 외부 전극을 구비하며,

상기 반도체 장치가 상기 기판상에 복수개 탑재되어 있는 것을 특징으로 하는 반도체 장치의 방열구조.
제 1 항에 있어서,

상기 기판은 외부 보드와 접속되는 외부 전극을 구비하며,

상기 외부 전극은 상기 기판의 이면에 형성되어 있는 것을 특징으로 하는 반도체 장치의 방열구조.
반도체 장치가 탑재되는 제 1 영역과, 상기 제 1 영역을 포위하는 제 2 영역을 표면에 구비하는 기판과,

제 1 면 및 상기 제 1 면과 대향하는 제 2 면을 구비하고, 상기 제 1 면상에 복수의 단자가 형성된 상기 반도체 장치를 갖고,

상기 제 1 면이 상기 기판의 상기 표면과 대향하도록, 상기 반도체 장치는 상기 기판상에 탑재되고,

상기 기판의 상기 제 2 영역상에는 제 1 방열막이 형성되고, 상기 반도체 장치의 상기 제 2 면상에는 상기 제 1 방열막과 이간되어 제 2 방열막이 형성되어 있고,

상기 기판의 상기 표면에는 배선이 형성되고,

상기 반도체 장치의 상기 단자와 상기 기판의 상기 배선이 전기적으로 서로 접속되어 있는 것을 특징으로 하는 반도체 장치의 방열구조.
반도체 장치가 탑재되는 제 1 영역과, 상기 제 1 영역을 포위하는 제 2 영역을 표면에 구비하는 기판과,

제 1 면 및 상기 제 1 면과 대향하는 제 2 면을 구비하고, 상기 제 1 면상에 복수의 단자가 형성된 상기 반도체 장치를 갖고,

상기 제 1 면이 상기 기판의 상기 표면과 대향하도록, 상기 반도체 장치는 상기 기판상에 탑재되고,

상기 기판의 상기 제 2 영역상에는 제 1 방열막이 형성되고, 상기 반도체 장치의 상기 제 2 면상에는 상기 제 1 방열막과 이간되어 제 2 방열막이 형성되어 있고,

상기 기판의 상기 표면에는 배선이 형성되고,

상기 제 1 방열막은 상기 배선을 덮도록 형성되어 있는 것을 특징으로 하는 반도체 장치의 방열구조.
반도체 장치가 탑재되는 제 1 영역과, 상기 제 1 영역을 포위하는 제 2 영역을 표면에 구비하는 기판과,

제 1 면 및 상기 제 1 면과 대향하는 제 2 면을 구비하고, 상기 제 1 면상에 복수의 단자가 형성된 상기 반도체 장치를 갖고,

상기 제 1 면이 상기 기판의 상기 표면과 대향하도록, 상기 반도체 장치는 상기 기판상에 탑재되고,

상기 기판의 상기 제 2 영역상에는 제 1 방열막이 형성되고, 상기 반도체 장치의 상기 제 2 면상에는 상기 제 1 방열막과 이간되어 제 2 방열막이 형성되어 있고,

상기 반도체 장치의 상기 제 2 면에는 날인(捺印)이 실시되고,

상기 제 2 방열막에는 개구부가 형성되고,

상기 날인이 노출되도록 상기 개구부가 형성되어 있는 것을 특징으로 하는 반도체 장치의 방열 구조.
반도체 장치가 탑재되는 제 1 영역과, 상기 제 1 영역을 포위하는 제 2 영역을 표면에 구비하는 기판과,

제 1 면 및 상기 제 1 면과 대향하는 제 2 면을 구비하고, 상기 제 1 면상에 복수의 단자가 형성된 상기 반도체 장치를 갖고,

상기 제 1 면이 상기 기판의 상기 표면과 대향하도록, 상기 반도체 장치는 상기 기판상에 탑재되고,

상기 기판의 상기 제 2 영역상에는 제 1 방열막이 형성되고, 상기 반도체 장치의 상기 제 2 면상에는 상기 제 1 방열막과 이간되어 제 2 방열막이 형성되어 있고,

상기 제 1 방열막과 상기 제 2 방열막에서는, 열팽창계수가 상이한 것을 특징으로 하는 반도체 장치의 방열구조.
반도체 장치가 탑재되는 제 1 영역과, 상기 제 1 영역을 포위하는 제 2 영역을 표면에 구비하는 기판과,

제 1 면 및 상기 제 1 면과 대향하는 제 2 면을 구비하고, 상기 제 1 면상에 복수의 단자가 형성된 상기 반도체 장치를 갖고,

상기 제 1 면이 상기 기판의 상기 표면과 대향하도록, 상기 반도체 장치는 상기 기판상에 탑재되고,

상기 기판의 상기 제 2 영역상에는 제 1 방열막이 형성되고, 상기 반도체 장치의 상기 제 2 면상에는 상기 제 1 방열막과 이간되어 제 2 방열막이 형성되어 있고,

상기 제 1 방열막 및 상기 제 2 방열막에, 절연성을 갖는 막을 사용하고 있는 것을 특징으로 하는 반도체 장치의 방열구조.
반도체 장치가 탑재되는 제 1 영역과, 상기 제 1 영역을 포위하는 제 2 영역을 표면에 구비하는 기판과,

제 1 면 및 상기 제 1 면과 대향하는 제 2 면을 구비하고, 상기 제 1 면상에 복수의 단자가 형성된 상기 반도체 장치를 갖고,

상기 제 1 면이 상기 기판의 상기 표면과 대향하도록, 상기 반도체 장치는 상기 기판상에 탑재되고,

상기 기판의 상기 제 2 영역상에는 제 1 방열막이 형성되고, 상기 반도체 장치의 상기 제 2 면상에는 상기 제 1 방열막과 이간되어 제 2 방열막이 형성되어 있고,

상기 제 1 방열막 및 상기 제 2 방열막의 재료는, 실리카 알루미나계 세라믹스인 것을 특징으로 하는 반도체 장치의 방열구조.