KR101009835B1 - 박막트랜지스터의 제조방법 - Google Patents

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Abstract

기판상에 실리콘막이 적층된 피가공물을 준비하고, 피가공물을 고주파전극 및 대향전극이 평행하게 배치된 평행평판형의 드라이 에칭장치 내에 반입하여 상기 피가공물의 기판을 상기 고주파전극상 또는 대향전극상 중 어느 한쪽에 재치하고, 상기 드라이 에칭장치를 감압하여 상기 드라이 에칭장치 내에 불소가스 및 염소가스를 도입하며, 상기 고주파전극에 고주파를 인가하여 상기 실리콘막을 에칭하는 것을 특징으로 하는 박막트랜지스터의 제조방법이다.
게이트절연막, 반도체박막, 채널보호막, 오버코트막, 질화실리콘막, 레지스트막, n형 비결정성 실리콘막, 진성 비결정성 실리콘막

Description

박막트랜지스터의 제조방법{MANUFACTURING METHOD OF THIN FILM TRANSISTOR}
본 발명은 박막트랜지스터의 제조방법에 관한 것이다.
예를 들면, 종래의 박막트랜지스터에는 역스태거형의 것이 있다(예를 들면, 특허문헌 1 참조). 이 박막트랜지스터에서는 기판의 상면에 게이트전극이 설치되어 있다. 게이트전극을 포함하는 기판의 상면에는 게이트절연막이 설치되어 있다. 게이트전극상에 있어서의 게이트절연막의 상면에는 진성 비결정성 실리콘으로 이루어지는 반도체박막이 설치되어 있다. 반도체박막의 상면 양측에는 n형 비결정성 실리콘으로 이루어지는 오믹콘택트층이 설치되어 있다. 각 오믹콘택트층의 상면에는 소스전극 및 드레인전극이 설치되어 있다.
[특허문헌 1] 일본국 특개 2007-79342호 공보(도 5)
그런데, 상기 종래의 박막트랜지스터에 있어서의 오믹콘택트층 및 반도체박막의 형성방법에서는 게이트절연막의 상면에 성막(成膜)된 진성 비결정성 실리콘막(반도체박막 형성용막) 및 n형 비결정성 실리콘막(오믹콘택트층 형성용막)을 연속해서 드라이 에칭하고 있다. 이 경우, 에칭가스로서는 SF6 (6불화유황)가스를 이 용하고 있다(특허문헌 1의 제 130 단락).
이와 같은 드라이 에칭방법에서 사용하는 에칭가스로서의 SF6은 근래, 지구온난화의 한 요인으로서 문제시되도록 되어 와 있으며, 따라서 이것에 대신하는 대체가스의 선택이 중요한 과제로 되어 있다.
따라서, 본 발명의 주된 목적은 SF6 등의 지구온난화의 한 요인이 되는 가스를 이용하지 않고, 비결정성 실리콘 등의 실리콘막을 양호하게 드라이 에칭할 수 있는 박막트랜지스터의 제조방법을 제공하는 것이다.
본 발명의 바람직한 일 형태는 고주파 전극 및 대향 전극이 평행으로 배치된 평행 평판형의 캐소드 커플링에 의한 드라이 에칭 장치에서 상기 박막 트랜지스터를 가지는 피가공물이 상기 고주파 전극 위에 설치되고, 상기 드라이 에칭 장치가 감압되고, 또한, 상기 드라이 에칭 장치 내에 불소가스 및 염소가스를 포함하는 혼합가스가 도입된 상태에서, 상기 고주파 전극에 고주파를 인가하여, 상기 반도체 박막을 드라이 에칭하는 것을 특징으로 하는 박막 트랜지스터의 제조방법이다.
그리고, 본 발명의 바람직한 형태의 다른 하나는 반도체 박막을 포함하는 박막 트랜지스터가 기판상에 형성된 피가공물을 준비하고, 상기 피가공물을 고주파전극 및 대향전극이 평행하게 배치된 평행평판형의 캐소드 커플링에 의한 드라이 에칭 장치 내에 반입하여 상기 피가공물의 기판을 상기 고주파 전극 상에 설치하고, 상기 드라이 에칭장치를 감압하여 상기 드라이 에칭장치 내에 불소가스 및 염소가스를 포함하는 혼합가스를 도입하며, 상기 고주파전극에 고주파를 인가하여 상기 박막 트랜지스터의 상기 반도체 박막을 에칭하는 것을 특징으로 하는 박막 트랜지스터의 제조방법이다.
본 발명에 따르면, 불소가스 및 염소가스를 포함하는 혼합가스를 이용한 평행평판형의 드라이 에칭에 의해 비결정성 실리콘 등의 실리콘막을 드라이 에칭함으로써, SF6가스 등의 지구온난화의 한 요인이 되는 가스를 이용하지 않고, 비결정성 실리콘 등의 실리콘막을 양호하게 드라이 에칭할 수 있다.
도 1은 본 발명의 드라이 에칭방법을 포함하는 박막트랜지스터의 제조방법에 의해서 제조된 박막트랜지스터 패널의 일례의 단면도를 나타낸다. 이 박막트랜지스터 패널은 유리기판(1)을 구비하고 있다. 유리기판(1) 상면의 소정 부분에는 크롬 등으로 이루어지는 게이트전극(2)이 설치되어 있다. 게이트전극(2)을 포함하는 유리기판(1)의 상면에는 질화실리콘으로 이루어지는 게이트절연막(3)이 설치되어 있다.
게이트전극(2)상에 있어서의 게이트절연막(3) 상면의 소정 부분에는 진성 비결정성 실리콘으로 이루어지는 반도체박막(4)이 설치되어 있다. 반도체박막(4) 상면의 소정 부분에는 질화실리콘으로 이루어지는 채널보호막(5)이 설치되어 있다. 채널보호막(5)의 상면 양측 및 그 양측에 있어서의 반도체박막(4)의 상면에는 n형 비결정성 실리콘으로 이루어지는 오믹콘택트층(6, 7)이 설치되어 있다. 오믹콘택트층(6, 7)의 각 상면에는 크롬 등으로 이루어지는 소스전극(8) 및 드레인전극(9)이 설치되어 있다.
여기에서, 게이트전극(2), 게이트절연막(3), 반도체박막(4), 채널보호막(5), 오믹콘택트층(6, 7), 소스전극(8) 및 드레인전극(9)에 의해서 역스태거형이며 채널보호막형의 박막트랜지스터(10)가 구성되어 있다.
박막트랜지스터(10)를 포함하는 게이트절연막(3)의 상면에는 질화실리콘으로 이루어지는 오버코트막(11)이 설치되어 있다. 소스전극(8)의 소정 부분에 대응하는 부분에 있어서의 오버코트막(11)에는 콘택트홀(12)이 설치되어 있다. 오버코트막(11) 상면의 소정 부분에는 ITO로 이루어지는 화소전극(13)이 콘택트홀(12)을 통하여 소스전극(8)에 접속되어 설치되어 있다.
다음으로, 이 박막트랜지스터 패널의 제조방법의 일례에 대하여 설명한다. 우선, 도 2에 나타내는 바와 같이, 유리기판(1) 상면의 소정 부분에 스퍼터법에 의해 성막된 크롬 등으로 이루어지는 금속막을 포토리소그래피법에 의해서 패터닝함으로써 게이트전극(2)을 형성한다.
다음으로, 게이트전극(2)을 포함하는 유리기판(1)의 상면에 플라즈마CVD법에 의해 질화실리콘으로 이루어지는 게이트절연막(3), 진성 비결정성 실리콘막(21, 반도체박막 형성용막) 및 질화실리콘막(22, 채널보호막 형성용막)을 연속해서 성막한다. 다음으로, 질화실리콘막(22) 상면의 채널보호막 형성영역에 인쇄법 등에 의해 도포된 레지스트막을 포토리소그래피법에 의해 패터닝함으로써 레지스트막(23)을 형성한다.
다음으로, 레지스트막(23)을 마스크로 해서 질화실리콘막(22)을 드라이 에칭하면, 레지스트막(23) 아래 이외의 영역에 있어서의 질화실리콘막(22)이 제거되고, 도 3에 나타내는 바와 같이, 레지스트막(23) 아래에 채널보호막(5)이 형성된다. 다음으로, 레지스트막(23)을 박리한다.
다음으로, 도 4에 나타내는 바와 같이, 채널보호막(5)을 포함하는 진성 비결정성 실리콘막(21)의 상면에 플라즈마CVD법에 의해 n형 비결정성 실리콘막(24, 오믹콘택트층 형성용막)을 형성한다. 다음으로, n형 비결정성 실리콘막(24)의 상면에 스퍼터법에 의해 크롬 등으로 이루어지는 소스·드레인전극 형성용막(25)을 성막한다.
다음으로, 소스·드레인전극 형성용막(25) 상면의 소스전극 형성영역 및 드레인전극 형성영역에 인쇄법 등에 의해 도포된 레지스트막을 포토리소그래피법에 의해 패터닝함으로써 레지스트막(26, 27)을 형성한다.
다음으로, 레지스트막(26, 27)을 마스크로 해서 소스·드레인전극 형성용막(25)을 웨트 에칭하면, 레지스트막(26, 27) 아래 이외의 영역에 있어서의 소스·드레인전극 형성용막(25)이 제거되고, 도 5에 나타내는 바와 같이, 레지스트막(26, 27) 아래에 소스전극(8) 및 드레인전극(9)이 형성된다.
다음으로, 레지스트막(26, 27) 및 채널보호막(5)을 마스크로 해서 n형 비결정성 실리콘막(24) 및 진성 비결정성 실리콘막(21)을 연속해서 후술하는 바와 같이 드라이 에칭하면, 레지스트막(26, 27) 아래 이외의 영역에 있어서의 n형 비결정성 실리콘막(24)이 제거되고, 또한, 레지스트막(26, 27) 및 채널보호막(5) 아래 이외의 영역에 있어서의 진성 비결정성 실리콘막(21)이 제거되며, 도 6에 나타내는 바와 같이, 소스전극(8) 및 드레인전극(9) 아래에 오믹콘택트층(6, 7)이 형성되고, 또한, 오믹콘택트층(6, 7) 및 채널보호막(5) 아래에 반도체박막(4)이 형성된다. 다음으로, 레지스트막(26, 27)을 박리한다.
다음으로, 도 1에 나타내는 바와 같이, 박막트랜지스터(10)를 포함하는 게이트절연막(3)의 상면에 플라즈마CVD법에 의해 질화실리콘으로 이루어지는 오버코트막(11)을 성막한다. 다음으로, 오버코트막(11)의 소정 부분에 포토리소그래피법에 의해 콘택트홀(12)을 형성한다.
다음으로, 오버코트막(11) 상면의 소정 부분에 스퍼터법에 의해 성막된 ITO막을 포토리소그래피법에 의해 패터닝함으로써 화소전극(13)을 콘택트홀(12)을 통하여 소스전극(8)에 접속시켜 형성한다. 이렇게 해서 도 1에 나타내는 박막트랜지스터 패널이 얻어진다.
다음으로, 상기 제조방법에 있어서 드라이 에칭을 실행하기 위한 드라이 에칭장치의 일례에 대해서, 도 7에 나타내는 개략구성도를 참조하여 설명한다. 이 드라이 에칭장치는 평행평판형이고, 반응용기(31)를 구비하고 있다. 반응용기(31) 내의 하부에는 하부전극(32)이 설치되고, 상부에는 상부전극(33)이 설치되어 있다. 이 경우, 하부전극(32)은 고주파전원(34)에 접속되고, 상부전극(33)은 접지되어 있다. 하부전극(32)의 상면에는 피가공물(35)이 재치되도록 이루어져 있다. 반응용기(31) 하부의 소정 부분은 배관(36)을 통하여 진공펌프(37)에 접속되어 있다.
반응용기(31)의 상부중앙부에는 가스도입관(38)이 상부전극(33)의 중앙부를 관통하여 설치되어 있다. 가스도입관(36)은 공통배관(39)에 접속되어 있다. 공통배관(39)에는 제 1, 제 2 배관(40, 41)이 접속되어 있다. 제 1, 제 2 배관(40, 41)에는 제 1, 제 2 전자밸브(42, 43) 및 제 1, 제 2 매스 플로우 콘트롤러(44, 45)가 개재되어 있다. 제 1, 제 2 배관(40, 41)의 각 선단부에는 봄베 등으로 이루어지는 불소가스공급원(46) 및 염소가스공급원(47)이 접속되어 있다.
다음으로, 상기 구성의 드라이 에칭장치를 이용하여 하부전극(32)의 상면에 재치된 피가공물(35)이 도 5에 나타내는 상태로 있고, 질화실리콘으로 이루어지는 게이트절연막(3)상의 n형 비결정성 실리콘막(24) 및 진성 비결정성 실리콘막(21)을 연속해서 드라이 에칭하는 경우에 대하여 설명한다. 우선, 진공펌프(37)의 구동에 의해 반응용기(31) 내의 가스를 배출하고, 반응용기(31) 내의 압력을 10Pa로 했다.
다음으로, 제 1, 제 2 전자밸브(42, 43)를 개변(開弁)하고, 불소가스공급원(46) 및 염소가스공급원(47)으로부터 공급되는 불소가스 및 염소가스의 혼합가스를 가스도입관(38)으로부터 반응용기(31) 내에 도입한다. 이 경우, 제 1, 제 2 매스 플로우 콘트롤러(44, 45)에 의해 불소가스 및 염소가스의 각 유량을 조정하여, 불소가스의 유량을 100sccm(Standard Cubic Centimeter per Minute)으로 하고, 염소가스의 유량을 100∼1000sccm으로 했다. 또한, 고주파전극(34)으로부터 13.56MHz의 고주파전력 700W를 인가했다.
하면, 레지스트막(27, 28) 및 채널보호막(5) 아래 이외의 영역에 있어서의 n형 비결정성 실리콘막(24) 및 진성 비결정성 실리콘막(21)이 연속해서 드라이 에칭되어 제거되고, 그 에칭레이트는 약 1500Å/min이었다. 이 경우, 진성 비결정성 실리콘막(21)이 완전하게 제거되면, 밑바탕의 질화실리콘으로 이루어지는 게이트절연막(3)이 노출되고, 이 노출된 게이트절연막(3)이 어느 정도 드라이 에칭되어 제거되는데, 그 에칭레이트는 약 400Å/min이었다. 따라서, 이 경우의 선택비는 약 4배이며, 실용 가능하다. 또한, 불소가스의 온난화계수는 제로이며, 온난화 가스의 배출량 억제에 크게 기여할 수 있다.
그리고, 불소가스공급원(46)은 질소, 헬륨, 네온, 아르곤 등의 불활성가스 중 어느 1종 또는 복수종의 가스로 희석된 희석 불소가스를 공급하는 것이라도 좋다. 예를 들면, 질소가스로 20vol%로 희석된 희석불소가스의 유량을 500sccm(불소가스만의 유량은 100sccm)으로 하고, 염소가스의 유량을 100∼1000sccm으로 해도 좋다.
또, 불소가스공급원(46)과는 별도로 불활성 가스공급원을 설치하도록 해도 좋다. 또, 상기의 어느 경우라도 불소가스에 대한 염소가스의 유량비는 1∼10인데, 1∼20의 범위 내이면 좋다. 그리고, 반응용기(31) 내의 압력은 1∼100Pa의 범위 내이면 좋다.
그런데, 도 7에 나타내는 드라이 에칭장치에서는 피가공물(35)이 재치되는 하부전극(32)에 고주파를 인가하여, 접지된 상부전극(33)측 즉, 캐소드측의 음극강하전압을 발생하기 쉽게 하고, 방전에 의해서 발생한 이온을 반응에 이용한 것이며, 반응성 이온 에칭(RIE)으로 불리고 있고, 캐소드커플링에 의한 드라이 에칭이다.
이 캐소드커플링에 의한 드라이 에칭에서는 사이드 에칭이 적은 이방성(異方性) 에칭이 가능하다. 그러나, 캐소드커플링에 의한 드라이 에칭에서는 캐소드측의 음극강하전압에 의한 이온충격이 트랜지스터 특성에 손상을 부여하는 경우가 있다. 그래서, 다음으로, 이온 손상을 저감할 수 있는 경우에 대하여 설명한다.
도 8은 드라이 에칭장치의 다른 예의 개략구성도를 나타낸다. 이 드라이 에칭장치에 있어서, 도 7에 나타내는 드라이 에칭장치와 다른 점은 하부전극(32)을 접지하고, 상부전극(33)을 고주파전원(34)에 접지한 점이다. 따라서, 이 드라이 에칭장치에서는 애노드 커플링에 의한 드라이 에칭이 실행되고, 캐소드 커플링에 의한 드라이 에칭의 경우와 비교하여 이온 손상을 저감할 수 있다.
그리고, 애노드 커플링에 의한 드라이 에칭의 경우와 캐소드 커플링에 의한 드라이 에칭의 경우에 있어서의 트랜지스터 특성(Vg(게이트전압)-Id(드레인전류)특성)을 조사한 바, 도 9에 나타내는 결과가 얻어졌다. 도 9로부터 명백한 바와 같이, 실선으로 나타내는 애노드 커플링의 경우에서는 점선으로 나타내는 캐소드 커플링의 경우와 비교하여 상승부분의 혹이 없어지게 되고, 트랜지스터 특성이 개선되고 있다.
그런데, 이 드라이 에칭장치에 있어서, 에칭 조건을 상기의 경우와 같게 하고, 즉, 반응용기(31) 내의 압력을 10Pa로 하며, 불소가스의 유량을 100sccm으로 하고, 염소가스의 유량을 100∼1000sccm과, 고주파전원(34)으로부터 13.56MHz의 고주파전력 700W를 인가한 바, n형 비결정성 실리콘막(24) 및 진성 비결정성 실리콘막(21)의 에칭레이트는 약 1500Å/min이고, 밑바탕의 질화실리콘으로 이루어지는 게이트절연막(3)의 에칭레이트는 약 500Å/min였다. 따라서, 이 경우의 선택비는 약 3배이며, 실용 가능하다.
또한, 상기 실시형태에서는 비결정성 실리콘을 이용한 박막트랜지스터에 있어서, 질화실리콘으로 이루어지는 게이트절연막(3)의 상면에 성막된 진성 비결정성 실리콘막(21) 및 n형 비결정성 실리콘막(24)을 드라이 에칭하는 경우에 대하여 설명했는데, 이것에 한정되는 것은 아니다.
예를 들면, 다결정 실리콘을 이용한 박막트랜지스터에 있어서, 질화실리콘막의 상면에 성막된 다결정 실리콘막을 드라이 에칭하도록 해도 좋다. 또한, 실리콘을 이용한 박막다이오드(TED:Thin Eilm Diode)에 있어서, 질화실리콘막의 상면에 성막된 실리콘막을 드라이 에칭하도록 해도 좋다.
또, 본 발명은 이상의 실시예에 한정되는 것은 아니고, 발명의 요지를 일탈하지 않는 범위에서 자유롭게 변경, 개량이 가능하다.
도 1은 본 발명의 드라이 에칭방법을 포함하는 박막트랜지스터 제조방법에 의해서 제조된 박막트랜지스터 패널의 일례의 단면도이다.
도 2는 도 1에 나타내는 박막트랜지스터 패널의 제조방법의 일례에 있어서, 당초의 공정의 단면도이다.
도 3은 도 2에 계속되는 공정의 단면도이다.
도 4는 도 3에 계속되는 공정의 단면도이다.
도 5는 도 4에 계속되는 공정의 단면도이다.
도 6은 도 5에 계속되는 공정의 단면도이다.
도 7은 드라이 에칭장치의 일례의 개략구성도이다.
도 8은 드라이 에칭장치의 다른 예의 개략구성도이다.
도 9는 트랜지스터 특성을 설명하기 위해 나타내는 도면이다.
※도면의 주요부분에 대한 부호의 설명
1: 유리기판 2: 게이트전극
3: 게이트절연막 4: 반도체박막
5: 채널보호막 6, 7: 오믹콘택트층
8: 소스전극 9: 드레인전극
10: 박막트랜지스터 11: 오버코트막
12: 콘택트홀 13: 화소전극
21: 진성 비결정성 실리콘막 22: 질화실리콘막
23: 레지스트막 24: n형 비결정성 실리콘막
25: 소스·드레인전극 형성용막 26, 27: 레지스트막
31: 반응용기 32: 하부전극
33: 상부전극 34: 고주파전원
35: 피가공물 36: 배관
37: 진공펌프 38: 가스도입관
39: 공통배관 40, 41: 배관
42, 43: 전자밸브 44, 45: 매스 플로우 콘트롤러
46: 불소가스공급원 47: 염소가스공급원

Claims (16)

  1. 반도체 박막을 포함하는 박막 트랜지스터의 제조방법으로서:
    고주파 전극 및 대향 전극이 평행으로 배치된 평행 평판형의 캐소드 커플링에 의한 드라이 에칭 장치에서 상기 박막 트랜지스터를 가지는 피가공물이 상기 고주파 전극 위에 설치되고,
    상기 드라이 에칭 장치가 감압되고,
    또한, 상기 드라이 에칭 장치 내에 불소가스 및 염소가스를 포함하는 혼합가스가 도입된 상태에서, 상기 고주파 전극에 고주파를 인가하여, 상기 반도체 박막을 드라이 에칭하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  2. 반도체 박막을 포함하는 박막 트랜지스터가 기판 상에 형성된 피가공물을 준비하고,
    상기 피가공물을 고주파 전극 및 대향 전극이 평행하게 배치된 평행 평판형의 캐소드 커플링에 의한 드라이 에칭 장치 내에 반입하여 상기 피가공물의 기판을 상기 고주파전극 상에 설치하고,
    상기 드라이 에칭장치를 감압하여 상기 드라이 에칭장치 내에 불소가스 및 염소가스를 포함하는 혼합가스를 도입하며,
    상기 고주파 전극에 고주파를 인가하여 상기 박막 트랜지스터의 상기 반도체 박막을 에칭하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 박막은 질화 실리콘막 상에 형성되어 있는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 혼합가스는 불활성 가스를 또한 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  5. 제 4 항에 있어서,
    상기 불활성 가스는 질소를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 불소가스에 대한 상기 염소가스의 유량비는 1∼10인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 불소가스에 대한 상기 염소가스의 유량비는 1∼20인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 드라이 에칭은 1∼100Pa의 진공분위기하에서 실행하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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