KR101003868B1 - 유기 적층막을 형성하기 위한 도포액, 전계 효과트랜지스터의 제조 방법, 및 전계 효과 트랜지스터 - Google Patents

유기 적층막을 형성하기 위한 도포액, 전계 효과트랜지스터의 제조 방법, 및 전계 효과 트랜지스터 Download PDF

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Abstract

본 발명의 전계 효과 트랜지스터의 제조 방법은, 용매(13)와, 용매(13)에 용해된 제1 및 제2 유기 분자(11 및 12)를 포함하는 도포액(20)을 도포하는 공정과, 도포된 도포액(20) 중의 용매(13)을 제거함으로써, 제1 유기 분자(11)를 주성분으로 하는 제1 층과, 제1 층에 인접하여, 제2 유기 분자(12)를 주성분으로 하는 제2 층을 형성하는 공정을 포함한다. 제1 유기 분자(11)는, 반도체 재료 또는 반도체 재료의 전구체이고, 제2 유기 분자(12)는, 절연체 재료 또는 절연체 재료의 전구체이다. 제1 유기 분자(11)와 제2 유기 분자(12)는 서로 상용성이 없다.

Description

유기 적층막을 형성하기 위한 도포액, 전계 효과 트랜지스터의 제조 방법, 및 전계 효과 트랜지스터{COATING LIQUID FOR FORMING ORGANIC MULTILAYER FILM, METHOD FOR MANUFACTURING FIELD EFFECT TRANSISTOR, AND FIELD EFFECT TRANSISTOR}
본 발명은, 유기 반도체층과 유기 절연층의 적층막을 형성하기 위한 도포액, 및 그것을 이용한 전계 효과 트랜지스터의 제조 방법, 및 전계 효과 트랜지스터에 관한 것이다.
전계 효과 트랜지스터(Field Effect Transistor. 이하, 「FET」라고 기재하는 경우가 있다)는, 소스 전극과 드레인 전극의 사이를 흐르는 전류값을 게이트 전극의 전압에 의해 제어하는 전자 소자이다.
본 명세서에서는, 게이트 절연층과, 게이트 절연층에 인접하여 채널 영역으로서 기능하는 반도체층의 양쪽이 유기 재료에 의해 구성되는 FET를, 유기 전계 효과 트랜지스터라고 하는 경우가 있다. 유기 재료의 박막은 실온 부근에서 기판 상에 형성 가능하고, 또 기계적 유연성도 있다. 그 때문에, 유기 FET는, 내열성이 없고 부드러운 플라스틱 기판에 형성하는 것이 가능하고, 차세대의 휴대 정보 기기용의 기간 부품으로서 기대되고 있다.
유기 박막을 기판 상에 형성하는 방법에는, 진공 증착법과 용액 도포법이 있다. 용액 도포법은, 상압 분위기 하에서 유기 박막을 형성할 수 있기 때문에, 진공 장치를 이용하는 진공 증착법에 비해 저비용으로 유기 전계 효과 트랜지스터(이하, 「유기 FET」라고 기재하는 경우가 있다)를 만들 수 있을 것으로 기대되고 있다.
현재까지, 용액 도포법을 이용한 다양한 유기 FET가 개발되고 있지만, 현시점에 있어서 실용화되고 있는 것은 아직 적다. 용액 도포법에 의해 절연층과 반도체층을 형성하는 경우, 유기 절연체 재료 및 유기 반도체 재료의 한 쪽이 용해된 제1 용액을 도포하여 건조시켜 제1 층을 형성한 후, 다른 쪽의 재료가 용해된 제2 용액을 제1 층에 도포하여 건조시켜 제2 층을 형성한다. 이러한 용액 도포법에서는, 상호 용해가 생기는 경우가 있다.
상호 용해란, 제1 층에 제2 용액을 도포하였을 때에, 제1 층이 제2 용액 중에 용출되는 현상을 말한다. 일반적으로, 유기 절연체 재료 및 유기 반도체 재료를 잘 녹이는 용매는 비슷하기 때문에, 상호 용해를 방지하기 위해서는, 유기 절연체 재료, 유기 반도체 재료 및 용매의 적절한 조합을 선택할 필요가 있다.
용액 도포법에 의해 유기 반도체층(및 유기 절연층)을 형성하는 종래 기술로서는, 예를 들면 이하의 3개를 들 수 있다.
일본국 특공표 2003-518754호 공보(WO01/047043)에서는, 제2 용액으로 용해되지 않는 유기 재료를 이용하여 제1 층을 형성하는 방법을 개시하고 있다. 특허문헌 1에서는, 예를 들면, 폴리알킬티오펜이 용해된 크실렌 또는 클로로포름 용액 을 기재(基材)에 도포하여 반도체막을 형성한 후, 이 막 상에, 폴리비닐페놀이 용해된 프로필알코올 용액을 도포함으로써, 반도체층과 절연층을 형성하고 있다.
미국 특허 출원 공개 제2003/0136964호 명세서에서는, 통상은 유기 용제에 용해되기 어려운 저분자 반도체 재료인 다환식 방향족에 극성기를 부가하여 유기 용제에 녹기 쉽게 하고, 이것을 이용하여 용액 도포법으로 막을 형성하는 방법이 제안되어 있다. 형성된 막 중의 유기 재료는, 열 처리에 의해 극성기가 제거되어, 원래의 다환식 방향족 분자로 변환된다.
일본국 특개 2003-258260호 공보에서는, 탄탈, 알루미늄, 티탄, 니오브 등의 게이트 전극을 형성한 후, 그 전극을 양극 산화하여 치밀하고 얇은 절연막을 형성하는 방법이 제안되어 있다. 그 절연막의 위에, 유기 반도체층이 형성된다.
FET에서는, 전하(전자 및 홀)는, 절연층과 반도체층의 계면 근방을 흐르기 때문에, 그 계면에 존재하는 불순물 준위가 적을수록 FET의 특성은 향상한다. 불순물 준위 발생의 원인에는, 계면에 존재하는 원자의 미결합손(댕글링 본드)이나 결정 구조의 흐트러짐, 절연층 및 반도체층을 만드는 과정에 있어서 계면에 부착된 먼지의 존재 등이 있다.
일본국 특공표 2003-518754호 공보(WO01/047043)에 기재된 방법, 및 미국 특허 출원 공개 제2003/0136964호 명세서에 기재된 방법에서는, 유기 절연체 재료를 포함하는 용액을 도포한 후 건조시킴으로써 절연층을 형성하고, 그 절연층 상에, 유기 반도체 재료를 포함하는 용액을 도포한다. 그러나, 이 방법에서는, 용액의 건조에 시간이 걸리기 때문에, 그 과정에서 절연층 상에 먼지가 부착될 우려가 있 다.
또, 일본국 특개 2003-258260호 공보에 기재된 방법에서는, 게이트 전극을 양극 산화함으로써 게이트 절연막을 형성하고 있기 때문에, 이 공정으로 게이트 절연막 상에 먼지가 부착될 가능성이 있다.
또, 상기 종래의 방법에서는, 절연층과 반도체층을 개별적으로 형성할 필요가 있기 때문에, 공정의 수가 많았다.
이러한 상황에 있어서, 본 발명은, 유기 절연층과 유기 반도체층의 적층막을 간단하게 제조할 수 있는 도포액을 제공하는 것을 목적의 하나로 한다. 또, 본 발명은, 유기 절연층과 유기 반도체층을 포함하는 전계 효과 트랜지스터, 및 그 제조 방법을 제공하는 것을 목적의 하나로 한다.
본 발명의 도포액은, 용매와, 상기 용매에 용해된 제1 및 제2 유기 분자를 포함하는 용액으로서, 상기 제1 유기 분자가, 반도체 재료 또는 반도체 재료의 전구체이고, 상기 제2 유기 분자가, 절연체 재료 또는 절연체 재료의 전구체이고, 상기 제1 유기 분자와 상기 제2 유기 분자는 서로 상용성(相溶性)이 없다.
또, 유기 반도체층과 상기 유기 반도체층에 인접하는 유기 절연층을 포함하는 전계 효과 트랜지스터를 제조하기 위한 본 발명의 방법은,
(i) 용매와, 상기 용매에 용해된 제1 및 제2 유기 분자를 포함하는 도포액을 도포하는 공정과,
(ii) 도포된 상기 도포액 중의 상기 용매를 제거함으로써, 상기 제1 유기 분자를 주성분으로 하는 제1 층과, 제1 층에 인접하여, 상기 제2 유기 분자를 주성분으로 하는 제2 층을 형성하는 공정을 포함하고,
상기 제1 유기 분자가, 반도체 재료 또는 반도체 재료의 전구체이고, 상기 제2 유기 분자가, 절연체 재료 또는 절연체 재료의 전구체이고, 상기 제1 유기 분자와 상기 제2 유기 분자는 서로 상용성이 없다.
또한, 이 명세서에 있어서 「주성분」이란, 함유율이 80중량% 이상인 성분을 의미한다.
상기 제조 방법으로 제조된 전계 효과 트랜지스터는, 본 발명의 전계 효과 트랜지스터의 하나의 측면을 구성한다.
또, 다른 관점에서는, 본 발명의 전계 효과 트랜지스터는, 유기 반도체층과 상기 유기 반도체층에 인접하는 유기 절연층을 포함하는 전계 효과 트랜지스터로서, 상기 유기 반도체층이, 반도체 재료인 제1 유기 분자를 주성분으로 하는 층이고, 상기 유기 절연층이, 절연체 재료인 제2 유기 분자를 주성분으로 하는 층이고, 상기 유기 반도체층과 상기 유기 절연층의 계면에서 상기 유기 절연층의 외측 표면을 향해, 상기 제1 유기 분자의 비율이 서서히 감소하고 있고, 상기 유기 반도체층과 상기 유기 절연층의 계면에서 상기 유기 반도체층의 외측 표면을 향해, 상기 제2 유기 분자의 비율이 서서히 감소하고 있으며, 상기 제1 유기 분자와 상기 제1 유기 분자는 서로 상용성이 없다. 또한 「서서히 감소하고 있다」라는 것은, 증가하지 않고 감소하는 것을 의미한다.
본 발명에 의하면, 게이트 절연층과 반도체층을 동시에 형성할 수 있기 때문에, 적은 단계로 저렴하게 유기 FET를 제조할 수 있다. 또, 본 발명에 의하면, 게이트 절연층과 반도체층의 계면에 먼지 등이 부착되는 것을 억제할 수 있다. 그 때문에, 본 발명에 의하면, 높은 특성(예를 들면 높은 이동도)의 트랜지스터를 형성할 수 있다.
또, 본 발명의 전계 효과 트랜지스터에서는, 연속한 유기 박막 중에 반도체층과 게이트 절연층이 존재하기 때문에, 캐리어가 포착되는 불순물 준위가 적고, 높은 캐리어 이동도를 실현할 수 있다.
도 1a는, 본 발명의 도포액에 의해 적층막을 형성하는 방법으로서, 한 공정의 일례를 모식적으로 도시하는 단면도이다.
도 1b는, 도 1a에 계속되는 공정의 일례를 모식적으로 도시하는 단면도이다.
도 1c는, 도 1b에 계속되는 공정의 일례를 모식적으로 도시하는 단면도이다.
도 2a는, 전계 효과 트랜지스터의 일례의 구조를 도시하는 단면도이다.
도 2b는, 전계 효과 트랜지스터의 다른 일례의 구조를 도시하는 단면도이다.
도 3은, 폴리(3-퍼플루오로옥틸티오펜)의 구조를 도시하는 도면이다.
도 4는, 본 발명의 도포액으로 제작된 막의 SIMS 측정의 일례를 도시하는 도면이다.
도 5는, 종래의 방법으로 제작된 막의 SIMS 측정의 일례를 도시하는 도면이다.
도 6은, 술피닐퍼플루오로옥탄아미드 부가 펜타센이 열 처리에 의해 펜타센 으로 치환되는 모양을 도시하는 도면이다.
이하, 본 발명의 실시 형태에 대해 설명한다.
<도포액>
본 발명의 도포액은, 용매와 그 용매에 용해된 제1 및 제2 유기 분자를 포함한다. 제1 유기 분자는, 반도체 재료 또는 반도체 재료의 전구체이다. 제2 유기 분자는, 절연체 재료 또는 절연체 재료의 전구체이다. 제1 유기 분자와 제2 유기 분자는 서로 상용성이 없다. 이 도포액에 의하면, 유기 반도체층과 유기 절연층의 적층막을 형성할 수 있다.
반도체 재료의 전구체, 또는, 절연체 재료의 전구체란, 열 처리, 소성, 광 조사, 화학 처리 등의 처리에 의해, 반도체 재료, 또는, 절연체 재료가 되는 것을 말한다.
또, 「상용성이 없다」라는 것은, 2종류의 유기 분자가 서로 섞이지 않고 분리하려고 하는 것을 의미한다. 바꿔 말하면, 「상용성이 없다」란, 제1 유기 분자와 제2 유기 분자를 함께 혼합해도, 각각의 유기 분자가 분자 레벨로 혼합하지 않고, 시간의 경과와 함께 제1 유기 분자의 집합체와 제2 유기 분자의 집합체로 분리하는 것을 말한다.
또한, 상용성은, 열 역학적으로 정의하는 것이 가능하다. 즉, 이하의 식 (1)이 성립되는 경우에는, 제1 유기 분자와 제2 유기 분자는 상용성이 없다라고 정의할 수 있다.
ΔG=G-(n1×g1+n2×g2)>0…(1)
여기에서, g1 및 g2는, 각각, 제1 유기 분자 및 제2 유기 분자의 1몰 당의 깁스(Gibbs)의 자유 에너지이다. G는, n1몰의 제1 유기 분자와 n2몰의 제2 유기 분자가 완전하게 혼합한 가상적인 상태의 깁스의 자유 에너지이다. ΔG는, 혼합 전후에 있어서의 깁스의 자유 에너지의 변화이다.
ΔG는, 혼합 전후에 있어서의 엔탈피 변화 ΔH와 혼합 엔트로피 ΔS를 이용하여 이하의 식 (2)로 기술할 수 있다.
ΔG=ΔH-TΔS=ΔH+RT(n1×ln(n1/N)+n2×ln(n2/N)…(2)
단, R은 기체 정수이고, T는 시스템의 절대 온도이며, N=n1+n2이다.
제1 유기 분자와 제2 유기 분자가 고분자로서, 그 분자량이 어느 정도 큰 경우, 상기 식 (2)의 우변의 제2항은 작아지기 때문에, ΔH의 값에 의해 상용성을 조사할 수 있다.
여기에서 ΔH는, 정압 하에서 제1 유기 분자와 제2 유기 분자를 혼합하였을 때에 발생하는 열량과 같다. 혼합하였을 때에 발열하는 경우는 ΔH가 마이너스이고, 흡열하는 경우는 ΔH가 플러스이다. 따라서, 모두 액체인 2종류의 유기 분자의 경우, 혼합시의 ΔH는 용이하게 구할 수 있다. 또, 유기 분자가 고분자이고 상온 상압에서 고체이지만 그 모노머가 액체인 경우, ΔH의 값은, 각각의 유기 분자의 모노머끼리를 혼합한 경우의 발열량으로 근사할 수 있다. 따라서, 제1 및 제2 유기 분자의 모노머가 액체인 경우에는, 모노머끼리의 상용성을 비교함으로써, 제1 및 제2 유기 분자의 상용성을 판단할 수 있는 경우가 많다.
제1 유기 분자의 모노머와 제2 유기 분자의 모노머가 모두 액체인 경우, 그것들이 상용성을 가지는지의 여부를, 식 (2)를 사용하지 않고 간이적으로 판단하는 것도 가능하다. 우선, 미리 중량을 계량해 둔 제1 유기 분자의 모노머와 제2 유기 분자의 모노머를 분액 로트에 넣어 일정 시간 교반하여 혼합하고, 그 후, 일정 시간 정치(靜置)한다. 정치 후 혼합액이 상하 2층으로 나누어지는 경우에는, 2개의 모노머끼리에는 상용성이 없을 가능성이 있다.
상용성이 없는지의 여부를 엄밀하게 판단하기 위해서는, 분리된 2개의 액체를 각각 주의 깊게 각각의 용기로 옮겨, 각각의 액체의 중량을 측정한다. 그리고, 제1 유기 분자의 모노머와 제2 유기 분자의 모노머 중, 밀도가 낮은 쪽의 모노머의 초기 중량과 상층의 액체의 중량, 및, 밀도가 높은 쪽의 모노머의 초기 중량과 하층의 액체의 중량을 각각 비교한다. 이러한 중량이 거의 같은 경우에는, 제1 유기 분자의 모노머와 제2 유기 분자의 모노머의 사이에는 상용성이 없다라고 말할 수 있고, 다른 경우에는 상용성이 있다라고 말할 수 있다.
본 발명자는, 상기 도포액을 기판 상에 도포하여 용매를 제거함으로써, 제1 유기 분자와 제2 유기 분자가 각각의 층으로 분리되어 있는 적층막을 한 번에 형성할 수 있는 것을 발견하였다. 이 도포액을 이용한 경우, 1회의 용액 도포에 의해 유기 FET의 게이트 절연층과 반도체층을 동시에 형성할 수 있다. 그 때문에, 이 도포액을 이용함으로써, 게이트 절연층과 반도체층의 계면에 먼지가 부착되는 것을 방지할 수 있다. 또, 적절한 유기 분자를 선택함으로써, 종래의 용액 도포법으로 문제가 되는 경우가 있었던 상호 용해를 억제할 수 있을 가능성이 있다.
또한, 제1 유기 분자와 제2 유기 분자가 각각 어떠한 성질을 갖고 있을 때에 서로 상용성이 없는 것인지, 즉 2층으로 분리되는 것인지에 대해서는, 불명확한 점이 많다. 따라서, 실제로 각각의 조합에 대해 실험에 의해 확인하는 것이 바람직하다. 단, 이하의 경우에는 상 분리가 일어나기 쉬운 것을 알 수 있다.
즉, 극성을 갖는 유기 분자와 무극성의 유기 분자의 사이에는 상 분리가 일어나기 쉽다. 유기 분자가 극성을 갖기 위해서는, 수산기, 술피닐기, 아미노기, 카르복시기 등의 극성기를 함유하는 것이 필요하다. 또, 유기 분자가 비극성이기 위해서는, 비극성기를 함유하는 것이 필요하다. 비극성기로서는, 예를 들면, 탄화수소기((CH2)n, n는 자연수이고, 예를 들면 3∼20의 자연수)나, 불화탄소기((CF2)n, n은 자연수이고, 예를 들면 3∼10의 자연수)를 들 수 있다.
따라서, 제1 유기 분자 및 제2 유기 분자 중 어느 한 쪽의 유기 분자가, 탄화수소기 및 불화탄소기에서 선택되는 적어도 1개의 기를 함유하고 있어도 되고, 다른 쪽의 유기 분자가 적어도 1개의 극성기를 함유하고 있어도 된다. 탄화수소기로서는, 예를 들면, 탄소수가 3∼20 정도인 알킬기를 들 수 있고, 불화탄소기로서는, 탄소수가 3∼10 정도인 퍼플루오로알킬기를 들 수 있다. 여기에서, 상기 한 쪽의 유기 분자는, 극성기를 함유하지 않는 것이 바람직하다. 상기 다른 쪽의 유기 분자가 갖는 극성기는, 수산기, 카르복시기 및 아미노기에서 선택되는 적어도 1개의 기여도 된다.
또한, 이 명세서에 있어서, 유기 분자에 포함되는 기는, 유기 분자의 측쇄 (側鎖)여도 되고, 주쇄(主鎖)의 일부여도 된다.
또, 불화탄소기를 함유하는 유기 분자와 탄화수소기를 함유하는 유기 분자의 조합에서도, 2층으로 분리한다. 불화탄소기도 탄화수소기도 모두 비극성이지만, 양자간에는 상용성이 없고, 2층으로 분리하는 것을 알 수 있다(J. Vac. Sci. Technol. B, 1994년, P2215-2218).
따라서, 제1 유기 분자 및 제2 유기 분자 중 어느 한 쪽의 유기 분자가, 탄화수소기를 함유하고 불화탄소기를 함유하지 않으며, 다른 쪽의 유기 분자가 불화탄소기를 함유해도 된다. 탄화수소기로서는, 예를 들면, 탄소수가 3∼20 정도인 알킬기를 들 수 있고, 불화탄소기로서는, 탄소수가 3∼10 정도인 퍼플루오로알킬기를 들 수 있다.
탄화수소기를 함유하는 제1 유기 분자(반도체 재료)로서는, 예를 들면, 탄화수소기를 함유하는 폴리티오펜 유도체를 들 수 있고, 구체적으로는, 폴리(3-알킬티오펜), 폴리(9, 9-디알킬플루오렌-코-비티오펜)을 들 수 있다. 또, 불화탄소기를 함유하는 제1 유기 분자(반도체 재료)로서는, 예를 들면, 불화탄소기를 함유하는 폴리티오펜 유도체를 들 수 있고, 구체적으로는, 폴리(3-플루오르알킬티오펜)을 들 수 있다.
또, 제1 유기 분자로서, 용액으로의 용해성을 증대시키는 관능기를 부여한 다환식 방향족 화합물을 이용해도 된다. 다환식 방향족 화합물과 술피닐아세트아미드기(R-CO-N=S=O:R는 관능기)를 Diels-Alder 반응시키면, 양자는, C-N 결합 및 C-S 결합에 의해 결합하는 것이 알려져 있다(C는 방향족 중의 탄소이고, N 및 S는 술피닐아세트아미드기 중의 원소이다). 따라서, 술피닐아세트아미드기 중의 R을, 탄화수소기 또는 불화탄소기로 함으로써, 극성이 작은 제1 유기 분자가 얻어진다. 술피닐아미드기가 부가된 다환식 방향족 화합물은, 반도체의 특성을 갖지 않는다. 그러나, 막 형성 후에, 100℃ 이상의 온도로 열 처리하면, Diels-Alder의 역 반응에 의해 술피닐아세트아미드기가 이탈하여, 반도체 특성을 갖는 다환식 방향족 분자가 형성된다.
한편, 탄화수소기를 함유하는 제2 유기 분자(절연체 재료)로서는, 예를 들면, 탄화수소계 수지를 들 수 있고, 구체적으로는, 폴리스티렌, 폴리에틸렌, 폴리부타디엔 등을 들 수 있다. 또, 불화탄소기를 함유하는 제2 유기 분자(절연체 재료)로서는, 예를 들면, 불화탄소계 수지를 들 수 있고, 구체적으로는, 폴리테트라플루오로에틸렌 등을 들 수 있다.
상술한 바와 같이, 제1 유기 분자는 폴리티오펜 유도체여도 된다. 이 경우, 제2 유기 분자는 폴리스티렌이어도 된다.
또, 상술한 바와 같이, 제1 유기 분자는 펜타센 유도체여도 된다. 이 경우, 제2 유기 분자는 폴리스티렌이어도 된다.
도포액의 용매에는, 제1 유기 분자와 제2 유기 분자를 모두 용해할 수 있는 용매가 이용된다. 예를 들면, 용매에는, 이들 2종류의 유기 분자의 특성을 겸비하고 있는 용매를 사용할 수 있다. 제1 유기 분자 및 제2 유기 분자의 한 쪽이 무극성 분자이고, 다른 쪽이 극성 분자인 경우에는, 예를 들면, 클로로포름, 고급 알코올, 아세톤, 및 테트라히드로푸란 등을 용매로서 이용할 수 있다. 또, 제1 유기 분자 및 제2 유기 분자의 양쪽이 무극성 분자인 경우에는, 예를 들면, 클로로포름, 고급 알코올, 디에틸에테르, 및 테트라히드로푸란 등을 이용할 수 있다.
제1 유기 분자/제2 유기 분자/용매의 바람직한 조합의 예로서는, 예를 들면, 상술한 폴리티오펜 유도체/폴리스티렌/클로로포름, 상술한 펜타센 유도체/폴리스티렌/클로로포름, 폴리티오펜 유도체/폴리스티렌/테트라히드로푸란, 펜타센 유도체/폴리스티렌/테트라히드로푸란을 들 수 있다.
다른 관점에서는, 본 발명의 도포액은, 용매와 그 용매에 용해된 유기 분자 A 및 B를 포함한다. 유기 분자 A는, 반도체 재료 또는 반도체 재료의 전구체이다. 유기 분자 B는, 절연체 재료 또는 절연체 재료의 전구체이다. 이 도포액은, 예를 들면 자연 건조로 용매를 제거하였을 때에, 유기 분자 A를 주성분으로 하는 제1 층과, 유기 분자 B를 주성분으로 하는 제2 층으로 분리하는 액체이다. 제1 층에 있어서의 유기 분자 A의 함유율은, 제1 층과 제2 층의 계면 근방에 있어서 50중량% 이상(바람직하게는 60중량% 이상)이고, 제1 층의 외측 표면을 향해 증대한다. 제1 층의 표면 중 제2 층에서 먼 쪽의 표면의 근방에 있어서의 유기 분자 A의 함유율은, 예를 들면 90중량% 이상(바람직하게는 95중량% 이상)이다. 또, 제2 층에 있어서의 유기 분자 B의 함유율은, 제1 층과 제2 층의 계면 근방에 있어서 50중량% 이상(바람직하게는 60중량% 이상)이고, 제2 층의 외측 표면을 향해 증대한다. 제2 층의 표면 중 제1 층에서 먼 쪽의 표면의 근방에 있어서의 유기 분자 B의 함유율은, 예를 들면 90중량% 이상(바람직하게는 95중량% 이상)이다. 유기 분자 A에는, 제1 유기 분자로서 예시된 유기 분자를 이용할 수 있다. 또, 유기 분자 B에는, 제 2 유기 분자로서 예시된 유기 분자를 이용할 수 있다. 또한, 이 단락에 있어서, 계면 근방이란 계면에서 10nm인 영역을 의미하고, 표면의 근방이란 표면에서 10nm인 영역을 의미한다.
<반도체층과 절연층의 적층막의 제조 방법>
유기 반도체층과 유기 절연층의 적층막을 본 발명의 도포액을 이용하여 제조하는 방법을, 도 1에 모식적으로 도시한다.
우선, 도 1a에 도시하는 바와 같이, 용매(13)와, 용매(13)에 용해된 제1 및 제2 유기 분자(11 및 12)를 포함하는 도포액(20)을 도포한다(공정 (i)). 도 1에서는, 도포액(20)을 기판(10) 상에 도포한 경우를 나타내고 있지만, FET의 종류에 따라서는 게이트 전극이 형성된 기판 상에 도포되는 경우도 있다. 도포액(20)의 도포 방법에 한정은 없고, 예를 들면, 스핀 코팅법, 딥법, 잉크젯법, 스크린 프린트법, 브러시 페인팅법, 롤 코터법, 닥터 블레이드법과 같은 방법으로 도포할 수 있다.
도포액(20)은, 제1 유기 분자(11)와, 제2 유기 분자(12)와, 용매(13)를 포함한다. 제1 유기 분자(11), 제2 유기 분자(12) 및 용매(13)에는, 상술한 것이 이용된다. 제1 유기 분자(11)와 제2 유기 분자(12)는 상용성이 없지만, 이들은 모두 용매(13)에는 용해된다. 용매(13) 중에서 제1 유기 분자(11)와 제2 유기 분자(12)는 자유롭게 혼합되어 있다.
다음에, 도포된 도포액(20) 중의 용매(13)을 제거함으로써, 제1 유기 분자(11)를 주성분으로 하는 제1 층(14)과, 제1 층(14)에 인접하여, 제2 유기 분 자(12)를 주성분으로 하는 제2 층(15)을 형성한다(공정 (ii)). 용매(13)의 제거 방법에 한정은 없고, 예를 들면, 자연 건조여도 되고, 가열에 의한 건조여도 되고, 감압에 의한 건조여도 된다.
도 1b는, 시간 경과와 함께 용매(13)의 일부가 휘발한 상태를 나타낸다. 용매(13)가 휘발하면 제1 유기 분자(11) 및 제2 유기 분자(12)의 농도가 높아지고, 이에 따라 제1 유기 분자(11)와 제2 유기 분자(12)의 거리가 가까워진다. 이 때, 제1 유기 분자(11)와 제2 유기 분자(12)는, 자유롭게 혼합되어 있는 것보다도, 서로 따로 따로 모이는 쪽이 용액 전체의 자유 에너지가 작아진다. 따라서, 도 1b에 도시하는 바와 같이, 도포액(20)의 여기저기에서, 같은 종류의 유기 분자가 집합하게 된다. 또한, 시간이 경과하여 용매(13)의 대부분이 휘발하여 없어졌을 때에는, 도 1c에 도시하는 바와 같이, 제1 유기 분자(11) 및 제2 유기 분자(12)는, 각각, 제1 층(14) 및 제2 층(15)을 형성한다.
이와 같이, 본 발명의 도포액을 이용함으로써, 절연층과 반도체층을 동시에 형성할 수 있다. 그 때문에, 종래의 방법으로 각각의 층을 개별적으로 형성하는 경우와 비교하여, 본 발명의 도포액을 이용한 경우, 공정수를 삭감할 수 있고, 또, 절연층과 반도체층의 계면에 오물이 부착되는 것을 억제할 수 있다.
또한, 제1 유기 분자는 반도체 재료여도 되고, 반도체 재료의 전구체여도 된다. 제1 유기 분자가 반도체 재료의 전구체인 경우, 기판 상에는, 반도체 재료의 전구체를 주성분으로 하는 제1 층이 형성된다. 그 후, 이 층 중의 전구체(제1 유기 분자)를 처리함으로써 제1 층을 유기 반도체층으로 한다. 예를 들면, 제1 유기 분자에 대해서, 열 처리, 소성, 광 조사 및 화학 처리에서 선택되는 적어도 1개의 처리를 실시함으로써 반도체층을 형성한다.
동일하게, 제2 유기 분자는, 절연체 재료의 전구체여도 된다. 이 경우도, 제2 유기 분자를 주성분으로 하는 제2 층을 형성한 후, 그 층 중의 제2 유기 분자를 처리함으로써, 제2 층을 유기 절연층으로 한다. 예를 들면, 제2 유기 분자에 대해서, 열 처리, 소성, 광 조사 및 화학 처리에서 선택되는 적어도 1개의 처리를 실시함으로써 절연층을 형성한다.
도 1에는, 일례로서, 제2 유기 분자(12)가 기판(10)의 근방에 퇴적하고, 제1 유기 분자(11)가 기판(10)에서 먼 곳에 퇴적하고 있는 경우를 나타내고 있다. 그러나, 조건에 따라서는, 기판(10) 근방에 제1 유기 분자(11)가 퇴적하고, 그 위에 제2 유기 분자(12)가 퇴적하는 경우가 있다. 2종류의 유기 분자 중 어느 쪽이 기판측에 배치될지는, 제1 및 제2 유기 분자, 기판, 및 기판이 노출되어 있는 분위기에 따라 정해진다. 2종류의 유기 분자가 어떻게 분리되는지를 도출하는 일반적인 규칙은 없지만, 유기 분자 및 기판의 각각의 극성, 및, 도포액을 도포하는 작업 환경에 따라 어느 정도는 예상할 수 있다. 즉, 극성을 갖는 것끼리는 서로 집합하기 쉽고, 또, 극성을 갖지 않는 것끼는 서로 집합하기 쉽다. 기판이 노출되어 있는 분위기가 통상의 대기 분위기인 경우, 분위기는 비극성이라고 생각된다.
여기에서, 제1 유기 분자가 비극성 분자이고, 제2 유기 분자가 극성 분자이고, 기판 표면이 극성을 가지며, 대기 분위기에서 본 발명의 도포액을 도포하는 경우를 가정하여, 어떻게 층이 형성되는지를 검토한다. 제2 유기 분자 및 기재는 모 두 극성을 갖기 때문에, 제2 유기 분자는 기판 근방에 배치되기 쉽다. 또, 제1 유기 분자 및 대기 분위기는 모두 비극성이기 때문에, 제1 유기 분자는 대기와 접하도록 배치되기 쉽다. 따라서, 상기 가정의 조건에서는, 기판의 근방에 제2 유기 분자가 배치되기 쉽고, 기판의 먼 곳에 제1 유기 분자가 배치되기 쉽다.
<전계 효과 트랜지스터>
본 발명의 FET는, 유기 반도체층과 그 유기 반도체층에 인접하는 유기 절연층을 포함한다. 유기 반도체층의 적어도 일부는 채널 영역으로서 기능한다. 소스 전극 및 드레인 전극은, 유기 반도체층에 접촉하도록 배치되어 있다.
유기 반도체층 및 유기 절연층은, 상술한 도포액에 의해 형성되는 층이다. 그 때문에, 유기 반도체층은, 유기 반도체 재료인 제1 유기 분자를 주성분(바람직하게는 95중량% 이상)으로 하는 층이고, 유기 절연층은, 절연체 재료인 제2 유기 분자를 주성분(바람직하게는 95중량% 이상)으로 하는 층이다. 유기 반도체층과 유기 절연층의 계면에서 유기 절연층의 외측 표면을 향해, 제1 유기 분자의 비율이 서서히 감소하고 있다. 또, 유기 반도체층과 유기 절연층의 계면에서 유기 반도체층의 외측 표면을 향해, 제2 유기 분자의 비율이 서서히 감소하고 있다.
유기 반도체층에 있어서의 제1 유기 분자의 함유율은, 유기 반도체층과 유기 절연층의 계면 근방에 있어서 50중량% 이상(바람직하게는 60중량% 이상)이고, 유기 반도체층의 외측 표면의 근방에서 95중량% 이상인 것이 바람직하다. 유기 절연층에 있어서의 제2 유기 분자의 함유율은, 유기 반도체층과 유기 절연층의 계면 근방에 있어서 50중량% 이상(바람직하게는 60중량% 이상)이고, 유기 절연층의 외측 표 면의 근방에서 95중량% 이상인 것이 바람직하다. 또한, 이 단락에 있어서, 계면 근방이란 계면에서 10nm인 영역을 의미하고, 표면의 근방이란 표면에서 10nm인 영역을 의미한다.
또한, 유기 반도체층에 소량의 유기 절연체 재료가 포함되어 있어도 유기 반도체층으로서의 성질을 나타낸다. 또, 유기 절연층에 소량의 유기 반도체 재료가 포함되어 있어도 유기 절연체층으로서의 성질을 나타낸다.
본 발명의 FET에서는, 반도체층과 절연층의 계면에서 반도체층을 향하는 방향에 있어서의 구성 분자의 농도 변화는, 반도체층과 절연층을 따로따로 도포하여 제작한 경우에 비해 완만하다. 일반적으로, 원소 농도 변화가 완만한 영역에 있어서의 캐리어의 포착 준위 밀도는, 농도 변화가 급준한 영역에 비해 작아진다. 따라서, 본 발명의 FET의 반도체층과 절연층의 계면에 있어서의 포착 준위 밀도는, 반도체층과 절연층을 따로따로 도포하여 제작한 경우에 비해 작아지고, FET의 캐리어 이동도도 향상한다.
본 발명의 FET는, 유기 반도체층 및 유기 절연층이 상술한 것이면 되고, 다른 구성 부분에 한정은 없다. 예를 들면, 본 발명의 FET는, 보텀 게이트형의 FET여도 되고, 탑 게이트형의 FET여도 된다. 유기 반도체층이 유기 절연층보다도 기판측에 배치되는 경우에는, 탑 게이트형의 FET를 구성할 수 있다. 또, 유기 절연층이 유기 반도체층보다도 기판측에 배치되는 경우에는 보텀 게이트형의 FET를 구성할 수 있다.
보텀 게이트형의 FET의 일례를 도 2a에 도시하고, 탑 게이트형의 FET의 일례 를 도 2b에 도시한다. 도 2a의 FET(20a) 및 도 2b의 FET(20b)는, 각각, 기판(21), 게이트 전극(22), 유기 절연층(23), 유기 반도체층(24), 소스 전극(25) 및 드레인 전극(26)을 구비한다.
FET(20a)에 있어서, 게이트 전극(22)은 기판(21) 상에 형성되어 있다. 유기 절연층(23)은, 게이트 전극(22)을 덮도록 형성되어 있다. 유기 반도체층(24)은, 유기 절연층(23) 상에 적층되어 있다. 소스 전극(25) 및 드레인 전극(26)은, 유기 반도체층(24) 상에 형성되어 있다.
한편, FET(20b)에 있어서, 기판(21) 상에는, 소스 전극(25) 및 드레인 전극(26)이 형성되어 있다. 유기 반도체층(24)은, 소스 전극(25) 및 드레인 전극(26)을 덮도록 형성되어 있다. 유기 절연층(23)은, 유기 반도체층(24) 상에 적층되어 있다. 게이트 전극(22)은, 유기 절연층(23) 상에 형성되어 있다.
유기 절연층(23) 및 유기 반도체층(24)은, 본 발명의 도포액을 이용하여 형성된다. 그 밖의 부분에는, 예를 들면, 공지의 유기 FET로 이용되고 있는 부재를 적용할 수 있다.
<전계 효과 트랜지스터의 제조 방법>
전계 효과 트랜지스터를 제조하기 위한 본 발명의 방법은, 유기 반도체층과 유기 절연층의 적층막을 제조하기 위한 상기 방법(즉, 공정 (i) 및 (ii)를 포함하는 상기 제조 방법)을 포함한다. 이 제조 방법으로 제조된 유기 FET는, 본 발명의 FET의 하나이다.
실시예
이하, 본 발명의 실시예에 대해 설명하지만, 본 발명은 이하의 실시예에 한정되지 않는다.
(실시예 1)
실시예 1에서는, 제1 유기 분자로서 폴리티오펜 유도체(폴리(3-퍼플루오로옥틸티오펜))를 이용하고, 제2 유기 분자로서 폴리스티렌을 이용한 일례에 대해 설명한다.
(1) 폴리(3-퍼플루오로옥틸티오펜)의 합성 방법
도 3에 도시하는 폴리(3-퍼플루오로옥틸티오펜)은, 3-퍼플루오로옥틸티오펜을 합성하여, 이것을 출발 물질로 하고 2, 5-디브로모-3-퍼플루오로옥틸티오펜을 합성하여, 이것을 중합함으로써 제작하였다. 이하, 순서대로, 3-퍼플루오로옥틸티오펜, 2, 5-디브로모-3-퍼플루오로옥틸티오펜, 폴리(3-퍼플루오로옥틸티오펜)의 합성 방법을 나타낸다.
(1-a) 3-퍼플루오로옥틸티오펜의 합성 방법
구리분말 10g과, 3-이오드티오펜 10.5g과, 3-퍼플루오로-n-옥틸이오다이드 32.8g과, N, N-디메틸포름아미드 60ml의 혼합액 중에 있어서, 건조 질소 분위기 하, 120℃로 20시간 반응을 진행시켰다. 얻어진 반응 용액을 여과한 후, 여과액을 18vol%의 염산, 20vol%의 티오황산나트륨 수용액으로 순서대로 씻은 후, 황산마그네슘 분말을 넣어 여과액을 건조하였다. 얻어진 생성물로부터, 증류법에 의해, 3-퍼플루오로옥틸티오펜을 추출하였다.
(1-b) 2, 5-디브로모-3-퍼플루오로티오펜의 합성 방법
다음에, 70mM의 3-퍼플루오로옥틸티오펜을 테트라히드로푸란 100ml에 녹여, N-브로모숙신산이미드 154mM몰을 더한 후, 실온에서 2시간 교반하였다. 그 후, 용매를 에버포레이터로 제거하였다. 다음에, 250ml의 헥산을 더하여, N-브로모숙신산이미드를 침전시킨 후, 여과하였다. 얻어진 여과액으로부터 에버포레이터에 의해 용매를 제거하고, 남은 용액을, 120℃, 2.7Pa(0.02torr)의 조건으로 증류 정제하였다. 이 결과, 2, 5-디브로모-3-퍼플루오로티오펜이 얻어졌다.
(1-c) 폴리(3-퍼플루오로옥틸티오펜)의 합성 방법
2, 5-디브로모-3-퍼플루오로티오펜 3.12mM몰을 테트라히드로푸란 18ml에 용해하였다. 여기에 메틸마그네슘브로마이드의 부틸에테르 용액(농도 1.0M)을 넣어, 환류 조건 하에서 1시간 반응시켰다. 다음에, 이 용액에 염화〔1, 3-비스(디페닐포스피노) 프로판〕니켈(Ⅱ)을 16.9mg 더하여, 환류 조건 하에서 2시간 반응시켰다. 반응한 용액을 150ml의 메탄올 중에 녹여 여과하였다. 여과되지 않고 남은 고체를 속슬렛 추출기에 넣어, 메탄올에 의해 모노머와 염을 추출하고, 다음에, 헥산에 의해 촉매와 올리고머를 추출하고, 마지막으로, 클로로포름에 의해 폴리(3-퍼플루오로옥틸티오펜)을 추출하였다. 추출한 클로로포름 용액으로부터, 에버포레이터에 의해 용매를 제거하여, 고체형의 폴리(3-퍼플루오로옥틸티오펜)을 얻었다.
(2) 도포액의 제작
도포액은, 반도체 재료인 제1 유기 분자로서 폴리(3-퍼플루오로옥틸티오펜)을 이용하고, 절연체 재료인 제2 유기 분자로서 폴리스티렌을 이용하여 제작하였다.
도포액을 제작하기 전에, 이들 물질의 상용성을 이하와 같이 하여 조사하였다. 우선, 폴리(3-퍼플루오로옥틸티오펜)의 모노머인 3-퍼플루오로옥틸티오펜 2.00g과 폴리스티렌의 모노머인 스티렌 4.00g을 분액 로트에 넣어 1시간 교반한 후, 1시간 정치하였다. 정치 후, 분액 로트 내의 용액은 2층으로 나누어졌다. 3-퍼플루오로옥틸티오펜의 비중은 스티렌의 비중보다도 크다. 그 때문에, 분리한 액체의 하층은 3-퍼플루오로옥틸티오펜이고 상층은 스티렌이라고 추측할 수 있다. 이들 2액을 주의 깊게 분리한 후, 각각의 중량을 측정하였다. 상층의 액체 중량은 4.00g, 하층의 액체 중량은 2.00g이었다. 상층의 액체 및 하층의 액체의 중량은, 각각, 혼합전의 스티렌 및 3-퍼플루오로옥틸티오펜과 같기 때문에, 이들 2개의 액체는 상용성이 없는 것이라고 추측할 수 있다. 따라서, 이들 액체의 폴리머인 폴리(3-퍼플루오로옥틸티오펜)과 폴리스티렌의 사이에는 상용성이 없다라고 추측할 수 있다.
다음에, 폴리스티렌이 3wt%가 되도록 또한 폴리(3-퍼플루오로옥틸티오펜)이 3wt%가 되도록, 양 물질과 테트라히드로푸란을 혼합해, 1시간 교반하여 실시예 1의 도포액(C1)을 제작하였다. 도포액(C1)은, 투명하고 균일한 액체였다. 이것으로부터, 폴리스티렌 및 폴리(3-퍼플루오로옥틸티오펜)은 모두 테트라히드로푸란에 용해되는 것을 확인할 수 있었다.
(3) 유기 FET의 제작
크기 50mm 각, 두께 0.5mm의 석영 유리 기판의 한쪽 면에, 두께 1nm의 크롬의 막을 형성하고, 그 위에, 두께 100nm의 금의 막을 형성하였다. 이들은, 진공 스퍼터링법으로 형성하였다.
다음에, 이 기판에, 스핀 코팅법에 의해 상기 도포액(C1)을 도포하였다. 스핀 코팅은, 기판에 도포액(C1)을 적하 후, 기판을 500rpm으로 5초간 회전시키고, 기판을 4000rpm으로 30초간 더 회전시켜 행하였다. 다음에, 도포액(C1)이 도포된 기판을 25℃의 실온으로 1시간 건조하였다. 그 후, 섀도 마스크를 이용한 진공 전자빔 증착법에 의해, 금으로 이루어지는 소스 전극 및 드레인 전극을 제작하였다. 게이트 길이는 100μm로 하고, 게이트 폭은 3mm로 하였다.
또, 비교예로서, 게이트 절연층인 폴리스티렌층과 반도체층인 폴리(3-퍼플루오로옥틸티오펜)층을 따로따로 도포법에 의해 형성하여, 유기 FET를 제작하였다. 우선, 석영 기판에 크롬의 막과 금의 막을 형성하였다. 다음에, 폴리스티렌 3wt%만이 용해된 클로로포름 용액을 스핀 코팅한 후, 실온 25℃에서 1시간 건조시켰다. 다음에, 폴리(3-퍼플루오로옥틸티오펜) 3wt%만이 용해된 퍼플루오로옥탄용액을 스핀 코팅하여, 25℃의 실온에서 1시간 건조하였다. 폴리스티렌은 퍼플루오로옥탄에는 용해되지 않기 때문에, 반도체 재료 도포시에 있어서 폴리스티렌막이 용액에 용출되는 상호 용해의 현상은 일어나지 않았다. 또한, 스핀 코팅의 조건은, 도포액(C1)의 스핀 코팅의 조건과 동일하게 하였다. 그 후, 전자빔 증착법을 이용하여 소스 전극과 드레인 전극을 형성하였다. 이렇게 해서 비교예의 FET를 제작하였다.
(4) 스핀 코팅막 및 유기 FET의 평가
(4-a) 스핀 코팅막의 조성 분석
스핀 코팅에 의해 형성한 막에 대해서, 소스 전극과 드레인 전극을 형성하기 전에, 막 중의 불소 원소, 탄소 원소, 및, 금 원소의 깊이방향의 농도 분포를 2차 이온 질량 분석법(SIMS)에 의해 구하였다. 깊이방향의 농도 분포는, 막 표면의 원소 농도를 측정한 후, 아르곤 스퍼터링으로 막의 표면을 일정량 깎아, 다시 원소 농도를 측정한다는 조작을 반복함으로써 구하였다.
측정시의 깊이는, 아르곤 스퍼터링의 스퍼터링 레이트(단위 시간 내에 깎아내어지는 막의 두께)로부터 구하였다. 스퍼터링 레이트는, 이하의 방법에 의해 산출하였다. 우선, 스핀 코팅법으로 제작한 폴리스티렌 단독의 막의 두께를 미리 막후계(膜厚計)로 측정하고, 다음에, 그 막을, SIMS 측정과 같은 스퍼터링 조건으로 완전하게 깎아내는 데에 요한 시간을 측정하였다. 막 두께와 스퍼터링에 요하는 시간으로부터, 단위 시간 내에 아르곤 스퍼터링으로 깎아내어지는 막의 두께를 산출하였다. 폴리(3-퍼플루오로옥틸티오펜) 단독의 막에 대해서도, 스퍼터링 레이트를 동일한 방법으로 산출하였다.
도 4는, 도포액(C1)으로 제작된 적층막의 SIMS의 측정 결과를 나타내는 그래프이다. 그래프의 가로축은 아르곤 스퍼터링의 시간을 나타내고, 세로축은 불소, 탄소, 및 금 원소의 농도를 나타낸다. 세로축의 원소 농도는, 각각의 원소의 최대값으로 규격화하고 있다. 스퍼터링에 의해 깎아내어지는 막의 양은 스퍼터링 시간에 비례하기 때문에, 가로축의 스퍼터링 시간은 막의 가장 바깥 표면으로부터 막의 내부를 향하는 깊이에 대응하고 있다. 그래서, 이후의 설명에서는, 편의상, t분의 스퍼터링에 의해 노출된 막의 표면을, "t분의 깊이"라고 기술한다. 도 4에서 알 수 있는 바와 같이, 각각의 원소 농도는, 도 4의 범위 31(4∼10분) 및 범위 32(14 ∼17분)에 있어서, 스퍼터링 시간의 경과와 함께 급격하게 증가 혹은 감소하고, 그 이외에서는 일정하였다. 불소 원소 농도는, 범위 31에서 감소하여 0이 되었다. 탄소 원소 농도는, 범위 31에서는 증대하고, 범위 32에서는 감소하여 0이 되었다. 금 원소 농도는, 범위 32에서 0으로부터 증대하여 일정값이 되었다. 불소 원소, 탄소 원소, 또는, 금 원소의 농도가, 최대값의 반분의 값이 되는 스퍼터링 시간의 값(이하, 이것들을 「반감 시간」이라고 하는 경우가 있다)은, 각각 6분, 16분, 16분이었다.
불소 원소는, 폴리(3-퍼플루오로옥틸티오펜)의 구성 원소에 유래하고, 탄소 원소는 폴리(3-퍼플루오로옥틸티오펜)과 폴리스티렌의 양쪽의 구성 원소에 유래한다. 또, 금은, 석영 유리 기판에 형성한 금 전극에 유래한다. 이러한 것을 고려하여, 막 중의 조성을 이하와 같이 추측하였다.
아르곤 스퍼터링 14분 이후, 금 원소가 검출되고, 이에 따라 탄소 원소가 감소하기 때문에, 막이 아르곤 스퍼터링에 의해 제거되어 기판의 금 전극이 표면에 나타난 것이라고 추측할 수 있다. 금 원소 및 탄소 원소의 농도는, 스퍼터링 시간의 변화에 대해서 단계형상으로 급격하게 변화하는 경우는 없었다. 이것은, SIMS 분석에서는 막 표면에 존재하는 원소와 표면 내부에 존재하는 원소로부터의 신호가 동시 검출되는 것에 더하여, 스퍼터링에 의해 막 표면의 형상이 요철이 되어, 기판 표면에 막이 존재해도 그 막의 오목부에서는 하부에 있는 금이 표면에 나타나기 때문이라고 추측할 수 있다. 그래서, 이번의 측정에 있어서는, 금의 반감 시간인 16분에 있어서, 형성한 막이 완전히 스퍼터링에 의해 제거된 것이라고 추측된다.
따라서, 실시예에서 형성한 막은, 도 4에 있어서 0∼16분의 깊이의 사이에 존재한다. 불소의 원소 농도의 변화로부터, 폴리(3-퍼플루오로옥틸티오펜)의 대부분은, 반감 시간인 6분의 깊이까지 존재하고, 그 이후는 존재하지 않는다고 추측할 수 있다. 한편, 탄소 원소의 농도는 반감 시간인 6분을 경계로 증대하고 있다고 생각된다. 만일, 폴리스티렌이 폴리(3-퍼플루오로옥틸티오펜)과 동일하게 6분까지의 깊이로 존재한다고 하면, 6분 이후의 깊이에서 탄소 원소 농도는 감소하지만, 도 4에서는 반대로 증대하였다. 이것으로부터, 6분까지의 깊이에는 폴리스티렌은 거의 존재하지 않는다고 추측할 수 있다. 이상으로부터, 막의 가장 바깥 표면으로부터 6분의 깊이까지의 성분의 대부분이 폴리(3-퍼플루오로옥틸티오펜)이고, 6∼16분의 막의 대부분이 폴리스티렌이라고 추측할 수 있다.
폴리(3-퍼플루오로옥틸티오펜) 및 폴리스티렌의 스퍼터링 레이트와, 상술한 해석으로부터, 스핀 코팅막 전체의 막 두께는 170nm이고, 막 표면에서 50nm 근방의 깊이까지의 영역에는 폴리(3-퍼플루오로옥틸티오펜)의 층이 존재하고, 50nm 근방의 깊이에서 170nm 근방의 깊이까지의 영역에는 폴리스티렌의 층이 존재하고 있다고 추측되었다.
SIMS에 의한 상기의 분석 결과로부터, 본 발명의 도포액을 이용함으로써, 반도체층인 폴리(3-퍼플루오로옥틸티오펜)의 층과, 절연층인 폴리스티렌의 층을 동시에 형성할 수 있었다. 또, 이들 2층으로 이루어지는 막은, 다른 관점에서는, 게이트 전극 근방에서는 절연체 재료의 밀도가 높고 게이트 전극의 먼 쪽에서는 반도체 재료의 밀도가 높은 1개의 유기 박막이다.
(4-b) 트랜지스터 특성의 평가
트랜지스터 특성은, 세미컨덕터·파라미터·애널라이저·4155B(Semiconductor Parameter Analyzer 4155B)(Agilent Technology사제)를 이용하여 측정했다. 구체적으로는, 소스 전극과 드레인 전극의 사이에 80V의 전압을 가하고, 게이트 전압을 -50∼50V의 범위에서 변화시켜, 소스-드레인간의 전류값과 게이트 전압의 제곱의 값이 비례하는 영역에 있어서, 이하의 식을 이용하여 캐리어의 이동도를 도출하였다.
Id=μ×W×ε0×ε×Vg 2/(2×L×t)
단, Id : 소스-드레인 전류. Vg : 게이트 전압. μ : 이동도.
L : 소스-드레인간의 채널 길이=100(μm).
W : 소스-드레인간의 채널 폭=3(mm).
ε : 절연층의 비유전율=2.5. ε0 : 진공의 유전율. t : 절연층의 두께.
제작한 유기 FET의 이동도는 0.02㎠/Vs이고, 소스-드레인간의 ON 전류와 OFF 전류의 비는 105이었다.
다음에, 게이트 절연층인 폴리스티렌막과 반도체층인 폴리(3-퍼플루오로옥틸티오펜)막을 따로따로 도포법에 의해 형성한 비교예의 유기 FET에 대해 평가하였다. 그 결과를 이하에 나타낸다.
도 5는, 도 4와 동일하게, 소스-드레인 전극을 형성하기 전의 스핀 코팅막의 SIMS의 측정 결과를 나타내는 그래프이고, 스퍼터링 시간과 소정의 원소의 농도의 상관을 나타내고 있다. 도 5의 그래프의 형상은 도 4의 그래프와 거의 동일하고, 불소 원소 농도 및 탄소 원소 농도가 급격하게 변화하는 범위(41)(스퍼터링 시간:4∼7분)의 영역만이 도 4의 그래프와 달랐다.
도 5의 범위 41은 도 4의 범위 31(4∼10분)에 비해 짧았다. 이것은, 도 5의 막에 있어서의, 불소 원소 농도 및 탄소 원소 농도의 막 두께 방향의 변화율이, 도 4의 막보다 큰 것을 나타내고 있다. 이것은, 게이트 절연층과 반도체층을 따로따로 도포하여 형성한 비교예의 막에서는, 절연층과 반도체층의 경계가, 실시예의 막에 비해 명확한 것을 나타낸다. 또, 비교예의 FET의 이동도는 0.005㎠/Vs이고, 절연층 및 반도체층을 동시에 형성한 경우에 비해 낮아졌다. 그 이유의 하나로서, 비교예에서 제작한 FET의 절연층과 반도체층의 계면에 있어서의 오물이, 본 발명의 도포액(C1)을 이용하여 절연층과 반도체층을 동시에 제작하는 경우에 비해 큰 것을 생각할 수 있다. 또, 다른 이유로서, 비교예에 있어서의 계면에서는 구성 원소가 불연속으로 변화하기 때문에 포착 준위 밀도가 높아지는 것을 생각할 수 있다. 이와 같이, 비교예의 FET의 계면 준위 밀도는, 본 발명의 도포액(C1)을 이용하여 형성된 FET의 그것에 비해 높고, 그 결과, 비교예의 FET의 캐리어의 이동도가 저하한 것이라고 추측할 수 있다.
이상과 같이, 본 발명의 도포액을 이용함으로써, 게이트 절연층과 반도체층을 동시에 제작할 수 있었다.
(실시예 2)
실시예 2에서는, 제1 유기 분자로서 펜타센 유도체(술피닐퍼플루오로옥탄아미드 부가 펜타센)를 이용하고, 제2 유기 분자로서 폴리스티렌을 이용한 일례에 대해 설명한다. 술피닐퍼플루오로옥탄아미드 부가 펜타센은, 반도체 재료의 전구체이다.
(1) 술피닐퍼플루오로옥탄아미드 부가 펜타센의 합성 방법
술피닐퍼플루오로옥탄아미드 부가 펜타센은, 펜타센과 술피닐퍼플루오로옥탄아미드를 반응시킴으로써 합성하였다. 술피닐퍼플루오로옥탄아미드는, 퍼플루오로옥탄아미드로 합성하였다. 이하, 술피닐퍼플루오로옥탄아미드, 및 술피닐퍼플루오로옥탄아미드 부가 펜타센의 합성 방법을 순서대로 나타낸다.
(1-a) 술피닐퍼플루오로옥탄아미드의 합성 방법
퍼플루오로옥탄아미드(CF3(CF2)7CONH2) 46g을 n-헥산 300ml 중에 용해하여, 얻어진 용액에, 건조 질소 분위기 중에서, 트리메틸클로로실란 15ml를 조금씩 적하하여, 교반하면서 2시간 반응시켰다. 반응 종료 후, 에버포레이터로 반응 용액 중의 헥사데칸을 제거함으로써, N, N-비스(트리메틸시릴) 퍼플루오로옥탄아미드를 얻었다.
다음에, 건조 질소 분위기 중에서, N, N-비스(트리메틸시릴) 퍼플루오로옥탄마이드 12g에 염화티오닐(SOCl2) 2.4g을 조금씩 더해, 교반하면서 2시간 반응시켰다. 그 후, 증류하여 술피닐퍼플루오로옥탄아미드를 얻었다.
(1-b) 술피닐퍼플루오로옥탄아미드 부가 펜타센의 합성 방법
술피닐퍼플루오로옥탄아미드 3g, 펜타센 0.5g, 클로로포름 30ml, 메틸트리옥소레늄 0.005g의 혼합 용액을 환류 조건 하에서 교반하면서 48시간 반응시켰다. 반응 생성물을 플래시 크로마토그래피로 분리하여, 술피닐퍼플루오로옥탄아미드 부가 펜타센을 얻었다.
(2) 도포액의 제작
술피닐퍼플루오로옥탄아미드 부가 펜타센과 폴리스티렌은 모두 고체이지만, 이하의 방법으로 양 분자의 상용성을 추측하는 것이 가능하다.
즉, 술피닐퍼플루오로옥탄아미드 부가 펜타센의 분자의 극성은, 술피닐퍼플루오로옥탄아미드와 펜타센의 양쪽의 분자의 극성을 갖는 것이다. 또, 폴리스티렌의 분자의 극성은 스티렌의 극성으로 근사할 수 있다. 한편, 펜타센은 대부분의 유기 용매에 용해되지 않기 때문에, 스티렌에도 용해되지 않는 것이라고 추측할 수 있다. 따라서, 술피닐퍼플루오로옥탄아미드와 스티렌의 사이에 상용성이 없는 경우, 술피닐퍼플루오로옥탄아미드 부가 펜타센과 스티렌 및 폴리스티렌의 사이에도 상용성이 없다고 생각할 수 있다. 그래서, 술피닐퍼플루오로옥탄아미드와 스티렌의 상용성을 실시예 1과 동일한 방법으로 평가하였다. 그 결과, 이들 2개의 화합물의 사이에는 상용성이 없는 것을 알 수 있었다. 따라서, 술피닐퍼플루오로옥탄아미드와 스티렌의 사이에는 상용성이 없는 것이라고 생각하였다.
다음에, 술피닐퍼플루오로옥탄아미드 부가 펜타센이 3wt%가 되도록 또한 폴리스티렌이 3wt%가 되도록, 이들 2개의 화합물과 클로로포름을 용기에 넣어 1시간 혼합하여, 실시예 2의 도포액(C2)을 제작하였다. 도포액(C2)은, 투명한 용액이고, 상기 2종류의 유기 분자가 클로로포름에 균일하게 용해되어 있었다.
(3) 유기 FET의 제작
도포액(C1) 대신에 도포액(C2)을 이용하는 것을 제외하고, 실시예 1과 동일한 방법으로 유기 FET를 제작하였다. 도포액(C2)에 의해, 주로 술피닐퍼플루오로옥탄아미드 부가 펜타센으로 이루어지는 제1 층과, 주로 폴리스티렌으로 이루어지는 제2 층이 형성되었다.
소스 전극 및 드레인 전극을 형성한 후, 유기 FET를, 건조 질소 분위기 중에서, 180℃로 2분간 열 처리하였다. 이 열 처리에 의해, 도 6에 도시하는 바와 같이, 술피닐퍼플루오로옥탄아미드 부가 펜타센으로부터 술피닐퍼플루오로옥탄아미드가 이탈하여, 반도체 재료인 펜타센을 주성분으로 하는 유기 반도체층이 형성되었다.
(4) 스핀 코팅막 및 유기 FET의 평가 결과
실시예 1과 동일하게, 소스-드레인 전극 제작전의 스핀 코팅막(유기 반도체층/유기 절연층)에 대해, 깊이 방향의 원소 농도 변화를 측정하였다. 또, 제작한 유기 FET의 특성을 평가하였다.
SIMS에 의한 원소 분석으로부터, 스핀 코팅막 전체의 두께는 100nm이고, 막 표면에서 40nm의 깊이 근방까지는 술피닐퍼플루오로옥탄아미드 부가 펜타센의 층이 존재하고, 40nm의 깊이 근방에서 100nm의 깊이 근방까지는 폴리스티렌의 막이 존재하는 것을 알 수 있었다.
또, 제작한 유기 FET의 캐리어의 이동도는 0.01㎠/Vs이고, 소스-드레인간의 ON 전류와 OFF 전류의 비는 105이었다.
이상과 같이, 본 발명의 도포액을 이용함으로써, 절연층과 반도체층을 동시에 제작할 수 있었다.
(실시예 3)
실시예 3에서는, 제1 유기 분자로서 실시예 2에서 설명한 술피닐퍼플루오로옥탄아미드 부가 펜타센을 이용하고, 제2 유기 분자로서 폴리비닐알코올을 이용한 일례에 대해 설명한다.
실시예 3의 도포액(C3)은, 술피닐퍼플루오로옥탄아미드 부가 펜타센이 3wt%가 되도록 또한 폴리비닐알코올이 3wt%가 되도록 용매에 용해시켜 제작하였다. 용매에는, 테트라히드로푸란과 2, 2, 2-트리플루오로알코올의 혼합 용매(체적 비율로 1:1)를 이용하였다. 도포액(C2) 대신에 도포액(C3)을 이용하는 것을 제외하고, 실시예 2와 동일한 방법으로 유기 FET를 제작하였다.
또, 비교예의 유기 FET를, 이하와 같이 하여 제작하였다. 우선, 석영 기판에 크롬 박막과 금 박막을 형성하였다. 다음에, 폴리비닐알코올 3wt%만이 용해된 물과 에탄올의 혼합 용액(체적비로 1:4)을 스핀 코팅하여, 실온(25℃)에서 1시간 건조시키고, 그 후, 술피닐퍼플루오로옥탄아미드 부가 펜타센 3wt%만이 용해된 클로로포름 용액을 스핀 코팅하여, 실온(25℃)에서 1시간 건조하였다. 이와 같이, 폴리비닐알코올의 막(게이트 절연층)과 술피닐퍼플루오로옥탄아미드드 부가 펜타센의 막(반도체층이 되는 층)을 용액 도포법에 의해 차례대로 형성하였다. 그 후, 전자빔 증착법을 이용하여 소스 전극과 드레인 전극을 형성하였다.
도포액(C3)을 이용하여 형성한 막에 대해 SIMS 측정을 행하였다. 그 결과, 이 막에서는, 폴리비닐알코올의 층 위에 술피닐퍼플루오로옥탄아미드 부가 펜타센의 층이 형성되어 있는 것을 확인할 수 있었다.
또, 폴리비닐알코올의 층과 술피닐퍼플루오로옥탄아미드 부가 펜타센의 층을 순서대로 스핀 코팅법으로 제작한 막에 대해서도 SIMS 측정을 행하였다. 그 결과, 비교예의 막에서도, 폴리비닐알코올의 층 위에 술피닐퍼플루오로옥탄아미드 부가 펜타센의 층이 적층되어 있는 것을 확인할 수 있었다. 비교예의 막에 관해서, 폴리비닐알코올의 층 위에, 술피닐퍼플루오로옥탄아미드 부가 펜타센이 용해된 클로로포름 용액을 도포했을 때에, 상호 용해가 생기지 않았다. 이것은, 폴리비닐알코올이 수용성이기 때문에, 클로로포름 용액에 용출되는 경우가 없었기 때문이라고 추측할 수 있다.
도포액(C3)을 이용하여 제작한 유기 FET의 캐리어 이동도는 0.005㎠/Vs이고, 소스-드레인간의 ON 전류와 OFF 전류의 비는 104이었다. 이것에 대해서, 비교예의 FET의 이동도는 0.001㎠/Vs이고, ON 전류와 OFF 전류의 비는 104이었다.
도포액(C3)을 이용하여 제작된 본 발명의 유기 FET의 캐리어 이동도는, 비교예의 유기 FET의 이동도보다도 컸다. 이것은, 본 발명의 유기 FET에 있어서의 절연층과 반도체층의 계면 순위 밀도가, 비교예의 유기 FET의 계면 순위 밀도보다도 낮기 때문이라고 추측된다.
이상과 같이, 본 발명의 도포액을 이용함으로써, 절연층과 반도체층의 계면 순위 밀도를 낮게 억제할 수 있고, 그 결과, 캐리어 이동도가 큰 유기 FET를 제작할 수 있었다.
(실시예 4)
실시예 4에서는, 제1 유기 분자로서 실시예 2에서 설명한 술피닐퍼플루오로옥탄아미드 부가 펜타센을 이용하고, 제2 유기 분자로서 폴리아세트산비닐을 이용한 일례에 대해 설명한다.
실시예 4의 도포액(C4)은, 술피닐퍼플루오로옥탄아미드 부가 펜타센이 3wt%가 되도록 또한 폴리아세트산비닐이 3wt%가 되도록 용매에 용해시켜 제작하였다. 용매에는, 테트라히드로푸란과 2, 2, 2-트리플루오로알코올의 혼합 용매(체적 비율로 1:1)를 이용하였다. 도포액(C2) 대신에 도포액(C4)을 이용하는 것을 제외하고, 실시예 2와 동일한 방법으로 유기 FET를 제작하였다.
도포액(C4)을 이용하여 제작한 막에 대해 SIMS 측정을 행하였다. 그 결과, 폴리아세트산비닐의 층 위에, 술피닐퍼플루오로옥탄아미드 부가 펜타센의 층이 형성되어 있었다. 또, 도포액(C4)을 이용하여 제작한 유기 FET의 이동도는 0.005㎠/Vs이고, 소스-드레인간의 ON 전류와 OFF 전류의 비는 104이었다.
(실시예 5)
실시예 5에서는, 제1 유기 분자로서 펜타센 유도체(6, 13-비스(퍼플루오로옥틸) 펜타센)를 이용하고, 제2 유기 분자로서 폴리스티렌을 이용한 일례에 대해 설 명한다.
6, 13-비스(퍼플루오로옥틸) 펜타센은 이하의 방법으로 합성하였다. 우선, 40ml의 디에틸에테르 중에, 퍼플루오로옥틸이오다이드(CF3(CF2)7I) 5g과, 페닐마그네슘브로미드(C6H5MgBr)의 디에틸에테르 용액(농도 3M) 3ml을 첨가하여, -50℃, 질소 분위기 중에서 교반하면서 30분간 반응시켰다. 이 반응에 의해, 퍼플루오로옥틸마그네슘브로미드(CF3(CF2)7MgBr)가 형성되었다.
다음에, 반응 용액을 질소 분위기 중에서 -50℃로 유지하면서, 6, 13-펜타센퀴논을 0.6g 첨가하고, 그 후, 4시간에 걸쳐 온도를 조금씩 실온까지 올리고 있었다. 다음에, 반응 용액에, 포화 염화 주석에 용해된 30vol%의 염산 수용액을 5ml 정도 적하한 후, 60℃로 2시간 가열하였다. 이에 따라, 6, 13-비스(퍼플루오로옥틸) 펜타센이 형성되었다.
다음에, 반응 용액을 순수(純水)로 세정한 후, 황산나트륨으로 탈수하여 농축하였다. 그 농축액을 톨루엔으로 용해하여, 칼럼 크로마토그래피에 의해 정제하였다. 칼럼 크로마토그래피로는, 충전제로서 실리카(와코겔 C-200:와코순약공업주식회사)를 이용하고, 전개상(developer)으로서 톨루엔을 이용하였다. 다음에, 용매를 농축한 후, 톨루엔을 이용하여 6, 13-비스(퍼플루오로옥틸) 펜타센을 재결정화시켰다.
얻어진 6, 13-비스(퍼플루오로옥틸) 펜타센을 이용하여 도포액(C5)을 제작하였다. 구체적으로는, 6, 13-비스(퍼플루오로옥틸) 펜타센이 3wt%가 되도록 또한 폴리스티렌이 3wt%가 되도록 양자를 테트라히드로푸란에 용해하여 도포액(C5)을 제작하였다. 그리고, 도포액(C5)을 이용하는 것을 제외하고 실시예 1과 동일한 방법으로 FET를 제작하여 평가하였다. 또, 실시예 1과 동일하게, 소스-드레인 전극 제작전의 스핀 코팅막(유기 반도체층/유기 절연층)에 대해, 깊이 방향의 원소 농도 변화를 측정하였다.
SIMS 측정으로부터, 도포액(C5)을 이용하여 형성된 막에서는, 폴리스티렌의 층 위에, 6, 13-비스(퍼플루오로옥틸) 펜타센의 층이 형성되어 있는 것이 확인되었다. 또, 제작한 유기 FET의 이동도는 0.1㎠/Vs이고, 소스-드레인간의 ON 전류와 OFF 전류의 비는 104이었다.
(실시예 6)
실시예 6에서는, 탑 게이트형의 FET를 제작한 일례에 대해 설명한다. 실시예 6에서는, 제1 유기 분자로서 폴리티오펜 유도체(폴리(3-옥틸티오펜))를 이용하고, 제2 유기 분자로서 플루오로알킬쇄를 갖는 사이톱(상품명. 아사히유리주식회사제. A그레이드)을 이용하였다.
(1) 도포액의 제작
폴리(3-옥틸티오펜)이 1wt%가 되도록, 또한, 사이톱이 1wt%가 되도록, 이것들을 테트라히드로푸란에 용해하여, 도포액(C6)을 제작하였다.
(2) 유기 FET의 제작
크기 50mm 각, 두께 0.5mm의 석영 유리 기판의 한쪽 면에, 두께 1nm의 크롬 의 막을 형성하고, 그 위에, 두께 100nm의 금의 막을 형성하였다. 이것들은, 진공 스퍼터링법으로 형성하였다.
다음에, 포토리소그래피법에 의해 상기 금속막을 패터닝하여, 소스 전극 및 드레인 전극을 형성하였다. 채널 길이는 100μm, 채널 폭은 3mm로 하였다. 또한, 이 전극에 있어서, 크롬막은, 금의 막과 기판을 밀착시키는 역할을 하고 있다.
다음에, 이 기판에, 실시예 1과 동일하게, 스핀 코팅법에 의해 상기 도포액(C6)을 도포하였다. 다음에, 도포액(C6)이 도포된 기판을 실온에서 1시간 건조하였다. 다음에, 소스-드레인 전극의 배치를 고려한 위치에 게이트 전극을 형성하였다. 게이트 전극은, 섀도 마스크를 이용한 전자빔 증착법에 의해 금을 증착함으로써 형성하였다. 이와 같이 해서, 탑 게이트형의 유기 FET를 제작하였다.
(3) 스핀 코팅막 및 유기 FET의 평가 결과
게이트 전극 제작전의 스핀 코팅막(유기 반도체층/유기 절연층)에 대해, 깊이 방향의 원소 농도 변화를 측정하였다. 그 결과, 막의 표면측에는 사이톱의 층이 존재하고, 석영 기판측에는 폴리(3-옥틸티오펜)의 층이 존재하고 있는 것을 알 수 있었다.
또, 제작한 유기 FET의 이동도는 0.005㎠/Vs이고, 소스-드레인간의 ON 전류와 OFF 전류의 비는 104이었다.
또한, 실시예 1∼6에 있어서, 스핀 코팅법에 의해 도포액을 기판 상에 도포하였지만, 스크린 인쇄법이나 잉크젯법, 딥법, 브러시 페인팅법, 롤 코터법, 닥터 블레이드법과 같은 다른 방법을 이용하여 도포액을 도포해도 된다.
본 발명의 도포액은, 유기 반도체층과 유기 절연층이 적층된 적층막을 형성하기 위한 재료로서 이용할 수 있다. 이 도포액은, 전계 효과 트랜지스터의 반도체층 및 절연층을 형성하는 재료로서 바람직하게 이용된다. 또, 본 발명은, 전계 효과 트랜지스터 및 그것을 이용한 전자 기기에 이용할 수 있고, 특히, 플라스틱 등의 플렉시블 기판 상에 형성되는 전계 효과 트랜지스터 및 그것을 이용한 전자 기기에 바람직하게 이용된다. 본 발명이 적용되는 전자 기기로서는, 예를 들면, 유기 일렉트로 루미네선스 디스플레이, 액정 디스플레이, 전자 페이퍼를 들 수 있다.

Claims (28)

  1. 용매와, 상기 용매에 용해된 제1 및 제2 유기 분자를 포함하는 도포액으로서,
    상기 제1 유기 분자가, 반도체 재료 또는 반도체 재료의 전구체이고,
    상기 제2 유기 분자가, 절연체 재료 또는 절연체 재료의 전구체이고,
    상기 제1 유기 분자와 상기 제2 유기 분자는 서로 상용성(相溶性)이 없는 도포액.
  2. 청구항 1에 있어서, 상기 제1 유기 분자 및 상기 제2 유기 분자 중 어느 한 쪽의 유기 분자가, 탄화수소기 및 불화탄소기에서 선택되는 적어도 1개의 기를 함유하고, 다른 쪽의 유기 분자가 적어도 1개의 극성기를 함유하는 도포액.
  3. 청구항 2에 있어서, 상기 한 쪽의 유기 분자가 극성기를 함유하지 않는 도포액.
  4. 청구항 2에 있어서, 상기 극성기가 수산기, 카르복시기 및 아미노기에서 선택되는 적어도 1개의 기인 도포액.
  5. 청구항 1에 있어서, 상기 제1 유기 분자 및 상기 제2 유기 분자 중 어느 한 쪽의 유기 분자가, 탄화수소기를 함유하고 불화탄소기를 함유하지 않으며, 다른 쪽의 유기 분자가 불화탄소기를 함유하는 도포액.
  6. 청구항 1에 있어서, 상기 제1 유기 분자가 폴리티오펜 유도체인 도포액.
  7. 청구항 6에 있어서, 상기 제2 유기 분자가 폴리스티렌인 도포액.
  8. 청구항 1에 있어서, 상기 제1 유기 분자가 펜타센 유도체인 도포액.
  9. 청구항 8에 있어서, 상기 제2 유기 분자가 폴리스티렌인 도포액.
  10. 유기 반도체층과 상기 유기 반도체층에 인접하는 유기 절연층을 포함하는 전계 효과 트랜지스터의 제조 방법으로서,
    (i) 용매와, 상기 용매에 용해된 제1 및 제2 유기 분자를 포함하는 도포액을 도포하는 공정과,
    (ii) 도포된 상기 도포액 중의 상기 용매를 제거함으로써, 상기 제1 유기 분자로 형성된 제1 층과, 제1 층에 인접하여, 상기 제2 유기 분자로 형성된 제2 층을 형성하는 공정을 포함하고,
    상기 제1 유기 분자가, 반도체 재료 또는 반도체 재료의 전구체이고,
    상기 제2 유기 분자가, 절연체 재료 또는 절연체 재료의 전구체이고,
    상기 제1 유기 분자와 상기 제2 유기 분자는 서로 상용성이 없는, 전계 효과 트랜지스터의 제조 방법.
  11. 청구항 10에 있어서, 상기 제1 유기 분자가 반도체 재료의 전구체이고,
    상기 제1 층 중의 상기 제1 유기 분자를 처리하여 상기 제1 층을 유기 반도체층으로 하는 공정을 더 포함하는 전계 효과 트랜지스터의 제조 방법.
  12. 청구항 10에 기재된 제조 방법에 의해 제조된 전계 효과 트랜지스터.
  13. 삭제
  14. 청구항 10에 있어서,
    상기 제1 유기 분자 및 상기 제2 유기 분자 중 어느 한쪽의 유기 분자가, 탄화수소기를 함유하고 불화탄소기를 함유하지 않으며, 다른 쪽의 유기 분자가 불화탄소기를 함유하는, 전계 효과 트랜지스터의 제조 방법.
  15. 청구항 14에 있어서,
    상기 제1 유기 분자가, 불화탄소기를 함유하고,
    상기 제2 유기 분자가, 탄화수소기를 함유하고 불화탄소기를 함유하지 않는, 전계 효과 트랜지스터의 제조 방법.
  16. 청구항 15에 있어서,
    상기 제1 유기 분자가, 불화탄소기를 함유하는 폴리티오펜 유도체인, 전계 효과 트랜지스터의 제조 방법.
  17. 청구항 16에 있어서,
    상기 불화탄소기를 함유하는 폴리티오펜 유도체가, 폴리(3-플루오로알킬티오펜)인, 전계 효과 트랜지스터의 제조 방법.
  18. 청구항 17에 있어서,
    상기 폴리(3-플루오로알킬티오펜)이, 폴리(3-퍼플루오로옥틸티오펜)인, 전계 효과 트랜지스터의 제조 방법.
  19. 청구항 16에 있어서,
    상기 제2 유기 분자가 폴리스티렌인, 전계 효과 트랜지스터의 제조 방법.
  20. 청구항 15에 있어서,
    상기 제1 유기 분자가, 이하의 술피닐아세트아미드기를 가지는 펜타센 유도체이며,
    R-CO-N=S=O
    (R은 불화탄소기)
    상기 공정(ii) 후에, 상기 제1 층을 100℃이상의 온도로 열처리하는 공정(iii)을 더 포함하는, 전계 효과 트랜지스터의 제조 방법.
  21. 청구항 20에 있어서,
    상기 술피닐아세트아미드기를 가지는 펜타센 유도체가 이하의 (화학식 1)로 표시되는, 전계 효과 트랜지스터의 제조 방법.
    (화학식 1)
    Figure 112010048203451-pct00007
  22. 청구항 20에 있어서,
    상기 제2 유기 분자가 폴리스티렌인, 전계 효과 트랜지스터의 제조 방법.
  23. 청구항 20에 있어서,
    상기 제2 유기 분자가 폴리비닐알코올인, 전계 효과 트랜지스터의 제조 방법.
  24. 청구항 20에 있어서,
    상기 제2 유기 분자가 폴리아세트산비닐인, 전계 효과 트랜지스터의 제조 방법.
  25. 청구항 15에 있어서,
    상기 제1 유기 분자가, (6, 13-비스(퍼플루오로옥틸) 펜타센)인, 전계 효과 트랜지스터의 제조 방법.
  26. 청구항 25에 있어서,
    상기 제2 유기 분자가 폴리스티렌인, 전계 효과 트랜지스터의 제조 방법.
  27. 청구항 15에 있어서,
    상기 제1 유기 분자가 극성기를 함유하지 않고, 상기 제2 유기 분자가 극성기를 함유하는, 전계 효과 트랜지스터의 제조 방법.
  28. 청구항 27에 있어서,
    상기 극성기가, 수산기, 카르복시기, 및 아미노기로부터 선택되는 적어도 1개의 기인, 전계 효과 트랜지스터의 제조 방법.
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