KR101003054B1 - 고 분해능 및 넓은 동작범위의 적분기 - Google Patents

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Abstract

적분기는 예를 들어, 아날로그 디지털 변환 전에 수신된 아날로그 신호를 컨디셔닝하는데 사용되는 전자 부품이다. 양자화 잡음을 포함한 잡음의 효과를 제한하기 위해 넓은 동작범위, 고 이득 및 미세한 분해능은 적분기 및 아날로그 디지털 변환기에 요구된다. 아날로그 디지털 변환기 이전의 종래 적분기는 이러한 요구조건들을 효과적으로 만족할 수 없었다. 이러한 요구조건들을 효과적으로 만족할 수 있고 넓은 적용 범위에 대해 종래 적분기보다 우수한 새로운 위상 도메인 적분기가 개시된다.

Description

고 분해능 및 넓은 동작범위의 적분기 {High Resolution and Wide Dynamic Range Integrator}
본원은 다비도비치(Davidovici) 등에 의해 2005년 10월 18일에 출원된 가특허 출원 제60/727,897호 및 다비도비치 등에 의해 2005년 9월 21일에 출원된 가특허 출원 제60/719,306호, 제60/719,304호 및 제60/719305호에 대한 우선권을 35 U.S.C. §1.119(e)에 따라 주장한다. 상기 식별된 우선 출원들 모두 본원에 참조로써 통합된다.
본 발명은 일반적으로 센서 소자 분야에 관한 것이며, 보다 구체적으로는 적분방법 및 장치에 관한 것이다.
적분 함수 또는 적분은 본 기술분야에 잘 알려진 수학 함수이다. 간단하게, 적분은 면적의 일반화 또는 면적으로 해석될 수 있는 수학적 목표이다. 신호가 곡선으로 그려진 경우, 신호의 적분은 그 곡선 아래의 면적이다. 적분기는 입력에 있는 신호를 적분하고 입력 신호의 적분된 버전을 출력으로 생성하는 장치이다.
적분기는 추가 처리 단계들에 앞서 전자 신호의 품질을 향상시키는데 종종 사용된다. 예를 들면, 도 1은 신호 소스(100)와 적분기(110), 아날로그 디지털 변환기(ADC; 120) 및 DSP(130)으로 구성된 신호 처리 체인을 도시하고 있다. 도 1에서 ADC(120)로 구현된 아날로그 디지털 변환 및 DSP(130)를 이용한 디지털 신호 처리 단계들은 고품질 적분기 출력에 따라 좌우되는 추가 처리 단계들이다.
신호 소스(100)는 신호를 생성한다. 예를 들면, 신호 소스(100)는 스트레인 게이지, 연료 유량 센서, 광도 센서와 같은 센서 또는 외부 자극에 응답하여 신호를 생성하는 임의의 다른 형태의 장치일 수 있다. 신호 소스(100)는 항상 그런 것은 아니지만 종종 적분기(110), 아날로그 디지털 변환기(ADC; 120) 및 DSP(130)를 포함한 회로 어셈블리로부터 물리적으로 분리된다.
신호의 품질은 신호(VIN)를 적분하는 적분기(110)에 의해 개선된다. 도 2는 신호 개선의 특징을 도시한다. 파형(200)은 신호 소스(100)에 의해 생성된 상수 신호와 상수 신호를 왜곡시키는 부가 잡음의 결합이다. 파형(210)은 입력 신호 파형(200)에 응답하여 생성된 적분기 출력이다. 파형(210)으로 도시된 바와 같이, 부가 잡음에 의해 야기된 신호 요동이 적분기의 동작에 의해 감소되었음을 쉽게 관측할 수 있다.
적분기(110)의 출력(VOUT)은 ADC(120)에 입력된다. ADC(120)은 아날로그 디지털 변환 기능을 수행한다. 아날로그 디지털 변환 기능은 해당 기술분야에 잘 알려져 있다. ADC(120) 입력에 있는 아날로그 신호(VOUT)는 이산 레벨 집합 중 하나를 취할 수 있는 신호(VD)로 변환된다.
도 3은 2개의 ADC(120) 입력 신호들(300 및 310)과 이에 대응하는 ADC(320) 출력 레벨을 도시한다. 신호들(300 및 310)은 동일하지 않은 전력을 갖는 입력 신호들에 응답한 적분기(110) 출력들이다. 신호(300)는 더 높은 전력 입력 신호에 응답한 적분기(110) 출력이다. 신호(310)는 저전력 입력 신호에 응답한 적분기(110) 출력이다.
수직 바(320)는 ADC 변환 특성을 나타낸다. 아날로그 ADC(120) 입력 신호 값은 이산 신호 출력 값들의 유한 집합 중 하나로 매핑될 것이다. 바(320)의 수평 눈금 표시들은 이산 ADC(120) 출력 값들의 집합을 도시한다. ADC(120)는 여기서 도시된 바와 같이 5-bit 장치이며, 입력 신호들을 32개의 이산 값들 중 하나로 변환한다. 이산된 값들은 0 내지 31의 범위 또는 이진법으로 표시하면 00000 내지 11111의 범위 내에 속한다. 바(320)에는 32개의 대응하는 눈금 표시들이 있으며, 이들 각각은 특정 아날로그 전압 값에 대응한다.
도 3에서 ADC(120)는 시간 T=100에서 그것의 입력에 존재하는 신호를 샘플링하고 변환한다. 신호(300)는 시간 T=100에서 5V값에 도달하고, 이는 ADC(120)의 가장 높은 가능 출력 코드인 디지털 값 31로 변환된다. 신호(310)는 약 0.5V 값에 도달하며, 이는 ADC(120)의 상대적으로 낮은 출력 코드인 디지털 값3으로 변환된다. 바(320)의 눈금 표시들 중 하나와 정확히 대응하지 않는 ADC 입력 신호 값은 가장 가까운 눈금 표시 값으로 반올림될 것이다.
반올림 처리에 의해 야기된 변환 오차는 양자화 잡음으로 표시된다. ADC에 의해 야기된 양자화 오차 및 관련 양자화 잡음은 본 기술분야의 당업자에게 잘 알 려져 있다. 반올림 오차들은 상대적으로 낮은 값 신호에서 더 중요하며, 높은 값 신호에서는 덜 중요하다. 신호(300)는 신호(310)보다 양자화 잡음에 의해 덜 영향 받을 것이다. 즉, 신호(300)의 신호 대 양자화 잡음비는 신호(310)의 신호 대 양자화 잡음비보다 더 높을 것이다.
신호 대 양자화 잡음비는 시스템 성능에 부정적으로 영향을 끼치는 신호 열화의 척도이다. 최소한의 수용 가능한 신호 대 양자화 잡음비는 설계 파라미터이며, 이러한 이유에서 최소 개수의 레벨, 즉 ADC(120)의 최소 개수의 비트는 시스템 설계 요건이다.
시스템 품질을 열화시키는 다른 종류의 잡음은 부가 열잡음이다. ADC(120) 입력 신호들을 왜곡시키는 열잡음의 전력에 대해, 입력 신호 레벨들에 있어서의 임의의 값보다 더 작은 차이들은 확실하게 결정될 수 없다. 도 4는 이러한 한계를 도시한다. 도 4는 2개의 상이한 신호들에 의한 적분기(110)의 출력을 도시한다. 신호들은 부가 열잡음에 의해 왜곡된다. 신호들은 적분 처리 기간 동안 상수 값을 가지며, 적분기 입력들은 일정한 신호 값들과 부가 열잡음으로 구성된다. 두 경우에서, 적분기(110)의 의미 있는 출력 값은 적분 처리가 끝나는 시간 T=100에서 생성된다.
도 4A에서, 신호(520)는 1.5V의 일정한 값을 갖는 신호 #1에 기인하여 적분기에 입력되며, 신호(530)는 1V의 일정한 값을 갖는 신호 #2에 기인하여 적분기로 입력된다. 신호(500)는 입력 신호(520)에 기인한 적분기 출력이며, 신호(510)는 입력 신호(530)에 기인한 적분기 출력이다. 적분기 출력 신호들(500 및 510)은 잉여 부가 잡음의 과도한 양으로 인해 시간 T=100에서 서로 확실하게 구별될 수 없다. 이는 이러한 잡음 상태 하에서, 적분기(110) 출력의 신호 레벨에 있어서 최소 요구되는 차이는 신호 #1과 신호 #2의 차이, 즉 0.5V를 초과하여야 한다는 것을 예시한다. 더 작은 신호 레벨 차이는 적분기(110)를 사용하여 확실하게 분해될 수 없다.
도 4B에서, 신호(560)는 2.5V의 일정한 값을 갖는 신호 #3에 기인한 적분기 입력이다. 신호(570)는 1V의 일정한 값을 갖는 신호 #4에 기인한 적분기 입력이다. 신호(540)는 입력 신호(560)에 기인한 적분기(110) 출력이다. 신호(550)는 입력 신호(570)에 기인한 적분기(110) 출력이다. 적분기 출력 신호들(540 및 550)은 시간 T=100에서 서로 확실하게 구별될 수 있다. 이것은, 적분기(110) 출력의 신호 레벨에 있어서 그 차이가 신호 #3과 신호 #4 사이의 차이, 즉 1.5V와 같다면, 두 신호 레벨들이 확실하게 분해될 수 있다는 것을 나타낸다.
신호 소스(100)는 열잡음 효과가 제한되고 시스템 성능을 현저하게 열화시키지 않도록 충분한 최대 진폭을 갖는 신호를 생성할 것이다. 이는, 때때로 적분기(110)의 출력이 이용 가능한 전력 공급 전압보다 더 큰 값을 갖도록 요구될 수 있음을 의미한다.
도 5는 간단한 적분 회로를 도시한다. 적분기 입력 신호는 신호 소스(1000)에 의해 생성되고 잡음 소스(1010)에 의해 왜곡된다. 신호와 잡음은 가산기(1020)에 의해 더해진다. 이는 신호와 부가 잡음의 도식적인 표현이다. 실제 전자 회로에서는, 전자 부품들은 본질적으로 잡음을 생성하고, 신호에 대한 잡음의 가산은 물리적 부품 및 시스템 설계 및 레이아웃에 고유한 유도성(inductive) 및 기타 효과를 통해 발생한다.
커패시터(1040)는 단순한 적분기이다 적분기의 입력은 가산기(1020)의 출력이다. 커패시터(1040)는 스위치(1050)에 의해 리셋(reset)되며, 스위치(1050)는 적분 처리를 시작하기 전에 닫힌 위치에 있으며, 적분기를 리셋한다. 적분 처리의 시작 시, 스위치(1050)는 개방되고 커패시터(1040) 양단의 전압은 가산기(102)의 출력에서 시작된 입력 신호에 응답하여 변하기 시작한다. 적분 처리의 종료 시, 스위치(1030)는 닫히며, 적분기 출력(1060; VOUT)은 샘플링된다. 도 4는 예시적인 도면이다. 동일한 기능을 갖는 다른 유사한 적분기들의 구현도 본 기술분야의 당업자에게 자명하며 잘 알려져 있다.
적분기 출력(1060; VOUT)은 일반적으로 이용 가능한 전력 공급 전압에 의해 부과된 상한을 초과할 수 없다. 전력 공급 전압은 엄격한 전력 소비 요건으로 인해 최신 장비에서 감소하고 있다.
적분기(110)의 요구되는 출력 전압 범위와 ADC(120)의 입력 전압 범위는 이용 가능한 전력 공급 전압을 초과할 수 있다. 예를 들면, 이는 신호 발생기(100)의 출력 범위가 이용 가능한 시스템 전력 공급 전압에 근사하거나 또는 이보다 클 때 발생할 수 있다. 적분기(110)의 요구되는 출력 전압 범위가 이용 가능한 시스템 전력 공급 전압을 초과하는 경우, 적분기 출력은 포화 상태에 들어간다.
출력 전압이 최대 값, 즉 여기서는 이용 가능한 전력 공급 전압에 도달하여, 입력 신호 자극에 반응하여 값을 더 증가시킬 수 없을 때 적분기 출력 포화가 발생한다. 신호 포화는 시스템 성능 열화를 야기한다. 이러한 상태는 종래 적분기를 사 용할 때 포화를 야기할 것이며, 이의 간략화된 버전이 도 4에 도시된다. 이러한 문제에 대한 해결책은 공개되었다. 공개된 해결책이 일반적으로 갖는 특징은, 적분기가 방전되고 이벤트가 기록되는 때에, 포화 상태의 시작을 탐지하기 위해 적분기 출력을 감시하는 것이다. 이러한 해결책의 예시로서, Mazzucco는 적분기 출력의 포화를 방지하기 위한 방법을 미국 특허 제6,407,610호에서 개시한다. 본 방지 방법은, 포화의 발생을 감지하고 포화의 발생이 감지될 때 적분기를 리셋(방전)하거나 또는 적분 방향을 바꾸는 것으로 구성된다. 외부 회로는 이러한 모든 이벤트를 기록한다. 적분 주기의 끝에, 적분의 유효한 전체 범위는 기록된 리셋 이벤트의 수와 최종 적분기 출력 전압으로부터 재구성된다.
이러한 종류의 해결책은 아날로그 부품들의 정확성 요건 및 비-표준 아날로그 구현으로 인해 집적 회로(IC)에서 효과적으로 구현하기 어렵다. 적분기 출력이 포화하기 시작하는 전력 공급 전압에 가까운 잡음 환경에서 동작하는 정확한 비교기의 구현은, 바람직하지 않은 동작 특성인, 과도한 전력이 소비되는 어려운 일이다. 아날로그 IC 설계는 구현하기 어려우며 시간이 많이 소요된다. 크기, 전력 소비 및 성능이 최적화되고 완전히 결함 제거된 표준 빌딩 블록을 사용하는 것이 유리하다. 공개된 해결책은 이러한 요건을 만족하지 않는다.
본 발명의 일 측면에 따르면, 적분 방법은 입력 신호와 결합된 발진기에 의해 제공된 응답을 사용하여 입력 신호의 적분된 값을 생성하는 단계를 포함한다. 적분된 신호가 신호 자체가 아니라 발진기의 응답을 사용하여 생성되기 때문에, 입력 전압의 더 넓은 동작 범위가 적분기에 의해 지원될 수 있다. 본 발명의 적분기는 센서의 전력 공급보다 더 큰 출력 값들을 나타낼 수 있으며, 이는 발진기 출력의 포화가 발생할 수 없기 때문이다. 또한, 본 발명의 적분기는 증가된 분해능으로 모든 범위에서 전압을 나타낼 수 있다. 결과적으로 양자화 오차는 감소되고 신호의 세기 레벨은 더욱 세밀하게 압축될 수 있다.
본 발명의 다른 측면에 따르면, 적분기는 신호를 수신하기 위한 입력부, 입력부에 연결되고 신호의 값에 따라 응답을 제공하도록 동작하는 발진기, 및 발진기에 의해 제공된 응답을 적분 결과로 변형하는 메커니즘을 포함한다.
본원에 개시된 방법은 주파수 발진 회로를 기반으로 한 적분기 구현이라는 새로운 방법을 사용한다. 주파수 발진 회로들은 표준 IC 컴포넌트 블록이며, 여기에 개시된 단점들에 의해 영향 받지 않는다.
또한 본원에 개시된 새로운 방법은 매우 높은 정확성 및 동작 범위로 이용 가능한 전력 공급 전압을 초과하는 출력 신호 값들을 공급할 수 있는 정확한 적분기를 구현한다.
도 1은 적분기를 포함한 센서 장치에 통상적으로 포함되는 일부 구성요소들을 도시하는 블록도이다.
도 2는 적분기의 동작을 도시하기 위해 제공된, 신호 값 및 대응하는 적분된 신호 값의 그래프이다.
도 3은 시간에 대해 적분된 한 쌍의 신호, 및 양자화 스케일을 도시하는 그래프이며, 양자화를 설명하기 위해 사용된다.
도 4A 및 4B는 열잡음에 의해 영향 받은 신호들을 도시하는 그래프이다. 도 4A는 열잡음의 효과가 적은 양의 신호 세기 간격에 혼동을 야기하는 방법을 도시하며, 도 4B는 더 큰 세기의 신호 간격이 적분기 출력 값 혼동의 가능성을 줄이는 방법을 도시한다.
도 5는 통상적인 집적 회로 적분기의 회로도이다.
도 6A-6D는 각각의 다른 형태의 발진기의 출력을 도시하는 그래프들이다.
도 7A는 도 7B에 도시된 발진기 입력에 응답하여 발진기의 주파수 파형이 변하는 것을 도시하는 그래프이다.
도 8A 및 8B는 각각 본 발명의 위상 언래핑(phase unwrapping) 기술을 설명하기 위해 사용된 그래프이다.
도 9A 및 9B는 도 8A-8B의 언래핑 방법을 사용하여 결정된, 발진기 위상을 도시하는 그래프들이며, 적분기 출력 신호(9B)는 본 발명의 신호 적분 성능을 설명하기 위해 사용된다.
도 10은 본 발명의 원리에 따라 동작하는 적분기에 포함될 수 있는 대표적인 구성요소들을 도시하는 회로도이다.
본 발명은 입력 신호를 적분하기 위해 발진기의 주파수 응답을 사용하는 적분 방법 및 적분기를 제공한다. 본 발명은 신호의 전압과 발진기 출력의 주파수 사이에 관계가 있고, 발진기 출력의 위상들은 집적된 신호 값과 상관될 수 있다는 것을 인식한다. 상관은 집적된 출력 값들이 높은 정도의 분해능을 갖도록 하며, 양자화 오차와 관련된 문제를 극복할 수 있게 한다. 또한 적분기 출력 값이 단순한 전압이 아닌 발진기 위상을 기초로 하기 때문에, 결과의 정확성은 향상되며, 포화가 발생하지 않을 것이다.
이제 도 6-10을 참조하여 본 발명을 설명하도록 한다. 발진기는 본 기술분야에 공지된 한 종류의 회로이다. 발진 회로의 출력은 다양한 형태를 가질 수 있지만, 모두 주기적, 즉 출력 파형이 반복적이다. 출력 파형의 한 번 반복은 한 발진 사이클을 포함하며, 사이클의 기간은 발진 주기로 정의된다. 발진 주파수 fosc는 단위 시간당 발진 주기들의 수로 정의되며, 이는 통상 헤르츠(초당 발진 주기들)로 측정될 수 있다. 보통, 발진기의 각 주파수는 ω = 2πfosc로 정의되며, 하나의 완성된 발진 사이클은 2π 라디안의 위상각 θ을 이동한다.
임의의 시간 t=0에서의 시스템 상태인 초기 상태는 발진기와 관련된다. 초기 상태의 예시는 t=0에서의 라디안으로 측정된 발진기의 초기 위상일 수 있다. 도 6A-D는 발진 회로의 일반적인 출력 파형들을 도시한다. 본 기술분야에 공지되어 있듯, 도 6A-D는 각각 정현파, 삼각파, 톱니파 및 구형파인 발진기들의 출력 파형을 도시한다. 모든 경우에 도시된 피크 전압 범위는 1V이다.
전자 발진 회로의 발진 주파수는 고정될 수 있거나 가변 될 수 있다. 가변 발진 주파수를 갖는 일반적인 발진기는 전압-제어 발진기(VCO)이다. 최소한 VCO는 전압 입력을 가지며, 전압 입력에서의 신호 전압 Sin은 발진 주파수를 제어한다. 전압은 옴의 법칙을 통해 전류와 관계 있으며, 신호 Sin는 전압 특성보다는 전류를 통해 발진 주파수를 제어한다고 할 수 있다.
또한 VCO는 발진 공칭 주파수 fnom를 가질 수 있다. VCO는 주파수 제어 입력 Sin 레벨이 존재하지 않거나, 예컨대 0V와 같은, 발진 공칭 주파수를 변경하지 못하는 값을 갖는 경우에 fnom에서 발진한다. 발진 공칭 주파수는 0Hz를 포함한 임의의 특정된 값을 가질 수 있다.
VCO의 출력 주파수는 입력 신호의 진폭 변화에 응답하여 변한다. 따라서 VCO의 순간 발진 주파수는 VCO의 발진 공칭 주파수와 임의의 값 fdelta만큼 차이 날 것이며, finst = fnom + fdelta로 주어질 것이며, 이때 fdelta = fgain ·Sin이다. 본 예시에서, fdelta는 초당 라디안으로 측정되며, fgain 는 초당 볼트당 라디안으로 측정되고, Sin은 볼트로 측정된다.
도 7A는 VCO의 입력 및 출력 신호들을 도시한다. VCO출력의 발진 주파수는 도 7B에 도시된 것과 같이 입력 신호 진폭의 변화에 응답하여 변화한다. VCO 출력 세그먼트(700)는 입력 신호 세그먼트(720)에 대응한다. VCO 출력 세그먼트(710)는 입력 신호 세그먼트(730)에 대응한다. VCO 출력 세그먼트(700)의 발진 주파수는 VCO 출력 세그먼트(710)의 발진 주파수보다 낮다. 입력 신호 세그먼트(720)의 진폭은 입력 신호 세그먼트(730)의 진폭보다 작다. 따라서 fgain 은 양의 값을 가지며, 발진 VCO 주파수는 입력 제어 신호 진폭과 정비례한다.
또한 VCO 는 RESET/ENABLE과 같은 추가 입력을 가질 수 있다. RESET/ENABLE의 기능은, RESET 상태에서, VCO 출력 파형을 피크-피크 간 전압 범위 내의 임의의 값일 수 있는 미리 정해진 전압으로 리셋하는 것이다. RESET/ENABLE의 기능은, ENABLE 상태에서, VCO 출력이 발진하도록 하는 것이다.
VCO 는 출력 Vout 을 갖는다. 발진의 각 주기 동안, Vout 는 2π 라디안의 각 위상을 이동한다. 이것은 출력 위상이 측정 가능한 2π의 모듈로(modulo)이고, 정확히 2π로 구분한 위상에서의 발진 출력 값들은 동일하다는 것을 의미한다. 도 6은 몇 가지 일반적인 VCO 출력 파형들을 도시한다. 완성된 주기 동안, 도 6의 각 파형은 2π 라디안들을 정확히 이동하며, 정확히 2π로 구분한 위상에서의 파형 값들은 모든 파형에 대해 동일하다.
한 주기의 서브셋 동안 발진기 출력에 의해 이동된 위상은, 상기 한 주기의 서브셋의 시작과 끝을 표시하는 두 시점에서 발진기 출력을 샘플링하고, 각 샘플과 관련된 위상을 식별하고 두 위상을 감산함으로써 결정된다.
발진 한 주기 이상의 지속 시간 동안 발진기 출력에 의해 이동된 위상은, 두 시점에서의 VCO 출력의 직접 관측을 기초로 한 방법을 사용할 때 2π 라디안의 모 듈로에 의해서만 결정될 수 있다. 본 발명에서, 적분은 여기서 적분 주기이라 칭하는 시구간에 걸쳐 발생할 수 있으며, 본 발명의 일 측면에 따라 발진기 신호가 적분 주기 동안 이동된 위상의 수는 누적된다. 본 발명은 불명료를 해결하고 고 분해능과 동작 범위 출력 신호를 제공하기 위해서 VCO 출력에 의해 이동된 주기들의 수 또는 VCO 출력에 의해 이동된 주기의, 중요한 비율을 카운트하는 부가 기능을 포함한다.
시구간에서 VCO 출력에 의해 이동된 주기들의 수 또는 VCO 출력에 의해 이동된 주기의 중요한 비율을 카운트하거나, 또는 위상을 '언래핑'하는 회로는 다양한 형태로 쉽게 구현될 수 있다. 이러한 회로와 관련된 파형은 도 8A 및 8B에 도시된다. 도 8A의 VCO 출력은 삼각 파형이다. 시간 t=0, 0.5TP 및 TP에서, VCO 출력 파형은 0, π 및 2π 라디안의 진행에 대응하는 900, 910 및 920으로 표기된 상태에 도달한다.
위상 언래핑 회로의 출력은 시간 t=0, 0.5TP 및 TP에서의 상태를 0, V 및 2V 진폭의 레벨로 변화시킨다. 과도 시간들은 930, 940 및 950으로 표기되고, 이들은 각각 900, 910 및 920으로 표기된 VCO 출력 상태와 대응한다. 따라서 위상 언래핑 회로는 발진기 출력 신호의 주기들의 각각의 개수를 적분된 출력 전압과 관련시킨다.
VCO 출력과 VCO 출력의 한 주기 동안 도시된 위상 언래핑 회로의 출력 사이의 관계는, 임의의 수의 VCO 출력 주기들에 걸쳐 미리 정해진 양만큼 값이 증가하 는 위상 언래핑 회로의 출력으로 연장될 수 있으며, 각 시간에 VCO 출력은 0 및 π (2π의 모듈로) 위상 값들을 통과한다. 위상 언래핑 기능을 구현하고 VCO 출력에 의해 이동된 언래핑된 위상의 값들을 표시하는 다른 방법들이 존재하고, 본 발명이 본원에 개시된 특정 방법에 제한되지 않음은 본 기술분야의 당업자에게 명백하다.
VCO 출력에 의해 이동된 총 위상은 두 항의 합에 의해 주어진다. 제 1 항은 위상 언래핑 회로에 의해 기록된 총 언래핑된 위상이다. 제 2 항은 위상 언래핑 회로 출력의 최근 업데이트 이후로 VCO 출력에 의해 이동된 총 위상이다. 이 양은 VCO 출력의 직접 측정에 의해 명확히 얻을 수 있다.
도 10은 Palm Bay, FL 32905 소재의 Intersil™ Corporation에 의해 공급된 상업적으로 이용 가능한 IC인 ICL8038의 VCO 서브셋의 간략화된 블록도를 포함한다. 본 발명의 추가적인 위상 언래핑 로직(835), 총 위상 이동 로직(840) 및 VCO RESET/ENABLE 기능(805)이 추가된다.
전류 소스들(860 및 855)은 각각 발진하는 출력을 생성하기 위해서 커패시터(845)를 충전하고 방전한다. 커패시터(845)의 충전 및 방전은 플립플롭(825)에 의해 제어되고 전류 소스(860 또는 855)를 커패시터(845)에 연결하는 스위치(865)에 의해 결정된다.
플립플롭(825)은 비교기들(815 및 820)에 의해 트리거될 때 상태를 변경한다. 비교기(815)는 커패시터가 미리 정해진 고 전압에 도달할 때 트리거 된다. 비교기(820)는 커패시터(845)가 미리 정해진 저 전압에 도달할 때 트리거 된다. 따라서 비교기들은 발진하는 출력의 모양과 전압을 조절한다.
비교기(815)가 트리거 될 때, 플립플롭(825)은 스위치(865)가 닫히도록 상태를 변경한다. 전류 소스(860)의 전류 I2는 커패시터(845)를 방전시켜 커패시터(845) 양단 전압을 감소시킨다. 커패시터(845) 양단 전압의 감소는 즉시, 비교기(815)가 상태를 변경하도록 한다.
커패시터(845) 양단 전압이 충분히 낮은 값으로 감소하면, 비교기(820)가 트리거된다. 비교기(820)가 트리거되면, 플립플롭(825)은 스위치(865)가 열리도록 상태를 변경한다. 전류 소스(855)의 전류 I1는 커패시터(845)를 충전시켜 커패시터(845) 양단 전압을 증가시킨다. 커패시터(845) 양단 전압의 증가는 즉시 비교기(820)가 상태를 변경하도록 한다.
커패시터(845) 양단 전압이 충분히 높은 값으로 증가하면, 비교기(815)는 다시 트리거되어 플립플롭(825)이 상태를 변경하고 커패시터(845) 충전/방전 사이클이 반복된다.
커패시터(845)에 수용된 전하와 커패시터(845) 양단 전압의 관계는 Q=CV 이며, 여기서 C는 패럿으로 측정된 커패시터(845)의 커패시턴스이며, Q는 쿨롱으로 측정된 커패시터(845)에 수용된 전하이며, V는 볼트로 측정된 커패시터(845) 양단 전압이다.
일정시간 ΔT 동안 흐른 일정한 전류(I)로 인한 커패시터(845)에 수용된 전하의 변화는 ΔQ=IΔT 로 주어지며, 여기서 ΔQ는 쿨롱으로 표시되는 커패시터(845)에 수용된 전하의 변화이며, I는 암페어로 표시되는 전류 값이며, ΔT는 초 로 표시된 전류가 흐른 일정 시간이다. 일정한 전류는 시간의 함수로서 커패시터(845)에 수용된 전하에 있어서 선형 변화를 야기한다. 시간의 함수로서 커패시터(845)에 수용된 전하의 선형 변화는 시간의 함수로서 커패시터(845) 양단 전압의 선형 변화를 야기한다.
전류 소스들(855 및 866)에서 생성된 전류들(I1 및 I2)의 일정한 값은 커패시터(845) 양단 전압이 선형적으로 증가 및 감소하여 삼각 파형을 생성한다. 전류들 I1 및 I2의 순효과(net effect)가 동일하다면, 커패시터(845) 양단의 삼각 전압 파형의 상승 세그먼트와 하강 세그먼트는 도 6C에서 도시된 것과 같이 대칭적이다. I1 및 I2의 순효과가 동일하지 않다면, 커패시터(845) 양단의 삼각 전압 파형의 상승 세그먼트와 하강 세그먼트는 비대칭적이다. 전류(I1)의 순효과가 전류(I2)의 순효과보다 매우 작아지는 제한에서, 커패시터(845) 양단 삼각 전압 파형은 도 6B에 도시된 톱니 파형이 된다.
커패시터(845)를 충전하고 방전하는데 필요한 시간은 전류 소스들(860 및 855)에서 생성된 전류들 I1 및 I2의 크기에 의해 결정된다. 비교기들(815 및 820)을 트리거하는 전압 레벨로 커패시터(845)를 충전하고 방전하는데 필요한 시간들의 합이 VCO 발진 주기를 결정한다. 그러므로 전류 I1 및 I2의 크기가 VCO 발진 주기 및 주파수를 결정한다.
입력(870)에 인가된 제어 신호는 전류 소스들(860 및 855)을 제어하며, 따라 서 VCO 발진 주파수를 제어한다. 도시되어 있지는 않지만, 본 기술분야의 당업자에게 잘 알려진 간단한 전압 또는 전류 스플리터는 파형 대칭성을 조절하기 위해서 870에 인가된 제어 신호와 전류 소스들(860 및 855) 사이에 추가될 수 있다.
커패시터(845) 양단 전압의 반전은 플립플롭(825)의 상태에 의해 제어된다. 카운터(835)가 트리거되고, 플립플롭(825)이 상태를 변경할 때마다 상응하여 이의 출력 상태를 수정한다. 카운터(835) 출력 상태의 변화는 도 8B에 도시된 바와 같이 수정된 전압 레벨일 수 있다. 다른 전압 레벨 수정 방식들은 개별 상태가 분해 가능한 동안에 사용될 수 있다. 또한 카운터(835) 출력은 B 비트를 포함한 디지털 워드로 구성된 디지털 포맷일 수 있다. 이와 같은 경우에, 출력 상태의 변화는 다른 상태들이 하나 이상의 비트에 있어서 다른 이진수일 수 있다.
카운터(835)의 출력 상태는 플립플롭(825)이 상태를 변경하는 매 시간 변하고, 따라서 VCO 출력이 이의 최소 및 최대 값들에 도달한 횟수를 카운트한다. 카운터(835)의 출력 상태가 짝수라면, VCO 출력은 2π 라디안의 정수배를 이동한 것이다. 그리고 VCO 출력에 의해 이동된 2π 라디안의 수는 카운터(835)의 출력 카운트를 2로 나눔으로써 주어진다.
만약 카운터(835)의 출력 상태가 홀수라면, VCO 출력에 의해 이동된 2π 라디안의 수는 정수부 및 분수부를 갖는다. VCO 출력에 의해 이동된 2π 라디안의 수의 정수부는 카운터(835)의 출력 상태에서 1을 빼서 얻어진 수를 2로 나눔으로써 주어진다. VCO 출력에 의해 이동된 2π 라디안의 수의 분수부는 파형의 상승 세그먼트와 하강 세그먼트 사이의 비대칭 정도에 좌우되며, 본 기술분야의 당업자는 이 를 쉽게 얻을 수 있다. 예를 들면, 파형의 상승 세그먼트가 파형의 하강 세그먼트보다 2배 더 길다면, 완료하는데 발진 주기의 2/3가 필요하다.
커패시터(845) 양단 전압은 플립플롭(825) 상태의 마지막 변경 후의 VCO 출력에 의해 이동된 위상에 비례한다. 이는 만약 a) 비교기들(815 및 820)의 트리거 전압들(즉, VCO 출력의 최대 및 최소 전압들) 및 b) VCO 출력 파형의 상승 및 하강 세그먼트들 간의 비대칭들이 알려진다면, 본 기술분야의 당업자가 쉽게 알 수 있다. 예를 들면, 만약 a) VCO 출력 전압이 파형의 상승 세그먼트에서 최소 및 최대 값 사이의 중간이고, b) 파형의 상승 세그먼트가 파형의 하강 세그먼트보다 2배 더 길다고 가정하면, 파형 측정은 발진 주기의 1/3에서 이뤄진다.
VCO 출력에 의해 이동된 총 위상은, 전압 위상 변환기(840)에 의해 그리고 카운터 및 위상 변환기(counter and phase converter; 835)에 의해 기록된, VCO 출력에 의해 이동된 위상을 더함으로써 얻어진다. 이 기능은 합산기(880)에 의해 수행되고, 출력(890)에서 이용 가능하게 만들어진다.
스위치(850)는 캐패시터(845)를 리셋하고, VCO 발진기 출력을 전압 소스(810)에 의한 초기 전압 출력으로 리셋한다. 플립플롭(825)은 신호(895)에 의해 리셋된다. 플립플롭(825)의 리셋 상태 및 VCO 출력 파형의 상승 및 하강 세그먼트들 간의 비대칭 정도와 함께 전압 소스(810)의 초기 전압은 VCO 출력 파형의 초기 위상을 결정하기에 충분하다. 이러한 유도는 본 기술분야의 당업자에게 잘 알려져 있다.
본 기술분야에 공지되어 있고 ICL8083에 개시되어 있듯이, 정현, 구형 및 톱 니 파형들이 본원에서 개시된 기본적인 삼각 파형을 사용하여 추가적인 내부 회로에 의해 생성된다는 것을 본원에서 언급한다. 그러므로 여기에서 설명된 아이템들은 다른 VCO 출력 파형 형태에도 동등하게 적용된다.
위상과 주파수는 미분 관계를 갖는다. 지속 시간(ΔT) 동안 발진기 출력(Vout)에 의해 이동된 총 위상은 수학적으로 Δθ = ∫finst dt = ∫(fnom + fgain ·Sin) dt 으로 주어지며, 여기서 상한과 하한은 지속 시간(ΔT)이다. 적분항들을 분리하면, Δθ = ∫(fnom + fgain·Sin) dt = ∫fnom dt + ∫fgain ·Sin dt = K + fgain·∫Sin dt 이며, 여기서 K 항은 상수 값 fnom 및 ΔT(적분 시간)의 함수로서 상수이며, 따라서 잘 알려져 있다. fnom=0 인 특정 경우에, K=0 이고 Δθ = fgain · ∫Sin dt 이다.
제 2 항은 상수 배율 fgain와 입력 신호 Sin의 적분인 ∫Sin dt 항으로 구성된다. fgain·∫Sin dt 항은 시간 주기 ΔT의 마지막의 Δθ 값에서 K의 값을 감산함으로써 쉽게 얻을 수 있다: fgain ·∫Sin dt = Δθ - K 이고, 따라서 ∫Sin dt = (Δθ - K)/fgain 이다. fnom=0, 즉 K=0 인 특정 경우에, ∫Sin dt = Δθ/fgain 이다.
위의 관계는 VCO 제어 입력 신호 Sin 및 시간 주기 ΔT 동안의 VCO 또는 발진기 출력에 의해 이동된 위상(Δθ) 간의 미분 관계를 입증한다. 도 9A 및 9B는 이러한 등가를 그래프로 도시한다. 도 9A는 시간 함수로서 VCO 출력에 의해 이동된 위상을 도시한다. 도 9B는 입력 제어 신호 Sin의 시간에 대한 적분을 도시한다.
Sin은 2개의 상수 세그먼트들로 구성되며, 도 7B에서 720으로 표기된 제 1 세그먼트들은 도 7B에서 730으로 표기된 제 2 세그먼트들보다 더 낮은 값을 갖는다.
적분기 출력 세그먼트(620)는 더 낮은 값 Sin 세그먼트(720)가 적분기의 입력이었을 때의 Sin의 시간의 함수로써의 적분 출력이다. 적분기 출력 세그먼트(630)는 더 높은 값 Sin 세그먼트(730)가 적분기의 입력이었을 때의 Sin의 시간의 함수로써의 적분 출력이다.
더 낮은 값 Sin 세그먼트(720)는 VCO가 더 높은 값 Sin 세그먼트(730)보다 더 낮은 주파수로 발진하게 한다. 도 7A의 파형 세그먼트(700)는 더 낮은 VCO 발진 주파수를 도시한다. VCO 입력에서 더 높은 값 Sin 세그먼트는 VCO가 더 낮은 Sin 세그먼트보다 더 높은 주파수로 발진하게 한다. 도 7A의 파형 세그먼트(710)는 더 높은 VCO 발진 주파수를 도시한다.
도 9A는 시간의 함수로 VCO에 의해 이동된 위상을 도시한다. 세그먼트(600)는 VCO 출력 세그먼트(700)에 상응한다. 세그먼트(610)는 VCO 출력 세그먼트(710)에 상응한다. 세그먼트(600)는 세그먼트(610)보다 더 낮은 위상 누적 비율을 나타낸다. 위상 누적 비율은 시간의 함수로써 VCO에 의해 이동된 위상의 적분이며, 라디안 단위로 표현될 수 있다. VCO가 단위 위상을 이동하는 속도는 발진 주파수이 며, 초당 라디안 단위로 표현될 수 있다.
VCO 제어 신호 입력 파형 세그먼트(720)는 VCO가 파형 세그먼트(700)를 출력하도록 한다. 시간의 함수인 VCO 출력 위상의 그래프는 곡선 세그먼트(600)를 생성한다. VCO 제어 신호 입력 파형 세그먼트(730)는 VCO가 파형 세그먼트(710)를 출력하도록 한다. 시간의 함수인 VCO 출력 위상의 그래프는 곡선 세그먼트(610)를 생성한다.
도 9A 및 9B에 도시된 파형들은 형태가 동일하며, 도 9A에서 fnom=0, 즉 K=0인 상수 fgain 및 K와 관련된다. 도 9A 및 9B에서 도시된 파형들은 형태가 동일하며, fgain≠0 이고 K=0인 상수들 fgain 및 K과 관련된다. 따라서 입력 신호 Sin의 시간 도메인 적분은 입력 신호 Sin의 위상 도메인 적분과 기능적으로 동일하다. 입력 신호 Sin의 시간 도메인 적분과 입력 신호 Sin의 위상 도메인 적분은 두 상수들을 통해 관련되며, 이들 중 하나는 0일 수 있다.
신호 적분을 수행하기 위해 여기에서 개시된 방법을 사용하면 종래 적분기들보다 뛰어난 장점들을 가지며 종래 적분기들과 관련된 어려운 성능 문제들을 해결한다. 한 가지 장점은 적분기 출력을 포화시키는 입력 신호의 잠재성을 해결하는 것이다. VCO 또는 발진기 출력들은 어떠한 환경에서도 초과하지 않도록, 상한과 하한(피크 값들)에 의해 엄격히 제한된다. 그러므로 출력 전압 포화 상태는 발생할 수 없다.
다른 장점은 양자화 잡음 문제를 해결하는 것이다. 도 3에서 도시된 바와 같이, 낮은 레벨 신호(310)는 현저하고 수용될 수 없는 양자화 잡음에 의해 왜곡된다. 위상 측정을 기반으로 한 적분은 적분 시간 ΔT 동안 발진기 출력 Δθ에 의해 이동된 위상을 측정한다. 적분 시간 ΔT 동안 발진기 출력 Δθ에 의해 이동된 위상은 적분 시간 ΔT 동안 입력 제어 신호의 적분에 비례하며, 이 둘은 비례한다. 최소 Δθ 값은 가장 작은 적분 출력에 대해 발생한다. 그러나 fgain · ∫Sin dt = Δθ - K 이며, 여기서 K는 상수이다. 그러므로 Δθ - K는, VCO 이득 fgain을 간단히 조절함으로써, 이의 최소를 포함한, ∫Sin dt 의 임의의 주어진 값에 대해 특정 값으로 독립하여 설정될 수 있다. 적분기의 이득, 및 그에 따른 측정된 적분기 출력 변수의 최소 값을 설정하는 능력은 종래 적분기들과 관련된 양자화 잡음 문제를 제거한다.
또 다른 장점은 가변 발진 회로가 다양한 종류의 시스템의 일반적이고 기본적인 빌딩 블록이라는 점이다. 그러므로 이들은 다양하게 이용할 수 있고 매우 최적화되어 있다.
따라서, 발진기를 기초로 한 적분기는 양자화 잡음과 동작 범위 또는 출력 포화가 없다는 점에서 종래 적분기들보다 매우 뛰어나다. 다른 장점들도 있으며, 이는 본 기술분야의 당업자에게 자명하다.
본 발명의 다양한 예시적인 실시예들이 기술되었지만, 예시된 실시예들에 대한 수정 및 이들의 변형이 본원에 개시된 발명적인 개념으로부터 벗어나지 않고 만 들어질 수 있다는 것을 본 기술분야의 당업자들은 이해할 것이다. 또한, 바람직한 실시예들이 다양한 예시적인 구조들과 연결하여 기술되었지만, 본 기술분야의 당업자는 시스템이 다양한 특정 구조들을 사용하여 내장될 수도 있음을 인식할 것이다. 따라서 본 발명을 제한하는 것으로 보여서는 안 되며, 오직 첨부된 청구범위의 사상 및 범위에 의해서만 제한된다.

Claims (16)

  1. 시간 주기 동안 입력 신호를 적분하는 방법에 있어서,
    상기 입력 신호에 결합된 전압 제어 발진기에 의해 제공된 출력 파형의 이동된 주기들의 합을 누적하여 생성된 위상 정보를 이용하여 상기 입력 신호의 적분 값을 생성하는 단계를 포함하는 입력 신호를 적분하는 방법.
  2. 제1항에 있어서,
    상기 출력 파형은 상기 입력 신호의 값에 반응하여 주파수가 변하는 입력 신호를 적분하는 방법.
  3. 제1항에 있어서,
    상기 생성하는 단계는
    상기 시간 주기의 끝에서 상기 출력 파형의 위상을 식별하는 단계를 더 포함하되,
    상기 적분 값은 상기 위상과 상기 이동된 주기들의 합에 의하여 결정되는 입력 신호를 적분하는 방법.
  4. 제2항에 있어서,
    상기 입력 신호의 세기에 따라 상기 전압 제어 발진기의 주파수를 조절하는 단계를 더 포함하는 입력 신호를 적분하는 방법.
  5. 적분기에 있어서,
    입력 신호를 수신하는 입력부;
    적분된 신호를 제공하는 출력부;
    상기 입력부와 결합되고 상기 입력 신호의 값에 따라 출력 파형 응답을 제공하도록 동작하는 발진기; 및
    상기 적분기의 결과를 제공하기 위해 적분 주기 동안 상기 출력 파형의 이동된 주기들의 합을 누적하는 것을 포함하여 상기 발진기에 의하여 제공되는 상기 출력 파형 응답을 처리하는 로직을 포함하는 적분기.
  6. 제5항에 있어서,
    상기 적분 주기의 시작과 끝 사이에서 상기 출력 파형의 위상의 차이를 식별하여 상기 출력 파형의 이동된 위상을 결정하는 로직을 포함하는 적분기.
  7. 제6항에 있어서,
    상기 이동된 위상을 결정하기 위한 로직은 전압- 위상 변환기를 포함하는 적분기.
  8. 제5항에 있어서,
    상기 로직은
    상기 적분 주기의 끝에서 상기 출력 파형의 위상을 결정하기 위한 로직을 더 포함하고, 상기 적분기의 결과는 상기 이동된 주기들의 합과 위상에 따라 결정되는 것을 포함하는 적분기.
  9. 제5항에 있어서,
    상기 발진기는
    상기 입력 신호의 세기에 따라 상기 발진기의 주파수를 조절하기 위한 입력부를 포함하는 적분기.
  10. 제5항에 있어서,
    상기 발진기는 전압 제어 발진기인 적분기.
  11. 제5항에 있어서,
    상기 발진기는 전류 제어 발진기인 적분기.
  12. 적분방법에 있어서,
    입력 신호를 상기 입력 신호의 값에 관련된 주파수를 갖는 파형으로 변환하는 단계; 및
    상기 신호의 적분된 값을 생성하기 위하여 상기 파형에 의하여 이동된 위상들의 합을 누적하는 단계를 포함하는 적분방법.
  13. 적분기에 있어서,
    입력 신호를 상기 입력 신호의 값에 관련된 주파수를 갖는 파형으로 변환하는 수단; 및
    상기 신호의 적분된 값을 생성하기 위하여 상기 파형에 의하여 이동된 위상들의 합을 누적하기 위한 수단을 포함하는 적분기.
  14. 삭제
  15. 삭제
  16. 삭제
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