KR100982712B1 - 강유전체 메모리 장치 및 그 제조 방법, 반도체 장치의제조 방법 - Google Patents

강유전체 메모리 장치 및 그 제조 방법, 반도체 장치의제조 방법 Download PDF

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Abstract

본 발명은 강유전체 커패시터의 하부 전극 아래에 형성되는 자기 배향막과, 그 아래의 도전성 플러그의 사이에, 두께 10nm 이하의 얇은 SiOCH막을 형성하여, 상기 자기 배향막에 대한 도전성 플러그 중의 결정립 배향의 영향을 차단하고, 더욱이 상기 SiOCH막 표면을 질화함으로써, 자기 배향막 중의 금속 원소가 산화막 표면의 산소에 포획되어 초기의 자기 배향성이 발현되지 않게 되는 문제를 피한다.
Figure R1020087007878
강유전체 메모리 장치, 반도체 장치, 강유전체 커패시터, 도전성 플러그, SiOCH막

Description

강유전체 메모리 장치 및 그 제조 방법, 반도체 장치의 제조 방법{FERROELECTRIC MEMORY, METHOD OF MANUFACTURING THE SAME, AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 일반적으로 반도체 장치에 관한 것이며, 특히 강유전체 커패시터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
강유전체 메모리는 전압 구동되는 불휘발성 반도체 메모리 소자이며, 고속으로 동작하고, 소비 전력이 작으며, 게다가 전원을 차단하더라도 유지하고 있는 정보가 소실되지 않는 바람직한 특성을 갖고 있다. 강유전체 메모리는 이미 IC 카드나 휴대 전자 기기에 사용되고 있다.
도 1은 이른바 스택형이라 불리는 강유전체 메모리 장치(10)의 구성을 나타낸 단면도이다.
도 1을 참조하면, 강유전체 메모리 장치(10)는 이른바 1T1C형의 장치이며, 실리콘 기판(11) 위에 소자 분리 영역(11I)에 의해 획성(劃成)된 소자 영역 중 11A에 2개의 메모리 셀 트랜지스터가 비트선을 공유하여 형성되어 있다.
보다 구체적으로는, 상기 실리콘 기판(11) 중에는 상기 소자 영역(11A)으로서 n형 웰이 형성되어 있고, 상기 소자 영역(11A) 위에는, 폴리실리콘 게이트 전 극(13A)을 갖는 제1 MOS 트랜지스터와 폴리실리콘 게이트 전극(13B)을 갖는 제2 MOS 트랜지스터가, 각각 게이트 절연막(12A 및 12B)을 거쳐 형성되어 있다.
또한, 상기 실리콘 기판(11) 중에는, 상기 게이트 전극(13A)의 양 측벽면에 대응하여 p-형의 LDD 영역(11a, 11b)이 형성되어 있고, 또 상기 게이트 전극(13B)의 양 측벽면에 대응하여 p-형의 LDD 영역(11c, 11d)이 형성되어 있다. 여기서, 상기 제1 및 제2 MOS 트랜지스터는 상기 소자 영역(11A) 중에 공통으로 형성되어 있기 때문에, 동일한 p-형 확산 영역이 LDD 영역(11b)과 LDD 영역(11c)으로서 공용되어 있다.
상기 폴리실리콘 게이트 전극(13A) 위에는 실리사이드층(14A)이, 또 폴리실리콘 게이트 전극(13B) 위에는 실리사이드층(14B)이, 각각 형성되어 있으며, 또한 상기 폴리실리콘 게이트 전극(13A)의 양 측벽면 및 상기 폴리실리콘 게이트 전극(13B)의 양 측벽면 위에는, 각각의 측벽 절연막이 형성되어 있다.
또한, 상기 실리콘 기판(11) 중에는, 상기 게이트 전극(13A) 각각의 측벽 절연막 외측에 p+형의 확산 영역(11e 및 11f)이 형성되어 있고, 또한 상기 게이트 전극(13B) 각각의 측벽 절연막 외측에는 p+형의 확산 영역(11g 및 11h)이 형성되어 있다. 단, 상기 확산 영역(11f와 11g)은 동일한 p+형 확산 영역으로 구성되어 있다.
또한, 상기 실리콘 기판(11) 위에는, 상기 실리사이드층(14A) 및 측벽 절연 막을 포함하여 상기 게이트 전극(13A)을 덮도록, 또 상기 실리사이드층(14B) 및 측벽 절연막을 포함하여 상기 게이트 전극(13B)을 덮도록, SiON막(15)이 형성되어 있고, 상기 SiON막(15) 위에는 SiO2로 이루어지는 층간 절연막(16)이 형성되어 있다. 또한, 상기 층간 절연막(16) 중에는 상기 확산 영역(11e, 11f(따라서 확산 영역(11g)), 11h)을 각각 노출하도록 컨택트 홀(16A, 16B, 16C)이 형성되고, 상기 컨택트 홀(16A, 16B, 16C)에는 Ti막과 TiN막을 적층한 밀착층(17a, 17b, 17c)을 거쳐, W(텅스텐)로 이루어지는 비어(via) 플러그(17A, 17B, 17C)가 형성된다.
또한, 상기 층간 절연막(16) 위에는, 상기 텅스텐 플러그(17A)에 컨택트하여, 하부 전극(18A)과 다결정 강유전체막(19A)과 상부 전극(20A)을 적층한 제1 강유전체 커패시터(C1)가, 또 상기 텅스텐 플러그(17C)에 컨택트하여, 하부 전극(18C)과 다결정 강유전체막(19C)과 상부 전극(20C)을 적층한 제2 강유전체 커패시터(C2)가 형성되어 있다.
또한, 상기 층간 절연막(16) 위에는 상기 강유전체 커패시터(C1, C2)를 덮도록 Al2O3으로 이루어지는 수소 배리어막(21)이 형성되며, 상기 수소 배리어막(21) 위에는 다음 층간 절연막(22)이 더 형성되어 있다.
또한, 상기 층간 절연막(22) 중에는, 상기 강유전체 커패시터(C1)의 상부 전극(20A)을 노출하는 컨택트 홀(22A)과, 상기 비어 플러그(17B)를 노출하는 컨택트 홀(22B)과, 상기 강유전체 커패시터(C2)의 상부 전극(20C)을 노출하는 컨택트 홀(22C)이 형성되고, 상기 컨택트 홀(22A)에는 Ti막과 TiN막을 적층한 밀착층(23a, 23b, 23c)을 각각 거쳐 텅스텐 플러그(23A, 23B, 23C)가 각각 형성된다.
또한, 상기 층간 절연막(22) 위에는, 상기 텅스텐 플러그(23A, 23B, 23C)에 각각 대응하여, Ti/TiN 적층 구조의 배리어 메탈막을 따라, Al 배선 패턴(24A, 24B, 24C)이 형성되어 있다.
[발명의 개시]
[발명이 해결하고자 하는 과제]
그런데, 이와 같은 강유전체 메모리 장치에서는, 강유전체 커패시터(C1, C2) 중에 있어서의 강유전체막(19A 또는 19C)의 결정 배향이 중요하다.
PZT(Pb(Zr, Ti)O3) 등의 이른바 페로브스카이트막은 정방정계에 속하고, 강유전성을 특징짓는 자발 분극은 결정 격자 중, Zr이나 Ti 원자의 c축 방향으로의 변위에 의해 유기(誘起)된다. 그래서, 이와 같은 다결정 페로브스카이트막을 사용하여 강유전체 커패시터의 커패시터 절연막을 형성하는 경우, 강유전체막을 구성하는 개개의 결정립의 c축 방향은 전계가 인가되는 방향에 대하여 평행한 방향, 따라서 커패시터 절연막의 면에 대하여 수직인 방향으로 배향하는 것이 이상적이다((001)배향). 이에 대하여, 상기 c축이 상기 커패시터 절연막의 면 내에 배향한 경우에는((100)배향), 커패시터에 구동 전압을 인가하더라도, 원하는 자발 분극을 유기할 수는 없다.
그러나, 페로브스카이트막에서는 정방정계라고는 하더라도 c축과 a축의 차는 근소하며, 이 때문에 통상의 제법으로 형성한 PZT막에서는, (001)배향한 결정립과 (100)배향한 결정립이 거의 같은 수로 발생하고, 그 밖의 방위의 것도 발생함을 고려하면, 실제로 강유전체 커패시터의 동작에 기여하는 결정의 비율은 얼마 안 되었다. 이와 같은 사정에서, 종래, 강유전체 메모리의 기술분야에서는, 강유전체막(19A, 19C)을, 전체로서 (111)배향막으로서 형성하고, 배향 방향을 <111> 방향으로 정렬함으로써, 큰 스위칭 전하량(QSW)을 확보함이 행해지고 있다.
이와 같은 강유전체막의 배향 제어를 실현하기 위해서는, 하부 전극(18A 및 18C)의 결정 배향을 제어하는 것이 중요하고, 이를 위하여 상기 하부 전극(18A 또는 18C)에서는, 강한 자기 조직화 작용을 나타내는 Ti막이 배향 제어막으로서 사용되고, 이러한 배향 제어막 위에 (111)배향의 Ir이나 Pt, IrOx나 RuOx 등의 금속 또는 도전성 산화물이 형성되어 있다. 자기 배향 Ti막은 (002)배향을 나타낸다.
그러나, 배향 제어막으로서 Ti막을 사용한 경우, 예를 들면 도 1의 예와 같이 Ti막의 퇴적이 실리콘 산화막 등, 산소 원자가 표면에 노출한 막 위에서 일어나면, 퇴적한 반응성이 높은 Ti 원자는 막 표면의 산소 원자와, 도 2에 나타낸 바와 같이 즉시 강고한 결합이 생겨 버려, Ti 원자가 막 표면을 자유롭게 이동함으로써 생기는 Ti막의 자기 조직화가 방해되어, 얻어진 Ti막에서는 원하는 (002)배향한 결정립의 비율이 감소해 버린다. 또한, 도 2에 개략적으로 나타낸 바와 같이, Ti막을 구성하는 결정립의 c축이 산화막(16)의 주면(主面)에 대하여 비스듬히 배향할 경우가 생기고, 그 결과, 원하는 (002)배향 이외의 배향의 결정립이 다수 생겨 버린다.
그래서, 특허문헌 1은 도 3에 나타낸 바와 같이, 도 1의 구조가 상기 컨택트 플러그(17A∼17C)까지 형성된 시점에서, 상기 층간 절연막(16)의 표면을 NH3 플라스마로 처리하여, 도 4에 나타낸 바와 같이, 층간 절연막(16) 표면의 산소 원자에 NH기를 결합시키는 기술을 기재하고 있다.
이러한 구성에 의하면, 상기 층간 절연막 위에 Ti 원자가 더 퇴적되더라도, 도 4에 나타낸 바와 같이 퇴적한 Ti 원자는 산소 원자에 포획되지 않아, 층간 절연막 표면을 자유자재로 이동할 수 있고, 그 결과, 상기 층간 절연막(16) 위에는 (002)배향으로 자기 조직화된 Ti막이 형성된다.
그래서, 이와 같이 하여 형성된 Ti막 위에 상기 하부 전극(18A, 18B)을 형성하고, 그 위에 강유전체막(19A 또는 19B)을 형성함으로써, (111)배향의 결정립의 비율이 높은 강유전체막이 얻어진다.
그러나, 상기 특허문헌 1에 기재된 기술에서는, 하부 전극(18A 또는 18C)은 W 플러그(17A 또는 17C) 위에 직접적으로 형성되기 때문에, NH3 플라스마 처리를 행했다고 하더라도, 다결정 텅스텐 등 다결정 금속으로 이루어지는 플러그(17A 또는 17C) 표면의 결정 방위의 영향을 차단할 수는 없고, 따라서 상기 강유전체막(19A 또는 19B)의 대부분에서는, Ti막의 자기 조직화에 의한 배향 제어를 효과적으로 실현할 수 없다.
<특허문헌 1> 일본 특개 2004-153031호 공보
<특허문헌 2> 일본 특개평8-76352호 공보
<특허문헌 3> 일본 특개 2001-149423호 공보
[과제를 해결하기 위한 수단]
하나의 측면에 의하면 본 발명은 강유전체 메모리 장치의 제조 방법으로서, 트랜지스터가 형성된 반도체 기판 위에, 상기 트랜지스터를 덮도록 층간 절연막을 형성하는 공정과, 상기 층간 절연막 중에, 상기 트랜지스터의 확산 영역에 컨택트하는 도전성의 컨택트 플러그를 형성하는 공정과, 상기 컨택트 플러그 위에, 하부 전극과 강유전체막과 상부 전극을 순차적으로 적층하여 강유전체 커패시터를 형성하는 공정을 포함하고, 상기 컨택트 플러그를 형성하는 공정 후, 상기 하부 전극을 형성하는 공정 전에, 상기 층간 절연막 및 상기 컨택트 플러그의 표면을 OH기로 종단하는 공정과, 상기 OH기로 종단된 상기 층간 절연막 및 상기 컨택트 플러그의 표면에, Si와 산소와 CH기를 포함하는 층을, 분자 중에 Si 원자와 CH기를 포함하는 Si 화합물을 도포함으로써 형성하는 공정과, 상기 Si와 산소와 CH기를 포함하는 층 중의 CH기를, 적어도 그 표면에 있어서 질소 원자에 의해 치환하여, 상기 Si와 산소와 CH기를 포함하는 층을, 표면에 있어서 질소를 포함하는 층으로 변환하는 공정과, 상기 질소를 포함하는 표면 위에 자기 배향성을 갖는 막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법을 제공한다.
다른 측면에 의하면 본 발명은 기능막을 갖는 반도체 장치의 제조 방법으로 서, 트랜지스터가 형성된 반도체 기판 위에, 상기 트랜지스터를 덮도록 층간 절연막을 형성하는 공정과, 상기 층간 절연막 중에, 상기 트랜지스터의 확산 영역에 컨택트하는 도전성의 컨택트 플러그를 형성하는 공정과, 상기 컨택트 플러그 위에, 기능막을 형성하는 공정을 포함하고, 상기 컨택트 플러그를 형성하는 공정 후, 상기 기능막을 형성하는 공정 전에, 상기 층간 절연막 및 상기 컨택트 플러그의 표면을 OH기로 종단하는 공정과, 상기 OH기로 종단된 상기 층간 절연막 및 상기 컨택트 플러그의 표면에, Si와 산소와 CH기를 포함하는 층을, 분자 중에 Si 원자와 CH기를 포함하는 Si 화합물을 도포함으로써 형성하는 공정과, 상기 Si와 산소와 CH기를 포함하는 층 중의 CH기를, 적어도 그 표면에 있어서 질소에 의해 치환하여, 상기 Si와 산소와 CH기를 포함하는 층을, 표면에 있어서 질소를 포함하는 층으로 변환하는 공정과, 상기 질소를 포함하는 표면 위에 자기 배향성을 갖는 막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 해결한다.
또한, 본 발명은 다른 측면에서, 반도체 기판과, 상기 반도체 기판 위에 형성된, 제1 및 제2 확산 영역을 포함하는 전계 효과 트랜지스터와, 상기 반도체 기판 위에, 상기 전계 효과 트랜지스터를 덮도록 형성된 층간 절연막과, 상기 층간 절연막 중에 형성되어, 상기 제1 확산 영역과 컨택트하는 도전성 플러그와, 상기 층간 절연막 위에, 상기 도전성 플러그에 컨택트하여 형성되는 강유전체 커패시터로 이루어지는 강유전체 메모리 장치로서, 상기 강유전체 커패시터는 강유전체막과, 강유전체막을 상하에 협지(挾持)하는 상부 전극 및 하부 전극으로 이루어지며, 상기 하부 전극은 상기 도전성 플러그에 전기적으로 접속되어 있고, 상기 도전성 플러그와 상기 하부 전극의 사이에는, 탄소와 수소를 포함하는 SiON막이 개재하고, 상기 SiON막과 상기 하부 전극의 사이에는, 자기 배향성을 갖는 물질로 이루어지는 자기 배향층이 개재하는 것을 특징으로 하는 강유전체 메모리 장치를 제공한다.
[발명의 효과]
본 발명에 의하면, 도전성 플러그 위에 강유전체 커패시터 등의, 통상은 다결정 구조의 기능막을 갖는 반도체 장치에 있어서, 상기 기능막을 형성하기에 앞서, 상기 도전성 플러그의 표면을 OH기로 종단함으로써, 상기 기능막의 배향 방위에 대한 상기 도전성 플러그를 구성하는 결정립의 배향 방위의 영향이 차단된다. 또한, 이와 같이 OH 종단된 도전성 플러그 및 그 주위의 층간 절연막의 표면에 SiOCH막이 형성되어, 상기 도전성 플러그 표면을 종단하는 OH기 중의 산소 원자에 상기 SiOCH막 중의 Si 원자가 결합된다. 또한, 본 발명에서는 상기 SiOCH막 중의 CH기를, 적어도 그 표면에 있어서 질소 원자에 의해 치환하여, 수소 종단된 질소 원자로 이루어지는 표면을 형성한다. 또한, 이와 같이 수소 종단된 질소 원자로 이루어지는 표면 위에, 강한 자기 배향성을 갖는 자기 배향막을 형성한다. 이러한 구성에 의하면, 상기 자기 배향막은 상기 도전성 플러그의 영향을 받지 않고, 소정의 배향 방위로 형성된다. 예를 들면, 자기 배향막을 Ti막에 의해 구성하는 경우, Ti 원자가 하지막 중의 산소에 포획되어 버려, 자기 배향층이 소기의 자기 배향성을 실현할 수 없는 문제가 회피된다. 그 결과 본 발명에 의하면, 상기 자기 배향층의 배향도가 상기 도전성 플러그 주위의 층간 절연막 위뿐만 아니라, 도전성 플러그 위에 있어서도 향상된다. 이에 따라, 이러한 자기 배향층 위에 형성되는 강 유전체 커패시터 등의 기능막의 배향성이 향상된다.
도 1은 종래의 강유전체 메모리 장치의 구성을 나타낸 도면이다.
도 2는 종래 기술의 과제를 설명한 도면이다.
도 3은 본 발명의 관련 기술을 설명한 도면이다.
도 4는 도 3의 관련 기술의 원리를 설명한 도면이다.
도 5는 본 발명의 제1 실시 형태에 의한 강유전체 메모리 장치의 구성을 나타낸 도면이다.
도 6A는 도 5의 강유전체 메모리 장치의 제조 공정을 나타낸 도면(그 1)이다.
도 6B는 도 5의 강유전체 메모리 장치의 제조 공정을 나타낸 도면(그 2)이다.
도 6C는 도 5의 강유전체 메모리 장치의 제조 공정을 나타낸 도면(그 3)이다.
도 6D는 도 5의 강유전체 메모리 장치의 제조 공정을 나타낸 도면(그 4)이다.
도 6E는 도 5의 강유전체 메모리 장치의 제조 공정을 나타낸 도면(그 5)이다.
도 6F는 도 5의 강유전체 메모리 장치의 제조 공정을 나타낸 도면(그 6)이다.
도 6G는 도 5의 강유전체 메모리 장치의 제조 공정을 나타낸 도면(그 7)이다.
도 6H는 도 5의 강유전체 메모리 장치의 제조 공정을 나타낸 도면(그 8)이다.
도 6I는 도 5의 강유전체 메모리 장치의 제조 공정을 나타낸 도면(그 9)이다.
도 6J는 도 5의 강유전체 메모리 장치의 제조 공정을 나타낸 도면(그 10)이다.
도 6K는 도 5의 강유전체 메모리 장치의 제조 공정을 나타낸 도면(그 11)이다.
도 6L은 도 5의 강유전체 메모리 장치의 제조 공정을 나타낸 도면(그 12)이다.
도 6M은 도 5의 강유전체 메모리 장치의 제조 공정을 나타낸 도면(그 13)이다.
도 6N은 도 5의 강유전체 메모리 장치의 제조 공정을 나타낸 도면(그 14)이다.
도 7은 도 6E∼6F의 공정을 설명한 플로차트이다.
도 8은 도 6F의 SiOCH막 성막 공정을 설명한 도면이다.
도 9는 도 6G의 질화 공정을 설명한 도면이다.
도 10은 도 6J의 공정으로 형성된 PZT막의 X선 회절 도형을 나타낸 도면이 다.
도 11은 도 5의 강유전체 메모리 장치에서 사용되는 강유전체 커패시터의 스위칭 전하를 나타낸 도면이다.
도 12는 도 5의 강유전체 메모리 장치에서 사용되는 강유전체 커패시터의 임프린트 특성을 나타낸 도면이다.
도 13은 본 발명의 제2 실시 형태에 의한 강유전체 메모리 장치의 구성을 나타낸 도면이다.
부호의 설명
41 실리콘 기판
41A 소자 영역
41I 소자 분리 영역
41a, 41b, 41c, 41d LDD 영역
41e, 41f, 41g, 41h 소스·드레인 영역
42A, 42B 게이트 절연막
43A, 43B 게이트 전극
44A, 44B 실리사이드층
45 SiON 커버막
46, 48, 58 층간 절연막
46A, 46B, 46C 컨택트 홀
47A, 47B, 47C 컨택트 플러그
47a, 47b, 47c 밀착층
47 SiON 산소 배리어막
49, 49A, 49C SiOCH막
50A, 50C 질화막
51A, 51C Ti 자기 배향막
52A, 53A, 52C, 53C 하부 전극
54A, 54C PZT막
55A, 55C 상부 전극
56A, 56C 수소 배리어막
57 Al2O3 수소 배리어막
60A∼60C 배선 패턴
[발명을 실시하기 위한 최량의 형태]
[제1 실시 형태]
도 5는 본 발명의 제1 실시 형태에 의한 강유전체 메모리(40)의 구성을 나타낸다.
도 5를 참조하면, 강유전체 메모리 장치(40)는 이른바 1T1C형의 장치이며, 실리콘 기판(41) 위에 STI(섈로우 트렌치 아이솔레이션(Shallow Trench Isolation))형의 소자 분리 영역(41I)에 의해 획성된 소자 영역 중 41A에 2개의 메모리 셀 트랜지스터가 비트선을 공유하여 형성되어 있다.
보다 구체적으로는, 상기 실리콘 기판(41) 중에는 상기 소자 영역(41A)으로서 n형 웰이 형성되어 있고, 상기 소자 영역(41A) 위에는, 폴리실리콘 게이트 전극(43A)을 갖는 제1 MOS 트랜지스터와 폴리실리콘 게이트 전극(43B)을 갖는 제2 MOS 트랜지스터가, 각각 게이트 절연막(42A 및 42B)을 거쳐 형성되어 있다.
또한, 상기 실리콘 기판(41) 중에는, 상기 게이트 전극(43A)의 양 측벽면에 대응하여 p-형의 LDD 영역(41a, 41b)이 형성되어 있고, 또 상기 게이트 전극(43B)의 양 측벽면에 대응하여 p-형의 LDD 영역(41c, 41d)이 형성되어 있다. 여기서, 상기 제1 및 제2 MOS 트랜지스터는 상기 소자 영역(41A) 중에 공통적으로 형성되어 있기 때문에, 동일한 p-형 확산 영역이 LDD 영역(41b)과 LDD 영역(41c)으로서 공용되어 있다.
상기 폴리실리콘 게이트 전극(43A) 위에는 실리사이드층(44A)이, 또 폴리실리콘 게이트 전극(43B) 위에는 실리사이드층(44B)이, 각각 형성되어 있으며, 또한 상기 폴리실리콘 게이트 전극(43A)의 양 측벽면 및 상기 폴리실리콘 게이트 전극(43B)의 양 측벽면 위에는, 각각의 측벽 절연막이 형성되어 있다.
또한, 상기 실리콘 기판(41) 중에는, 상기 게이트 전극(43A) 각각의 측벽 절연막 외측에 p+형의 확산 영역(41e 및 41f)이 형성되어 있고, 또 상기 게이트 전극(43B) 각각의 측벽 절연막 외측에는 p+형의 확산 영역(41g 및 41h)이 형성되어 있 다. 단, 상기 확산 영역(41f와 41g)은 동일한 p+형 확산 영역으로 구성되어 있다.
또한, 상기 실리콘 기판(41) 위에는, 상기 실리사이드층(44A) 및 측벽 절연막을 포함하여 상기 게이트 전극(43A)을 덮도록, 또 상기 실리사이드층(44B) 및 측벽 절연막을 포함하여 상기 게이트 전극(43B)을 덮도록, SiON막(45)이 형성되어 있고, 상기 SiON막(45) 위에는, SiO2로 이루어지는 층간 절연막(46)과, SiN 또는 SiON으로 이루어지는 제1 산화 방지막(47)과, TEOS 산화막으로 이루어지는 층간 절연막(48)이 순차적으로 형성되어 있다.
또한, 상기 층간 절연막(46, 48) 및 산화 방지막(47)을 관통하여, 상기 확산 영역(41e, 41h)을 노출하도록 컨택트 홀(46A, 46C)이 형성되고, 상기 컨택트 홀(46A 및 46C)에는, Ti막과 TiN막을 적층한 밀착층(47a 및 47c)을 거쳐, W(텅스텐)로 이루어지는 비어 플러그(47A 및 47C)가 각각 형성된다. 또한, 상기 층간 절연막(46)에는 상기 확산 영역(41f)(따라서 확산 영역(41g))을 노출하도록 컨택트 홀(46B)이 형성되고, 상기 컨택트 홀(46B)에는 Ti막과 TiN막을 적층한 밀착층(47b)을 거쳐, W로 이루어지는 비어 플러그(47B)가 형성된다.
또한, 상기 층간 절연막(48) 위에는, 상기 텅스텐 플러그(47A)에 컨택트하여, 두께 100nm의 TiAlN막(52A)과 두께 100nm의 Ir막(53A)을 적층한 하부 전극과, 두께 120nm의 PZT막으로 이루어지는 다결정 강유전체막(54A)과, 두께 200nm의 IrO2막(55A)으로 이루어지는 상부 전극을 적층한 제1 강유전체 커패시터(Q1)가 형성된다. 또한 마찬가지로, 상기 텅스텐 플러그(47C)에 컨택트하여, 두께 100nm의 TiAlN막(52C)과 두께 100nm의 Ir막(53C)을 적층한 하부 전극과, 두께 120nm의 PZT막으로 이루어지는 다결정 강유전체막(54C)과, 두께 200nm의 IrO2막(55C)으로 이루어지는 상부 전극을 적층한 제2 강유전체 커패시터(Q2)가 형성된다.
그 때, 본 실시 형태에서는 상기 도전성 플러그(47A)와 하부 전극(TiAlN층(52A))의 사이에, Si와 메틸기(CH3)를 포함하고, 주로 SiOCH 조성을 갖는 두께가 1분자층 이상, 10nm 이하의 절연층(49A)이 삽입되고, 상기 절연층(49A) 위에, 상기 절연층(49A) 중의 Si 원자에 결합한 질소 원자를 포함하는 층(50A)이 더 형성된다. 또한, 본 실시 형태에서는 이와 같은 질소를 포함하는 층(50A) 위에 (002)배향을 갖는 Ti막(51A)이 20nm의 두께로 형성되어 있다.
마찬가지로, 상기 도전성 플러그(47C)와 하부 전극을 구성하는 TiAlN층(52C)의 사이에, Si와 메틸기를 포함하고, 주로 SiOCH 조성을 갖는 두께가 1분자층 이상, 10nm 이하의 절연층(49C)이 삽입되고, 상기 절연층(49C) 위에, 상기 절연층(49C) 중의 Si 원자에 결합한 질소 원자를 포함하는 층(50C)이 더 형성된다. 또한, 본 실시 형태에서는 이와 같은 질소를 포함하는 층(50C) 위에 (002)배향을 갖는 Ti막(51C)이 20nm의 두께로 형성되어 있다.
이러한 구성에서는, 상기 (002)배향한 Ti막(51A) 위에 형성된 상기 하부 전극막(52A, 53A)의 배향이 <111> 방향으로 정렬되어 있기 때문에, 그 위에 형성된 PZT막(54A)도 배향 방향이 <111> 방향으로 정렬된다. 마찬가지로, (002)배향한 Ti막(51C) 위에 형성된 상기 하부 전극막(52C, 53C)의 배향이 <111> 방향으로 정렬되 어 있기 때문에, 그 위에 형성된 PZT막(54C)도 배향 방향이 <111> 방향으로 정렬된다. 그 결과, 상기 강유전체 커패시터는 큰 스위칭 전하량(QSW)을 갖는다.
단, 상기 SiOCH막(49A, 49C)은 후에 설명하는, 산소 분위기 중에서의 열처리 공정에 의해, 완성된 반도체 장치에서는 그 위의 층(50A, 50C)과 함께, CH기를 포함한 SiON막으로 변환되는 것으로 생각된다.
또한, 상기 층간 절연막(48) 위에는, 상기 강유전체 커패시터(Q1, Q2)를 덮도록 Al2O3로 이루어지는 수소 배리어막(57)이 10nm의 막두께로 형성되고, 상기 수소 배리어막(57) 위에는 다음 층간 절연막(58)이 더 형성되어 있다.
또한, 상기 층간 절연막(58) 중에는, 상기 강유전체 커패시터(Q1)의 상부 전극(55A) 위의 수소 배리어 메탈(56A)을 노출하는 컨택트 홀(58A)과, 상기 비어 플러그(46B)를 노출하는 컨택트 홀(58B)과, 상기 강유전체 커패시터(Q2)의 상부 전극(55C) 위의 수소 배리어 메탈(56C)을 노출하는 컨택트 홀(58C)이 형성되고, 상기 컨택트 홀(58A)에는 Ti막과 TiN막을 적층한 밀착층(59a)을 거쳐 텅스텐 플러그(59A)가, 상기 컨택트 홀(58B)에는 Ti막과 TiN막을 적층한 밀착층(59b)을 거쳐 텅스텐 플러그(59B)가, 또 상기 컨택트 홀(58C)에는 Ti막과 TiN막을 적층한 밀착층(59c)을 거쳐 텅스텐 플러그(59C)가 각각 형성된다.
또한, 상기 층간 절연막(58) 위에는, 상기 텅스텐 플러그(59A, 59B, 59C)에 각각 대응하여, Ti/TiN 적층 구조의 배리어 메탈막을 따라, Al 배선 패턴(60A, 60B, 60C)이 형성되어 있다.
또한, 본 실시예에서 도전형(導電型)을 반전시켜도 됨은 자명하다.
다음에, 도 5의 강유전체 메모리 장치(40)의 제조 공정을 도 6A∼6M을 참조하면서 설명한다.
도 6A를 참조하면, 상기 실리콘 기판(41)은 p형 또는 n형의 실리콘 기판이며, STI형 소자 분리 구조(41I)에 의해 소자 영역(41A)이 n형 웰의 형으로 형성되어 있다.
상기 소자 영역(41A) 위에는, 상기 제1 MOS 트랜지스터의 폴리실리콘 게이트 전극(43A)과 상기 제2 MOS 트랜지스터의 폴리실리콘 게이트 전극(43B)이, 각각 게이트 절연막(42A 및 42B)을 거쳐 형성되어 있다.
또한, 상기 실리콘 기판(41) 중에는, 상기 게이트 전극(43A)의 양 측벽면에 대응하여 p-형의 LDD 영역(41a, 41b)이, 또 상기 게이트 전극(43B)의 양 측벽면에 대응하여 p-형의 LDD 영역(41c, 41d)이, 상기 게이트 전극(43A 및 43B)을 자기 정합 마스크로 한 이온 주입 공정에 의해 형성되어 있다. 상기 제1 및 제2 MOS 트랜지스터는 상기 소자 영역(41A) 중에 공통으로 형성되어 있기 때문에, 상기 LDD 영역(41b)과 LDD 영역(41c)은 동일한 p-형 확산 영역에 의해 형성되어 있다.
상기 폴리실리콘 게이트 전극(43A) 위에는 실리사이드층(44A)이, 또 폴리실리콘 게이트 전극(43B) 위에는 실리사이드층(44B)이, 각각 형성되어 있고, 또 상기 폴리실리콘 게이트 전극(43A)의 양 측벽면 및 상기 폴리실리콘 게이트 전극(43B)의 양 측벽면 위에는, 각각의 측벽 절연막이 형성되어 있다.
또한, 상기 실리콘 기판(41) 중에는, 상기 게이트 전극(43A) 각각의 측벽 절연막 외측에 p+형의 확산 영역(41e 및 41f)이, 또 상기 게이트 전극(43B) 각각의 측벽 절연막 외측에는 p+형의 확산 영역(41g 및 41h)이, 상기 게이트 전극(43A, 43B), 및 각각의 측벽 절연막을 자기 정합 마스크로 한 이온 주입법에 의해 형성되어 있다. 그 때, 상기 확산 영역(41f와 41g)은 동일한 p+형 확산 영역으로 구성되어 있다.
다음에, 도 6B의 공정에서 상기 도 6A의 구조 위에 SiON막(45)이 플라스마 CVD법에 의해, 약 200nm의 두께로 형성된다.
또한, 도 6C의 공정에서, 상기 도 6B의 구조 위에 두께 20nm의 실리콘 산화막과 두께 80nm의 실리콘 질화막과 두께 1000nm의 실리콘 산화막을, 모두 플라스마 CVD법에 의해 순차적으로 퇴적하고, 또한 이것을 CMP법에 의해 평탄화하여, 상기 층간 절연막(46)을 700nm의 두께로 형성한다.
또한, 도 6C의 공정에서는, 이와 같이 하여 형성된 층간 절연막(46) 중에, 상기 확산 영역(41f(41g))을 노출하는 컨택트 홀(46B)을, 예를 들면 0.25㎛의 직경으로 형성하고, 상기 컨택트 홀(46B) 중에, 상기 확산 영역(41f(41g))과 전기적으로 컨택트하는 W 플러그(47B)를, 두께 30nm의 Ti막과 두께 20nm의 TiN막을 적층한 밀착막(47b)을 거쳐 W막을 CVD법에 의해 충전하고, 여분의 W막을 CMP법에 의해 제거함으로써 형성한다.
다음에, 도 6D의 공정에서는, 상기 도 6C의 구조 위에, SiON으로 이루어지는 제1 산화 방지막(47)이 플라스마 CVD법에 의해, 예를 들면 130nm의 막두께로 형성되고, 그 위에 TEOS를 원료로 한 플라스마 CVD법에 의해, 실리콘 산화막(48)이, 예를 들면 130nm의 막두께로 더 형성된다.
또한, 도 6D의 구조에서는, 상기 층간 절연막(48, 46) 및 그 사이의 SiON막(47)을 관통하여, 상기 확산 영역(41e 및 41h)을 노출하는 컨택트 홀(46A 및 46C)이 형성되고, 상기 컨택트 홀(46A)에는, 상기 확산 영역(41e)과 전기적으로 컨택트하는 W 플러그(47A)가 상기 밀착층(47b)과 동일한 밀착층(47a)을 거쳐, 상기 W 플러그(47B)와 마찬가지로 형성된다. 마찬가지로, 상기 컨택트 홀(46C)에는, 상기 확산 영역(41h)과 전기적으로 컨택트하는 W 플러그(47C)가 상기 밀착층(47b)과 동일한 밀착층(47c)을 거쳐, 상기 W 플러그(47B)와 마찬가지로 형성된다.
그런데, 본 발명에서는 도 6D의 구조 위에 강유전체 커패시터(Q1, Q2)를 형성함에 있어, 도 6E의 공정을 행하여, 상기 W 플러그(47A, 47C)의 결정성이 강유전체 커패시터(Q1, Q2)에 미치는 영향을 차단한다.
즉, 도 6E의 공정에서 상기 도 6D의 구조에, 도 7의 스텝 1에 나타낸 바와 같이, OH 라디칼 또는 산소 라디칼과 수소 라디칼을 작용시켜, 상기 층간 절연막(48)의 표면 및 플러그(47A, 47C)의 표면을 OH 종단한다. 이와 같은 라디칼 처리는, 예를 들면 평행 평판형의 플라스마 처리 장치 중에서, 0.1∼0.5Pa의 압력하, 400℃의 기판 온도에서, 기판 표면에 Ar 가스와 H2O를 각각 10∼100SCCM 및 0.1∼ 5SCCM의 유량으로 공급하고, 상부 전극에 주파수가 13.56MHz의 고주파를 750W의 파워로 공급함으로써 실행할 수 있다.
다음에, 도 6F의 공정에서, 상기 도 6E의 구조에 대하여, 도 7의 스텝 2에 나타낸 바와 같이, HMDS(헥사메틸디실라잔: (Si(CH3)3-NH-Si(CH3)3)) 용액을 도포하고, 또한 도 7의 스텝 3에서, 예를 들면 300℃의 온도에서 베이킹 처리하여 용매를 제거함으로써, 도 8에 나타낸 바와 같이 HMDS 중의 Si 원자는, 상기 플러그(47A, 47C) 및 층간 절연막(48) 표면의 OH기 중의 산소 원자에, 수소 원자를 치환하여 우선적으로 결합하고, 그 결과, 상기 플러그(47A, 47C) 및 층간 절연막(48) 표면의 산소 원자에 결합한 Si(CH3)3기로 이루어지는 SiOCH막(49)이 1분자층∼1nm의 두께로 형성된다.
상기 도 7의 스텝 2에서는, HMDS는 피처리 기판 위에, 상기 피처리 기판을 3000∼5000rpm의 속도로 회전시키면서 10ml/초의 유량으로 공급함으로써 도포된다. 이와 같이 하여 도포한 HMDS막을 상기 도 7의 스텝 3에서 베이킹함으로써, 상기 SiOCH막(49)을 상기 1분자층∼1nm의 두께로 형성할 수 있다.
본 발명에서는, 상기 도전성 플러그(47A, 47C)의 결정성은, 그 표면을 도 6E의 공정에서 산소의 1원자층으로 덮음으로써 충분히 차단할 수 있다고 생각된다.
다음에, 본 발명에서는 도 6G의 공정에서, 도 6F의 구조에 대하여 암모니아(NH3) 플라스마를 작용시켜, 상기 SiOCH막(49)의 적어도 표면에 있어서, 도 9에 나타낸 바와 같이 CH기를 질소 원자로 치환하여, 상기 SiOCH막(49)의 표면에 있어 서 두께가 1분자 레벨∼1nm 정도의 질화막(50)을 형성한다.
이와 같은 암모니아 플라스마 처리는, 예를 들면 피처리 기판에 대하여 약 9mm(350mils) 이간한 위치에 대향 전극을 갖는 평행 평판형의 플라스마 처리 장치를 사용하여, 266Pa(2Torr)의 압력하, 상기 도 6D의 구조가 400℃의 기판 온도로 유지된 처리 용기 중에 암모니아 가스를 350SCCM의 유량으로 공급하고, 피처리 기판 측에 13.56MHz의 고주파를 100W의 파워로, 또한 상기 대향 전극에 350kHz의 고주파를 55W의 파워로, 60초간 공급함으로써 실행할 수 있다. 이와 같은 암모니아 플라스마 처리에서는, 플라스마 중에 NH 라디칼(NH*)이 형성되고, 이러한 NH 라디칼이 상기 SiOCH막(49)의 표면에 작용함으로써, 앞서 도 4에서 설명한 바와 같이, 상기 SiOCH막(49)의 표면에는 상기 질화막(50)이 수소 종단된 상태로 형성된다. 이와 같이 하여 형성된 질화막(50)은 그 아래의 SiOCH막(49)의 표면을 질소의 1원자층으로 덮고 있으면 충분하다고 생각된다.
또는, 이와 같은 플라스마 처리 장치 중에 질소 가스와 수소 가스를 개별적으로 공급하여, 상기 SiOCH막(49)의 표면에, 질소 라디칼(N*) 및 수소 라디칼(H*)을 작용시킬 수도 있다.
또한, 도 6G의 질화 처리는 평행 평판형의 플라스마 처리 장치에 한정되는 것은 아니고, 예를 들면 리모트 플라스마 처리 장치 등에 의해 행할 수도 있다.
다음에, 도 6H의 공정에서, 도 6G의 질화막(50) 위에 Ti막(51)이 스퍼터링 등, 상기 SiOCH막(49)과 질화막(50) 사이의 O-N 결합이 절단되지 않는 저온 프로세 스에 의해, 약 20nm의 두께로 형성된다.
이러한 Ti막(51)의 스퍼터링은, 예를 들면 피처리 기판과 타깃 사이의 거리를 60mm로 설정한 스퍼터링 장치 중, 0.15Pa의 Ar 분위기하, 20℃의 기판 온도에서 2.6kW의 스퍼터링 DC 파워를 7초간 공급함으로써 실행할 수 있다.
이러한 암모니아 플라스마 처리 시간이 제로(zero)인 경우에는, Ti(002)의 회절 피크는 매우 약하지만, 암모니아 플라스마 처리를 행함에 따라 Ti(002)의 피크가 크게 증대하여, 얻어지는 Ti막의 (002)배향의 정도가 증대한다. 앞서 도 6G에서 설명한 암모니아 플라스마 질화 처리에서는, 질화 처리를 60초간으로 하고 있지만, 처리 시간을 증가시킬수록 Ti막은 강한 (002)배향을 나타낸다.
이와 같이, 질화막 위에 형성된 Ti막은 강한 (002)배향을 나타내는데, 이것은 질화막 아래의 산화막(49)이 상기 질화막(50)에 의해 덮여 있고, 그 결과, 퇴적한 Ti 원자가 산화막 표면의 산소 원자에 포획되지 않아, 비교적 자유롭게 질화막 표면을 이동할 수 있음에 의한 것으로 생각된다.
상기 도 6H의 구조에서도, 상기 질화막(50) 위에 형성된 Ti막(51)은 강한 (002)배향을 나타내지만, 본 실시 형태에서는 상기 질화막(50)은 층간 절연막(48) 위뿐만 아니라, 도전성 플러그(47A, 47C) 위에도 형성되어 있고, 따라서 상기 Ti막(51)은 상기 도전성 플러그(47A, 47C) 위에서도 강한 (002)배향을 나타낸다. 그 때, 상기 질화막(50)과 도전성 플러그(47A 또는 47B)의 사이에는 SiOCH막(49)이 개재하고 있기 때문에, 상기 Ti막(51)의 (002)배향이 상기 도전성 플러그(47A 또는 47C)를 구성하는 결정립의 배향성에 영향을 받는 경우는 없다.
또한, 도 6H의 공정에서는 Ti막(51)의 퇴적을 300℃ 이하의 온도, 예를 들면 20℃에서 행하고 있기 때문에, Ti막(51)의 퇴적 시에 상기 질화막(50)을 구성하는 질소 원자가 탈리하는 경우는 없다. 또한, 상기 Ti막(51)의 스퍼터링을, 비교적 낮은 2.6kW의 파워로 행하고 있기 때문에, 큰 운동 에너지를 갖는 Ti 원자가 그 아래의 질화막(50)을 통과하여 SiOCH막(29)에 도달하여, 산소 원자와 결합하는 문제가 회피된다.
다음에, 도 6I의 공정에서, 상기 도 6H의 구조 위에 TiAlN막이 제1 하부 전극막(52)으로서, Ti 및 Al이 합금화한 타깃을 사용한 반응성 스퍼터링에 의해, Ar 40SCCM과 질소 10SCCM의 혼합 분위기 중, 253.3Pa의 압력하, 400℃의 기판 온도에서, 1.0kW의 스퍼터 파워로 100nm의 두께로 형성되고, 상기 TiAlN막(52) 위에 Ir막이 제2 하부 전극막으로서, Ar 분위기 중, 0.11Pa의 압력하, 500℃의 기판 온도에서, 0.5kW의 스퍼터 파워로 100nm의 두께로 형성된다.
또한, 상기 Ir막(53) 대신에 Pt 등의 백금족 금속, 또는 PtO, IrOx, SrRuO3 등의 도전성 산화물을 사용할 수도 있다. 또한, 상기 하부 전극막(53)은 상기의 금속 또는 금속 산화물의 적층막으로 할 수도 있다.
다음에, 도 6J의 공정에서, 상기 도 6I의 구조 위에 PZT막을 강유전체막(54)으로서, MOCVD법에 의해 형성한다.
보다 구체적으로는, Pb(DPM)2, Zr(dmhd)4 및 Ti(O-iPr)2(DPM)2를 THF 용매 중에, 모두 0.3mol/l의 농도로 용해하여, Pb, Zr 및 Ti의 각 액체 원료를 형성한다. 또한, 이들 액체 원료를 MOCVD 장치의 기화기에, 유량이 0.474ml/분의 THF 용매와 함께, 각각 0.326ml/분, 0.200ml/분, 및 0.200ml/분의 유량으로 공급하여 기화시킴으로써, Pb, Zr 및 Ti의 원료 가스를 형성한다.
또한, 상기 도 6J의 공정에서는, 상기 도 6I의 구조를 MOCVD 장치 중에, 665Pa(5Torr)의 압력하, 620℃의 기판 온도로 유지하고, 이와 같이 하여 형성된 Pb, Zr 및 Ti의 원료 가스를 상기 MOCVD 장치 중에서 도 6H의 구조 위에 대하여 620초간 작용시킨다. 이에 의하여, 상기 하부 전극(53) 위에는 원하는 PZT막(54)이 120nm의 두께로 형성된다.
다음에, 도 6K의 공정에서, 상기 도 6J의 구조를 실온으로 유지하고, 그 위에 두께 200nm의 산화이리듐막(55)을 스퍼터링에 의해, Ar 분위기 중, 0.8Pa의 압력하, 1.0kW의 스퍼터 파워로 79초간 퇴적하고, 이와 같이 하여 얻어진 구조를, 산소 분위기 중, 550℃의 기판 온도에서 260초간 열처리하여, 상기 PZT막(54)을 결정화함과 동시에, 막 중의 산소 결손을 해소한다. 여기서, 상기 산화이리듐막(55)은 IrO2의 화학량론 조성에 가까운 조성을 갖고, 수소에 대하여 촉매 작용을 일으키지 않아, 강유전체막(54)이 수소 라디칼에 의해 환원되어 버리는 문제가 억제되어, 커패시터(Q1, Q2)의 수소 내성이 향상된다.
또한, 도 6L의 공정에서, 상기 도 6K의 구조 위에, 수소 배리어막으로서 Ir막(56)을, 스퍼터링에 의해 Ar 분위기 중, 1Pa의 압력하, 1.0kW의 스퍼터 파워로 100nm의 두께로 퇴적한다. 또한, 상기 수소 배리어막(56)으로서는, 그 외에 Pt막 이나 SrRuO3막을 사용할 수도 있다.
또한, 도 6M의 공정에서는, 상기 층(49∼56)이 패터닝되어, 층(50A∼56A)의 적층으로 이루어지는 강유전체 커패시터(Q1)와, 층(50C∼56C)의 적층으로 이루어지는 강유전체 커패시터(Q2)가 형성된다.
또한, 도 6N의 공정에서, 상기 도 6M의 구조 위에, 상기 층간 절연막(48) 및 강유전체 커패시터(Q1, Q2)를 덮도록, Al2O3막이 최초 20nm의 막두께로 스퍼터링에 의해 형성된 후, 600℃의 산소 분위기 중에서 열처리되어, 상기 패터닝에 따라 강유전체 커패시터(Q1, Q2) 중에 생긴 산소 결손이 회복된다. 이 산소 열처리공정 후, Al2O3막(57)이 CVD법에 의해 약 20nm의 막두께로 더 형성된다.
또한, 도 6N의 공정 후, 상기 도 5에 나타낸 층간 절연막(58)이 상기 Al2O3막(57) 위에, 상기 강유전체 커패시터(Q1, Q2)를 덮도록 고밀도 플라스마 CVD법에 의해 퇴적되고, 또한 상기 층간 절연막(58) 중에는, CMP법에 의한 평탄화 공정 후, 각각의 컨택트 홀(58A, 58B 및 58C)을 거쳐 상기 강유전체 커패시터(Q1)의 상부 전극층(56A), 비어 플러그(47B), 및 상기 강유전체 커패시터(Q2)의 상부 전극층(56C)과 컨택트하도록, 비어 플러그(59A, 59B 및 59C)가 형성된다. 단, 상기 비어 플러그(59A, 59B, 59C)에는, Ti/TiN 구조의 밀착층(59a, 59b, 59c)이 각각 형성되어 있다.
또한, 도시하지는 않았지만, 상기 층간 절연막(58) 중에 상기 컨택트 홀(58A∼58C)을 형성할 때에는, 먼저 컨택트 홀(58A 및 58C)을 형성하여, 상기 커패시터(Q1 및 Q2)의 상부 전극을 덮는 수소 배리어막(56A 또는 56C)을 노출한 후, 550℃에서 산소 분위기 중에서 열처리하여, 상기 컨택트 홀(58A, 58C)의 형성에 따라 상기 PZT(54A, 54C)막 중에 생긴 산소 결손을 회복시킨다. 그 때, 상기 컨택트 홀(58B)은 상기 컨택트 홀(58A 및 58C)에 상기 도전성 플러그(59A 및 59C)를 각각 형성한 후에 형성한다.
상기 컨택트 홀(58A, 58B 및 58C)에 도전성 플러그(59A, 59B 및 59C)를 형성할 때에는, 상기 컨택트 홀(58A, 58B 및 58C)의 표면에 TiN막을 단층으로 상기 밀착층(59a, 59b 및 59c)으로서 형성하는 것이 바람직하다. 또한, 상기 밀착층(59a, 59b 및 59c)은 Ti막을 스퍼터링에 의해 형성하고, 그 위에 TiN막을 MOCVD법에 의해 형성함으로써 형성할 수도 있다. 이 경우, TiN막으로부터 탄소 제거를 행하기 위하여, 질소와 수소의 혼합 가스 플라스마 중에서의 처리가 필요하게 되지만, 본 실시 형태에서는 상기 상부 전극(55A 및 55C) 위에 Ir로 이루어지는 수소 배리어막(56A 및 56C)을 각각 형성하고 있기 때문에, 상기 상부 전극이 환원되는 문제는 발생되지 않는다.
또한, 상기 층간 절연막(58) 위에는, 상기 비어 플러그(58A, 58B, 58C)에 각각 대응하여, 배선 패턴(60A, 60B, 60C)이 형성된다.
도 10은 이와 같이 하여 형성된 PZT막(54)의 X선 회절 도형을 나타낸다.
도 10을 참조하면, 이와 같이 도체 플러그(47A)와 Ti막(51A)의 사이에 산화막(49A)과 질화막(50A)을, 또 도체 플러그(47C)와 Ti막(51C)의 사이에 산화막(49C)과 질화막(50C)을 개재시킴으로써, PZT의 (111)면에 대응한 강한 회절 피크를 나타내고, 또한 PZT의 (100)면 또는 (101)면으로부터의 회절 피크가 거의 관측되지 않는, 실질적으로 (111)배향한 PZT막이, 도체 플러그(47A, 47B) 바로 위의 부분도 포함하여, 상기 강유전체막(54A 또는 54B)으로서 얻어짐을 알 수 있다.
도 11은 이와 같이 (111)배향한 PZT막과 랜덤 배향한 PZT막의 스위칭 전하량(QSW)을 비교하여 나타낸다. 단, 스위칭 전하량(QSW)의 측정은 1.5×1.0㎛ 사이즈의 강유전체 커패시터를 제조하여 행하였다.
도 11을 참조하면, 스위칭 전하량(QSW)은 PZT막이 (111)배향을 가질 경우, 랜덤 배향의 PZT막에 비하여 크게 증대하고 있음을 알 수 있다.
도 12는 이와 같이 (111)배향한 PZT막과 랜덤 배향한 PZT막의 임프린트 특성을 비교하여 나타낸다. 단, 상기 임프린트 특성의 측정도 1.5×1.0㎛ 사이즈의 강유전체 커패시터를 제조하여 행하였다.
도 12를 참조하면, (111)배향한 PZT막의 스위칭 전하량(QSW)은 100시간 경과하더라도 20% 정도밖에 저하하지 않는 반면, 랜덤 배향의 PZT막에서는 스위칭 전하량(QSW)은 시간에 따라 급격하게 감소함을 알 수 있다.
앞서 기술한 바와 같이, 본 발명에서는 이와 같은 PZT막(54A, 54B)의 전기 특성의 향상을, (002)배향하는 Ti 자기 배향막(51) 아래에, 상기 도 6F의 공정에서 질화막(50)을 삽입하여, 상기 Ti막(51) 중의 질소가 그 아래의 산화막(49) 중의 산소 원자와 강고하게 결합해 버리는 것을 억제함으로써 얻고 있다.
그 때, 상기 도 6G의 공정에서는, 상기 질화 처리를 400℃의 기판 온도에서 행하였지만, 본 발명은 이와 같은 특정한 온도에 한정되지 않고, 350∼450℃ 범위의 온도에서 실행할 수 있다.
또한, 그 때의 플라스마 파워도 100∼500W의 범위로 변화시킬 수 있다.
또한, 본 실시예에서는 앞서도 기술한 바와 같이, 상기 SiOCH막(49A, 49C)은 도 6K 등, 반복되는 산소 분위기 중에서의 열처리 공정에 의해, 도 6N의 단계에서는 CH기를 포함한 SiON막으로 변환되는 것으로 생각된다.
[제2 실시 형태]
도 13은 본 발명의 제2 실시 형태에 의한 강유전체 메모리 장치(60)의 구성을 나타낸다. 단, 도 13 중, 앞서 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 붙이고, 설명을 생략한다.
도 13을 참조하면, 강유전체 메모리 장치(60)는 앞서 도 5에서 설명한 강유전체 메모리 장치(40)에 유사한 구성을 갖지만, 상기 PZT막(54A 및 54C) 대신에 스퍼터링에 의해 형성된 PZT막(64A 및 64C)을 사용하여 강유전체 커패시터(Q11 및 Q12)가 형성되어 있고, 이에 따라, 강유전체 커패시터(Q11)에서는 하부 전극이, 두께 100nm의 Ir막(62A1)과, 두께 20nm의 IrOx막(62A2)과, 두께 20nm의 PtOx막(62A3)과, 두께 100nm의 Pt막(62A4)의 적층으로 구성되어 있다.
마찬가지로, 강유전체 커패시터(Q11)에서는 하부 전극이, 두께 100nm의 Ir막(62C1)과, 두께 20nm의 IrOx막(62C2)과, 두께 20nm의 PtOx막(62C3)과, 두께 100nm의 Pt막(62C4)의 적층으로 구성되어 있다.
상기 층(62A1∼62A4) 및 상기 층(62C1∼62C4)은, 본 실시 형태에서는 스퍼터링에 의해 형성되고, 또한 상기 PZT막(64A, 64B)은 Pb/(Zr+Ti)비가 1.03이며 Ca 및 La를 각각 1∼2% 및 1∼2% 포함하는 PZT 타깃을 사용하여, 1Pa의 Ar 분위기하에서 플라스마 파워를 공급하면서 형성된다.
이와 같이 하여 형성된 강유전체 커패시터(Q11, Q12)는, 앞의 실시 형태와 마찬가지로 산화 분위기 중에서 반복 열처리되어, 막 중의 산소 결손이 보상된다.
본 실시 형태에서도, 상기 도전성 플러그(47A 및 47C)의 표면에 SiOCH막(49A, 49C)이 형성되고, 그 위에 질화막(50A, 50C)이 형성되어 있기 때문에, 상기 도전성 플러그(47A, 47C)를 구성하는 결정립의 배향이 Ti 자기 배향막(51A, 51C)의 배향에 영향을 주지 않아, 상기 Ti막(51A, 51C)은 이상적인 (002)배향을 나타낸다.
이에 의하여, 그 위에 형성되는 Ir막, Pt막, PZT막은 강한 (111)배향을 나타낸다.
또한, 이상의 각 실시 형태에서, 상기 SiOCH막(49, 49A, 49C)은 HMDS의 스핀 코팅에 의해 형성된 메틸기를 포함하는 막으로서 설명했지만, 이러한 SiOCH막은 다 른 유기 실리콘 화합물, 예를 들면 디메틸디에톡시실란(DMDMOS), 테트라메톡시실란(TMOS) 등의 도포에 의해 형성할 수도 있다. 또한, 이러한 SiOCH막은 막 중에 다른 알킬기, 예를 들면 C2H5 등을 포함할 수도 있다. 또한, 이러한 SiOCH막은 플라스마 CVD법에 의해 형성할 수도 있다.
또한, 자기 배향막(51A, 51B)은 Ti막이라 하여 설명했지만, 다른 자기 배향성을 갖는, 예를 들면 Ir막, Pt막, PZT막, SrRuO3막, Ru막, TiN막, TiAlN막, Cu막, IrOx막 등을 사용할 수도 있다.
또한, 이상의 각 실시 형태에서, 도전성 플러그(47A∼47C, 59A∼59C)는 W 플러그로서 설명했지만, 상기 도전성 플러그로서, 그 외에 폴리실리콘, Ti, TiN, TiAlN, Al, Cu, Ru, SrRuO3 등을 사용할 수도 있다.
또한, 이상의 각 실시 형태에서, 강유전체막(54A, 54C)은 PZT막이라 하여 설명했지만, PLZT막 등, 다른 PZT 고용체 조성의 막을 사용할 수도 있다. 또한, 상기 강유전체막(54A, 54C)으로서는, 다른 페로브스카이트막, 예를 들면 BaTiO3, (Bi1/2Na1/2)TiO3, KNbO3, NaNbO3, LiNbO3 등을 사용할 수도 있다.
또한, 본 발명은 강유전체 메모리 장치 이외에도, 결정 배향을 이용한 기능막을 갖는 반도체 장치의 제조에 유용하다.
이상, 본 발명을 바람직한 실시예에 관하여 설명했지만, 본 발명은 이러한 특정한 실시 형태에 한정되는 것은 아니고, 특허 청구의 범위에 기재한 요지 내에 서 다양한 변형·변경이 가능하다.

Claims (8)

  1. 강유전체 메모리 장치의 제조 방법으로서,
    트랜지스터가 형성된 반도체 기판 위에, 상기 트랜지스터를 덮도록 층간 절연막을 형성하는 공정과,
    상기 층간 절연막 중에, 상기 트랜지스터의 확산 영역에 컨택트하는 도전성의 컨택트 플러그를 형성하는 공정과,
    상기 컨택트 플러그 위에, 하부 전극과 강유전체막과 상부 전극을 순차적으로 적층하여 강유전체 커패시터를 형성하는 공정을 포함하고,
    상기 컨택트 플러그를 형성하는 공정 후, 상기 하부 전극을 형성하는 공정 전에, 상기 층간 절연막 및 상기 컨택트 플러그의 표면을 OH기로 종단하는 공정과,
    상기 OH기로 종단된 상기 층간 절연막 및 상기 컨택트 플러그의 표면에, Si와 산소와 CH기를 포함하는 층을, 분자 중에 Si 원자와 CH기를 포함하는 Si 화합물을 도포함으로써 형성하는 공정과,
    상기 Si와 산소와 CH기를 포함하는 층 중의 적어도 그 표면에 배치된 CH기를, 질소 원자에 의해 치환하여, 상기 Si와 산소와 CH기를 포함하는 층의 표면을, 질소를 포함하는 층으로 변환하는 공정과, 상기 질소를 포함하는 표면 위에 자기 배향성을 갖는 막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 Si 화합물로서, 헥사메틸디실라잔을 사용하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 산소를 포함하는 층을 형성하는 공정은, 상기 층간 절연막 및 상기 컨택트 플러그의 표면에, 산소 라디칼과 수소 라디칼, 또는 OH 라디칼을 작용시켜 상기 층간 절연막 및 컨택트 플러그의 표면을 OH 종단하는 공정을 포함하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 CH기를 질소 원자에 의해 치환하는 공정은, 상기 Si와 산소와 CH기를 포함하는 층의 표면에 NH 라디칼, 또는 질소 라디칼과 수소 라디칼을 작용시키는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 자기 배향성을 갖는 막을 형성하는 공정은, 300℃ 이하의 온도에서 실행되는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 자기 배향성을 갖는 막을 형성하는 공정은, Ti막을 스퍼터링에 의해 퇴적하는 공정으로 이루어지는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
  7. 기능막을 갖는 반도체 장치의 제조 방법으로서,
    트랜지스터가 형성된 반도체 기판 위에, 상기 트랜지스터를 덮도록 층간 절연막을 형성하는 공정과,
    상기 층간 절연막 중에, 상기 트랜지스터의 확산 영역에 컨택트하는 도전성의 컨택트 플러그를 형성하는 공정과,
    상기 컨택트 플러그 위에, 기능막을 형성하는 공정을 포함하고,
    상기 컨택트 플러그를 형성하는 공정 후, 상기 기능막을 형성하는 공정 전에, 상기 층간 절연막 및 상기 컨택트 플러그의 표면을 OH기로 종단하는 공정과, 상기 OH기로 종단된 상기 층간 절연막 및 상기 컨택트 플러그의 표면에, Si와 산소와 CH기를 포함하는 층을, 분자 중에 Si 원자와 CH기를 포함하는 Si 화합물을 도포함으로써 형성하는 공정과, 상기 Si와 산소와 CH기를 포함하는 층 중의 적어도 그 표면에 배치된 CH기를, 질소에 의해 치환하여, 상기 Si와 산소와 CH기를 포함하는 층의 표면을, 질소를 포함하는 층으로 변환하는 공정과, 상기 질소를 포함하는 표면 위에 자기 배향성을 갖는 막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 반도체 기판과,
    상기 반도체 기판 위에 형성된, 제1 및 제2 확산 영역을 포함하는 전계 효과 트랜지스터와,
    상기 반도체 기판 위에, 상기 전계 효과 트랜지스터를 덮도록 형성된 층간 절연막과,
    상기 층간 절연막 중에 형성되어, 상기 제1 확산 영역과 컨택트하는 도전성 플러그와,
    상기 층간 절연막 위에, 상기 도전성 플러그에 컨택트하여 형성되는 강유전체 커패시터로 이루어지는 강유전체 메모리 장치로서,
    상기 강유전체 커패시터는 강유전체막과, 강유전체막을 상하에 협지(挾持)하는 상부 전극 및 하부 전극으로 이루어지며, 상기 하부 전극은 상기 도전성 플러그에 전기적으로 접속되어 있고,
    상기 도전성 플러그와 상기 하부 전극의 사이에는, 탄소와 수소를 포함하는 SiON막이 개재하고,
    상기 SiON막과 상기 하부 전극의 사이에는, 자기 배향성을 갖는 물질로 이루어지는 자기 배향층이 개재하는 것을 특징으로 하는 강유전체 메모리 장치.
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