KR100938721B1 - 자기 랜덤 액세스 메모리 및 그 기입 방법 - Google Patents

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Abstract

자기 랜덤 액세스 메모리는, 제1 방향으로 연장하는 제1 및 제2 비트 라인 - 상기 제2 비트 라인은 제2 방향에서 제1 비트 라인과 인접함 - 을 포함하고, 제1 비트 라인에 접속되며, 제1 고정층, 제1 기록층, 및 제1 비자성층을 갖는 제1 자기저항 효과 소자, 및 제2 방향에서 제1 자기저항 효과 소자에 인접하고, 제2 비트 라인에 접속되며, 제2 고정층, 제2 기록층, 및 제2 비자성층을 갖는 제2 자기저항 효과 소자를 포함하고, 제1 및 제2 기록층은 제2 방향으로 연장하는 동일한 제1 층에 의해 형성된다.
자기 랜덤 액세스 메모리, 자기저항 효과 소자, 고정층, 기록층, MTJ 소자

Description

자기 랜덤 액세스 메모리 및 그 기입 방법{MAGNETIC RANDOM ACCESS MEMORY AND WRITE METHOD THEREOF}
본 출원은 2007년 2월 27일 출원된 일본 특허 출원번호 제2007-047697호를 기초로 우선권 주장하며, 그 내용 전체가 본 명세서에서 참조된다.
본 발명은 스핀 주입 자화 반전 유형의 자기 랜덤 액세스 메모리 및 그 기입 방법에 관한 것이다.
본 출원의 발명과 관계된 종래 기술의 문헌 정보는 다음과 같다:
[특허 문헌 1] 일본 특허 출원 공개공보 2001-256773
[특허 문헌 2] 일본 특허 출원 공개공보 2002-231904
[특허 문헌 3] 일본 특허 출원 공개공보 2004-47027
[특허 문헌 4] 미국 특허 출원 공개공보 2004/0179393.
스핀 주입 자화 반전 유형의 자기 랜덤 액세스 메모리(magnetic random access memory; MRAM)에서, 기입 동작 중에 반전 전류를 줄이기 위해, 자기 터널 접합(magnetic tunnel junction; MTJ) 소자의 반전될 자기 영역의 크기를 작게 하도록 처리할 필요가 있다. 더욱이, 동작 마진을 향상시키기 위해 MTJ 소자의 처리 변형을 줄이는 것이 필요하다.
본 발명의 제1 양상에 따른 자기 랜덤 액세스 메모리는, 제1 방향으로 연장하는 제1 비트 라인; 상기 제1 방향과 상이한 제2 방향에서 상기 제1 비트 라인과 인접하고, 상기 제1 방향으로 연장하는 제2 비트 라인; 상기 제1 비트 라인에 접속되는 제1 자기저항 효과 소자 - 상기 제1 자기저항 효과 소자는 고정된 자화 방향을 갖는 제1 고정층, 가역(invertible) 자화 방향을 갖는 제1 기록층, 및 상기 제1 고정층과 상기 제1 기록층 간에 제공되는 제1 비자성층을 갖고, 상기 제1 고정층 및 상기 제1 기록층의 자화 방향은 상기 제1 고정층 및 상기 제1 기록층을 관통하는 제1 전류의 방향에 따라 평행 또는 역평행(antiparallel)이 됨 -; 및 상기 제2 방향에서 상기 제1 자기저항 효과 소자에 인접하며, 상기 제2 비트 라인에 접속되는 제2 자기저항 효과 소자 - 상기 제2 자기저항 효과 소자는 고정된 자화 방향을 갖는 제2 고정층, 가역 자화 방향을 갖는 제2 기록층, 및 상기 제2 고정층과 상기 제2 기록층 간에 제공되는 제2 비자성층을 갖고, 상기 제1 및 제2 기록층은 상기 제2 방향으로 연장하는 동일한 제1 층에 의해 형성되고, 상기 제2 고정층 및 상기 제2 기록층의 자화 방향은 상기 제2 고정층 및 상기 제2 기록층을 관통하는 제2 전류의 방향에 따라 평행 또는 역평행이 됨 - 를 포함한다.
본 발명의 제2 양상에 따른 자기 랜덤 액세스 메모리의 기입 방법에 있어서, 상기 자기 랜덤 액세스 메모리는, 제1 방향으로 연장하는 제1 비트 라인; 상기 제1 방향과 상이한 제2 방향에서 상기 제1 비트 라인과 인접하고, 상기 제1 방향으로 연장하는 제2 비트 라인; 상기 제1 비트 라인에 접속되는 제1 자기저항 효과 소자 - 상기 제1 자기저항 효과 소자는 고정된 자화 방향을 갖는 제1 고정층, 가역 자화 방향을 갖는 제1 기록층, 및 상기 제1 고정층과 상기 제1 기록층 간에 제공되는 제1 비자성층을 갖음 -; 및 상기 제2 방향에서 상기 제1 자기저항 효과 소자에 인접하며, 상기 제2 비트 라인에 접속되는 제2 자기저항 효과 소자 - 상기 제2 자기저항 효과 소자는 고정된 자화 방향을 갖는 제2 고정층, 가역 자화 방향을 갖는 제2 기록층, 및 상기 제2 고정층과 상기 제2 기록층 간에 제공되는 제2 비자성층을 갖고, 상기 제1 및 제2 기록층은 상기 제2 방향으로 연장하는 동일한 제1 층에 의해 형성됨 - 를 포함하고, 상기 기입 방법은, 상기 제1 고정층과 상기 제1 기록층에 기입 전류를 통과시키는 단계, 및 상기 제1 자기저항 효과 소자로의 기입 시에, 상기 제1 기록층의 자화를 상기 기입 전류가 통과하는 방향에 따라서 상기 제1 고정층의 자화에 평행 또는 역평행하게 하는 단계를 포함하고, 상기 기입 전류는 상기 제1 기록층의 자화 반전의 확장을 제어하도록 조정된다.
기입 동작 중에 반전 전류를 줄이기 위해 자기 터널 접합 소자의 반전될 자기 영역의 크기를 작게 하고, 동작 마진을 향상시키기 위해 MTJ 소자의 처리 변형을 줄일 수 있는 자기 랜덤 액세스 메모리 및 그 기입 방법을 제공한다.
이후, 도면을 참조하여 본 발명의 실시예를 설명할 것이다. 설명에서, 도면들에 걸쳐 유사한 부분에 대하여는 유사한 참조번호를 할당한다.
다음의 제1 내지 제3 실시예에서 자기 랜덤 액세스 메모리(MRAM)를 설명한다. 각 실시예에서 사용되는 자기 터널 접합(MTJ) 소자(자기저항 효과 소자)는 제4 실시예에서 설명한다.
[1] 제1 실시예
[1-1] 구조
도 1은 본 발명의 제1 실시예에 따른 자기 랜덤 액세스 메모리의 평면도이다. 도 2a는 도 1의 IIA-IIA선을 따른 단면도이다. 도 2b는 도 1의 IIB-IIB선을 따른 단면도이다. 이하에, 제1 실시예에 따른 자기 랜덤 액세스 메모리의 구조를 설명한다.
도 1에 도시된 바와 같이, 복수의 인접한 비트 라인(BL1, BL2, BL3)은 X방향으로 연장되고, 워드 라인(WL)은 Y방향(X방향을 가로지르는 방향)으로 연장되어 비트 라인(BL1, BL2, BL3)을 가로지르게 된다. 비트 라인(BL1, BL2, BL3) 아래에는 MTJ막(10)이 이음새없이(seamlessly) Y방향으로 연장된다. 따라서, MTJ막(10)은 워드 라인(WL)이 연장되는 방향을 따라 동일한 방향으로 연장되는 선 형태로 형성 되고, 셀 별로 분할되지 않으면서 복수의 셀을 계속해서 가로지른다. 여기에서, 각 셀의 MTJ 소자(MTJ1, MTJ2, MTJ3)는 MTJ막(10)과 비트 라인(BL1, BL2, BL3)의 교차부에 위치한다. MTJ 소자(MTJ1, MTJ2, MTJ3)의 상면은 콘택트(C2)를 통해 비트 라인(BL1, BL2, BL3)에 접속된다. MTJ 소자(MTJ1, MTJ2, MTJ3)의 저면은 콘택트(C1)를 통해 트랜지스터(Tr1, Tr2, Tr3)에 접속된다.
도 2a에 도시된 바와 같이, 반도체 기판(예를 들면, 실리콘 기판)(1)에 STI(shallow trench isolation) 구조의 소자 분리 절연막(2)이 형성된다. 반도체 기판(1) 상에 게이트 절연막(도시생략)을 사이에 두고 게이트 전극(3)이 형성되고, 게이트 전극(3)의 양측의 반도체 기판(1) 내에 소스/드레인 확산층(4a, 4b)이 형성되어, 스위칭 소자로서 기능하는 트랜지스터(예를 들면, MOS 트랜지스터)(Tr1)가 형성된다.
콘택트(C1)는 트랜지스터(Tr1)의 소스/드레인 확산층(4a) 상에 배치되고, MTJ 소자(MTJ1)는 그 콘택트(C1) 상에 배치된다. MTJ 소자(MTJ1)는, 고정층(핀층)(11), 비자성층(12) 및 기록층(자유층)(13)이 순서대로 적층된 MTJ막(10)으로 형성된다. 콘택트(C2)는 MTJ 소자(MTJ1)의 상면에 배치되고, 비트 라인(BL1)은 그 콘택트(C2) 상에 배치된다. 비트 라인(BL1)은, 예를 들면, 전력 공급 단자 및 접지 단자에 접속된다.
도 2b에 도시된 바와 같이, MTJ막(10)을 구성하는 고정층(11), 비자성층(12) 및 기록층(13) 모두 Y 방향으로 이음새가 없다. 그러나, MTJ 소자(MTJ1, MTJ2, MTJ3) 각각에서, 기록층(13)은 콘택트(C2)를 통해 비트 라인(BL1, BL2, BL3)에 접 속되고, 고정층(11)은 콘택트(C1)를 통해 소스/드레인 확산층(4a)에 접속된다.
[1-2] 원리
도 3은 본 발명의 제1 실시예에 따른 기입 반전부의 전파(propagation)의 원리를 설명하는 도면이다. 제1 실시예에 따른 기입 반전부의 전파 원리를 후술한다.
도 3에 도시된 바와 같이, 스핀 주입 자화 반전을 기초로 하는 기입 동작에서, 선택된 셀의 트랜지스터가 턴온되고, MTJ 소자(MTJ)의 막 표면에 수직으로 전류 I가 통과하게 된다. 다음에, 기록층(13)의 자화 방향은, 전류 I가 고정층(11)으로부터 기록층(13)으로 통과하는지 또는 기록층(13)으로부터 고정층(11)으로 통과하는지에 따라 고정층(11)의 자화 방향과 동일하게 또는 상이하게 설정된다. 즉, MTJ 소자(MTJ)에서, 고정층(11)과 기록층(13)의 자화 방향은, 고정층(11)과 기록층(13)을 가로질러 통과하는 전류 I의 방향에 따라 서로 평행하거나 역평행하게 된다.
그러한 기입 동작에서, 자화 반전은 기입 전류 I가 통과하는 시간이 너무 길면 기록층(13)에 수평으로 전파하게 된다. 즉, 기록층(13)의 자화 반전 영역은 스핀 토크의 전파에 의한 자벽 이동(magnetic wall movement) 및 열에 기인하여 확장된다. 이 효과를 이용하면, 전류를 통과시키는 시간이 증가되어, 반전 전류 밀도(Jc)가 동일하더라도 자화 반전 영역을 확장시킬 수 있다. 이것은 스핀의 전파에 의한 자벽 이동에 의해 설명될 수 있고, 그 효과 또한 전류가 통과하면서 생성되는 열에 의해 향상될 수 있다.
[1-3] 기입 동작
도 4a 및 도 4b는 본 발명의 제1 실시예에 따른 "0" 기입 동작을 설명하는 도면이다. 도 5a 및 도 5b는 본 발명의 제1 실시예에 따른 "1" 기입 동작을 설명하는 도면이다. 여기에서, 도 4a 및 도 5a는 워드 라인이 연장되는 방향에서의 개략적인 단면도이고, 도 4b와 도 5b는 비트 라인이 연장되는 방향에서의 개략적인 단면도이다. 제1 실시예에 따른 기입 동작이 후술된다.
도 4a 및 도 4b에 도시된 바와 같이, "0" 데이터가 기입될 때, 전류 I는 MTJ 소자(MTJ)의 기록층(13)으로부터 고정층(11)으로 흐르게 된다. 즉, 전자 e가 고정층(11)측으로부터 기록층(13)측으로 주입된다. 이와 같이 하면, 고정층(11)과 기록층(13)의 자화가 동일한 방향으로 서로 평행하게 된다. 이러한 저저항 상태(Rp)를 "0" 데이터로 정의한다.
도 5a 및 도 5b에 도시된 바와 같이, "1" 데이터가 기입되는 경우, 전류 I는 MTJ 소자(MTJ)의 고정층(11)으로부터 기록층(13)으로 통과된다. 즉, 전자 e가 기록층(13)측으로부터 고정층(11)측으로 주입된다. 이와 같이 하면, 고정층(11)과 기록층(13)의 자화가 반대 방향으로 서로 역평행하게 된다. 이러한 고저항 상태(Rap)를 "1" 데이터로 정의한다.
여기에서, 도 4a 및 도 5a에 도시된 바와 같이, MTJ막(10)은 워드 라인 방향으로는 이음새가 없지만, 그 워드 라인의 방향으로부터 보면, MTJ막(10) 위의 비트 라인(BL)이 셀마다 분할되어 있고, MTJ막(10) 아래의 트랜지스터(Tr)가 셀마다 분할되어 있다. 따라서, 인접한 셀로 흐르는 누설 전류가 발생하지 않고 판독 마진 의 열화도 없다. 그러나, 기입 전류 I에 의해 움직이는 자벽이 인접한 셀 사이에서 정지될 수 있도록, 예를 들어, 기록층(13)의 자화 반전 영역에 대한 기입 전류를 통과시키는 시간을 제어할 필요가 있다.
부가하여, 도 6에 도시된 바와 같이, MTJ막(10)은 비트 라인(BL)과 평행한 방향으로 이음새없이 형성되고, MTJ막(10)을 포함하는 도전부를 통해 흐르는 누설 전류가 생성되어, 판독 마진을 열화시킬 수 있다. 따라서, MTJ막(10)은, 도 6에 도시된 바와 같이 비트 라인(BL)과 동일한 방향으로 연장되기보다는 도 5a 및 도 5b에 도시된 바와 같이 비트 라인(BL)의 방향으로 셀마다 분할되는 것이 바람직하다.
[1-4] 판독 동작
제1 실시예의 판독 동작 시에, 자기저항 효과를 이용한다.
선택된 셀의 MTJ 소자(MTJ)에 접속되는 트랜지스터(Tr)가 턴온되고, 판독 전류가, 예를 들면, MTJ 소자(MTJ)를 통해 비트 라인(BL)으로부터 트랜지스터(Tr)의 방향으로 흐르게 된다. 다음에, 판독 전류에 기초하여 판독된 MTJ 소자(MTJ)의 저항값에 의해 데이터가 "1" 데이터인지 또는 "0" 데이터인지가 판정된다.
또한, 판독 동작 중에, 일정한 전압을 인가하여 전류값을 판독하거나 또는 일정한 전류를 인가하여 전압값을 판독할 수 있다.
[1-5] 효과
전술한 제1 실시예에 따라, MTJ막(10)은 셀 별로 분할되지 않고 워드 라인 방향으로는 이음새없이 연장된다. 즉, MTJ막(10)을 선 형상으로만 형성함에 따라, 각 셀에서 MTJ 소자의 영역이 작게 될 수 있어 MTJ 소자를 제어성이 양호하게 처리할 필요가 없게 되므로, 작업 프로세스를 보다 용이하게 할 수 있다. 따라서, 처리된 디멘전을 보다 쉽게 제어할 수 있고 MTJ 소자의 처리 변형을 억압하는 것이 가능하게 된다.
또한, MTJ막(10)이 선 형상으로 형성되는 경우라도, 기입 전류를 통과시키는 시간이 조정되고 기록층(13)의 자화 반전 영역의 확장이 제어되어, 셀마다의 기입 동작이 달성될 수 있다.
[2] 제2 실시예
제2 실시예는, 예를 들면, 기입 전류를 통과시키는 시간을 조정하여 다치 메모리를 달성한다.
[2-1] 원리
도 7a 내지 도 7c는 본 발명의 제2 실시예에 따른 기입 반전부의 전파의 원리를 설명하는 도면이다. 도 8은 본 발명의 제2 실시예에 따른 기입 동작시의 전류 펄스의 파형도를 도시한다. 제2 실시예에 따른 기입 반전부의 전파의 원리를 후술한다.
도 7a 내지 도 7c에 도시된 바와 같이, 기입 전류 I가 통과할 때, 자화 반전 영역(R)(기입 범위)이 수평으로 확장된다. 즉, 초기 상태에서 상방이었던 기록층(13)의 자화가 콘택트(C2)의 인근에서 점차 하방으로 반전된다. 즉, 고정층(11)과 기록층(13)의 자화가 한 셀에서 점진적으로 역평행하게 된다.
여기에서, 고정층(11)과 기록층(13)의 자화가 서로 평행한지 또는 역평행한 지에 따라 MTJ 소자(MTJ)의 저항값이 변경됨에 따라, 자화 반전 영역(R)이 확장되는 범위에 따라 MTJ 소자(MTJ)의 저항값이 변경된다. 따라서, 한 셀의 저항값이 제어될 수 있고, 다치 메모리가 실현될 수 있다.
도 8에 도시한 바와 같이, 기입 전류 I는 예를 들어 기입 전류를 통과시키는 시간(전류 펄스의 수)을 변경함으로써 또는 전류 펄스의 폭 W를 변경함으로써 조정될 수 있다. 또한, 본 실시예에서 펄스 폭이 감소하는 경우, 기입은 불안정하게 되고, 전류량은 증가해야 한다. 그러므로 펄스의 수를 증가시키기보다는 펄스 폭을 증가 또는 감소시킴으로써 전류량을 조정하는 것이 바람직하다. 따라서, 기입 전류의 펄스 폭을 제어하여 기입 범위를 제어하는 시스템을 구비하는 것이 유용하다.
[2-2] 기입 동작
다치 메모리를 실현하는 기입 동작은 도 9a 내지 9c, 도 10 및 11을 이용하여 기술한다.
제2 실시예에 따른 기입 동작 시, 기입 전류 I는, 자화 반전 영역 R을 제어하기 위해 제1 실시예와 같은 스핀 주입 자화 반전 기법을 이용하여 조정된다. 여기서, 제1 실시예에서, 한 셀 내 기록층(13)의 모든 자화는 고정층(11)의 자화와 평행 또는 역평행이어서 이진 상태가 발생한다. 대조적으로, 제2 실시예에서는 평행 상태 및 역평행 상태 둘 다가 한 셀에 혼합되는 상태가 이진 상태 외에 발생하여 3배 이상의 다치 메모리가 구현된다.
예를 들어, 다음의 3개 저항 상태는 3배 메모리를 실현하도록 발생될 수 있 다.
도 9a에 도시한 바와 같이, 한 셀 내 기록층(13)의 모든 자화가 고정층(11)의 자화와 평행한 경우, MTJ 소자(MTJ)의 저항값은 가장 낮아진다. 이 경우의 저항값은 제1 저항값 R1이다.
도 9b에 도시한 바와 같이, 한 셀 내 기록층(13)의 모든 자화가 고정층(11)의 자화와 역평행한 경우, MTJ 소자(MTJ)의 저항값은 가장 높아진다. 이 경우의 저항값은 제2 저항값 R2이다.
도 9c에 도시한 바와 같이, 한 셀에서 상술한 평행 자화 및 역평행 자화 둘 다가 존재하는 경우, 즉 기록층(13)이 고정층(11)의 자화와 평행한 자화 및 고정층(11)의 자화와 역평행한 자화를 포함하는 경우, MTJ 소자(MTJ)의 저항값은 상술한 제1 및 제2 저항값 R1과 R2 사이의 값을 얻는다. 이 경우의 저항값은 저항값 R3이다.
그러므로 도 10에 도시한 바와 같이 3개 저항값 R1, R2 및 R3이 본 예에서 발생할 수 있다.
여기에서, 도 11에 도시한 바와 같이, 제3 저항값 R3에 더욱 상세한 임계값을 제공하는 경우에는, 예를 들어 3개의 저항값 R3a, R3b 및 R3c가 발생할 수 있다. 이 경우, 5배 메모리가 구현될 수 있다. 따라서, 3배 이상의 저항값은 제3 저항값 R3의 임계값을 어떻게 설정하는가에 따라 발생할 수 있다.
또한, 본 실시예처럼 한 셀의 자화 반전 영역의 범위에 따라 다치 변환을 제어하기 위하여 초기 상태가 "1" 또는 "0"인지 여부를 판단하는 것이 바람직하다. 이를 위하여, 기입하기 전에 선택된 셀의 데이터를 판독하는 공정이 존재할 수도 있다.
더욱이, 판독 동작은 기입 순서에 삽입될 수도 있다. 즉, 선택된 셀의 값을 판독하면서 기입을 조정하기 위한 검증-기입을 수행할 수도 있다. 이 검증-기입은 예를 들어 다음의 방식으로 수행한다. 우선, 선택된 셀에 대하여 스핀 주입 기입을 수행한다(제1 공정). 이 기입 동작을 수행한 후, 선택된 셀의 저항값을 판독하고, 이 저항값이 사전설정된 임계값에 도달하는지 여부를 판단한다(제2 공정). 저항값이 사전설정된 임계값에 도달하지 않는다고 판단한 경우, 선택된 셀에 대하여 스핀 주입 기입을 다시 수행한다(제3 공정). 제3 공정의 이 기입 동작에서 기입 전류 I를 통과시키는 시간은 예를 들어 제1 공정의 기입 동작의 시간에 기초하여 조정될 수 있다. 그와 같은 검증-기입을 수행함으로써 MTJ 소자(MTJ)의 저항값의 제어가능성을 향상시킬 수 있다.
[2-3] 판독 동작
제2 실시예에서는 상술한 제1 실시예와 유사한 자기저항 효과를 이용하는 판독 동작을 수행하고, 따라서 설명하지는 않는다.
[2-4] 효과
상술한 제2 실시예에 따르면, 제1 실시예와 유사한 효과를 얻을 수 있다. 또한, 제2 실시예에서는 기입 전류 I의 확장을 조정하여 한 셀 내 자화 반전 영역 R을 제어한다. 이는, 한 셀에 3배 이상의 저항값을 발생시킬 수 있고, 따라서 다치 메모리를 실현할 수 있다.
[3] 제3 실시예
제3 실시예는 각 실시예의 MTJ 소자의 상부 및 하부 콘택트 중 적어도 하나의 크기를 감소시키는 예이다.
[3-1] 구조
도 12 내지 14는 본 발명의 제3 실시예에 따른 자기 랜덤 액세스 메모리의 비트 라인 방향의 단면도를 도시한다. 제3 실시예에 따른 자기 랜덤 액세스 메모리의 구조는 이하에서 기술한다.
도 12 내지 14에 도시한 바와 같이, 제3 실시예는 MTJ 소자(MTJ)의 상부 및 하부 콘택트(C1, C2) 중 적어도 하나를 얇게 형성하고, 캡층(cap layer)(CP1, CP2)을 콘택트(C1, C2)와 MTJ 소자(MTJ) 사이에 제공한다는 점에서 제1 실시예와 다르다.
도 12에서는 MTJ 소자(MTJ) 위의 콘택트(C2)가 더 얇다. 또한, 캡층(CP2)은 콘택트(C2)와 MTJ 소자(MTJ) 사이에 제공된다. 캡층(CP2)을 통해 기록층(13)과 접촉하는 콘택트(C2)의 부분 중 비트 라인 방향 폭은 기록층(13)의 비트 라인 방향 폭보다 좁다.
도 13은 소위 톱 핀 구조(top pin structure)의 예를 도시한다. 즉, 고정층(11)이 기록층(13)보다 높게 위치하므로, 콘택트(C1)는 기록층(13)에 연결될다. 따라서, 도 13에서는 MTJ 소자(MTJ) 아래의 콘택트(C1)가 더 얇다. 또한, 캡층(CP1)은 콘택츠(C1)와 MTJ 소자(MTJ) 사이에 제공된다. 캡층(CP1)을 통해 기록층(13)에 접촉하는 콘택트(C1)의 부분 중 비트 라인 방향 폭은 기록층(13)의 비트 라인 방향 폭보다 좁다.
도 14에서는 MTJ 소자(MTJ) 위 및 아래의 콘택트(C1, C2)가 더 얇다. 또한, 캡층(CP1)은 콘택트(C1)와 MTJ 소자(MTJ) 사이에 제공되고, 캡층(CP2)은 콘택트(C2)와 MTJ 소자(MTJ) 사이에 제공된다.
또한, 도 12 내지 14에서 콘택트(C1, C2)는 MTJ 소자(MTJ)(기록층 13)의 중심에 위치할 수도 있고, 또는 중심 밖에 위치할 수도 있다.
캡층(CP1, CP2)의 저항값은 기록층(13)의 저항값보다 예를 들어 약 1 디지트 높은 것이 바람직하다. 캡층(CP1, CP2)의 재료는 예를 들어 비자성층(12)의 재료 또는 높은 면 저항을 갖는 배리어 금속 재료를 포함한다. 후술하는 섹션 [4-3]은 비자성층(12)의 재료에 대하여 참조한다는 것을 주지해야 한다. 배리어 금속 재료는 예를 들어 다음의 금속 (a) 내지 (k)를 포함한다.
(a) Ti
(b) Ta
(c) Ti를 포함하는 혼합물(예를 들어, TiN, TiW, TiSiN, TiSix, TiB2, TiB, TiC)
(d) Ta를 포함하는 혼합물(예를 들어, TaB2, TaB, TaC, TaN, Ta4N5, Ta5N6, Ta2N)
(e) Zr을 포함하는 혼합물(예를 들어, ZrB2, ZrB, ZrC, ZrN)
(f) Hf를 포함하는 혼합물(예를 들어, HfB, HfC, HfN)
(g) V를 포함하는 혼합물(예를 들어, VB2, VB, VC, VN)
(h) Nb를 포함하는 혼합물(예를 들어 NbB2, NbB, NbC, NbN)
(i) Cr을 포함하는 혼합물(예를 들어 CrB2, CrB, Cr2B, Cr3C2, Cr2N, CrN)
(j) Mo를 포함하는 혼합물(예를 들어 Mo2B3, MoB2, MoB, Mo2B, MoxCy, Mo2C, MoN)
(k) W를 포함하는 혼합물(예를 들어 WxBy, W2B5, WxCy, WC, W2C, WxNy, WN)
캡층(CP1, CP2) 및 MTJ 소자(MTJ)는 프로세스의 용이성을 위하여 동일한 평면 형태인 것이 바람직하지만, 서로 다른 평면 형태일 수도 있다. 캡층(CP1, CP2)의 상면(콘택트(C1, C2)측의 면)의 면적은 콘택트(C1, C2)의 하면(캡층(CP1, CP2)측의 면)의 면적보다 넓은 것이 바람직하다.
[3-2] 효과
상술한 제3 실시예에 따르면, 제1 실시예와 비슷한 효과를 얻을 수 있다. 또한, 제3 실시예에서는 MTJ 소자(MTJ)의 상부 및 하부 콘택트(C1, C2) 중 적어도 하나가 더 얇아 기록층(13)과 접촉하는 콘택트(C1, C2)의 면적이 감소한다. 따라서, 기입 동안 콘택트(C1, C2)와 MTJ 소자(MTJ) 사이의 국부적인 접촉 부분으로부터 자화 반전이 발생하고, 이 자화 반전은 자벽 이동의 효과에 기인하여 전파되어, 전체 소자의 자화가 반전된다. 따라서, 기입 동작 동안, 기입 전류는 작은 콘택트로 인해 감소할 수 있다. 또한, 기록층(13)보다 높은 저항을 갖는 캡층(CP1, CP2) 이 제공되어 전류 확산으로 인한 효과의 감소를 방지할 수 있다.
[4] 제4 실시예
제4 실시예에서는 각 실시예에 사용한 MTJ 소자를 기술한다.
[4-1] 변형
상술한 제1 실시예에서, MTJ막(10)을 구성하는 3개 층, 즉 고정층(11), 비자성층(12) 및 기록층(13) 모두는 예를 들어 도 2b에 도시한 바와 같이 워드 라인(WL) 방향으로 이음새가 없다. 그러나, MTJ막(10)은 상술한 형태로 한정되지 않고, 예를 들어 다음의 형태를 갖도록 변형될 수 있다.
(변형 1)
도 15는 본 발명의 제4 실시예에 따른 자기 랜덤 액세스 메모리의 변형 1의 부분적인 단면도를 도시한다. 변형 1의 구조는 이하에서 기술한다.
도 15에 도시한 바와 같이, 변형 1은 돌출부(21a,21b)를 셀 간의 격리자로서 형성한다는 점이 도 2b와 다르다. 예를 들어, MTJ 소자 MTJ1과 MTJ 소자 MTJ2 사이에서, 콘택트(C2)와 접촉하는 표면보다 높게 돌출되어 있는 돌출부(21a)는 기록층(13)의 콘택트(C2)측의 외측면에 제공되고(기록층(13)의 측부는 비자성층(12)에 대향함), 콘택트(C1)와 접촉하는 표면보다 낮게 돌출되어 있는 돌출부(21b)는 고정층(11)의 콘택트(C1)측의 외측면에 제공된다(고정층(11)의 측부는 비자성층(12)에 대향함).
또한, 돌출부(21a,21b)는 기록층(13) 및 고정층(11)의 양측에 반드시 제공되어야 하는 것은 아니다. 예를 들어, 돌출부(21a)는 기록층(13)의 자화 안정성을 고려하여 기록층(13)의 상면에만 제공될 수도 있다.
상술한 변형 1에 따르면, 셀들 사이에 제공되는 돌출부(21a,21b)는 셀의 격리자로서 기능하여 각 셀 내 기록층(13)의 자화 방향을 안정하게 할 수 있다.
(변형 2)
도 16은 본 발명의 제4 실시예에 따른 자기 랜덤 액세스 메모리의 변형 2의 부분 단면도를 도시한다. 변형 2의 구조가 아래에 기술된다.
도 16에 도시된 바와 같이, 변형 2는 오목부(22a, 22b)가 셀들 사이의 격리자로서 형성된다는 점에서 도 2b와는 상이하다. 예를 들면, MTJ 소자 MTJ1와 MTJ 소자 MTJ2 사이에, 콘택트(C2)에 접하는 표면보다 낮게 움푹 들어간 오목부(22a)가 기록층(13)의 콘택트(C2)측의 외측면 상에 제공되며(기록층(13)의 측부는 비자성층(12)에 대향함), 콘택트(C1)에 접하는 표면보다 높게 움푹 들어간 오목부(22b)가 고정층(11)의 콘택트(C1)측의 외측면 상에 제공된다(고정층(11)의 측부는 비자성층(12)에 대향함).
부가적으로, 오목부(22a, 22b)가 기록층(13) 및 고정층(11)의 양측 상에 반드시 제공되어야 하는 것은 아니다. 예를 들면, 오목부(22a)는 기록층(13)의 자화의 안정화를 고려하여 기록층(13)의 상면에만 제공될 수도 있다.
전술한 변형 2에 따르면, 셀들 사이에 제공되는 오목부(22a, 22b)는 셀의 격리자로서 기능하여 각 셀 내의 기록층(13)의 자화 방향을 안정하게 할 수 있다.
(변형 3)
도 17은 본 발명의 제4 실시예에 따른 자기 랜덤 액세스 메모리의 변형 3의 부분 단면도를 도시한다. 변형 3의 구조가 아래에 기술된다.
도 17에 도시된 바와 같이, 변형 3은 고정층(11), 비자성층(12) 및 기록층(13)의 3개의 층이 집합적으로 물결 형상을 갖는다는 점에서 도 2b와 상이하다.
여기서는 비트 라인에 연결되는 MTJ막(10)의 셀 부분이 평탄하고, 돌출부/오목부(23)가 셀들 사이에 형성되는 것이 바람직하다. 셀의 폭(W1)이 셀들 사이의 폭(W2)보다 긴 것 또한 바람직하다. 이것은 기록층(13)의 자화 방향을 한 방향으로 유지하는 것을 용이하게 한다.
전술한 변형 3에 따르면, 셀들 사이에 제공되는 돌출부/오목부(23)는 셀의 격리자로서 기능하여 각 셀 내의 기록층(13)의 자화 방향을 안정하게 할 수 있다.
(변형 4)
도 18은 본 발명의 제4 실시예에 따른 자기 랜덤 액세스 메모리의 변형 4의 부분 단면도를 도시한다. 변형 4의 구조가 아래에 기술된다.
도 18에 도시된 바와 같이, 변형 4는, 기록층(13)만이 워드 라인 방향에서 이음새가 없으며, 고정층(11) 및 비자성층(12)이 셀 단위로 분할된다는 점에서 도 2b와 상이하다.
전술한 변형 4에 따르면, 고정층(11) 및 비자성층(12)은 셀 단위로 분할되어 누설 전류가 감소된다.
(변형 5)
도 19는 본 발명의 제4 실시예에 따른 자기 랜덤 액세스 메모리의 변형 5의 부분 단면도를 도시한다. 변형 5의 구조가 아래에 기술된다.
도 19에 도시된 바와 같이, 변형 5는 기록층(13) 및 비자성층(12) 만이 워드 라인 방향에서 이음새가 없으며, 고정층(11)이 셀 단위로 분할된다는 점에서 도 2b와 상이하다.
전술한 변형 5에 따라, 비자성층(12)은 셀 단위로 분할되지 않는다. 따라서, 변형 4에서보다 처리가 용이하다.
[4-2] 자화 구성
MTJ 소자(MTJ)의 고정층(11) 및 기록층(13)의 자화 방향은 막 표면에 수직한 방향이거나(수직 자화 타입), 막 표면에 평행한 방향(평행 자화 타입)일 수 있다. 부가적으로, 수직 자화 타입 MTJ 소자(MTJ)는 자화 방향이 이전의 경우에서처럼 소자 형태의 세로 방향에 의해서 결정되지 않는다는 점에서 이점을 가진다.
[4-3] 재료
MTJ 소자(MTJ)는, 예를 들면 다음과 같은 재료로 이루어진다.
고정층(11) 및 기록층(13)의 재료로서, 예를 들면 Fe, Co, Ni 또는 이들 물질의 합금, 높은 스핀 분극율을 갖는 자철광(magnetite), CrO2, RXMnO3 -y(R: 희토류, X: Ca, Ba, Sr)와 같은 산화물 및 NiMnSb 또는 PtMnSb와 같은 호이슬러(Heusler) 합금을 사용하는 것이 바람직하다. 또한, 이들 자기체는 강자성이 소실되지 않는 한, Ag, Cu, Au, Al, Mg, Si, Bi, Ta, B, C, O, N, Pd, Pt, Zr, Ir, W, Mo 및 Nb와 같은 비자기성 원소를 약간 포함할 수도 있다.
비자성층(12)의 재료로서, AL2O3, SiO2, MgO, AlN, Bi2O3, MgF2, CaF2, SrTiO2 및 AlLaO3와 같은 다양한 유전체를 사용하는 것이 가능하다. 이들 유전체는 산소, 질소 및 불소가 결핍될 수도 있다.
고정층(11)의 자화 방향을 보장하는 반강자성층이 비자성층(12)에 대향하는 고정층(11)의 표면 상에 제공될 수 있을 것이다. 이러한 반강자성층의 재료로서, 예를 들면 Fe-Mn, Pt-Mn, Pt-Cr-Mn, Ni-Mn, Ir-Mn, NiO 또는 Fe2O3를 사용하는 것이 바람직하다.
부가적으로, 수직 자화 타입 MTJ 소자(MTJ)를 구현하기 위한 수직 자화 재료의 예는, 예를 들면 다음과 같은 재료를 포함한다.
먼저, 고정층(11) 및 기록층(13)의 수직 자화 재료로 이용될 큰 보자력(coercive force)을 갖는 자화 재료는 1×106erg/cc 이상의 높은 자기 이방성 에너지 밀도를 가지는 재료로 구성된다. 이러한 재료의 예는 아래에 기술된다.
(예 1)
[Fe(철), Co(코발트) 및 Ni(니켈) 중 적어도 하나와, Cr(크롬), Pt(백금) 및 Pd(팔라듐) 중 적어도 하나를 포함하는 합금으로 이루어지는 재료]
질서 합금(ordered alloy)은, 예를 들면 Fe(50)Pt(50), Fe(50)Pd(50) 및 Co(50)Pt(50)를 포함한다. 무질서 합금(disordered alloy)은, 예를 들면 CoCr 합금, CoPt 합금, CoCrPt 합금, CoCrPtTa 합금 및 CoCrNb 합금을 포함한다.
(예 2)
[Fe, Co, 및 Ni 중 적어도 하나 또는 이들 물질 중 하나를 포함하는 합금과, Pd 및 Pt 중 적어도 하나 또는 이들 물질 중 하나를 포함하는 합금이 교대로 적층되는 구조를 가지는 재료]
이러한 재료는, 예를 들면 Co/Pt 인공 격자, Co/Pd 인공 격자 및 CoCr/Pt 인공 격자를 포함한다. Co/Pt 인공 격자를 사용하는 경우와, Co/Pd 인공 격자를 사용하는 경우에는 저항변화율(MR 레이트)에 있어서 약 40%의 높은 값을 획득하는 것이 가능하다.
(예 3)
[Tb(테르븀), Dy(디스프로슘) 또는 Gd(가돌리늄)과 같은 희토금속 중 적어도 하나와 전이 금속 중 적어도 하나로 이루어지는 비정질 합금]
이 재료는, 예를 들면 TbFe, TbCo, TbFeCo, DyTbFeCo 및 GdTbCo를 포함한다.
다음으로, 기록층(13)은 큰 보자력을 가지는 전술한 자기 재료로 이루어지거나, 또는 혼합비의 조정, 불순물의 첨가 및 두께의 조정 이후에, 큰 보자력을 가지는 전술한 자기 재료의 자기 이방성 에너지 밀도보다 작은 자기 이방성 에너지 밀도를 가지는 자기 재료로 이루어질 수 있다. 그러한 재료의 예가 아래에 기술된다.
(예 1)
[Fe, Co 및 Ni 중 적어도 하나와 Cr, Pt 및 Pd 중 적어도 하나를 포함하는 합금에 추가되는 불순물 재료]
질서 합금은, 예를 들면, Cu, Cr 및 Ag와 같은 불순물이 Fe(50)Pt(50), Fe(50)Pd(50) 또는 Co(50)Pt(50)에 추가되는 합금을 포함하여, 자기 이방성 에너지 밀도가 감소된다. 무질서 합금은, 예를 들면, 비자기성 원소의 비가 증가되는 CoCr 합금, CoPt 합금, CoCrPt 합금, CoCrPtTa 합금 또는 CoCrNb 합금을 포함하여 자기 이방성 에너지 밀도를 감소시킨다.
(예 2)
[Fe, Co 및 Ni 중 적어도 하나 또는 이들 물질 중 하나를 포함하는 합금과, Pd 및 Pt 중 적어도 하나 또는 이들 물질을 포함하는 합금이 교대로 적층되고, 전자의 원소 또는 합금으로 이루어지는 층의 두께 또는 후자의 원소 또는 합금으로 이루어지는 층의 두께가 조정되는 구조를 갖는 재료]
Fe, Co 및 Ni 중 적어도 하나 또는 이들 물질 중 하나를 포함하는 합금의 최적의 두께 값과, Pd 및 Pt 중 적어도 하나 또는 이들 물질 중 하나를 포함하는 합금의 최적의 두께 값이 존재한다. 두께가 이들 최적의 값으로부터 멀어질수록, 자기 이방성 에너지 밀도는 점진적으로 감소한다.
(예 3)
[Tb(테르븀), Dy(디스프로슘) 또는 Gd(가돌리늄)과 같은 희토금속 중 적어도 하나와, 혼합비가 조정된 전이 금속 중 적어도 하나로 이루어지는 비정질 합금]
이러한 금속은 혼합비가 조정된 TbFe, TbCo, TbFeCo, DyTbFeCo 또는 GdTbCo와 같은 비정질 합금을 포함하여 자기 이방성 에너지 밀도가 감소된다.
[4-4] 평면 형태
전술한 각 실시예에서의 MTJ 소자(MTJ)의 평면 형태는 직사각형, 정사각형, 원형, 타원형, 6각형, 마름모꼴, 평행사변형, 십자가형 및 콩형(bean shape)(오목 형)과 같은 다양한 형태로 변경될 수 있다.
평행 자화 타입 MTJ 소자(MTJ)의 경우에, 형태 자기 이방성이 이용되는 경우에는, 세로 방향(자화 용이축 방향)이 약 2F인 형태를 가지는 것이 바람직하다. 여기서, F(최소 처리 디멘전)는, 예를 들면, MTJ 소자(MTJ)의 단측 방향(자화 곤란축 방향)이다.
수직 자화 타입 MTJ 소자(MTJ)의 경우에, 자화 방향은 형태에 의존하지 않아서, 전술한 형태 중 어느 것이라도 이용될 수 있을 것이다.
[4-5] 터널 정션 구조
MTJ 소자(MTJ)는 단일 터널 정션(단일 정션) 구조 또는 이중 터널 정션(이중 정션) 구조를 가질 수 있을 것이다.
단일 터널 정션 구조의 MTJ 소자(MTJ)는, 도 1 등에 도시된 바와 같이, 고정층(11), 기록층(13) 및 고정층(11)과 기록층(13) 사이에 제공되는 비자성층(12)을 가진다. 즉, MTJ 소자(MTJ)는 하나의 비자성층을 가진다.
이중 터널 정션 구조의 MTJ 소자는 제1 고정층, 제2 고정층, 제1 고정층과 제2 고정층 사이에 제공되는 기록층, 제1 고정층과 기록층 사이에 제공되는 제1 비자성층, 및 제2 고정층과 기록층 사이에 제공되는 제2 비자성층을 가진다. 즉, MTJ 소자(MTJ)는 2개의 비자성층을 가진다.
여기서, 이중 터널 정션 구조를 구성하는 제1 및 제2 고정층과, 기록층과, 제1 및 제2 비자성층 모두는, 예를 들면, 워드 라인(WL) 방향으로 연속하는 라인 형태로 형성되거나, 기록층만이 라인 형태로 형성되고 다른 층은 셀 단위로 분할될 수 있을 것이다.
동일한 외부 바이어스가 인가될 때의 자기저항(MR) 비("1" 상태와 "0" 상태 사이의 저항의 변화율)의 저하가 작아지며, 보다 높은 바이어스에서의 동작이 단일 터널 정션 구조에서 보다 이중 터널 정션 구조에서 수행될 수 있다. 즉, 이중 터널 정션 구조가 셀 내의 정보를 판독하는 데에 유리하다.
부가적인 장점 및 변형이 본 기술분야의 당업자에게는 용이할 것이다. 따라서, 보다 넓은 측면에서의 본 발명은 본 명세서에 도시되고 기술된 상세한 설명 및 대표적인 실시예에 한정되지 않는다. 따라서, 첨부된 특허청구범위 및 그 등가물에 의해서 규정되는 발명의 기술적 사상 또는 범위로부터 벗어나지 않고서 다양한 변형이 이루어질 수 있을 것이다.
도 1은 본 발명의 제1 실시예에 따른 자기 랜덤 액세스 메모리를 나타내는 평면도.
도 2a는 도 1의 ⅡA-ⅡA 라인에 따른 단면도.
도 2b는 도 1의 ⅡB-ⅡB 라인에 따른 단면도.
도 3은 본 발명의 제1 실시예에 따른 기입 반전부의 전파(propagation)의 원리를 설명하기 위한 도면.
도 4a 및 4b는 본 발명의 제1 실시예에 따른 "0" 기입 동작을 설명하기 위한 도면.
도 5a 및 5b는 본 발명의 제1 실시예에 따른 "1" 기입 동작을 설명하기 위한 도면.
도 6은 본 발명의 제1 실시예에 따른 MTJ막이 비트 라인 방향으로 연장하는 개략도.
도 7a 내지 7c는 본 발명의 제2 실시예에 따른 기입 반전부의 전파의 원리를 설명하기 위한 도면.
도 8은 본 발명의 제2 실시예에 따른 기입 동작의 현재 펄스의 파형도.
도 9a 내지 9c는 본 발명의 제2 실시예에 따른 저항 상태의 3개의 MTJ 소자의 단면도.
도 10은 본 발명의 제2 실시예에 따른 다치 메모리의 3개의 저항값을 나타내는 도면.
도 11은 본 발명의 제2 실시예에 따른 다치 메모리의 5개의 저항값을 나타내는 도면.
도 12는 비트 라인 방향에서의 본 발명의 제3 실시예에 따른 자기 랜덤 액세 스 메모리의 단면도.
도 13은 비트 라인 방향에서의 본 발명의 제3 실시예에 따른 자기 랜덤 액세스 메모리의 단면도.
도 14는 비트 라인 방향에서의 본 발명의 제3 실시예에 따른 자기 랜덤 액세스 메모리의 단면도.
도 15는 본 발명의 제4 실시예에 따른 자기 랜덤 액세스 메모리의 변형 1의 부분 단면도.
도 16은 본 발명의 제4 실시예에 따른 자기 랜덤 액세스 메모리의 변형 2의 부분 단면도.
도 17은 본 발명의 제4 실시예에 따른 자기 랜덤 액세스 메모리의 변형 3의 부분 단면도.
도 18은 본 발명의 제4 실시예에 따른 자기 랜덤 액세스 메모리의 변형 4의 부분 단면도.
도 19는 본 발명의 제4 실시예에 따른 자기 랜덤 액세스 메모리의 변형 5의 부분 단면도.

Claims (20)

  1. 제1 방향으로 연장하는 제1 비트 라인;
    상기 제1 방향과 상이한 제2 방향에서 상기 제1 비트 라인과 인접하고, 상기 제1 방향으로 연장하는 제2 비트 라인;
    상기 제1 비트 라인에 접속되는 제1 자기저항 효과 소자 - 상기 제1 자기저항 효과 소자는 고정된 자화 방향을 갖는 제1 고정층, 가역(invertible) 자화 방향을 갖는 제1 기록층, 및 상기 제1 고정층과 상기 제1 기록층 간에 제공되는 제1 비자성층을 갖고, 상기 제1 고정층 및 상기 제1 기록층의 자화 방향은 상기 제1 고정층 및 상기 제1 기록층을 관통하는 제1 전류의 방향에 따라 평행 또는 역평행(antiparallel)이 됨 -; 및
    상기 제2 방향에서 상기 제1 자기저항 효과 소자에 인접하며, 상기 제2 비트 라인에 접속되는 제2 자기저항 효과 소자 - 상기 제2 자기저항 효과 소자는 고정된 자화 방향을 갖는 제2 고정층, 가역 자화 방향을 갖는 제2 기록층, 및 상기 제2 고정층과 상기 제2 기록층 간에 제공되는 제2 비자성층을 갖고, 상기 제1 및 제2 기록층은 상기 제2 방향으로 연장하는 동일한 제1 층에 의해 형성되고, 상기 제2 고정층 및 상기 제2 기록층의 자화 방향은 상기 제2 고정층 및 상기 제2 기록층을 관통하는 제2 전류의 방향에 따라 평행 또는 역평행이 됨 -
    를 포함하는 자기 랜덤 액세스 메모리.
  2. 제1항에 있어서,
    상기 제2 방향으로 연장하는 워드 라인을 더 포함하는 자기 랜덤 액세스 메모리.
  3. 제1항에 있어서,
    돌출부가, 상기 제1 및 제2 자기저항 효과 소자들 간의 상기 제1 및 제2 비자성층들에 대향하는 상기 제1 층의 측면 상에 형성되는 자기 랜덤 액세스 메모리.
  4. 제1항에 있어서,
    오목부가, 상기 제1 및 제2 자기저항 효과 소자들 간의 상기 제1 및 제2 비자성층들에 대향하는 상기 제1 층의 측면 상에 형성되는 자기 랜덤 액세스 메모리.
  5. 제1항에 있어서,
    상기 제1 및 제2 비자성층은 상기 제2 방향으로 연장하는 동일한 제2 층에 의해 형성되고,
    상기 제1 및 제2 고정층은 상기 제2 방향으로 연장하는 동일한 제3 층에 의해 형성되고,
    상기 제1 내지 제3 층은 집합적으로 물결 형상을 갖고, 상기 제1 및 제2 비트 라인에 접속되는 상기 제1 내지 제3 층의 부분은 편평한 층인 자기 랜덤 액세스 메모리.
  6. 제1항에 있어서,
    상기 제1 및 제2 비자성층은 상기 제2 방향으로 연장하는 동일한 제2 층에 의해 형성되고,
    상기 제1 및 제2 고정층은 상기 제2 방향으로 연장하는 동일한 제3 층에 의해 형성되는 자기 랜덤 액세스 메모리.
  7. 제1항에 있어서,
    상기 제1 및 제2 비자성층은 분할되고,
    상기 제1 및 제2 고정층은 분할되는 자기 랜덤 액세스 메모리.
  8. 제1항에 있어서,
    상기 제1 및 제2 비자성층은 상기 제2 방향으로 연장하는 동일한 제2 층에 의해 형성되고,
    상기 제1 및 제2 고정층은 분할되는 자기 랜덤 액세스 메모리.
  9. 제1항에 있어서,
    상기 제1 기록층에 접속되고, 상기 제1 방향에서의 상기 제1 기록층의 폭보다 작은 상기 제1 방향에서의 폭을 갖는 콘택트(contact)를 더 포함하는 자기 랜덤 액세스 메모리.
  10. 제9항에 있어서,
    상기 제1 기록층과 상기 콘택트 간에 제공되고, 상기 제1 기록층의 저항값보다 높은 저항값을 갖는 캡층(cap layer)을 더 포함하는 자기 랜덤 액세스 메모리.
  11. 제10항에 있어서,
    상기 콘택트의 측부 상의 상기 캡층의 표면 영역은 상기 캡층의 측부 상의 상기 콘택트의 표면 영역보다 큰 자기 랜덤 액세스 메모리.
  12. 제1항에 있어서,
    상기 제1 고정층에 접속되고, 상기 제1 방향에서의 상기 제1 고정층의 폭보다 작은 상기 제1 방향에서의 폭을 갖는 제1 콘택트; 및
    상기 제1 기록층에 접속되고, 상기 제1 방향에서의 상기 제1 기록층의 폭보다 작은 상기 제1 방향에서의 폭을 갖는 제2 콘택트
    를 더 포함하는 자기 랜덤 액세스 메모리.
  13. 제1항에 있어서,
    상기 제1 및 제2 고정층과 상기 제1 및 제2 기록층의 자화는 막 표면에 대해 수직 방향이 되는 자기 랜덤 액세스 메모리.
  14. 자기 랜덤 액세스 메모리의 기입 방법에 있어서, 상기 자기 랜덤 액세스 메모리는,
    제1 방향으로 연장하는 제1 비트 라인;
    상기 제1 방향과 상이한 제2 방향에서 상기 제1 비트 라인과 인접하고, 상기 제1 방향으로 연장하는 제2 비트 라인;
    상기 제1 비트 라인에 접속되는 제1 자기저항 효과 소자 - 상기 제1 자기저항 효과 소자는 고정된 자화 방향을 갖는 제1 고정층, 가역 자화 방향을 갖는 제1 기록층, 및 상기 제1 고정층과 상기 제1 기록층 간에 제공되는 제1 비자성층을 갖음 -; 및
    상기 제2 방향에서 상기 제1 자기저항 효과 소자에 인접하며, 상기 제2 비트 라인에 접속되는 제2 자기저항 효과 소자 - 상기 제2 자기저항 효과 소자는 고정된 자화 방향을 갖는 제2 고정층, 가역 자화 방향을 갖는 제2 기록층, 및 상기 제2 고정층과 상기 제2 기록층 간에 제공되는 제2 비자성층을 갖고, 상기 제1 및 제2 기록층은 상기 제2 방향으로 연장하는 동일한 제1 층에 의해 형성됨 -
    를 포함하고,
    상기 기입 방법은,
    상기 제1 고정층과 상기 제1 기록층에 기입 전류를 통과시키는 단계, 및 상기 제1 자기저항 효과 소자로의 기입 시에, 상기 제1 기록층의 자화를 상기 기입 전류가 통과하는 방향에 따라서 상기 제1 고정층의 자화에 평행 또는 역평행하게 하는 단계를 포함하고,
    상기 기입 전류는 상기 제1 기록층의 자화 반전의 확장을 제어하도록 조정되는 방법.
  15. 제14항에 있어서,
    상기 기입 전류의 통과 시점은 제어되고, 상기 기입 전류의 통과에 의해 이동되는 상기 제1 층의 자벽(magnetic wall)은 상기 제1 및 제2 자기저항 효과 소자 사이에서 중단되는 방법.
  16. 제14항에 있어서,
    셀에서의 상기 자화 반전의 범위는 상기 기입 전류에 의해 조정되어 상기 제1 자기저항 효과 소자의 제1 내지 제3 저항값을 생성하고,
    상기 제1 기록층의 모든 자화가 상기 셀의 상기 제1 고정층의 상기 자화에 평행할 때 상기 제1 저항값이 생성되고,
    상기 제1 기록층의 모든 자화가 상기 셀의 상기 제1 고정층의 상기 자화에 역평행할 때 상기 제2 저항값이 생성되고,
    상기 제1 기록층이, 상기 제1 고정층의 상기 자화에 평행한 제1 자화 및 상기 셀의 상기 제1 고정층의 상기 자화에 역평행한 제2 자화를 가질 때 상기 제3 저항값이 생성되는 방법.
  17. 제16항에 있어서,
    상기 제1 자기저항 효과 소자로의 기입 전에 상기 제1 자기저항 효과 소자에서 데이터를 판독하는 단계를 더 포함하는 방법.
  18. 제16항에 있어서,
    상기 제1 자기저항 효과 소자로의 기입 후에 상기 제1 자기저항 효과 소자의 상기 저항값을 판독하는 단계; 및
    상기 제1 자기저항 효과 소자의 상기 저항값이 임계값에 도달하지 않으면, 상기 제1 고정층 및 상기 제1 기록층에 상기 기입 전류를 재통과시키는 단계
    를 더 포함하는 방법.
  19. 제14항에 있어서,
    돌출부 또는 오복부가, 상기 제1 및 제2 자기저항 효과 소자들 간의 상기 제1 및 제2 비자성층에 대향하는 상기 제1 층의 외측면 상에 형성되는 방법.
  20. 제14항에 있어서,
    상기 제1 및 제2 고정층과 상기 제1 및 제2 기록층의 자화는 막 표면에 대해 수직 방향이 되는 방법.
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