KR100928852B1 - 다중 메모리 허브 모듈들을 포함하는 다중 프로세서 시스템및 방법 - Google Patents

다중 메모리 허브 모듈들을 포함하는 다중 프로세서 시스템및 방법 Download PDF

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Abstract

프로세서 기반 전자 시스템은 제 1 및 제 2 랭크들로 배치된 여러 메모리 모듈들을 포함한다. 제 1 랭크의 메모리 모듈들은 여러 프로세서들 중 어떤 프로세서에 의해 액세스되고, 제 2 랭크의 메모리 모듈들은 제 1 랭크의 메모리 모듈들을 통해 프로세서들에 의해 액세스된다. 제 2 랭크의 메모리 모듈들과 프로세서들 사이의 데이터 대역폭은 제 2 세트내의 메모리 모듈을 액세스하기 위해 사용되는 제 1 랭크의 메모리 모듈들의 수를 변경함으로써 변화된다. 메모리 모듈들의 각각은 메모리 허브에 연결된 여러 메모리 디바이스들을 포함한다. 메모리 허브는 각각의 메모리 디바이스에 연결된 메모리 제어기, 각각의 프로세서 또는 메모리 모듈에 연결된 링크 인터페이스, 및 링크 인터페이스들 중 어떤 링크 인터페이스에 메모리 제어기들 중 임의의 메모리 제어기를 연결하는 크로스바 스위치를 포함한다.
메모리 모듈, 메모리 허브, 메모리 제어기

Description

다중 메모리 허브 모듈들을 포함하는 다중 프로세서 시스템 및 방법{Multiple processor system and method including multiple memory hub modules}
본 발명은 컴퓨터 시스템들에 관한 것으로, 보다 구체적으로, 다양한 구성들로 여러 메모리 허브 모듈들에 연결될 수 있는 여러 프로세서들 또는 다른 메모리 액세스 디바이스들을 구비하는 컴퓨터 시스템에 관한 것이다.
컴퓨터 시스템들은 프로세서에 의해 액세스되는 데이터 및 명령들을 저장하기 위해 동적 랜덤 액세스 메모리("DRAM") 디바이스들 같은 메모리 디바이스들을 사용한다. 이들 메모리 디바이스들은 일반적으로, 컴퓨터 시스템의 시스템 메모리로서 사용된다. 전형적인 컴퓨터 시스템에서, 프로세서는 메모리 제어기 및 프로세서 버스를 통해 시스템 메모리와 통신한다. 프로세서는 메모리 요청을 발행하며, 이는 판독 명령 같은 메모리 명령과, 데이터 또는 명령들이 판독되어야 할 위치 또는 데이터나 명령들이 기록되어야할 위치를 지정하는 어드레스를 포함한다. 메모리 제어기는 시스템 메모리에 적용되는 로우 및 컬럼 어드레스들뿐만 아니라 적절한 명령 신호들을 생성하기 위해 명령 및 어드레스를 사용한다. 명령들 및 어드레스들에 응답하여, 데이터는 시스템 메모리와 프로세서 사이에서 전달된다. 메모리 제어기는 종종 시스템 제어기의 일부이며, 이는 또한, PCI 버스와 같은 확장 버스에 프로세서 버스를 연결시키기 위한 버스 브리지 회로를 포함한다.
비록, 메모리 디바이스들의 동작 속도가 지속적으로 증가되어 왔지만, 이러한 동작 속도의 증가는 프로세서들의 동작 속도들의 증가와 보조를 유지하지 못하였다. 결과적으로, 프로세서와, 연결된 메모리 디바이스들 사이의 데이터 대역폭은 프로세서의 데이터 대역폭 기능들 보다 현저히 낮다. 프로세서와 메모리 디바이스들 사이의 데이터 대역폭은 프로세서와 메모리 디바이스들 사이의 훨씬 더 낮은 데이터 대역폭만큼 크게 제한된다.
프로세서들과 메모리 디바이스들 사이의 제한된 대역폭에 부가하여, 컴퓨터 시스템들의 성능은 또한 메모리 디바이스들로부터 데이터를 판독하기 위해 필요한 시간을 증가시키는 레이턴시(latency) 문제들에 의해서도 제한된다. 보다 구체적으로, 메모리 디바이스 판독 명령이 동기 DRAM("SDRAM") 디바이스와 같은 메모리 디바이스에 연결될 때, 판독 데이터는 여러 개의 클록 주기들의 지연 이후에만 SDRAM 디바이스로부터 출력된다. 그러므로, 비록, SDRAM 디바이스들이 높은 데이터 레이트로 폭발적 데이터를 동기식으로 출력할 수 있지만, 초기 데이터를 제공할 때의 지연은 이런 SDRAM 디바이스들을 사용하는 컴퓨터 시스템의 동작 속도를 현저히 느려지게 할 수 있다.
메모리 레이턴시 문제를 경감시키기 위한 한가지 접근법이 도 1에 예시되어있다. 도 1에 도시된 바와 같이, 비록, 보다 적거나 또는 보다 많은 수의 메모리 모듈들(20)이 사용될 수 있지만, 컴퓨터 시스템(10)은 여러 메모리 모듈들(20a-f)에 연결된 프로세서(14)를 포함한다. 메모리 모듈들(20)의 각각은 SDRAM 디바이스들일 수 있는 여러 메모리 디바이스들(28)에 연결된 메모리 허브(24)를 포함한다. 메모리 모듈들(20)은 프로세서(14)에 및 단방향 입력 버스들(30) 및 단방향 출력 버스들(38)을 통해 서로(20) 연결되어 있는 것으로서 도 1에 도시되어 있다. 그러나, 메모리 모듈들(20)은 프로세서(14)에 및 양방향 버스들(미도시)에 의해 서로 연결될 수 있다는 것을 이해할 것이다.
메모리 모듈들(20)은 각 버스(30, 38)가 단지 2개 지점들 사이에서만 연결되는 점-대-점 구성으로 연결되어 있는 것으로서 도 1에 도시되어 있다. 그러나, 다른 버스 시스템이 대안적으로 사용될 수 있다. 예로서, 도 2a에 도시된 바와 같은 스위칭 버스 시스템, 도 2b에 도시된 바와 같은 공유 버스 시스템 또는 일부 다른 버스 시스템이 사용될 수 있다. 도 2a에 도시된 스위칭 버스 시스템은 스위칭 회로(42)에 연결된 프로세서(40)를 포함한다. 스위칭 회로(42)는 여러 메모리 모듈들(44a-d), 그래픽스 프로세서(46) 및 I/O 디바이스(48)에 연결된다. 동작시, 스위칭 회로(42)는 프로세서(40)를 메모리 모듈들(44a-d), 그래픽스 프로세서(46) 또는 I/O 디바이스(48) 중 어느 하나에 연결시킨다. 도 2b에 도시된 공유 버스 시스템은 공유 버스 시스템(58)을 통해 여러 메모리 모듈들(54a-c)에 연결된 프로세서(50)를 포함한다.
상술된 아키텍처들 중 어떤 것이 또한 다수의 메모리 모듈들에 다수의 프로세서들을 연결하기 위해서도 사용될 수 있다. 예로서, 도 3에 도시된 바와 같이, 한 쌍의 프로세서들(60, 62)이 각각의 양방향 버스 시스템(64)을 통해 메모리 모듈들(66a-e, 68a-e)의 세트들의 각각에 연결된다. 메모리 모듈들(66a-e, 68a-e)의 각각은 여러 메모리 디바이스들(28)에 연결된 메모리 허브(24)를 포함한다.
도 1 및 도 3에 도시된 바와 같은 메모리 허브 아키텍처는 프로세서가 직접적으로 또는 시스템이나 메모리 제어기를 통해서, 여러 메모리 디바이스들에 연결되는 아키텍처들에 비해 매우 우월한 성능을 제공할 수 있다. 그러나, 이들은 그럼에도 불구하고, 다수의 단점들을 갖는다. 예로서, 도 1에 도시된 아키텍처는 프로세서(14)가 메모리 모듈들(20a-f)을 액세스할 수 있는 방식의 현저한 유연성을 제공하지 못한다. 예로서, 버스들(30-38)이 32 비트 데이터 버스를 포함하는 경우, 보다 적은 수의 데이터 비트들이 메모리 모듈들(20a-f)로부터 판독 또는 메모리 모듈들에 기록되는 경우에도 메모리 모듈들(20a-f)에 대한 모든 액세스들은 32 비트 더블 워드들이다.
도 1 및 도 3에 도시된 아키텍처들의 유연성은 또한 다른 관점들에서 제한된다. 예로서, 도 3에 도시된 아키텍처는 프로세서들(60, 62)이 메모리 모듈들(66a-e, 68a-e)을 각각 액세스할 수 있는 방식에서 현저한 유연성을 제공하지 못한다. 비록, 프로세서(60)가 임의의 메모리 모듈들(66a-f)을 액세스할 수 있고, 프로세서(62)가 임의의 메모리 모듈들(68a-e)을 액세스할 수 있지만, 프로세서(60)는 임의의 메모리 모듈들(68a-e)을 액세스할 수 없으며, 프로세서(62)도 임의의 메모리 모듈들(66a-e)을 액세스할 수 없다. 결과적으로, 프로세서(60)가 모듈들(66a-e)의 저장 용량에 도달하기에 충분한 데이터를 메모리 모듈들(66a-e)에 기록하는 경우, 프로세서(60)는 메모리 모듈들(68a-e)에 상당한 비사용 용량이 존재하는 경우에도, 임의의 추가 데이터를 저장할 수 없다. 마지막으로, 메모리 모듈들(66, 68)은 프로세서들(60, 62)이 서로 통신할 수 있게 하도록 사용될 수 없다.
도 1 및 도 3에 도시된 메모리 아키텍처들의 또 다른 한계는 프로세서들(14, 60, 62)이 그것들의 각각의 메모리 모듈들(20, 66, 68)을 액세스할 때 발생하는 비교적 높은 레이턴시이다. 현재까지, 각 메모리 모듈이 그것과 프로세서 사이에 있는 임의의 메모리 모듈들을 통해 액세스되기 때문에, 매개 메모리 모듈들을 통한 어드레스, 데이터 및 제어 신호들의 연결시 상당한 지연들을 유발할 수 있다. 또한, 임의의 메모리 모듈들(20, 66, 68)이 결손되는 경우, 결손된 메모리 모듈을 통해 액세스되어야하는 메모리 모듈들은 사용불가할 수 있다.
따라서, 비교적 오류 불허(fault-intolerant)이고, 비교적 낮은 레이턴시 메모리 액세스들을 제공하며, 다수의 프로세서가 허브 기반 메모리 모듈들을 액세스하는 방식으로 현저한 유연성을 가질 수 있게 하는 메모리 시스템 아키텍처에 대한 필요성이 존재한다.
메모리 시스템은 메모리 모듈들의 제 1 랭크에 연결된 복수의 메모리 요청기들을 포함한다. 제 1 랭크의 메모리 모듈들의 각각은 수적으로 메모리 요청기들의 수에 대응하는 메모리 포트들의 제 1 세트를 포함한다. 제 1 랭크의 각 메모리 포트들은 메모리 요청기들 중 각각의 하나에 연결된다. 제 1 랭크의 메모리 모듈들은 메모리 포트들의 제 2 세트를 더 포함한다. 또한, 메모리 시스템은 메모리 모듈들의 제 2 랭크를 포함하며, 메모리 모듈 각각은 제 2 세트내의 메모리 포트를 통해 제 1 랭크의 적어도 하나의 메모리 모듈에 연결된 적어도 하나의 메모리 포트를 갖는다. 제 1 및 제 2 랭크들의 메모리 모듈들의 각각은 복수의 메모리 디바이스들과, 제 1 세트 및 어떤 제 2 세트내의 메모리 포트들과 메모리 디바이스들에 연결된 메모리 허브를 포함한다. 메모리 허브는 모듈의 각 메모리 디바이스들에 연결된 복수의 메모리 제어기들과, 메모리 요청기들 중 하나 또는 다른 모듈 중 어느 하나에 각각 연결된 복수의 링크 인터페이스들과, 각 메모리 제어기들에 연결된 복수의 메모리 포트들 및 각 링크 인터페이스들에 연결된 제 1 복수의 스위치 포트들을 구비하는 크로스바 스위치를 포함하는 것이 바람직하다. 크로스바 스위치는 메모리 제어기들 중 어떤 메모리 제어기에 링크 인터페이스들의 각각을 선택적으로 연결하도록 동작한다.
도 1은 여러 메모리 디바이스들에 연결된 메모리 허브를 각각 포함하는 여러 메모리 모듈들을 포함하는 종래의 프로세서 기반 전자 시스템의 블록도.
도 2a 및 도 2b는 다수의 프로세서들에 메모리 모듈들을 연결하기 위한 다양한 종래의 아키텍처들을 도시하는 블록도.
도 3은 여러 메모리 디바이스들에 연결된 메모리 허브를 각각 포함하는 메모리 모듈들의 세트들의 각각에 연결된 다수의 프로세서들을 포함하는 종래의 프로세서 기반 전자 시스템의 블록도.
도 4는 본 발명의 일 실시예에 따른 여러 메모리 모듈들에 연결된 프로세서 기반 시스템의 블록도.
도 5는 도 4 및 도 6의 프로세서 기반 시스템들에 사용될 수 있는 메모리 모듈의 블록도.
도 6은 본 발명의 다른 실시예에 따른 여러 메모리 모듈들에 연결된 프로세서 기반 시스템의 블록도.
본 발명의 일 실시예에 따른 프로세서 기반 전자 시스템(100)이 도 4에 도시되어 있다. 시스템(100)은 그래픽스 제어기와 같은 직접 메모리 액세스("DMA") 디바이스(110)와 3개 프로세서들(104, 106, 108)을 포함한다. DMA 디바이스(100) 및 각 프로세서들(104-108)은 4개 메모리 액세스 포트들(112, 114, 116, 118)을 포함한다. 포트들(112-118)은 개별 또는 공유 제어 및 어드레스 포트들 중 어느 하나뿐만 아니라 데이터 포트를 포함하는 것이 바람직하다. 그러나, 패킷들을 수신 및 송신하기 위한 포트와 같은 몇몇 다른 메모리 포트 구성이 사용될 수 있다는 것을 이해하여야 한다. 시스템(100)은 또한 4개 메모리 모듈들(132, 134, 136, 138)의 제 1 랭크(130)를 포함하며, 그 각각은 4개 메모리 액세스 포트들(142, 144, 146, 148)의 제 1 세트를 포함한다. 후술된 바와 같이, 메모리 모듈들(132-138)의 각각은 8개 메모리 디바이스들에 연결된 메모리 허브를 포함하며, 메모리 디바이스들은 바람직하게는 동적 랜덤 액세스 메모리("DRAM") 디바이스들, 보다 바람직하게는 동기 DRAM("SDRAM") 디바이스들이다. 그러나, 보다 많거나 또는 보다 적은 수의 메모리 디바이스들이 메모리 모듈들(132-138)의 각각에서의 메모리 허브에 연결될 수 있다는 것을 이해할 것이다.
제 1 프로세서(104)의 메모리 액세스 포트들(112, 114, 116, 118)은 각각 각각의 버스들(162, 164, 166, 168)을 통해 메모리 모듈들(132, 134, 136, 138) 각각의 메모리 액세스 포트(142)에 연결된다. 유사하게, 제 2 프로세서(106)의 메모리 액세스 포트들(112, 114, 116, 118)은 각각 각 버스들(172, 174, 176, 178)을 통해 메모리 모듈들(132, 134, 136, 138) 각각의 메모리 액세스 포트(144)에 연결되며, 제 3 프로세서(108)의 메모리 액세스 포트들(112, 114, 116, 118)은 각각 각 버스들(182, 184, 186, 188)을 통해 메모리 모듈들(132, 134, 136, 138) 각각의 메모리 액세스 포트(146)에 연결된다. 결과적으로, 임의의 프로세서들(102-106)이 임의의 메모리 모듈들(132-138)도 액세스할 수 있다. 유사한 방식으로, DMA 디바이스(110)의 메모리 액세스 포트들(112, 114, 116, 118)은 각각 각 버스들(192, 194, 196, 198)을 통해 메모리 모듈들(132, 134, 136, 138) 각각의 메모리 액세스 포트(148)에 연결된다. 따라서, DMA 디바이스(108)는 또한 메모리 모듈들(132, 134, 136, 138)의 각각을 액세스할 수 있다.
메모리 모듈들(132, 134, 136, 138)의 각각은 또한 4개 메모리 모듈들(212, 214, 216, 218)의 제 2 랭크(210)에 연결된 4개 메모리 액세스 포트들(202, 204, 206, 208)의 제 2 세트를 포함한다. 보다 구체적으로, 메모리 모듈(132)의 메모리 액세스 포트들(202, 204, 206, 208)은 각 버스들(232, 234, 236, 238)을 통해 각각 메모리 모듈들(212, 214, 216, 218)의 각 메모리 액세스 포트(222)에 연결된다. 유사하게, 메모리 모듈(134)의 메모리 액세스 포트들(202, 204, 206, 208)은 각각, 각 버스들(242, 244, 246, 248)을 통해 메모리 모듈들(212, 214, 216, 218) 각각의 메모리 액세스 포트(224)에 연결되고, 메모리 모듈(136)의 메모리 액세스 포트들(202, 204, 206, 208)은 각각, 각 버스들(252, 254, 256, 258)을 통해 메모리 모듈들(212, 214, 216, 218) 각각의 메모리 액세스 포트(226)에 연결된다. 마지막으로, 메모리 모듈(138)의 메모리 액세스 포트들(202, 204, 206, 208)은 각각, 각 버스들(262, 264, 266, 268)을 통해 메모리 모듈들(212, 214, 216, 218) 각각의 메모리 액세스 포트(228)에 연결된다.
제 1 랭크(130)의 메모리 모듈들(132-138)과 같이 제 2 랭크(210)의 메모리 모듈들(212-218) 각각은 8개 메모리 디바이스들에 연결된 메모리 허브를 포함한다. 하기에 보다 상세히 설명된 바와 같이, 메모리 모듈들(132-138)의 제 1 랭크(130)의 메모리 허브들의 각각은 임의의 메모리 액세스 포트들(112-118)을 임의의 메모리 액세스 포트들(202-208)에 연결할 수 있는 크로스바 스위치(도 4에는 미도시)를 포함한다. 동일한 방식으로, 제 2 랭크(210)의 메모리 모듈들(212-218) 각각의 메모리 허브는 임의의 메모리 액세스 포트들(202-208)을 어떤 메모리 액세스 포트들(222-228)에 연결할 수 있다. 결과적으로, 임의의 프로세서들(102-106) 및 DMA 디바이스(108)는 직접 임의의 메모리 모듈들(132-138)을 액세스할 수 있고, 메모리 모듈들(132-138)을 통해 임의의 메모리 모듈들(212-218)을 액세스할 수 있다. 프로세서들(102-106)과 메모리 모듈들(132-138, 212-218) 사이 및 DMA 디바이스(108)와 메모리 모듈들(132-138, 212-218) 사이의 이러한 긴밀한 근접도는 도 1 및 도 3에 예시된 유형의 메모리 아키텍처들로 달성할 수 있는 레이턴시들에 비해 비교적 낮은 레이턴시를 초래한다.
도 4에 도시된 메모리 토포그래피의 부가적인 장점은 임의의 프로세서들(102-106) 또는 DMA 디바이스(108)와 제 2 랭크(210)의 어떤 메모리 모듈들(212-218) 사이의 데이터 대역폭이 단순히 메모리 모듈들(212-218)에 대한 상호접속들의 수를 변경함으로써 변경될 수 있다는 것이다. 예로서, 버스들의 각각이 16-비트 폭인 경우에, 프로세서(106)는 프로세서(106)로부터 모듈들(132-138) 중 하나로 연장하는 버스들 중 단 하나와, 모듈들(132-138) 중 하나로부터 모듈들(212-218) 중 하나로 연장하는 버스들 중 단 하나만을 사용함으로써 16 비트 데이터 버스를 통해 임의의 메모리 모듈들(212-218)에 연결될 수 있다. 프로세서(106)는 모듈들(212-218) 중 두 개에 연결되고, 이들 두 모듈들(132-138)로부터 각 버스를 통해 모듈들(212-218) 중 하나에 연결됨으로써, 32 비트 데이터 버스를 통해 어떤 메모리 모듈들(212-218)에 연결될 수 있다. 프로세서(106)는 모듈들(132-138) 중 세 개에 연결되고, 이들 3개 모듈들(132-138)의 각각으로부터 각 버스를 통해 모듈들(212-218) 중 하나에 연결됨으로써 48 비트 데이터 버스를 통해 어떤 메모리 모듈들(212-218)에 연결될 수 있다. 마지막으로, 프로세서(106)는 모듈들(132-138)의 모든 4개 모듈들에 연결되고, 이들 4개 모듈들(132-138)의 각각으로부터 각 버스를 통해 모듈들(212-218) 중 하나에 연결됨으로써 64 비트 데이터 버스를 통해 어떤 메모리 모듈들(212-218)에 연결될 수 있다.
도 4의 메모리 모듈들(132-138, 212-218)에 사용될 수 있는 메모리 허브(300)의 일 실시예가 도 5에 도시되어 있다. 메모리 허브(300)는 도 4에 도시된 제 1 세트에서의 버스들과 같이 각 버스에 연결된 4개 링크 인터페이스들(304a-d)을 포함한다. 유사하게, 도 4에 도시된 제 2 세트의 버스들과 같은 각 버스들에 역시 연결되어 있는 4개 추가 링크 인터페이스들(308a-d)이 포함된다. 링크 인터페이스들(304, 308) 모두는 크로스바 스위치(310)에 연결되며, 이 크로스바 스위치는 종래의 또는 미래에 개발될 디자인으로 이루어질 수 있다. 크로스바 스위치(310)는 도 4에 관하여 전술된 바와 같이, 임의의 링크 인터페이스들(304a-d)을 어떤 링크 인터페이스들(308a-d)에 연결할 수 있다. 링크 인터페이스들(304a-d, 308a-d)은 단방향 또는 이중 인터페이스들 중 어느 한쪽일 수 있으며, 종래의 DRAM 어드레스, 제어 및 데이터 신호들, 공유 어드레스 및 제어 신호들 및 패킷화된 메모리 액세스 신호들을 포함하는 링크 인터페이스들(304a-d, 308a-d)에 또는 그로부터 연결된 메모리 액세스들의 특성은 필요에 따라 변할 수 있다.
크로스바 스위치(310)는 또한 어떤 링크 인터페이스들(304a-d, 308a-d)을 4개 DRAM 제어기들(314a-d)에 연결할 수 있으며, 제어기들의 각각은 복수의 DRAM 디바이스들에 연결되어 있다(도 5에 미도시). DRAM 제어기들(314a-d)은 종래의 DRAM 제어기들이거나, DRAM 제어기를 위한 일부 미래에 개발될 디자인일 수 있다. DRAM 제어기들(314a-d)의 특정 구조 및 동작은 물론 메모리 모듈에 사용되는 DRAM 디바이스들의 특성에 의존한다. 크로스바 스위치(310)는 링크 인터페이스들(304a-d)을 DRAM 제어기들(314a-d)에 연결하여, 복수의 메모리 액세스 디바이스들 중 어떤 것이 도 5를 참조 역시 상술된 바와 같이, 제어기들(314a-d)에 연결된 DRAM 디바이스들에 또는 그로부터 데이터를 기록 또는 판독할 수 있게 한다. 크로스바 스위치(310)는 링크 인터페이스들(308a-d)을 DRAM 제어기들(314a-d)에 연결하여, 메모리 허브(300)를 포함하는 DRAM 제어기들(314a-d)에 연결된 DRAM 디바이스들에 또는 그로부터, 다른 메모리 모듈들로부터 또는 모듈들로 임의의 데이터가 각각 전달될 수 있게 한다.
메모리 허브(300)는 또한, 각 DRAM 제어기(314a-d)에 의해 서비스되는 DRAM 디바이스들의 각각을 위한 기록 버퍼(324a-d) 및 캐시 메모리(320a-d)를 포함한다. 본 기술 분야에 알려진 바와 같이, 정적 랜덤 액세스 메모리("SRAM") 디바이스일 수 있는 캐시 메모리들(320a-d)의 각각은 각 DRAM 제어기(314a-d)에 의해 서비스되는 DRAM 디바이스들에 저장된 최근 액세스된 또는 빈번히 액세스되는 데이터를 저장한다. 기록 버퍼들(324a-d)은 DRAM 디바이스들이 판독 메모리 요청을 서비스하느라 분주하거나, 계류중인 다른 판독 요청들이 존재하는 경우, DRAM 제어기들(314a-d) 중 각각의 하나에 의해 서비스되는 DRAM 디바이스들로 전달되는 데이터 및 기록 어드레스들을 축적한다. 이러한 방식으로 기록 메모리 요청들을 축적함으로써, 이것들은 파이프라인식 방식으로 보다 효율적으로 처리될 수 있으며, 그 이유는 기록 및 판독 요청들을 교번시키는 것과 연관된 딜레이들을 유발시킬 필요가 없기 때문이다.
상술한 바와 같이, 데이터는 메모리 허브(300)를 포함하는 하나의 메모리 모듈로부터 메모리 허브(300)를 포함하는 다른 메모리 모듈로 전달될 수 있다. 이들 모듈간 데이터 전달들은 직접 메모리 액세스("DMA") 엔진(330)에 의해 제어되며, 이는 종래의 또는 미래에 개발될 디자인으로 이루어질 수 있다. DMA 엔진(330)은 또한 부분 결손 메모리 모듈의 동작을 불능화시키기 이전에, 부분 결손 메모리 모듈로부터 적절히 기능하는 메모리 모듈로 데이터를 전달하기 위해 사용될 수도 있다.
메모리 허브(300)는 도 5에 도시된 것들에 부가적인 구성요소들을 포함하는 것이 일반적이다. 그러나, 이들은 간단성 또는 명료성의 관점에서 생략되어 있다. 또한, 일부 용례들에서, 도 5에 도시된 구성요소들이 생략될 수 있다. 예로서, 기록/판독 액세스 전환들이 수용가능한 경우, 기록 버퍼들(324a-d)은 생략될 수 있다. 또한, 비록, 도 5에 도시된 메모리 허브(300)가 두 세트의 4개 링크 인터페이스들(304a-d, 308a-d) 및 4개 DRAM 제어기들(314a-d)을 포함하지만, 링크 인터페이스들의 세트들의 수, 각 세트내의 링크 인터페이스들의 수 및 DRAM 제어기들의 수는 필요에 따라 변할 수 있다.
프로세서-기반 전자 시스템(350)의 대안 실시예가 도 6에 도시되어 있다. 시스템(350)은 총체적으로 358로 표시되어 있는 버스들을 통해 4개 메모리 모듈들(356a-d)의 제 1 랭크(354)에 각각 연결되어 있는 직접 메모리 액세스 디바이스들 또는 프로세서들 같은 4개 메모리 요청기들(352a-d)을 포함한다. 따라서, 메모리 모듈들(356a-d)은 도 4의 실시예에서와 동일한 방식으로 구성된다. 그러나, 도 4의 실시예에서와 같이 메모리 모듈들의 제 2 랭크의 메모리 모듈들의 각각에 제 1 랭크(354)의 메모리 모듈들(356)의 각각을 연결하는 대신, 메모리 모듈들(356a-d)은 각각 제 2 랭크(360)의 4개 메모리 모듈들의 각 세트에 연결된다. 따라서, 제 1 메모리 모듈(356a)은 4개 메모리 모듈들(362a-d)에 연결되고, 제 2 메모리 모듈(356b)은 4개 메모리 모듈들(362e-h)에 연결되고, 제 3 메모리 모듈(356c)은 4개 메모리 모듈들(362i-l)에 연결되며, 제 4 메모리 모듈(356d)은 4개 메모리 모듈들(362m-p)에 연결된다. 도 4에 도시된 토포그래피에 보다 우수한 도 6에 도시된 토포그래피의 장점은 메모리 모듈들(362)의 제 2 랭크(360)가 도 4에 도시된 토포그래피를 사용하는 제 2 랭크(210)의 모듈들 보다 많은 메모리 용량을 제공한다는 것이다. 그러나, 도 6에 도시된 메모리 토포그래피의 단점은 제 2 랭크(360)의 메모리 모듈들(362)을 액세스할 때 보다 적은 대역폭 및 유연성을 제공한다는 것이다.
상술한 바로부터, 비록, 본 발명의 특정 실시예를 예시의 목적을 위해 본 명세서에 상세히 설명하였지만, 본 발명의 개념 및 범주로부터 벗어나지 않고, 다양한 변형들이 이루어질 수 있다는 것을 인지할 수 있을 것이다. 예로서, 비록, 프로세서들(104-108) 및 DAM 디바이스(100)는 메모리 모듈들(132-138)에 직접적으로 연결되는 것으로서 도시되어 있지만, 이들은 버스 브리지들 같은 다른 디바이스들을 통해 연결될 수 있다는 것을 이해할 수 있을 것이다. 또한, 도 4 및 도 6에 도시된 시스템(100, 350)들의 각각은 도시된 것들에 부가하여 구성요소들을 포함할 수 있는 것이 일반적이다. 따라서, 본 발명은 첨부된 청구항에 의한 바를 제외하고는 한정되지 않는다.

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  20. 메모리 시스템에 있어서,
    복수의 메모리 요청기들;
    상기 메모리 요청기들에 연결된 메모리 모듈들의 제 1 랭크로서, 상기 제 1 랭크의 메모리 모듈들의 각각은 복수의 상기 메모리 요청기들에 연결되고, 상기 메모리 모듈들의 각각은,
    복수의 메모리 디바이스들; 및
    메모리 허브를 포함하고,
    상기 메모리 허브는,
    복수의 메모리 제어기들로서, 상기 메모리 제어기들의 각각은 상기 메모리 디바이스들 중 적어도 하나에 연결되는, 상기 복수의 메모리 제어기들;
    제 1 복수의 링크 인터페이스들로서, 상기 링크 인터페이스들의 각각은 상기 메모리 요청기들의 각각의 메모리 요청기에 연결되는, 상기 제 1 복수의 링크 인터페이스들; 및
    제 1 복수의 스위치 포트들 및 복수의 메모리 포트들을 갖는 크로스바 스위치로서, 상기 스위치 포트들의 각각은 상기 링크 인터페이스들의 각각의 링크 인터페이스에 연결되고, 상기 메모리 포트들의 각각은 상기 메모리 제어기들의 각각의 메모리 제어기에 연결되며, 상기 크로스바 스위치는 상기 링크 인터페이스들의 각각을 상기 메모리 제어기들의 임의의 하나에 선택적으로 연결하도록 동작가능한, 상기 크로스바 스위치를 포함하는, 상기 메모리 모듈들의 제 1 랭크; 및
    상기 제 1 랭크의 복수의 상기 메모리 모듈들에 연결된 메모리 모듈들의 제 2 랭크로서, 상기 제 2 랭크의 상기 메모리 모듈들의 각각은,
    복수의 메모리 디바이스들; 및
    메모리 허브를 포함하고,
    상기 메모리 허브는,
    복수의 메모리 제어기들로서, 상기 메모리 제어기들의 각각은 모리 디바이스들 중 적어도 하나에 연결되는, 상기 복수의 메모리 제어기들;
    제 1 복수의 링크 인터페이스들로서, 상기 링크 인터페이스들의 각각은 상기 제 1 랭크의 상기 메모리 모듈들의 각각의 메모리 모듈에 연결되는, 상기 제 1 복수의 링크 인터페이스들; 및
    제 1 복수의 스위치 포트들 및 복수의 메모리 포트들을 갖는 크로스바 스위치로서, 상기 스위치 포트들의 각각은 상기 링크 인터페이스들의 각각의 링크 인터페이스에 연결되고, 상기 메모리 포트들의 각각은 상기 메모리 제어기들의 각각의 메모리 제어기에 연결되며, 상기 크로스바 스위치는 상기 링크 인터페이스들의 각각을 상기 메모리 제어기들 중 임의의 하나에 선택적으로 연결하도록 동작가능한, 상기 크로스바 스위치를 포함하는, 상기 메모리 모듈들의 제 2 랭크를 포함하는, 메모리 시스템.
  21. 제 20 항에 있어서,
    상기 메모리 허브는 제 2 복수의 링크 인터페이스들을 더 포함하고, 상기 크로스바 스위치는 각각이 제 2 복수의 링크 인터페이스들에서 상기 링크 인터페이스들의 각각의 링크 인터페이스에 연결되는 제 2 복수의 스위치 포트들을 더 포함하는, 메모리 시스템.
  22. 제 20 항에 있어서,
    상기 메모리 디바이스들의 각각은 동적 랜덤 액세스 메모리 디바이스를 포함하는, 메모리 시스템.
  23. 제 20 항에 있어서,
    상기 메모리 허브는 상기 메모리 제어기들의 각각과 연관된 각각의 캐시 메모리 디바이스를 더 포함하고, 상기 캐시 메모리 디바이스들의 각각은 상기 크로스바 스위치의 상기 메모리 포트들의 각각의 메모리 포트를 통해 액세스되는 데이터를 저장하도록 동작가능한, 메모리 시스템.
  24. 제 20 항에 있어서,
    상기 메모리 디바이스들, 상기 링크 인터페이스들, 상기 메모리 제어기들, 및 상기 크로스바 스위치는 반도체 기판내의 공통 집적 회로로서 제조되는, 메모리 시스템.
  25. 제 20 항에 있어서,
    상기 메모리 허브에서의 상기 링크 인터페이스들의 각각은 양방향 링크 인터페이스를 포함하는, 메모리 시스템.
  26. 제 20 항에 있어서,
    상기 메모리 허브의 상기 링크 인터페이스들의 각각은 한 쌍의 단방향 링크들을 포함하고, 상기 단방향 링크들 중 하나는 입력 포트를 포함하고, 나머지는 출력 포트를 포함하는, 메모리 시스템.
  27. 제 20 항에 있어서,
    상기 메모리 허브는 상기 메모리 제어기들의 각각과 연관된 각각의 기록 버퍼를 더 포함하고, 상기 기록 버퍼들의 각각은 상기 크로스바 스위치의 상기 메모리 포트들의 각각의 메모리 포트를 통해 기록 데이터 및 연관된 기록 어드레스들을 수신하고, 상기 메모리 제어기들의 각각의 메모리 제어기에 대한 후속 연결을 위해 상기 기록 데이터 및 어드레스들을 저장하도록 동작가능한, 메모리 시스템.
  28. 제 27 항에 있어서,
    상기 기록 버퍼들의 각각은 복수의 기록 메모리 액세스들을 위한 기록 데이터 및 어드레스들을 축적하고, 그 후, 판독 메모리 액세스들의 어떠한 개입도 없이 상기 메모리 제어기들의 각각의 메모리 제어기에 상기 복수의 기록 데이터 및 어드레스들을 후속하여 연결하는, 메모리 시스템.
  29. 제 20 항에 있어서,
    상기 메모리 허브는 상기 메모리 제어기들 및 상기 크로스바 스위치에 연결된 직접 메모리 액세스 디바이스를 더 포함하고, 상기 직접 메모리 액세스 디바이스는 상기 크로스바 스위치 및 상기 메모리 제어기들의 각각이 메모리 기록 및 판독 액세스들을 수행하게 하도록 동작가능한, 메모리 시스템.
  30. 제 20 항에 있어서,
    상기 메모리 요청기들 중 적어도 일부는 프로세서를 포함하는, 메모리 시스템.
  31. 제 20 항에 있어서,
    상기 메모리 요청기들 중 적어도 일부는 직접 메모리 액세스 디바이스를 포함하는, 메모리 시스템.
  32. 삭제
  33. 제 20 항에 있어서,
    제 2 랭크의 메모리 모듈들의 복수의 세트들을 더 포함하고, 상기 제 2 랭크의 메모리 모듈들의 세트들의 수는 상기 제 1 랭크의 메모리 모듈들의 수에 수적으로 대응하며, 상기 제 2 랭크의 각 세트의 상기 메모리 모듈들은 상기 제 1 랭크의 메모리 모듈들의 각각에 연결되고,
    상기 제 2 랭크의 상기 메모리 모듈들의 각각은,
    복수의 메모리 디바이스들, 및
    메모리 허브를 포함하고,
    상기 메모리 허브는,
    복수의 메모리 제어기들로서, 상기 메모리 제어기들의 각각은 상기 메모리 디바이스들 중 적어도 하나에 연결되는, 상기 복수의 메모리 제어기들;
    상기 제 2 랭크의 메모리 모듈들의 각각의 세트에 대응하는 상기 제 1 랭크의 메모리 모듈에 연결된 링크 인터페이스; 및
    스위치 포트 및 복수의 메모리 포트들을 갖는 크로스바 스위치로서, 상기 스위치 포트는 상기 링크 인터페이스에 연결되고, 상기 메모리 포트들의 각각은 상기 메모리 제어기들의 각각의 메모리 제어기에 연결되며, 상기 크로스바 스위치는 상기 메모리 제어기들 중 임의의 하나에 상기 링크 인터페이스를 선택적으로 연결하도록 동작가능한, 상기 크로스바 스위치를 포함하는, 메모리 시스템.
  34. 제 20 항에 있어서,
    상기 메모리 디바이스들, 상기 링크 인터페이스들, 상기 메모리 제어기들, 및 상기 크로스바 스위치는 반도체 기판에 공통 집적 회로로서 제조되는, 메모리 시스템.
  35. 메모리 시스템에 있어서,
    복수의 메모리 요청기들;
    상기 메모리 요청기들에 연결된 메모리 모듈들의 제 1 랭크로서, 상기 제 1 랭크의 메모리 모듈들 각각은 메모리 요청기들의 수에 수적으로 대응하는 메모리 포트들의 제 1 세트를 포함하고, 상기 제 1 랭크의 메모리 포트들의 각각은 상기 메모리 요청기들의 각각의 메모리 요청기에 연결되고, 상기 제 1 랭크의 메모리 모듈들은 메모리 포트들의 제 2 세트를 더 포함하며, 상기 제 1 랭크의 메모리 모듈들의 각각은 복수의 메모리 디바이스들, 및 상기 제 1 및 제 2 세트들에서의 메모리 포트들 및 상기 메모리 디바이스들에 연결된 메모리 허브를 포함하는, 상기 메모리 모듈들의 제 1 랭크; 및
    상기 제 2 세트의 메모리 포트를 통해 상기 제 1 랭크의 메모리 모듈에 연결된 적어도 하나의 메모리 포트를 각각 포함하는 메모리 모듈들의 제 2 랭크로서, 상기 제 2 랭크의 메모리 모듈들의 각각은 상기 적어도 하나의 메모리 포트 및 상기 메모리 디바이스들에 연결된 메모리 허브 및 복수의 메모리 디바이스들을 포함하는, 상기 메모리 모듈들의 제 2 랭크를 포함하는, 메모리 시스템.
  36. 제 35 항에 있어서,
    상기 제 2 랭크의 메모리 모듈들의 각각은 상기 제 1 랭크의 메모리 모듈들의 수에 수적으로 대응하는 복수의 메모리 포트들을 포함하고, 상기 제 2 랭크의 메모리 모듈들의 각각의 상기 메모리 포트들은 상기 제 2 세트에서의 각각의 메모리 포트들을 통해 상기 제 1 랭크의 메모리 모듈들에 연결되는, 메모리 시스템.
  37. 제 35 항에 있어서,
    상기 제 2 랭크의 메모리 모듈들의 복수의 세트들의 각각은 상기 제 1 랭크의 메모리 모듈들의 각각의 메모리 모듈에 연결되고, 상기 제 1 랭크의 메모리 모듈들의 각각은 상기 제 2 랭크의 메모리 모듈들의 각각의 세트가 대응하는 상기 제 1 랭크의 메모리 모듈에 연결되는 메모리 포트를 포함하는, 메모리 시스템.
  38. 제 35 항에 있어서,
    상기 제 1 랭크의 메모리 모듈들의 각각에서의 상기 메모리 허브는 상기 메모리 디바이스들 중 임의의 메모리 디바이스 및 상기 제 2 세트에서의 메모리 포트들 중 임의의 메모리 포트에 상기 제 1 세트의 메모리 포트들 중 임의의 메모리 포트를 연결하도록 동작가능한 크로스바 스위치를 포함하는, 메모리 시스템.
  39. 제 38 항에 있어서,
    상기 크로스바 스위치는 또한 상기 메모리 디바이스들 중 임의의 메모리 디바이스에 상기 제 2 세트의 메모리 포트들 중 임의의 메모리 포트를 연결하도록 동작가능한, 메모리 시스템.
  40. 복수의 메모리 요청 포트들로부터 메모리 디바이스들을 액세스하는 방법에 있어서,
    각각 복수의 메모리 디바이스들을 포함하는 제 1 랭크의 제 1 복수의 메모리 모듈들을 배열하는 단계;
    각각 복수의 메모리 디바이스들을 포함하는 제 2 랭크의 제 2 복수의 메모리 모듈들을 배열하는 단계;
    상기 메모리 요청 포트들 중 임의의 메모리 요청 포트로부터 상기 제 1 랭크의 상기 메모리 모듈들의 각각을 액세스하는 단계; 및
    상기 제 1 랭크의 상기 메모리 모듈들 중 적어도 하나를 통해 상기 메모리 요청 포트들 중 임의의 메모리 요청 포트로부터 상기 제 2 랭크의 상기 메모리 모듈들의 각각을 액세스하는 단계를 포함하는, 메모리 디바이스들을 액세스하는 방법.
  41. 제 40 항에 있어서,
    상기 제 1 랭크의 메모리 모듈들 중 적어도 하나를 통해 상기 제 2 랭크의 메모리 모듈들의 각각을 액세스하는 단계는, 상기 제 1 랭크의 메모리 모듈들의 각각을 통해 상기 제 2 랭크의 메모리 모듈들의 각각을 액세스하는 단계를 포함하는, 메모리 디바이스들을 액세스하는 방법.
  42. 제 40 항에 있어서,
    상기 제 1 랭크의 메모리 모듈들 중 적어도 하나를 통해 제 2 랭크의 메모리 모듈들의 각각을 액세스하는 단계는, 상기 제 2 랭크의 메모리 모듈들의 세트에 대응하는 상기 제 1 랭크의 메모리 모듈을 통해 상기 제 2 랭크의 메모리 모듈들의 세트를 액세스하는 단계를 포함하는, 메모리 디바이스들을 액세스하는 방법.
  43. 제 40 항에 있어서,
    상기 제 2 랭크의 상기 메모리 모듈들 중 적어도 일부로부터 상기 제 1 랭크의 상기 메모리 모듈들의 각각을 액세스하는 단계를 더 포함하는, 메모리 디바이스들을 액세스하는 방법.
  44. 제 40 항에 있어서,
    상기 제 1 랭크의 메모리 모듈들 중 적어도 하나를 통해 상기 메모리 요청 포트들 중 임의의 메모리 요청 포트로부터 상기 제 2 랭크의 상기 메모리 모듈들의 각각을 액세스하는 단계는, 액세스되는 상기 제 2 랭크의 상기 메모리 모듈과 상기 메모리 요청 포트 간의 데이터 대역폭을 변경하기 위해 상기 제 1 랭크의 상기 메모리 모듈들의 수를 변경하는 단계로서, 상기 제 2 랭크의 상기 메모리 모듈이 상기 제 1 랭크의 상기 메모리 모듈들을 통해 상기 메모리 요청 포트들 중 하나로부터 액세스되는, 상기 변경 단계를 포함하는, 메모리 디바이스 액세스 방법.
  45. 제 40 항에 있어서,
    상기 메모리 모듈들 중 적어도 일부에 기록 메모리 액세스들을 축적하고, 상기 축적된 기록 메모리 액세스들을 후속하여 실행하는 단계를 더 포함하는, 메모리 디바이스들을 액세스하는 방법.
KR1020067004123A 2003-08-28 2004-08-06 다중 메모리 허브 모듈들을 포함하는 다중 프로세서 시스템및 방법 KR100928852B1 (ko)

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