KR100909136B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

이 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 소자의 게이트 폴리 식각전 새로운 화학적 처리 공정을 도입함으로써, 질화막의 측벽을 평평하게 식각하여 반도체 소자의 특성을 향상시킬 수 있도록, 실리콘 서브스트레이트(Si substrate) 위에 버퍼드 옥사이드층(buffered oxide layer)이 형성되고, 그 위에 실리콘 에피층(Si-epitaxy layer)이 형성된 SOI(Silicon On Insulator)를 준비한 후, 상기 실리콘 에피층 위에 차례로 게이트 옥사이드(gate oxide), 게이트 폴리(gate poly) 및 패드 질화막(pad Si3N4)을 증착하는 단계와, 상기 질화막 위에 필드(field) 영역과 액티브(active) 영역을 형성하기 위해 소정 패턴으로 포토레지스트(photoresist)를 도포하는 단계와, 포토레지스트를 통해 외부로 노출된 영역의 질화막을 RIE(Reactive Ion Etching)에 의해 에칭하고, 포토레지스트를 에싱(ashing)하여 제거하는 단계와, 상기 에칭된 질화막의 측벽에 가해진 응력이 완화될 수 있도록 황산(H2SO4)과 수산화암모늄(NH4OH)을 혼합한 용액으로 전처리하는 단계와, 상기 에칭된 질화막의 측벽에 가해진 응력이 더욱 완화될 수 있도록 인산(H3PO4)로 처리하는 단계와, 상기 질화막을 통해 노출된 게이트 폴리를 RIE에 의해 에칭하는 단계로 이루어진 것을 특징으로 함.
반도체 소자, 질화막, 게이트 폴리, 인산(H3PO4)

Description

반도체 소자의 제조 방법{manufacturing method of semiconductor device}
도1은 종래 반도체 소자의 제조 방법을 도시한 순차 설명 단면도이다.
도2는 종래 반도체 소자 제조 방법에 의해 형성된 다수의 세로줄 무뉘(striation)를 도시한 부분 사시도이다.
도3a 및 도3b는 본 발명에 의한 반도체 소자의 제조 방법을 도시한 순차 설명 단면도이다.
-도면중 주요부호에 대한 설명-
1; 실리콘 서브스트레이트 2; 버퍼드 옥사이드층
3; 실리콘 에피층 4; SOI(Silicon On Insulator)
5; 게이트 옥사이드 6; 게이트 폴리
7; 질화막 8; 포토레지스트
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 반도체 소자의 게이트 폴리 식각전 새로운 화학 처리 공정을 도입함으로써, 질화막의 측벽을 평평하게 식각하여 반도체 소자의 특성을 향상시킬 수 있는 반도체 소자 의 제조 방법에 관한 것이다.
도1을 참조하면, 종래 반도체 소자의 제조 방법이 순차적으로 도시되어 있다.
도시된 바와 같이 종래 반도체 소자의 제조 방법은 실리콘 서브스트레이트(1')(Si substrate) 위에 버퍼드 옥사이드층(2')(buffered oxide layer)이 형성되고, 그 위에 실리콘 에피층(3')(Si-epitaxy layer)이 형성된 SOI(4')(Silicon On Insulator)를 준비한 후, 상기 실리콘 에피층(3') 위에 차례로 게이트 옥사이드(5')(gate oxide), 게이트 폴리(6')(gate poly) 및 패드 질화막(7')(pad Si3N4)을 증착하는 단계(S1'), 질화막(7') 위에 필드(field) 영역과 액티브(active) 영역을 나누기 위하여 소정 패턴으로 포토레지스트(8')(photoresist)를 도포하는 단계(S2'), 포토레지스트(8)를 통해서 외부로 노출된 영역의 질화막(7') 및 그 하부의 게이트 폴리(6'), 게이트 옥사이드(5'), 실리콘 에피층(3')을 일괄하여 에칭하는 단계(S3')로 이루어져 있다.
그러나 이러한 종래 반도체 소자의 제조 방법은 하지막이 게이트 폴리 즉, 폴리 실리콘(poly silicon)이기 때문에 식각 공정에 의해 패터닝할 때 난반사에 의하여 다수의 세로줄 무뉘(striation) 현상이 발생한다. 즉, 도2에 도시된 바와 같이 질화막, 게이트 폴리, 게이트 옥사이드 및 실리콘 에피층의 식각된 측벽에 다수의 세로줄 무뉘가 발생하는 단점이 있다. 이러한 세로줄 무늬는 정션(junction)에 다량의 누설전류가 발생하도록 하여, 결국 반도체 소자의 특성이 제대로 동작하지 않는 문제도 유발시킨다.
따라서 본 발명은 위와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 본 발명의 목적은 반도체 소자의 게이트 폴리 식각전 새로운 화학 처리 공정을 도입함으로써, 질화막의 측벽을 평평하게 식각하여 반도체 소자의 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
위의 목적을 달성하기 위해 본 발명에 의한 반도체 소자의 제조 방법은 실리콘 서브스트레이트(Si substrate) 위에 버퍼드 옥사이드층(buffered oxide layer)이 형성되고, 그 위에 실리콘 에피층(Si-epitaxy layer)이 형성된 SOI(Silicon On Insulator)를 준비한 후, 상기 실리콘 에피층 위에 차례로 게이트 옥사이드(gate oxide), 게이트 폴리(gate poly) 및 패드 질화막(pad Si3N4)을 증착하는 단계와, 상기 질화막 위에 필드(field) 영역과 액티브(active) 영역을 형성하기 위해 소정 패턴으로 포토레지스트(photoresist)를 도포하는 단계와, 포토레지스트를 통해 외부로 노출된 영역의 질화막을 RIE(Reactive Ion Etching)에 의해 에칭하고, 포토레지스트를 에싱(ashing)하여 제거하는 단계와, 상기 에칭된 질화막의 측벽에 가해진 응력이 완화될 수 있도록 황산(H2SO4)과 수산화암모늄(NH4OH)을 혼합한 용액으로 전처리하는 단계와, 상기 에칭된 질화막의 측벽에 가해진 응력이 더욱 완화될 수 있도록 인산(H3PO4)로 처리하는 단계와, 상기 질화막을 통해 노출된 게이트 폴리를 RIE에 의해 에칭하는 단계로 이루어져 있다.
여기서, 상기 인산(H3PO4) 처리 단계는 상기 인산(H3PO4)의 온도를 150~165℃ 범위로 제어함이 바람직하다.
또한, 상기 인산(H3PO4) 처리 단계는 상기 인산(H3PO4)의 농도를 83~93%로 제어함이 바람직하다.
또한, 상기 인산(H3PO4) 처리 단계는 상기 질화막이 100~200Å까지 제거되도록 함이 바람직하다.
상기와 같이 하여 본 발명에 의한 반도체 소자의 제조 방법에 의하면, 질화막을 에칭한 후 황산(H2SO4), 수산화암모늄(NH4OH)으로 전처리하고, 이어서 인산(H3PO4)으로 처리한 후에, 게이트 폴리를 에칭함으로써, 상기 질화막의 측벽을 평평하게 하는 장점이 있다.
더불어, 상기와 같이 질화막의 측벽이 평평하게 됨으로써, 게이트 폴리의 에칭된 표면도 평평하게 됨과 동시에 소자의 정션 부분에서 누설 전류를 최소화하여 소자 특성을 향상시킬 수 있는 장점이 있다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도3a 및 도3b를 참조하면, 본 발명에 의한 반도체 소자의 제조 방법이 순차적으로 도시되어 있다.
도시된 바와 같이 본 발명에 의한 반도체 소자의 제조 방법은 SOI(4)(Silicon On Insulator)를 준비한 후, 그 위에 게이트 옥사이드(5), 게이트 폴리(6) 및 패드 질화막(7)을 순차적으로 증착하는 단계(S1), 상기 패드 질화막(7) 위에 포토레지스트(8)를 소정 패턴으로 형성하는 단계(S2), 일정 영역의 질화막(7) 에칭후, 포토레지스트(8)를 제거하는 단계(S3), 황산(H2SO4)과 수산화암모늄(NH4OH) 처리 단계(S4), 인산(H3PO4) 처리 단계(S5) 및 게이트 폴리(6)의 에칭 단계(S6)로 이루어져 있다.
먼저, 상기 SOI(4)(Silicon On Insulator)를 준비한 후, 그 위에 게이트 옥사이드(5), 게이트 폴리(6) 및 패드 질화막(7)을 순차적으로 증착하는 단계(S1)는, 통상의 실리콘 서브스트레이트(1)(Si substrate) 위에 버퍼드 옥사이드층(2)(buffered oxide layer)이 형성되고, 그 위에 실리콘 에피층(3)(Si-epitaxy layer)이 형성된 SOI(4)(Silicon On Insulator)를 준비한 후, 상기 실리콘 에피층(3) 위에 차례로 게이트 옥사이드(5)(gate oxide), 게이트 폴리(6)(gate poly) 및 패드 질화막(7)(pad Si3N4)을 증착하는 공정으로서 이는 종래와 같다.
상기 패드 질화막(7) 위에 포토레지스트(8)를 소정 패턴으로 형성하는 단계(S2)는 상기 질화막(7) 위에 필드(field) 영역과 액티브(active) 영역을 형성하기 위해 소정 패턴으로 포토레지스트(8)(photoresist)를 도포하는 공정으로서 이도 종래와 같다.
상기 일정 영역의 질화막(7) 에칭후, 포토레지스트(8)를 제거하는 단계(S3)는 포토레지스트(8)를 통해 외부로 노출된 영역의 질화막(7)만을 RIE(Reactive Ion Etching) 공정에 의해 에칭하고, 이어서 포토레지스트(8)를 고온으로 에싱(ashing) 하여 제거하는 공정이다. 즉, 종래에는 그 하부의 층까지 일괄하여 에칭하였으나, 본 발명은 우선 질화막(7)까지만 에칭한 후, 에칭 공정을 정지시킨다.
상기 황산(H2SO4)과 수산화암모늄(NH4OH) 처리 단계(S4)는 상기 에칭된 질화막(7)의 측벽에 가해진 응력이 완화될 수 있도록 황산(H2SO4)과 수산화암모늄(NH4OH)을 혼합한 용액으로 전처리하는 공정이다.
상기 인산(H3PO4) 처리 단계(S5)는 상기 에칭된 질화막(7)의 측벽에 가해진 응력이 더욱 완화될 수 있도록 인산(H3PO4)으로 처리하는 공정이다.
여기서, 상기 인산(H3PO4)의 온도는 질화막(7)이 효율적으로 에칭되도록 대략 150~165℃ 범위로 제어함이 바람직하다. 또한, 상기 인산(H3PO4)은 디아이 워터(DI Water)가 없으면 질화막(7)의 에칭이 수행되지 않으므로, DI 워터에 상기 인산의 농도가 대략 83~93% 범위가 되도록 한다.
더불어, 인산(H3PO4) 처리 단계는 상기 질화막(7)이 100~200Å까지 제거되도록 하여 액티브 영역의 손실은 최소화함과 동시에 세로줄 무뉘 현상은 억제할 수 있도록 함이 바람직하다.
한편, 여기서는 황산(H2SO4)과 수산화암모늄(NH4OH) 처리후에, 인산(H3PO4) 처리를 하였으나, 그 반대의 순서로 해도 좋다. 또한, 상기 수산화암모늄(NH4OH) 대신 다른 어떤 알칼리 화학 용액을 사용해도 좋다.
상기 게이트 폴리(6)의 에칭 단계(S6)는 상기 질화막(7)을 통해 노출된 게이트 폴리(6)를 RIE에 의해 에칭하는 공정으로서, 이러한 여러 단계 들에 의해 본 발명에 의한 반도체 소자의 제조 방법이 완료된다. 물론, 이러한 단계 이후에는 하지 막인 게이트 옥사이드, 실리콘 에피층을 순차적으로 식각한다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만, 본 발명은 상기의 실시예로 한정되는 것은 아니며 본 발명의 범주와 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
상기와 같이 하여 본 발명에 의한 반도체 소자의 제조 방법에 의하면, 질화막을 에칭한 후 황산(H2SO4), 수산화암모늄(NH4OH)으로 전처리하고, 이어서 인산(H3PO4)으로 처리한 후에, 게이트 폴리를 에칭함으로써, 상기 질화막의 측벽을 평평하게 하는 효과가 있다.
더불어, 상기와 같이 질화막의 측벽이 평평하게 됨으로써, 게이트 폴리의 에칭된 표면도 평평하게 됨과 동시에 소자의 정션 부분에서 누설 전류를 최소화하여 소자 특성을 향상시킬 수 있는 효과가 있다.

Claims (4)

  1. 실리콘 서브스트레이트(Si substrate) 위에 버퍼드 옥사이드층(buffered oxide layer)이 형성되고, 그 위에 실리콘 에피층(Si-epitaxy layer)이 형성된 SOI(Silicon On Insulator)를 준비한 후, 상기 실리콘 에피층 위에 차례로 게이트 옥사이드(gate oxide), 게이트 폴리(gate poly) 및 패드 질화막(pad Si3N4)을 증착하는 단계;
    상기 패드 질화막 위에 필드(field) 영역과 액티브(active) 영역을 형성하기 위해 소정 패턴으로 포토레지스트(photoresist)를 도포하는 단계;
    포토레지스트를 통해 외부로 노출된 영역의 패드 질화막을 RIE(Reactive Ion Etching)에 의해 에칭하고, 포토레지스트를 에싱(ashing)하여 제거하는 단계;
    상기 에칭된 패드 질화막의 측벽에 가해진 응력이 완화될 수 있도록 황산(H2SO4)과 수산화암모늄(NH4OH)을 혼합한 용액으로 전처리하는 단계;
    상기 에칭된 패드 질화막의 측벽에 가해진 응력이 더욱 완화될 수 있도록 인산(H3PO4)로 처리하는 단계; 및,
    상기 패드 질화막을 통해 노출된 게이트 폴리를 RIE에 의해 에칭하는 단계를 포함하여 이루어진 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 인산(H3PO4) 처리 단계는 상기 인산(H3PO4)의 온도를 150~165℃ 범위로 제어함을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 인산(H3PO4) 처리 단계는 상기 인산(H3PO4)의 농도를 83~93%로 제어함을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 인산(H3PO4) 처리 단계는 상기 질화막이 100~200Å까지 제거되도록 함을 특징으로 하는 반도체 소자의 제조 방법.
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