KR100871383B1 - 반도체 소자의 절연막 형성방법 - Google Patents

반도체 소자의 절연막 형성방법 Download PDF

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Abstract

본 발명에 따른 반도체 소자의 절연막 형성방법은, 반도체 기판 상에 유동성 절연막으로 절연막을 형성하는 단계; 상기 유동성 절연막을 베이킹하는 단계; 상기 베이킹된 유동성 절연막을 건식 어닐링하는 단계; 및 상기 건식 어닐링된 유동성 절연막을 습식 어닐링하는 단계;를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 절연막 형성방법{METHOD FOR FORMING DIELECTRIC LAYER OF SEMICONDUCTOR DEVICE}
도 1은 종래의 문제점을 보여주는 반도체 소자의 사진.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 절연막 형성방법을 설명하기 위한 공정별 단면도.
도 3은 본 발명의 효과를 보여주는 반도체 소자의 사진.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체 기판 210 : 도전 패턴
220 : 절연막
본 발명은 반도체 소자의 절연막 형성방법에 관한 것으로, 보다 상세하게는, 공극의 크기가 감소되고 치밀한 절연막을 형성하여 소자 특성을 개선할 수 있는 반도체 소자의 절연막 형성방법에 관한 것이다.
주지된 바와 같이, 반도체 소자의 제조시 소자들 사이의 전기적 분리를 위한 소자분리용 절연막 및 도전 패턴들 사이를 매립하기 위한 갭-필용 절연막의 형성 과정이 필수적이며, 상기 절연막의 형성방법으로 통상 단차피복성(Step Coverage)이 우수한 HDP(High Density Plasma) 공정을 사용해 왔다.
한편, 반도체 소자의 고집적화 추세가 가속화됨에 따라 소자의 디자인 룰이 함께 감소하게 되었다. 그리고, 이에 수반하여 상기 소자들 사이의 전기적 분리 및 도전 패턴들 사이를 매립하기 위한 절연막의 형성방법이 변하게 되었다.
즉, 기존의 HDP 공정을 적용하는 절연막의 형성시 사이즈가 감소된 공간의 매립에 한계가 발생하게 되었으며, 이에, 40급nm 이하의 소자의 제조시 상기 절연막의 형성방법으로서, 플로우(Flow) 특성이 우수한 SOG(Spin-On Glass) 코팅 공정이 제안되었다.
이하에서는, 종래의 SOG 코팅 공정을 적용한 반도체 소자의 절연막 형성방법을 간략하게 설명하도록 한다.
먼저, 패턴이 형성된 반도체 기판 상에 상기 패턴을 매립하도록 절연막을 형성한다. 상기 절연막은 Si-N-H 구조의 고분자 중합체, 예컨데, 과수소화 폴리실라잔 중합체(Perhydro-Polysilazane : 이하, PSZ막)를 SOG 코팅 공정으로 형성한다. 여기서, 상기 패턴은 반도체 기판의 활성 영역을 정의하도록 식각된 트렌치이거나, 도전성 구조물들 사이의 공간이다.
그런 다음, 상기 절연막을 베이킹한 후, H2O 분위기에서 습식 어닐링한다. 이때, 상기 베이킹 및 습식 어닐링을 통해 상기 PSZ막 내의 용매가 휘발되고 산화되어 SiO2막으로 이루어진 절연막이 형성된다. 다시 말해, 상기 PSZ막 내의 N기, H 기 등이 아웃개싱됨과 아울러 상기 습식 어닐링 공정시 주입되는 O2와 열화학 반응을 일으켜 SiO2막으로 변환되는 것이다.
그러나, 전술한 종래 기술의 경우에는 상기 PSZ막을 구성하는 분자들의 크기가 다양하기 때문에 상기 절연막 내에 공극의 발생이 유발된다. 또한, 상기 습식 어닐링 공정시 PSZ막 내의 유기물 분자들이 N-H 형태로 아웃개싱되면서 절연막 내에 균일하지 못한 공극 및 덜 치밀화된 부분이 발생된다. 게다가, 상기 습식 어닐링 공정시의 고온 분위기로 인해 상기 PSZ막 내의 유기물 분자들의 휘발이 보다 활발하게 일어나므로 절연막 내의 공극 발생 가능성이 더욱 증가한다.
도 1은 종래 기술의 문제점을 보여주는 반도체 소자의 사진이다.
도시된 바와 같이, 상기 습식 어닐링 공정시 절연막 내에 균일하지 못한 공극이 발생되며, 상기 공극은 후속 콘택 형성시 전기적인 단락(Short)이 유발할 뿐 아니라 소자 특성을 열화시켜 반도체 소자의 제조 수율을 저하시키므로 이를 제어하기 위한 방법이 요구되고 있는 실정이다.
또한, 이와 같은 공극은 후속으로 수행되는 세정 공정에 의해 더욱 확대되기 때문에, 세정 공정을 수행하기 전에 공극을 제어할 필요가 있다.
본 발명은 공극의 크기가 감소되고 치밀한 절연막을 형성할 수 있는 반도체 소자의 절연막 형성방법을 제공한다.
또한, 본 발명은 소자 특성을 개선할 수 있는 반도체 소자의 절연막 형성방 법을 제공한다.
게다가, 본 발명은 제조 수율을 향상시킬 수 있는 반도체 소자의 절연막 형성방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 절연막 형성방법은, 반도체 기판 상에 유동성 절연막으로 절연막을 형성하는 단계; 상기 유동성 절연막을 베이킹하는 단계; 상기 베이킹된 유동성 절연막을 건식 어닐링하는 단계; 및 상기 건식 어닐링된 유동성 절연막을 습식 어닐링하는 단계;를 포함하는 것을 특징으로 한다.
여기서, 상기 유동성 절연막은 PSZ(Perhydropolysilszane)막으로 형성한다.
상기 PSZ막은 SOG(Spin-On Glass) 공정을 통해 형성한다.
상기 베이킹은 50∼100℃의 온도 조건 및 N2 분위기에서 수행한다.
상기 건식 어닐링은 퍼니스(Furnace) 내에서 200∼300℃의 온도 조건 및 O2 분위기에서 수행한다.
상기 습식 어닐링은 상기 건식 어닐링보다 상대적으로 높은 온도에서 수행한다.
상기 습식 어닐링은 2∼8slm의 H2와 2∼8slm의 O2를 사용하여 H2O 분위기에서 수행한다.
상기 습식 어닐링은 60∼120분 동안 수행한다.
상기 습식 어닐링은 1차 습식 어닐링 및 2차 습식 어닐링의 두 단계로 나누 어서 수행한다.
상기 2차 습식 어닐링은 상기 1차 습식 어닐링보다 상대적으로 높은 온도에서 수행한다.
상기 1차 습식 어닐링은 300∼400℃의 온도 조건에서 수행한다.
상기 2차 습식 어닐링은 600∼700℃의 온도 조건에서 수행한다.
상기 유동성 절연막의 형성, 상기 베이킹, 상기 건식 어닐링 및 상기 습식 어닐링은 소망하는 두께의 절연막이 형성될 때까지 적어도 2회 이상 반복적으로 수행한다.
상기 유동성 절연막의 형성, 상기 베이킹, 상기 건식 어닐링 및 상기 습식 어닐링은 소망하는 두께의 절연막이 형성될 때까지 2∼3회 반복적으로 수행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 반도체 소자의 고집적화 추세에 따라 미세해진 패턴의 매립을 위해 SOG 코팅 공정을 통해 PSZ막으로 절연막을 형성한 후, 상기 절연막이 치밀해지도록 베이킹 및 열처리를 수행한다. 이때, 상기 베이킹 및 열처리는 공극이 없이 치밀한 절연막이 형성될 수 있도록 최적화된 조건에서 수행한다.
즉, 상기 베이킹은 상기 절연막 내의 분자가 휘발되지 않도록 100℃ 이하의 비교적 저온 조건으로 수행하고, 상기 열처리는 건식 어닐링을 진행한 후에 습식 어닐링을 진행하여 수행한다. 상기 건식 어닐링은 절연막 내의 N기, 또는, H기가 아웃개싱되는 것이 억제되도록 O2 분위기에서 수행하며, 상기 습식 어닐링은 저온 습식 어닐링와 고온 습식 어닐링의 두 단계로 나누어 수행한다.
이렇게 하면, 상기 절연막 내의 공극의 크기를 감소되거나, 상기 공극의 발생없이 치밀한 막을 형성할 수 있으며, 따라서, 본 발명은 소자 특성을 개선하고 반도체 소자의 제조 수율을 향상시킬 수 있다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 절연막 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 반도체 기판(200) 상에 도전 패턴(210)을 형성한다. 상기 도전 패턴(210)은 반도체 소자의 고집적화 추세에 부합되며 미세한 사이즈로 형성될 수도 있다.
그런 다음, 상기 도전 패턴(210)들 사이의 공간을 매립하도록 절연막(220)을 형성한다. 상기 절연막(220)은 Si-N-H 구조의 고분자 중합체, 예컨데, PSZ막을 SOG 코팅 공정으로 형성한다. 상기 SOG 코팅 공정은 갭-필 특성이 우수하므로, SOG 코팅 공정을 통해 형성된 절연막(220)은 상기 도전 패턴(210)들 사이의 미세한 공간을 매립할 수 있다.
또한, 상기 절연막(220)은 평균 분자의 크기는 1000 이하 정도이고, 700∼1300의 분자 크기 분포를 가진 케미컬로 구성된 PSZ막을 3000∼6000Å 정도의 두께로 형성한다.
도 2b를 참조하면, 상기 절연막(220) 내의 용매가 휘발되도록 베이킹한다. 상기 베이킹은 상기 절연막(220) 내의 용매만 휘발될 뿐 절연막(220) 내의 분자가 휘발되는 것이 억제되도록 100℃ 이하의 저온, 바람직하게는, 50∼100℃ 정도의 온도 조건으로 수행한다. 또한, 상기 베이킹은 N2 가스를 퍼지시켜 N2 분위기에서 수행한다.
도 2c를 참조하면, 상기 베이킹된 절연막(220)을 포함한 반도체 기판(200)을 퍼니스(Furnace)에 안착시킨 다음, 상기 절연막(220)을 200∼300℃ 정도의 온도 조건에서 건식 어닐링한다. 상기 건식 어닐링은 상기 절연막(220) 내의 유기물 분자, 예컨데, N기, 또는, H기의 유기물 분자들이 아웃개싱되는 것이 억제되도록 O2 분위기에서 수행한다.
따라서, 본 발명은 상기 Si-N-H 구조의 고분자 중합체로 이루어진 절연막(220) 내의 유기물 분자들이 아웃개싱되어 공극이 발생되는 것을 방지할 수 있다.
도 2d를 참조하면, 상기 건식 어닐링된 절연막(220)이 치밀화되도록 상기 건식 어닐링시보다 상대적으로 높은 온도로 열처리를 수행한다. 먼저, 2∼8slm 정도의 H2와 2∼8slm 정도의 O2를 사용하는 H2O 분위기에서 300∼400℃ 정도의 온도 조건으로 상기 절연막(220)을 1차 습식 어닐링한다.
도 2e를 참조하면, 상기 1차 습식 어닐링된 절연막을 상기 1차 습식 어닐링시보다 상대적으로 높은 온도로 2차 습식 어닐링한다. 상기 2차 습식 어닐링은 2∼8slm 정도의 H2와 2∼8slm 정도의 O2를 사용하는 H2O 분위기에서 600∼700℃ 정도의 온도 조건으로 수행한다.
이때, 상기 1차 습식 어닐링와 2차 습식 어닐링을 합해서 60∼120분 정도 동안 수행함이 바람직하다.
여기서, 본 발명은 상기 1차 및 2차 습식 어닐링을 통해 공정시 주입되는 O2와 열화학 반응을 일으키며, 이를 통해, PSZ막으로 이루어진 절연막(220)이 산화되어 SiO2막으로 변환된다. 이때, 본 발명은 상기 베이킹 및 건식 어닐링과 1차 및 2차 습식 어닐링의 공정 조건을 최적화하여 상기 절연막(220) 내의 공극 크기를 감소시키거나 공극 없이 치밀한 절연막(220)을 형성할 수 있다.
이후, 도시하지는 않았으나, 상기 절연막(220)의 표면이 평탄화되도록 CMP(Chemical Mechanical Polishing)함이 바람직하다.
전술한 본 발명은, 종래보다 분자의 크기가 작고 균일한 PSZ막으로 절연막을 형성함과 아울러 최적화된 조건으로 상기 절연막을 베이킹 및 어닐링함으로써, 상기 절연막 내에 발생된 공극의 크기를 감소시키거나 공극의 발생 없이 치밀한 절연막을 형성할 수 있다.
즉, 비교적 저온에서 베이킹 공정을 수행함으로써 절연막 내의 분자가 휘발되어 공극이 발생되는 것을 억제할 수 있으며, O2 분위기에서 건식 어닐링을 수행함으로써 상기 절연막 내의 유기물 분자들이 아웃개싱되어 공극이 발생되는 것을 방지할 수 있는 것이다.
또한, 본 발명은 후속 세정 공정을 수행하기 전에 상기 베이킹 및 어닐링 조 건을 제어하여 상기 공극의 크기를 감소시키므로, 상기 공극의 크기를 더욱 용이하게 조절할 수 있다.
도 3은 본 발명의 효과를 보여주는 반도체 소자의 사진이다.
도시된 바와 같이, 본 발명은 공극이 감소된 치밀한 절연막을 형성함으로써, 상기 공극으로 인해 유발되는 콘택의 전기적인 단락을 방지할 수 있으며, 이를 통해, 소자 특성을 개선하고 반도체 소자의 제조 수율을 향상시킬 수 있다.
한편, 전술한 본 발명의 실시예에서는 반도체 기판 상에 미세하게 형성된 도전 패턴들 사이의 공간을 매립하는 경우에 대해 설명하였지만, 본 발명의 베이킹 및 어닐링 조건을 상기 도전 패턴들 사이의 공간 대신에 반도체 기판의 소자분리 영역에 형성된 트렌티를 매립하는 경우에 적용하여도 공극 없이 치밀한 절연막을 형성할 수 있다.
게다가, 전술한 본 발명의 실시예에서는 소망하는 두께, 예컨데, 3000∼6000Å 정도 두께의 절연막을 형성한 후에 베이킹 및 어닐링 공정을 수행하였으나, 본 발명의 다른 실시예로서, 상기 절연막의 형성과 베이킹 및 어닐링 공정을 소망하는 두께의 절연막이 형성될 때까지 적어도 2회 이상(2∼5회), 바람직하게는, 2∼3회 반복적으로 수행함으로써, 공극이 없이 더욱 치밀한 절연막을 형성할 수 있다.
자세하게, 6000Å 정도 두께의 절연막을 형성하고자 하는 경우에는, 우선, 2000Å 정도 두께의 제1절연막을 형성한 후에 전술한 본 발명의 실시예에 따른 베이킹 및 어닐링 공정을 수행하여 상기 제1절연막 내의 공극을 감소시켜 치밀화된 제1절연막을 형성한다.
그런 다음, 다시 2000Å 정도 두께의 제2절연막을 형성한 후 다시 베이킹 및 어닐링 공정을 수행하고, 그리고 나서, 또 다시 2000Å 정도 두께의 제3절연막을 형성한 다음에 베이킹 및 어닐링 공정을 수행함으로써, 공극의 발생 없이 치밀한 소망하는 최종 두께의 절연막을 형성할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 베이킹 및 어닐링 공정의 조건을 최적화함으로써, 공극의 크기가 감소시키고 공극의 발생 없이 치밀한 절연막을 형성할 수 있다.
따라서, 본 발명은 소자 특성을 개선하고 반도체 소자의 제조 수율을 향상시킬 수 있다.

Claims (14)

  1. 반도체 기판 상에 유동성 절연막으로 절연막을 형성하는 단계;
    상기 유동성 절연막을 베이킹하는 단계;
    상기 베이킹된 유동성 절연막을 건식 어닐링하는 단계; 및
    상기 건식 어닐링된 유동성 절연막을 습식 어닐링하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 절연막 형성방법.
  2. 제 1 항에 있어서,
    상기 유동성 절연막은 PSZ(Perhydropolysilszane)막으로 형성하는 것을 특징으로 하는 반도체 소자의 절연막 형성방법.
  3. 제 2 항에 있어서,
    상기 PSZ막은 SOG(Spin-On Glass) 공정을 통해 형성하는 것을 특징으로 하는 반도체 소자의 절연막 형성방법.
  4. 제 1 항에 있어서,
    상기 베이킹은 50∼100℃의 온도 조건 및 N2 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 절연막 형성방법.
  5. 제 1 항에 있어서,
    상기 건식 어닐링은 퍼니스(Furnace) 내에서 200∼300℃의 온도 조건 및 O2 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 절연막 형성방법.
  6. 제 1 항에 있어서,
    상기 습식 어닐링은 상기 건식 어닐링보다 상대적으로 높은 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 절연막 형성방법.
  7. 제 1 항에 있어서,
    상기 습식 어닐링은 2∼8slm의 H2와 2∼8slm의 O2를 사용하여 H2O 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 절연막 형성방법.
  8. 제 1 항에 있어서,
    상기 습식 어닐링은 60∼120분 동안 수행하는 것을 특징으로 하는 반도체 소자의 절연막 형성방법.
  9. 제 1 항에 있어서,
    상기 습식 어닐링은 1차 습식 어닐링 및 2차 습식 어닐링의 두 단계로 나누 어서 수행하는 것을 특징으로 하는 반도체 소자의 절연막 형성방법.
  10. 제 9 항에 있어서,
    상기 2차 습식 어닐링은 상기 1차 습식 어닐링보다 상대적으로 높은 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 절연막 형성방법.
  11. 제 9 항에 있어서,
    상기 1차 습식 어닐링은 300∼400℃의 온도 조건에서 수행하는 것을 특징으로 하는 반도체 소자의 절연막 형성방법.
  12. 제 9 항에 있어서,
    상기 2차 습식 어닐링은 600∼700℃의 온도 조건에서 수행하는 것을 특징으로 하는 반도체 소자의 절연막 형성방법.
  13. 제 1 항에 있어서,
    상기 유동성 절연막의 형성, 상기 베이킹, 상기 건식 어닐링 및 상기 습식 어닐링은 소망하는 두께의 절연막이 형성될 때까지 2∼5회 반복적으로 수행하는 것을 특징으로 하는 반도체 소자의 절연막 형성방법.
  14. 제 1 항에 있어서,
    상기 유동성 절연막의 형성, 상기 베이킹, 상기 건식 어닐링 및 상기 습식 어닐링은 소망하는 두께의 절연막이 형성될 때까지 2∼3회 반복적으로 수행하는 것을 특징으로 하는 반도체 소자의 절연막 형성방법.
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KR101096449B1 (ko) 2009-06-30 2011-12-20 주식회사 하이닉스반도체 반도체 소자의 제조방법

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