KR100859894B1 - 비아에 채워진 도체를 사용한 내장형 커패시터 - Google Patents

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Abstract

본 발명은 내장형 커패시터 및 그 제조방법에 관한 것이다. 제조방법은 유전기판(100)에 적어도 하나의 비아(115)를 형성하는 단계를 포함할 수 있다. 유전체기판에는 기계적 펀칭 또는 레이저 절단에 의하여 비아가 형성된다. 비아는 제 1 전극(470)을 형성하기 위해, 도전물질(250)로 채워질 수 있다. 도체(360)는 유전체기판 상에 형성될 수 있으며, 도체는 제 1 전극과 전기적으로 통전되어 있지 않다. 비아의 깊이 및/또는 단면적은 전극과 도체 사이의 원하는 양만큼 용량결합을 구비하도록 선택될 수 있다. 적어도 하나의 보조 비아는 유전체기판에 형성될 수 있고, 제 2 전극을 형성하도록 도전물질로 채워질 수 있다. 제 2 전극은 제 1 전극과 전기적으로 통전되어 있다.
Figure R1020067020534
유전체기판, 비아, 비아, 도전층, 기판층, 도전물질, 내장형 커패시터

Description

비아에 채워진 도체를 사용한 내장형 커패시터{EMBEDDED CAPACITORS USING CONDUCTOR FILLED VIAS}
내장형 커패시터는 인쇄배선기판(PWB) 및 저온 동시소성 세라믹(LTCC) 기술에서 널리 이용되고 있다. 일반적으로, 인쇄된 도체는 기판 상에 배치되고, 커패시터용 전극으로서 사용된다. 몇몇 경우에서, 기판 자체는 커패시터용 유전체로서 역할을 할 수 있다. 다른 배치로, 기판내의 비아는 유전체 물질로 채워질 수 있다.
LTCC를 사용함으로, 인쇄된 도체는 전형적으로 후막인쇄 공정을 사용하여 안출된다. 에칭 공정은 전형적으로 PWB에 사용된다. 어느 경우에나, 정밀한 공차를 갖는 커패시터를 형성하는 것은 어려울 수 있다. 특히, 전극영역을 정밀하게 제어하는 것은 종종 어려운 일이다. 전극영역에서의 작은 차이는 그 부분의 커패시턴스를 상당히 변화시킬 수 있다.
이 문제는 높고 낮은 값의 커패시터를 기판 상에 동시에 창출할 때 더 악화된다. 이러한 상황에서, 높은 유전율의 유전체가 전형적으로 사용되므로, 그 결과 높은 값을 갖는 커패시터는 용적상 효율적인 방식으로 형성될 수 있다. 그러나 고 유전율의 유전체 사용은, 낮은 값인 커패시턴스를 달성하기 위해 사용되는 미소한 전극을 요한다. 그러한 전극에서 정밀한 공차를 유지하는 것은 매우 어려울 수 있 다. 예를 들어, LTCC 상에 전극을 인쇄할 때, 인쇄 공정에서 블리드-아웃, 메쉬 밀도 및 부정확성 같은 변수는 각각 전극 면적의 부정확성을 낳는다. 따라서, 커패시턴스 값이 넓은 범위에 걸쳐 유지할 수 있도록, 정밀한 공차를 갖는 내장형 커패시터를 창출하는 해결책이 요구된다.
본 발명은 내장형 커패시터의 제조방법에 관한 것이다. 본 방법은 유전체기판에 적어도 하나의 비아(또는 도전물질로 채워지는 "보어")를 형성하는 단계를 포함할 수 있다. 유전체기판은 비아를 형성하기 위하여 기계펀칭 또는 레이저 컷팅으로 뚫릴 수 있다. 비아는 제 1 전극을 형성하기 위해 도전물질로 채워질 수 있다. 또한, 제 1 전극과 전기적으로 통전되지 않는 도체를 유전체기판에 배치한다. 비아의 깊이 및/또는 단면적은 전극과 도체 간에 원하는 양만큼의 용량결합을 제공하도록 선택될 수 있다. 또한, 제 2 도체가 유전체기판 상에 배치되고, 제 1 도체는 제 1 전극과 전기적으로 통전되어 있도록 한다. 적어도 하나의 보조 비아는 유전체기판에 형성될 수 있으며, 그리고 제 2 전극을 형성하기 위해 도전물질로 채워질 수 있다. 제 2 전극은 제 1 전극과 전기적으로 통전되게 연결될 수 있다.
비아는 제 1 유전체층에 형성될 수 있다. 보조 비아는 제 2 유전체층에 형성될 수 있다. 보조 비아는 도전물질로 채워질 수 있다. 또한, 비아의 도전물질이 보조 비아의 도전물질과 전기적으로 통전하도록, 제 1 및 제 2 유전체층은 접합된다. 비아 및 보조 비아의 도전물질은 확장된 전극을 형성할 수 있다.
내장형 커패시터를 제조하는 방법은 제 1 유전체층에 적어도 하나 이상의 비아를 형성하는 단계 및 비아를 도전물질로 채우는 단계를 포함한다. 제 1 도체는 제 1 유전체층에 배치될 수 있고, 제 1 도체는 제 1 전극과 전기적으로 통전되게 연결되어 있다. 제 2 도체는 제 2 유전체기판 상에 배치될 수 있다. 제 1 및 제 2 도체는 전기적으로 통전하지 않도록, 제 1 및 제 2 유전체층은 접합된다. 제 1 도체 및/또는 제 2 도체의 면적은 제 1 도체와 제 2 도체 간에 원하는 양만큼 용량결합을 구비하도록 선택할 수 있다.
본 발명은 전극을 가진 기판을 포함할 수 있는 내장형 커패시터에 관한 것이기도 하다. 전극은 기판내의 비아에 채워진 도전물질을 포함할 수 있다. 제 1 도체는 유전체기판에 배치될 수 있다. 제 1 도체는 제 1 전극과 전기적으로 통전될 수 있다.
내장형 커패시터는 제 1 전극과 전기적으로 통전되어 있지 않는 기판 상의 도체를 포함할 수도 있다. 비아의 깊이 및/또는 단면적은 전극과 도체 간에 원하는 만큼 양의 용량결합을 구비하도록 선택할 수 있다. 제 2 전극이 구비될 수도 있다. 제 2 전극은 기판내의 보조 비아안에 채워진 도전물질을 포함할 수 있다. 제 1 및 보조 비아는 전기적으로 통전되어 있다.
기판은 복수의 유전체층을 포함할 수 있다. 제 1 전극은 기판의 제 1 층내에 배치될 수 있다. 기판의 제 2 층내에 있는 보조 비아로 채워지는 도전물질을 포함하는 제 2 전극이 구비될 수 있다. 제 1 및 보조 비아는 전기적으로 통전되어 있을 수 있다.
본 발명은 복수의 유전체층을 가진 기판을 포함한 내장형 커패시터에 관한 것이기도 하다. 전극은 제 1 유전체층에 배치될 수 있고, 전극은 기판내의 비아안에 채워진 도전물질을 포함한다. 제 1 도체는 유전체층 상에 배치될 수 있고, 제 1 도체는 전극과 전기적으로 통전되어 있다. 또한, 제 2 도체는 제 2 유전체층 상에 배치될 수 있고, 제 2 도체는 전극과 전기적으로 통전되어 있지 않다. 제 1 및 제 2 도체의 면적은 제 1 도체와 제 2 도체 간의 원하는 만큼 양의 용량결합을 구비하도록 선택될 수 있다.
도 1은 본 발명을 이해하기 위하여 유용한 것으로서, 내장형 커패시터를 형성하는 비아를 가진 복수의 유전체층의 투시도이다.
도 2 내지 4는 본 발명을 이해하기 위하여 유용한 것으로서, 도 1의 2-2 선을 따라 자른 일련의 단면도이며, 기판에 내장된 커패시터를 형성하는 방법을 도시한 단면도이다.
도 5는 본 발명을 이해하기 위하여 유용한 것으로서, 내장형 커패시터의 대안 실시예를 포함하는 기판의 단면도이다.
도 6은 본 발명을 이해하기 위하여 유용한 것으로서, 기판의 내장형 커패시터를 제조방법을 나타낸 순서도이다.
본 발명은 내장형 커패시터가 형성된 기판에 관한 것이다. 주목할 점은, 커패시터가 기판내에 형성되기 때문에, 넓은 기판 면적은 다른 구성소자들의 배치에 유용하다. 게다가, 일반적으로, 커패시터가 장착된 표면으로 사용된 영역은 더 이상 요구되지 않기 때문에, 기판의 크기는 줄어들 수 있다.
기판은 하나 또는 그 이상의 유전체층을 포함할 수 있다. 보어 또는 비아는 유전체층에 구비될 수 있다. 비아는 전극을 형성하기 위해 도전물질로 채워진다. 커패시터는 전극, 전극에 전기적으로 단락되지 않은 다른 도체 및 전극과 다른 도체 간에 배치된 유전물질로 형성될 수 있다. 전극과 다른 도체 간에 배치된 유전물질의 양은 기판내 전극의 깊이를 선택하여 조절될 수 있다. 예를 들면, 전극은 단일 유전체층, 또는 복수의 유전체층을 통하여 확장될 수 있다.
비아내에 형성된 전극들은 다른 형태의 전극보다 매우 높은 공차를 지니도록 제조될 수 있다. 비아의 깊이 및 단면적이 정밀하게 제어되기 때문에, 높게 제조된 공차를 유지할 수 있다. 예를 들면, 비아의 단면적은 고정밀 기계식 펀칭시스템이나 레이저 절단시스템에 의하여 정밀하게 제어될 수 있다. 또한, 비아의 깊이는 정밀한 두께를 가진 유전체층을 사용하여 정밀하게 제어될 수 있다. 그러므로, 레이저 트리밍과 같은 고가의 공정을 피할 수 있다. 그런 공정은 커패시턴스 값을 맞추도록 전극의 크기 조정에 때때로 사용된다. 따라서, 비아에 채워진 도체를 사용한 전극 형성은, 낮은 공차를 갖는 다른 커패시터보다 더 경제적이고, 질적으로 우수한 커패시터를 이루어낸다.
게다가, 전극의 공차를 정밀하게 제어하는 능력은, 매우 높은 비유전율을 갖는 유전체층의 사용을 용이하게 한다. 결과적으로, 넓은 범위의 커패시턴스 값을 갖는 내장형 커패시터는 단일 기판내에 구비될 수 있다. 예를 들면, 유전체층들은 비유전율이 6 미만에서 2400 보다 클 수 있으며, 그리고 기판내에 구비된 커패시터들은 20 ㎊ 미만에서 220 ㎋ 이상의 범위 값을 갖는다.
도 1을 참조하면, 본 발명을 이해하는데 유용한 단면도로, 기판(100)의 단면을 도시한 것이다. 기판(100)은 하나 또는 그 이상의 층, 예를 들면, 층들(110, 120, 130, 140)을 포함한다. 일반적인 층의 두께는 0.5 mil에서 10 mil까지 일 수 있다. 기판층들(110, 120, 130, 140)은 비아들이 형성될 수 있는 어떤 유전 물질로로부터 형성될 수 있다. 예를 들면, 기판층은 저온 동시소성 세라믹(LTCC) 또는 고온 동시소성 세라믹(HTCC)과 같은 세라믹 물질로 형성될 수 있다. 기판층은 섬유유리 또는 FR4 와 같이 섬유를 보강한 에폭시 절연체로도 형성될 수 있다. 게다가, 폴리마이드, 폴리에스테르, 폴리프로피린과 같은 폴리머 및 폴리머 필름은 유전체로서 사용될 수도 있다. 그럼에도 불구하고, 본 발명은 이에 국한되지 않고 더 많은 다른 유전 물질이 사용될 수 있다.
사용될 수 있는 LTCC 물질의 일례로는 북부 캐롤라이나주 27709, 리서치 트라이앵글 파크의 듀폰사의 951 Green Tape ™이 유용하다. 951 Green Tape ™의 비유전율(εr)은 약 7.8정도 된다. 사용할 수 있는 다른 LTCC 물질로는 오하이오주 44114, 클리브랜드의 페로 사의 부품 번호인 K2400가 유용하다. K2400은 가루로 이용할 수 있고 이는 LTCC 테이프를 제조하는데 사용할 수 있다. K2400은 약 2400 정도의 비유전율(εr)을 갖는다. 그럼에도 불구하고, 다른 유전율 값을 갖는 가루를 이용할 수 있다. 배치상태의 일례로서, 기판(100)은 다른 유전율을 갖는 다중 기판 층을 포함할 수 있다. 따라서, 전계강도는 기판(100)의 다른 부분에서 달라질 수 있다. 그러한 배치는 내장형 커패시터의 커패시턴스 값에 대하여 제어를 더 제공할 수 있다.
하나 또는 그 이상의 비아(115)는 제 1 기판층(110)내에 형성될 수 있다. 뿐만 아니라 비아는 다른 기판층에도 형성될 수 있다. 예를 들면, 비아(125)는 제 2 기판층(120)에 형성될 수 있고, 비아(135)는 제 3 기판층(130)에 형성될 수 있으며, 비아(145)는 제 4 기판층(140) 등에 형성될 수 있다. 기판층에 비아를 형성하는데 많은 기술들이 이용될 수 있다. 예를 들면, 세라믹 기판과 같은 여러 기판에서, 비아는 기판을 통해 레이저 컷팅으로 구멍을 내고, 기판을 통해 드릴로 구멍을 내거나, 또는 기계펀칭으로 구멍을 냄으로써 형성될 수 있다. 바람직한 배치 중에서, 비아는 각각의 비아 단면적의 공차를 정밀하게 제어할 수 있도록 기계 펀칭될 수 있다. 예를 들면, ±0.1 mil의 공차가 유지될 수 있다. 또한 사용되는 기판이 수축가능한 경우, 비아를 형성한 후에 수축을 최소화하기 위해 제조공정 전에 기판이 예비조절되는 것이 바람직하다. 그러한 수축은 비아 공차를 다양하게 할 수 있다. 예비조절 공정의 일례는 이하에서 설명한다.
비아(115, 125, 135, 145)는 각 비아가 동일한 단면적을 가지도록 형성될 수 있거나, 또는 비아들이 도전물질로 채워지면 각 비아(115)의 크기는 원하는 커패시턴스 값을 얻어내기 위해 최적화될 수 있다. 예를 들면, 넓은 면적을 갖는 비아(116)를 형성하기 위해 비아는 겹쳐지거나 계단형상이 될 수 있다. 또한 비아들(115, 125, 135, 145)은 원하는 어떤 모양으로도 형성될 수 있다.
비아들(115, 116, 125, 135, 145)이 기판층(110, 120, 130, 140)에 형성된 후, 비아는 도 2에 도시된 바와 같이, 도전물질(250)로 채워질 수 있다. 도전물질은 적합한 물질이면 어떤 것도 가능하다. 예를 들면, 표준 유화후막 공정에 사용되는 것과 같은, 진부한 후막 스크린 인쇄물질은 비아를 채우기 위해 사용될 수 있다. 예를 들면, 도전물질은 도전성 페이스트일 수 있다. 도전성 페이스트 중 하나로서 오하이오주 44114, 클리브랜드의 페로사의 부품 번호CN33-343인 실버 비아 페이스트가 유용하다. 그럼에도 불구하고, 본 발명은 이에 국한되지 않으며, 비아를 채우기 위해 사용될 수 있는 어떤 적합한 도전물질도 사용할 수 있다. 일단 비아가 적합한 도전물질로 채워진 후, 기판층은 비아 내의 도전물질을 건조하기 위해 구워질 수 있다. 예를 들면, 기판층이 LTCC인 경우, 기판층은 120 ℃에서 5분 동안 건조될 것이다.
도 3을 참조하면, 도전층들은 기판층 위의 필요한 곳에 배치될 수 있다. 도전층들은 전극들에게 전기적으로 통전될 수 있게 한다. 예를 들면, 도전층(355)은 기판층(110) 상에 배치될 수 있고, 도전층(360)은 기판층(140) 상에 배치될 수 있다. 또다시 상술된 진부한 후막 스크린인쇄 공정은 도전층들을 기판층들 상에 배치하기 위해 사용될 수 있으며, 그리고 기판층들은 도전층들을 건조시키기 위해 구워질 수 있다.
일단 도전층들이 건조되면, 도 4에 도시된 바와 같이, 기판층들(110, 120, 130, 140)은 기판(400)을 형성하기 위해 접합될 수 있다. 주목할 점은, 추가되는 기판층들(미도시)은 기판층들(110, 120, 130, 140)에 접합될 수도 있다. 추가적 기 판층들도 비아들 및 도전층들을 포함할 수 있다. 도체는 마주보게 배치된 기판층들(110, 120, 130, 140)의 비아를 채우고, 도체는 다중 기판층들을 통하여 확장할 수 있는 각각의 전극(465), 전극(476), 전극(475)을 형성하도록 정렬될 수 있는 것이 바람직하다. 또한, 다른 기판층들의 비아들과 관계없는 비아를 채우는 도체는 전극(470)을 형성할 수 있다.
다양한 방법들은 기판층들을 접합시키는데 사용될 수 있다. 예를 들면, 층들은 다양한 적층방법들을 사용하여 함께 적층될 수 있다. 세라믹 기판층들을 사용한 하나의 방법에서, 기판층들은 쌓여 지고, 가열된 플레이튼으로 수압에 의해 눌려질 수 있다. 예를 들면, 70℃로 가열된 플레이트들을 사용하여 10분 동안 3000 psi로 세라믹 기판들을 함께 누를 수 있는 단축 적층방법이 있다. 세라믹 기판층들은 처음 5분이 경과한 후에 180°만큼 회전될 수 있다.
아이소태틱 적층공정에서, 세라믹 기판층들은 플라스틱 백(bag)에서 진공으로 밀봉된 후, 가열된 물을 사용하여 압축될 수 있다. 이때, 압력 및 온도는 단축 적층공정에서 사용된 것과 같은 것일 수 있다. 그러나, 5분이 지난 후에 회전은 필요하지 않다. 일단 적층이 되면, 구조는 평평한 타일의 가마 속에서 소성 될 수 있다. 예를 들면, 세라믹 기판층들은 200℃와 500℃ 간에서 한 시간 동안 구워질 수 있고, 850℃와 900℃사이의 최고온도가 15분 이상 지속될 수 있다. 소성공정 후, 사후 소성 동작은 세라믹 기판층들로 이행될 수 있다.
홍콩의 니또 덴코사의 P/N 3195M과 같은, 유용한 온도 릴리즈 테이프는 적층공정동안 기판층들을 쌓아올리는데 용이하게 사용될 수 있다. 예를 들면, 온도 릴 리즈 테이프는 얇은 테이프가 그 후 장착될 수 있는 솔리드베이스를 구비하기 위해 각 기판 스택(또는 하나 이상의 스택이 필요한 경우, 기판 보조스택)에 적용될 수 있다. 예를 들면, 스택의 얇은 테이프의 제 1 부분은 스택을 시작하기 위해 온도 릴리즈 테이프에 장착될 수 있다. 그 후 다음 층들은 그 스택에 적층될 수 있다. 굽는 공정 동안 온도 릴리즈 테이프는 기판층들에서 떼어질 수 있다. 이 공정을 사용하여, 인접한 기판층들 및 보조 스택들에서 도전성 비아를 서로 관련시킨 것은 전기적인 통전일 수 있다.
동작 중에서, 전극들(465, 467, 470)은 전극(475) 및 도전층(360)에 전기용량적으로 결합될 수 있다. 예를 들면, 도전층(360)이 접지될 수 있고, 이로 인해 도전층(360) 및 전극(475)이 접지된 도체가 될 수 있다. 전압이 도전층(355)에 인가될 때, 전기장은 전극들(465, 467, 470)과 접지된 도체들 간에서 형성될 수 있다. 전극들(465, 467, 470)과 접지된 도체 간에서 형성된 커패시턴스 양은 본래 기판층들(110, 120, 130, 140)의 비율전율, 전극(465, 470)의 표면적 및 전극 표면의접지된 도체에 대한 근접성의 함수이다. 따라서, 전극의 표면적, 기판층들(110, 120, 130, 140)의 유전율, 및 기판들과 접지된 도체들 간의 거리는 원하는 커패시턴스 값을 얻기 위해 선택될 수 있다. 예를 들면, 특정한 유전율을 갖는 기판층들을 사용하여 전극(465)의 면적은 원하는 커패시턴스 값으로 정밀하게 선택될 수 있다.
여러 전극(465)과 전극(475) 간의 용량결합은 평행한 표면적 및 전극(465)과 전극(475) 간의 근접성에 의하여 이루어진다. 그러나, 이러한 용량결합은 전형적인 면적 및 비아의 위치확정에서 상대적으로 무의미하다. 또한, 개개의 기판층들(110, 120, 130)의 유전율은 전극(465)과 전극(475) 간의 용량결합을 원하는 만큼 증가 또는 감소하도록 선택될 수 있다.
전극(467)과 관련된 용량결합의 상당한 부분은 전극(467)과 도전층(360)의 근접성으로 인한 도전층(360)과 전극(467) 간의 용량결합에 의하여 결정될 수 있다. 기판층(140)의 두께는 도전층(360)과 전극(467) 간에 원하는 거리를 얻을 수 있도록 선택될 수 있다. 그럼에도 불구하고, 전극(467)과 전극(475) 간의 용량결합이 있을 것이다. 이 점에서 주목할 것은, 도 4에 도시된 실시예는 일례의 목적을 보인 것이고, 본 발명은 이에 국한되지 않는다. 특히, 많은 전극들이 구비될 수 있다. 게다가, 접지된 도체들은 전극들(475) 및 도전층(360) 둘 다를 포함할 필요가 없다. 예를 들면, 한 개의 배치는 접지된 도체만으로서 도전층(360)을 포함할 수 있다.
도 5를 참조하면, 전극(580)을 포함한 일례의 기판을 도시한 것이다. 낮은 값, 예를 들면, 50 ㎊미만의 값인 커패시턴스는 전극(580)과 접지된 도체(595) 간에서 구비될 수 있다. 커패시턴스 값은 전극의 표면적, 기판의 유전율 및 전극들과 접지된 도체들 사이의 거리에 의존한다. 또한, 도전층(590)과 전기적으로 결합된 전극(585)이 구비될 수 있다. 그러한 구성은 도전층(590)과 접지된 도체(595) 간에서, 높은 커패시턴스 값, 예를 들면, 10㎋을 초과하는 값을 구비하기 위해 사용될 수 있다. 도시된 배치에서, 도전층(590)은 접지된 도전층들(597, 598) 간에 배치될 수 있다. 그러한 배치는 단일 접지된 도전층만이 구비된 경우에 비하여 더 큰 커패 시터 값을 낼 수 있다. 특히, 다중 도전층들(597, 598)의 사용은 접지된 도체들의 표면적을 증가시켜, 용량결합을 증가시킨다. 도전층들의 표면적은 주어진 기판층의 유전율 및 두께에서 원하는 커패시턴스 값을 구비하도록 선택될 수 있다.
도 6은 기판에 내장형 커패시터를 제조하는 방법(600)을 도시한다. 단계(605)를 참조하면, 기판층들은 제조공정에서 사용되기 전에 예비조절될 수 있다. 예를 들면, 세라믹 기판 물질이 사용되는 경우, 기판은 상당한 시간 동안 적절한 온도에서 구워지거나 상당한 시간 동안 질소 건조기에서 견디도록 놓일 수 있다. 통상의 세라믹 물질의 예비조절 사이클은 120℃에서 20 내지 30분 동안이거나, 또는 질소 건조기에서 24시간 동안이다. 예비조절 공정 둘 다는 세라믹 기판 기술분야에서 잘 알려져 있다.
단계(610)를 참조하면, 하나 또는 그 이상의 비아들, 또는 비아들은 비아를 병합시킬 수 있는 기판층들 각각에 안출될 수 있다. 기계펀칭 또는 레이저 절단으로 기판층에 구멍을 형성하는 것과 같이, 상술된 많은 기술들은 기판층에 비아들을 형성하는데 유용하다. 기판층들의 예비조절 후 비아들을 형성하는 것은 바람직한 배치가 된다. 그러나, 하술된 굽는 단계에 의해 특정 유전체가 수축이 많이 나타나지 않는 경우 예비조절 단계는 요구되지 않을 수 있다.
그 후 비아들은 단계(615)에서 나타난 바와 같이 도전물질로 채워질 수 있다. 예를 들면, 상술된 바와 같이, 진부한 후막 스크린 인쇄물질은 비아들을 도전물질로 채우는데 사용될 수 있다. 그 후 단계(620)에서 나타난 바와 같이, 도전물질을 건조시킬 수 있다. 예를 들면, 기판층들이 LTCC인 경우, LTCC는 120 ℃에서 5 분 동안 구워질 수 있다.
단계(625)의 공정에서, 그 후 도전층들은 기판층들 상에 배치될 수 있다. 예를 들면, 표준 후막 공정과 같은 진부한 후막 스크린인쇄 공정은 원하는 기판층들 상에 도전층을 배치하기 위해 사용될 수 있다. 그 후 기판층(들)은 단계(630)에서 나타난 바와 같이, 도전성 트레이스들을 건조하기 위해 구워질 수 있다.
단계(635)를 참조하면, 기판층들은 회로 트레이스들의 건조 및 적절한 예비조절 후에 함께 적층될 수 있다. 다양한 기판들의 적층기술들은 상술된 바와 같이, 기판 제조분야에서 잘 알려진 기술이다. 일단 기판층들이 적층되면, 적층된 기판 구조는 단계(640)에서 나타난 바와 같이 소성될 수 있다. 예를 들면, 기판이 LTCC인 경우에서, 제 1 및 제 2 기판층의 결합은 약 850 ℃ 내지 900 ℃에서 15분 동안 소성될 수 있다.
이외에 여러 실시형태 및 변경들이 본 발명의 기술영역과 기술 요점의 큰틀을 벗어나지 않고 얼마든지 구현될 수 있다. 또한 상술된 실시예들은 본 발명을 설명하기 위한 목적으로 제시된 것이지, 본 발명의 범위를 국한시키기 위한 것은 아니다. 따라서, 본 발명의 청구항의 균등적 의미내와 본 청구항의 범위내에서 발명된 다양한 변형형태들도 본 발명의 범위내의 것으로 해석되어야만 한다.

Claims (5)

  1. 유전체기판에 적어도 하나의 비아를 형성하는 단계;
    제 1 전극을 형성하기 위해 상기 비아를 도전물질로 채우는 단계; 및
    상기 제 1 전극과 전기적으로 통전되지 않는 도체를 상기 유전체기판 상에 배치하는 단계;를 포함하며,
    상기 제 1 전극과 상기 도체 간에서 원하는 양만큼의 용량결합을 제공하도록 상기 비아의 깊이 및 단면적 중 적어도 하나가 선택되는 것을 특징으로 하는 내장형 커패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 유전체기판상에 상기 제 1 전극과 전기적으로 통전되는 제 2 도체를 배치하는 단계를 포함하는 것을 특징으로 하는 내장형 커패시터 제조방법.
  3. 제 1 항에 있어서,
    상기 유전체기판에 적어도 하나의 보조 비아를 형성하는 단계;
    상기 보조 비아를 도전물질로 채워서 제 2 전극을 형성하는 단계; 및
    상기 제 1 전극과 상기 제 2 전극을 전기적으로 통전되게 연결시키는 단계;를 포함하는 것을 특징으로 하는 내장형 커패시터 제조방법.
  4. 제 1 항에 있어서,
    상기 유전체기판에 적어도 하나의 보조 비아를 형성하는 단계;
    상기 보조 비아를 도전물질로 채워서 제 2 전극을 형성하는 단계; 및
    상기 제 2 전극과 상기 도체를 전기적으로 통전되게 연결시키는 단계;를 포함하는 것을 특징으로 하는 내장형 커패시터 제조방법.
  5. 제 1 항에 있어서,
    상기 비아가 제 1 유전체층에 형성되고,
    보조 비아를 제 2 유전체층에 형성하는 단계;
    상기 보조 비아를 도전물질로 채우는 단계; 및
    상기 비아 및 보조 비아에서 상기 도전물질은 확장된 전극을 형성하여, 상기 비아의 상기 도전물질이 상기 보조 비아의 상기 도전물질과 전기적으로 통전하도록 상기 제 1 유전체층과 제 2 유전체층을 접합하는 단계;를 더 포함하는 것을 특징으로 하는 내장형 커패시터 제조방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7456459B2 (en) * 2005-10-21 2008-11-25 Georgia Tech Research Corporation Design of low inductance embedded capacitor layer connections
US7619872B2 (en) * 2006-05-31 2009-11-17 Intel Corporation Embedded electrolytic capacitor
US8506826B2 (en) 2011-08-02 2013-08-13 Harris Corporation Method of manufacturing a switch system
CN107591256B (zh) * 2017-07-14 2019-07-19 电子科技大学 一种大容量梯度板式阵列电容芯片及其制备方法
US20230070377A1 (en) * 2021-09-09 2023-03-09 Onano Industrial Corp. Integrated structure of circuit mold unit of ltcc electronic device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040033262A (ko) * 2002-10-11 2004-04-21 이 아이 듀폰 디 네모아 앤드 캄파니 동시 가열되는 세라믹 커패시터 및 인쇄 회로 기판용세라믹 커패시터를 형성하는 방법
KR20050080751A (ko) * 2005-07-25 2005-08-17 한국과학기술원 내장형 커패시터용 폴리머/세라믹 복합 페이스트를 이용한커패시터 제조방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0625031Y2 (ja) * 1987-07-21 1994-06-29 株式会社村田製作所 コンデンサ内蔵積層基板
JP2646091B2 (ja) * 1987-08-12 1997-08-25 新光電気工業株式会社 電子部品用基体
JPH02303091A (ja) * 1989-05-17 1990-12-17 Nippon Oil & Fats Co Ltd コンデンサ内蔵基板
US5055966A (en) * 1990-12-17 1991-10-08 Hughes Aircraft Company Via capacitors within multi-layer, 3 dimensional structures/substrates
US5396397A (en) * 1992-09-24 1995-03-07 Hughes Aircraft Company Field control and stability enhancement in multi-layer, 3-dimensional structures
US5339212A (en) * 1992-12-03 1994-08-16 International Business Machines Corporation Sidewall decoupling capacitor
JP3368664B2 (ja) * 1994-04-14 2003-01-20 株式会社村田製作所 積層セラミック部品
JP3363651B2 (ja) * 1994-04-21 2003-01-08 キヤノン株式会社 プリント配線板およびその設計方法
JPH08181453A (ja) * 1994-12-22 1996-07-12 Fujitsu Ltd コンデンサ内蔵配線板
US5618185A (en) * 1995-03-15 1997-04-08 Hubbell Incorporated Crosstalk noise reduction connector for telecommunication system
JPH098427A (ja) * 1995-06-19 1997-01-10 Canon Inc コンデンサ内蔵プリント基板
JPH11312855A (ja) * 1998-04-28 1999-11-09 Kyocera Corp コンデンサ内蔵基板
US6061228A (en) 1998-04-28 2000-05-09 Harris Corporation Multi-chip module having an integral capacitor element
KR20000034924A (ko) * 1998-11-17 2000-06-26 제닌 엠. 데이비스 저온 동시소성 다층세라믹내 수동 전자소자들
US6205032B1 (en) * 1999-03-16 2001-03-20 Cts Corporation Low temperature co-fired ceramic with improved registration
JP2001217519A (ja) * 2000-02-03 2001-08-10 Ibiden Co Ltd 配線板のキャパシタ構造及びキャパシタシート
JP2004072034A (ja) * 2002-08-09 2004-03-04 Toppan Printing Co Ltd コンデンサ及びそれを内蔵したインターポーザーもしくはプリント配線板
JP2007207948A (ja) * 2006-01-31 2007-08-16 Ngk Spark Plug Co Ltd キャパシタ構造体並びにこれを用いた配線基板及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040033262A (ko) * 2002-10-11 2004-04-21 이 아이 듀폰 디 네모아 앤드 캄파니 동시 가열되는 세라믹 커패시터 및 인쇄 회로 기판용세라믹 커패시터를 형성하는 방법
KR20050080751A (ko) * 2005-07-25 2005-08-17 한국과학기술원 내장형 커패시터용 폴리머/세라믹 복합 페이스트를 이용한커패시터 제조방법

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