KR100836948B1 - 서브-리소그래픽 포토레지스트 피처 형성 프로세스 - Google Patents

서브-리소그래픽 포토레지스트 피처 형성 프로세스 Download PDF

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Abstract

집적회로에서 서브-리소그래픽 피처를 형성하는 프로세스에 대해 개시한다. 프로세스는 패터닝 및 현상 후에, 그러나 하부층들을 패터닝하는데 활용하기 이전에, 포토레지스트 층을 변형시키는 단계를 포함한다. 상기 변형 포토레지스트 층(16)은 수직 및 수평 방향에 있어서 에칭 속도가 서로 다르다. 상기 변형 포토레지스트 층(16)은 플라즈마 에칭으로 트리밍된다. 상기 트리밍된 포토레지스트 층(16) 내에 포함되는 피처(54)는 서브-리소그래픽 래터럴 치수를 갖는다.
포토레지스트 층, 피처, 래터럴 표면, 수직 트림 속도

Description

서브-리소그래픽 포토레지스트 피처 형성 프로세스{PROCESS FOR FORMING SUB-LITHOGRAPHIC PHOTORESIST FEATURES}
관련 출원에 대한 참조
본 출원은 발명자가 오코로아냐뉴 등이며, 발명의 명칭이 "패터닝된 포토레지스트 피처의 변형을, 전자빔 안정화에 의해 방지하기 위한 프로세스(Process for Preventing Deformation of Patterned Photoresist Features by Electron Beam Stabilization)"인 미국출원번호 09/819,692(대리인 문서번호 39153/404(F0943)), 발명자가 오코로아냐뉴 등이며, 발명의 명칭이 "패터닝된 포토레지스트 피처에 대한 향상된 SEM 검사 및 분석(Improving SEM Inspection and Analysis of Patterned Photoresist Features)"인 미국출원번호 09/820,143(대리인 문서번호 39153/405(F0945)), 발명자가 오코로아냐뉴 등이며, 발명의 명칭이 "집적회로 디바이스 피처의 임계 치수를 감소시키기 위한 프로세스(Process for Reducing the Critical Dimensions of Integrated Circuit Device Features)"인 미국출원번호 09/819,344(대리인 문서번호 39153/406(F1061)), 발명자가 가브리엘 등이며, 발명의 명칭이 "래터럴 트리밍을 촉진하기 위한 선택적 포토레지스트 경화(Selective Photoresist Hardening to Facilitate Lateral Trimming)"인 미국출원번호 09/819,343(대리인 문서번호 39153/298(F0785))과, 발명자가 가브리엘 등이며, 발명의 명칭이 "초박막 포토레지스트의 에칭 안정성을 향상시키기 위한 프로세스(Process for Improving the Etch Stability of Ultra-Thin Photoresist)"인 미국출원번호 09/819,552(대리인 문서번호 39153/310(F0797))과 관련이 있으며, 상기 출원들은 모두 본 출원과 동일 날짜에 출원되고 본 출원의 양수인에 양도되었다.
본 발명은 일반적으로 집적회로(IC) 제조에 관한 것이다. 특히, 본 발명은 변형 포토레지스트 표면을 이용한 서브-리소그래픽 래터럴 치수를 갖는 IC 피처들(features)의 제조에 관한 것이다.
반도체 또는 집적회로(IC) 산업은, 보다 작은 칩 영역에 보다 높은 밀도로 디바이스들이 집적된 IC를 제조함으로써, 보다 많은 기능을 달성하고 제조 비용을 줄이는 것을 목표로 하고 있다. 대규모 집적회로에 있어서 이러한 바램은 회로 치수 및 디바이스 피처의 지속적인 축소를 요구한다. 전계 효과 트랜지스터에서의 게이트 길이 및 도전 라인의 폭과 같은 구조의 크기를 감소시키는 능력은 리소그래픽 성능에 의해 수행된다.
IC 제조 기술에서는 종종 포토마스크(마스크라고도 함)나 레티클이 사용된다. 상기 마스크나 레티클을 통하게 하거나 이로부터 반사되게 하는 식으로 방사를 제공하여 반도체 웨이퍼 상에 이미지를 형성한다. 일반적으로, 이미지는 웨이퍼 상에 있는 포토레지스트 재료등의 재료층에 투사되어 패터닝된다. 또한, 패터닝된 포토레지스트 재료는 IC의 도핑 영역, 증착 영역, 에칭 영역 및/또는 기타 구조들을 정의하는데 사용된다. 패터닝된 포토레지스트 재료는 또한 IC의 금속층과 관계되는 도전성 라인 또는 도전성 패드를 정의할 수 있다. 또한, 상기 패터닝된 포토레지스트 재료는 격리 영역, 트랜지스터 게이트, 또는 다른 디바이스 구조 및 소자들을 정의할 수 있다.
상기 포토레지스트 재료에 이미지 또는 패턴을 전사하기 위해, 리소그래피 시스템은 하나 이상의 파장으로 전자기 방사나 광을 제공하도록 구성된 광원을 포함한다. 상기 광원은 365 나노미터(nm), 248 nm 및/또는 193 nm의 파장으로 방사를 생성할 수 있다. 이러한 방사에 의해 패터닝되는 포토레지스트 재료는 이러한 방사의 파장에 반응하도록 선택된다. 바람직하게는, 방사가 입사하는 포토레지스트 재료의 영역들은 광화학적 변화를 격게 되므로, 후속의 현상 공정에서 적절하게 용해되거나 또는 용해되지 않는다.
IC 디바이스 치수가 지속적으로 축소됨에 따라, 종래의 리소그래픽 기술에 의해서 가능한 것보다도 더 작은 치수를 정의할 필요가 있다. 서브-리소그래픽 디바이스 치수를 달성하기 위한 한 가지 방법은, 패터닝된 포토레지스트 재료 상에 정의된 피처를 하부층(들)에 패터닝하기 전에 그 피처를 감소시키거나 "트리밍(trimming)" 하는 것이다. 흔히 레지스트 트림 또는 트리밍 프로세스라 하는 이 방법은 플라즈마 에칭을 사용하여, 패터닝된 포토레지스트 재료의 일부를 제거함으로써, 트리밍된 피처의 치수가 마스크 또는 레티클을 사용하는 종래의 리소그래픽방식으로 패터닝된 피처보다 더 작아질 수 있게 하는 것이다. 종래의 레지스트 트리밍 프로세스에서는, 플라즈마가 상기 패터닝된 포토레지스트 재료의 모든 표면에 충격을 가함으로써, 상부 표면뿐만 아니라 측표면 또는 래터럴 표면이 에칭된다. 그러므로, 트리밍 시간을 증가시켜(즉, 패터닝된 포토레지스트 재료를 장시간 동안 플라즈마 에칭에 노출시킴) 래터럴 치수를 더 감소시키면(즉, 측표면을 더 에칭하여 컨택 라인과 같은 피처의 폭을 감소시키면), 패터닝된 포토레지스트 재료의 두께 역시, 그 상부 표면의 침식으로 인해 감소된다. 유감스럽게도, 상기 패터닝된 포토레지스트 재료가 충분히 박막화되면, 남아 있는 포토레지스트 두께는 충분하지 않거나 또는 에칭 프로세스를 통한 하부층(들)으로의 패턴 전사와 같은 후속의 프로세스를 견뎌내지 못할 수 있다.
이와 같은 포토레지스트 박막화 문제를 해결하기 위해 두꺼운 포토레지스트 재료 층이 사용될 수 있다. 이와같은 두꺼운 포토레지스트 층은 트리밍 프로세스 동안 발생하는 레지스트 박막화를 해결할 수 있지만, 두꺼운 포토레지스트 재료는 패턴 변형 및/또는 불완전한 패턴 전사에 민감하다. 피처의 해상도(resolution)는, 노출 파장 또는 리소그래픽 파장에 부분적으로 반비례하기 때문에, 더 짧은 노출 파장들(예를 들어, 157nm, 126nm 및 13.4nm)을 사용하여 포토레지스트 재료를 패터닝하는 것이 바람직하다. 현재, 이와 같은 짧은 노출 파장들에 특별히 적합한 포토레지스트 재료들은 존재하지 않는다. 대신, 265nm, 248nm, 또는 193nm 리소그래피에서 사용되는 종래의 포토레지스트 재료가 이용된다. 이러한 긴 파장의 포토레지스트 재료는 상기 짧은 노출 파장들에서 단위 두께 당 높은 광흡수를 나타낸다. 그러므로, 상기 긴 파장의 포토레지스트 재료는 짧은 파장 방사에 대해 점차적으로 불투명(opague)하게 되므로, 필요한 광화학적 변화가 재료의 전체 두께에 걸쳐서 발생하지 않는다. 포토레지스트 재료의 두께가 증가 할수록 불완전한 패턴 전사가 재료의 전체 두께에 걸쳐서 발생할 가능성이 높아진다.
대안적으로, 완전한 패턴 전사가 발생할지라도, (패터닝된 포토레지스트 재료에 있어서 매우 협소한 피처를 달성하기 위해) 연장된 트리밍은 패턴 붕괴, 패턴 굽음, 또는 패턴 파손과 같은 패턴 변형을 야기할 수 있다. 소정의 패터닝된 피처의 패턴 변형은 그 종횡비(즉, 패터닝된 피처의 높이 대 폭의 비)의 함수이기 때문에, 두꺼운 포토레지스트 재료는 패턴 변형을 일으킬 가능성이 높다. 그러므로, 종래의 포토레지스트 재료 두께를 사용하면 수직 소모 문제로 인해 래터럴 트리밍이 덜 허용된다. 즉, 플라즈마 에칭으로 인해 상기 패터닝된 피처가 협소하게 됨에 따라 포토레지스트도 얇아지기 때문에, 패터닝된 포토레지스트 재료의 충분히 두꺼운 층이 후속 프로세스(예를 들어, 폴리실리콘 게이트 형성과 같은 하부층으로의 패턴 전사를 위한 프로세스)를 위해 남아 있도록 하기 위해서는, 최대 래터럴 감소가 달성되기도 전에 트리밍 프로세스를 중지시켜야만 한다. 다른 한편으로는, 연장된 트리밍을 허용하기 위해 포토레지스트 재료의 두꺼운 층으로 시작하는 것 역시 불완전한 패턴 전사 문제 및/또는 패턴 변형 문제을 야기하므로 곤란하다.
미국특허 제5 468 595호는 레지스트 재료에서 선택된 위치 및 깊이로 레지스트 재료를 제거하기 위해 다양한 리소그래피 프로세스에서 사용되는 레지스트 층들의 용해도를 제어하는 전자빔 노출 방법을 개시하고 있다. 일 실시예에서, 손상되지 않은 상위층으로부터 하위층이 제거되는 브릿지형 구조물을 포함하는 3차원 구조물이 생성된다.
미국특허 제5 994 225호는 금속층 위에 있는 포토레지스트 층과 관련하여 에칭될 금속층의 포토레지스트 에칭 선택성으로 상기 금속을 증가시킬 수 있는 금속 에칭 방법이 개시하고 있다.
미국특허 제5 876 903호는 이온화된 입자들로 충격을 가하여 보다 정밀한 폭 및 갭을 생성하는 포토레지스트 경화 방법이 개시하고 있다.
미국물리학회, 파트 B, 진공 과학 및 기술의 잡지(Journal of Vacuum Science and Technology, Part B, American Institute of Physics)의 Vol 7, No. 6 1989년 11월 1771-1777쪽에서, 치옹 케이 지 등에 의한 '고해상 전자빔 리소그래피에서의 레지스트 콘트라스트 향상(Resist Contrast Enhancement in High Resolution Electron Beam Lithography)'에는 단일 층 레지스트의 상위 표면이 전자 빔 노출 및 현상 효과에 덜 민감하게 제조되는 단일 층 레지스트 시스템의 변형에 대해 개시되어 있다. 이에 의하면 레지스트의 용적(bulk)과 관련하여 상위 표면 상의 빔 레지스트 상호작용이 느려져서 보다 제어가능한 프로세스가 이루어진다.
미국특허 제5 197 687호는 정밀하고 균일한 폴리실리콘 게이트들과 하부 게이트 산화물을 구비한 고밀도의 다중 금속층 반도체 디바이스 형성에 대해 개시하고 있으며, 이에는 포토레지스트 마스크를 에칭하여 수평층을 감소시키는 실시예들이 포함되어 있다.
1999년 7월 30일, vol 1999, no. 9, 일본특허공개공보 제11-097328호의 일본특허 요약서에는 고정밀 리프트 오프(lift-off) 미세 레지스트 패턴을 우수한 해상도로 만드는 방법에 대해 개시되어 있으며, 이 방법에서 서로 다른 감도를 가진 2개의 레지스트 층이 기판 위에 순차적으로 형성되고, 노출 및 현상되어 레지스트 패턴을 형성한다.
그러므로, 종래의 포토레지스트 트리밍 프로세스를 최대한 사용할 수 있는 프로세스가 필요하다. 또한, 포토레지스트 재료가 패턴 변형, 불완전한 패턴 전사, 또는 후속의 리소그래픽 프로세스에 대한 불충분한 수직 두께와 관련됨이 없이, 상기 포토레지스트 재료 상의 패터닝된 피처를 래터럴 트리밍하기 위한 프로세스가 필요하다. 또한, 종래의 리소그래픽 기술, 툴, 재료, 또는 등가물에 대한 과도한 변형 없이 또는 현저한 감소 없이도 서브-리소그래픽 포토레지스트 피처를 형성하기 위한 프로세스가 필요하다.
한 예시적 실시예는 포토레지스트 층 상에 패터닝된 피처를 트리밍하는 방법에 관한 것이다. 상기 포토레지스트 층은 기판 상에 배치되며 상기 피처는 상위부와 래터럴 표면들을 포함한다. 상기 방법은 상기 포토레지스트 상에 패터닝된 상기 피처의 상위부를 변형시켜 변형 상위부를 형성하는 단계를 포함한다. 상기 방법은 상기 포토레지스트 층 상에 패터닝된 상기 피처를 트리밍하여 트리밍된 피처를 형성하는 단계를 더 포함한다. 수직 트림 속도와 래터럴 트림 속도는 상기 피처와 관계된다. 상기 수직 트림 속도는 상기 변형 상위부로 인해서 상기 래터럴 트림 속도보다 느리다.
다른 예시적 실시예는 집적회로 제조 프로세스에 관한 것이다. 상기 프로세스는 패터닝된 포토레지스트 층을 현상하는 단계, 및 적어도 하나의 피처의 상위부 및 하위부를 형성하기 위해 상기 패터닝된 포토레지스트 층을 변형시키는 단계를 포함한다. 상기 패터닝된 포토레지스트 층은 적어도 하나의 피처를 포함한다. 상기 상위부의 에칭 속도와 상기 하위부(60)의 에칭 속도는 서로 다르다. 상기 프로세스는 서브-리소그래픽 래터럴 치수와 충분한 수직 두께를 가지도록 상기 적어도 하나의 피처를 변화시켜 패턴 완전성이 유지되도록 하기 위해, 상기 패터닝된 포토레지스트 층을 에칭하는 단계를 더 포함한다.
또 다른 실시예는 서브-리소그래픽 치수의 피처를 갖는 집적회로에 관한 것이다. 상기 피처는, 기판 위에 배치되는 포토레지스트 층 상에 피처를 패터닝하는 단계, 상기 포토레지스트 층 상에 패터닝된 상기 피처를 현상하는 단계, 및 상기 포토레지스트 층의 적어도 일부를 변화시키는 단계를 포함한다. 상기 피처는 리소그래픽 파장에서의 방사 및 마스크 또는 레티클 상에 제공되는 패턴에 따라 패터닝된다. 상기 포토레지스트 층 상에 패터닝된 상기 피처의 상위부는 상기 포토레지스트 층 상에 패터닝된 상기 피처의 하위부와는 서로 다른 에칭 속도를 갖도록 변화된다. 상기 프로세스는 상기 포토레지스트 층 상에 패터닝된 상기 피처를 서브-리소그래픽 치수로 트리밍하는 단계, 및 상기 포토레지스트 층 상에 패터닝된 상기 트리밍된 피처를 상기 기판에 전사하는 단계를 더 포함한다. 상기 기판 내의 피처는 상기 서브-리소그래픽 치수를 갖는다.
예시적 실시예들은 첨부된 도면을 참조한 이하의 상세한 설명으로부터 보다 완전하게 이해될 것이며, 도면에서 동일한 도면부호는 동일한 소자를 나타낸다.
도 1은 예시적 실시예에 따라 웨이퍼를 패터닝하기 위한 리소그래픽 시스템의 개략적 블록도.
도 2는 도 1의 웨이퍼를 도시하며 전자빔 경화 단계를 보여주는 개략적 단면도.
도 3은 도 2의 웨이퍼를 도시하며 레지스트 트리밍 단계의 일부분을 보여주는 개략적 단면도.
도 4는 도 3의 웨이퍼를 도시하며 레지스트 트리밍 단계의 전체를 보여주는 개략적 단면도.
도 5는 도 4의 웨이퍼를 도시하며 에칭 단계를 보여주는 개략적 단면도.
도 6은 서로 다른 에칭 화학물에 있어서 가변 도즈의 전자빔에 의해 경화되는 포토레지스트 재료에 대한 상대적 에칭 속도를 나타내는 도면.
도 1을 참조하면, 리소그래픽 시스템(10) 내의 웨이퍼(13)를 도시하고 있다. 리소그래픽 시스템(10)은 챔버(50), 광원(22), 콘덴서 렌즈 어셈블리(24), 마스크 또는 레티클(18), 대물 렌즈 어셈블리(26) 및 스테이지(11)를 포함한다. 리소그래픽 시스템(10)은 마스크 또는 레티클(18) 상에 제공되는 패턴 또는 이미지를 웨이퍼(13)에 전사하도록 구성되어 있다. 리소그래피 시스템(10)은 리소그래픽 카메라 또는 스테퍼 유닛이 될 수 있다. 예를 들어, 리소그래픽 시스템(10)은 ASML 사에 의해 제조되는 PAS 5500/900 시리즈 머신, 실리콘 밸리 그룹 사에 의해 제조되는 마이크로스캔 DUV 시스템, 또는 한국의 인테그레이티드 솔루션즈 인코포레이티드 사에 의해 제조되는 XLS 훼밀리 마이크로리소그래피 시스템이 될 수 있다.
웨이퍼(13)는 기판(12), 층(14), 및 포토레지스트 층(16)을 포함한다. 포토레지스트 층(16)은 층(14) 위에 배치되며, 층(14)은 기판(12) 위에 배치된다. 웨이퍼(13)는 집적회로(IC) 웨이퍼의 전체 또는 IC 웨이퍼의 일부가 될 수 있다. 웨이퍼(13)는 메모리, 프로세싱 유닛, 입력/출력 디바이스 등과 같은 IC의 일부가 될 수 있다. 기판(12)은 실리콘, 갈륨 비소, 게르마늄, 또는 다른 기판 재료와 같은 반도체 기판이 될 수 있다. 기판(12)은 라인, 배선, 비아, 도핑 영역 등과 같은 재료 및/또는 피처들의 하나 이상의 층들을 포함할 수 있으며, 트랜지스터, 마이크로액추에이터, 마이크로센서, 캐패시터, 저항기, 다이오드 등과 같은 디바이스들을 더 포함할 수 있다.
층(14)은 절연층, 도전층, 장벽층, 또는 에칭, 도핑 또는 적층될 재료로 구성되는 다른 층이 될 수 있다. 일 실시예에서, 층(14)은 도핑 또는 비도핑 폴리실리콘 위에 있는 유기 또는 무기 비반사 코팅(ARC)의 복수의 교번층들로 이루어지는 폴리실리콘 스택과 같은 재료들로 구성되는 하나 이상의 층들을 포함할 수 있다. 다른 실시예에서, 층(14)은 실리콘 질화물층 또는 금속층과 같은 단단한 마스크 층이다. 단단한 마스크 층은 기판(12)을 프로세싱하기 위한 또는 기판(12) 상의 층을 프로세싱하기 위한 패터닝된 층으로서 기능할 수 있다. 또 다른 실시예에서, 층(14)은 비반사 코팅(ARC)이다. 기판(12) 및 층(14)에 대해서는 상세히 서술하지 않으나, 도전성 재료, 반도체 재료, 또는 절연성 재료를 각각 포함할 수 있다.
포토레지스트 층(16)은 리소그래픽 어플리케이션에 적합한 다양한 포토레지스트 화학 물질을 포함할 수 있다. 포토레지스트 층(16)은 광원(22)에서 방출되는 전자기 방사에 응답해서 광화학 반응이 일어나도록 선택된다. 포토레지스트 층(16)을 포함하는 재료들은 그 중에 매트릭스 재료 또는 수지, 감광제 또는 반응 억제제, 및 용매를 포함할 수 있다. 포토레지스트 층(16)은 화학적으로 증폭되고, 포지티브 또는 네거티브 톤의, 유기물을 주로 함유하는 포토레지스트이다. 예를 들어, 포토레지스트 층(16)은 슈미토모 케미컬 컴퍼니 사에 의해 제조되는 PAR700 포토레 지스트를 포함할 수 있다. 포토레지스트 층(16)은 예를 들어 스핀-코팅에 의해 층(14) 위에 증착된다. 포토레지스트 층(16)은 1.0㎛ 미만의 두께로 제공된다.
리소그래픽 시스템(10)의 챔버(50)는 진공 자외선(VUV) 리소그래피에서 사용하기 위한 진공 또는 저압 챔버가 될 수 있다. 챔버(50)는 질소 등과 같은, 임의의 많은 유형의 대기(atmosphere)를 포함할 수 있다. 대안적으로, 리소그래픽 시스템(10)은 임의 갯수의 파장들을 갖는 전자기 방사를 사용하는 리소그래피를 포함하는 다양한 다른 유형의 리소그래피에서 사용될 수 있다.
광원(22)은 콘덴서 렌즈 어셈블리(24), 마스크 또는 레티클(18), 및 대물 렌즈 어셈블리(26)를 통해 포토레지스트 층(16)에 광 또는 전자기 방사를 제공한다. 광원(22)은 일 실시예에서 365 nm, 248 nm, 193 nm, 또는 157 nm를 갖는 엑사이머 레이저(excimer laser)이다. 대안적으로, 광원(22)은 자외선(UV), 진공 자외선(VUV), 짙은 자외선(DUV), 또는 극단의 자외선(EUV) 범위의 파장을 갖는 방사를 방출할 수 있는 다양한 다른 광원들이 될 수 있다.
어셈블리들(24 및 26)은 적절하게 초점을 맞추어 방사(즉, 마스크 또는 레티클(18) 상에 제공되는 패턴 또는 이미지에 의해 변형되는 바와 같은 광원(22)으로부터의 방사)의 패턴을 포토레지스트 층(16)으로 향하게 하기 위해 렌즈, 미러, 시준기(collimator), 빔 스플리터, 및/또는 다른 광학적 구성요소를 포함한다. 스테이지(11)는 웨이퍼(13)를 지지하며, 어셈블리(26)에 대해 웨이퍼(13)를 이동시킬 수 있다.
마스크 또는 레티클(18)은 일 실시예에서 바이너리 마스크(binary mask)이 다. 마스크 또는 레티클(18)은 반투명 기판(21)(예를 들면, 유리 또는 석영) 및 이 기판 위의 불투명 또는 패터닝된 층(20)(예를 들면, 크롬 또는 크롬 산화물)을 포함한다. 불투명 층(20)은 원하는 회로 패턴, 피처, 또는 포토레지스트 층(16) 상에 투사될 디바이스와 관련된 패턴 또는 이미지를 제공한다. 대안적으로, 마스크 또는 레티클(18)은 감쇠 위상 시프트 마스크(attenuating phase shift mask), 대체 위상 시프트 마스크(alternating phase shift mask), 또는 다른 유형의 마스크 또는 레티클이 될 수 있다.
리소그래픽 시스템(10)을 활용하면, 마스크 또는 레티클(18) 상의 패턴 또는 이미지가 포토레지스트 층(16) 상에 패터닝된다. 상기 패터닝된 포토레지스트 층(16)이 현상된 후, 하지만 이러한 패턴이 층(14)과 같은 하부층들중 어느층에 전사되기 전에, 도 2에 도시된 바와 같이 전자빔 노출 단계가 수행된다. 이러한 전자빔 노출 단계에 있어서, 웨이퍼(13)가 챔버(50)로부터 이동되어 다른 챔버 및/또는 충만 전자빔 소스(flood electron beam source)(도시되지 않음)과 같은 툴을 가진 다른 환경에 위치될 수 있음을 이해하여야 한다.
전자빔 경화(curing) 단계 또는 레지스트 경화(curing) 단계라고도 하는 상기 전자빔 노출 단계에서, 웨이퍼(13)는 전자빔(52)에 충만 노출(flood expose)된다. 도 2에서, 웨이퍼(13)의 일부, 특히 층(16) 상에 패터닝된 라인 피처(54)에 대한 단면도에는 경화 프로세스를 수행하는 것이 도시되어 있다. 일 실시예에서, 라인 피처(54)는 193 nm 리소그래픽 시스템(10)에 있어서, 근사적으로 150 nm인 초기 또는 정상의 래터럴 치수(56)를 갖는다.
전자빔(52)은 연장 영역 전자원(extended area electron source)(도시되지 않음)으로부터 양호하게 방출되며 전체 웨이퍼(13) 위에 과노출되는 일정하게 시준된 빔(constant collimated beam)이다. 상기 연장 영역 전자원은 냉음극형이며 강력한 이온 충격으로 전자빔(52)을 발생한다. 전자빔(52)을 발생하는 데 적절한 연장 영역 전자원의 예가 일렉트론 비전 코포레이션 사에 의해 제조된다.
충분한 에너지의 전자빔(52)이 층(16)의 폴리머 물질을 구성하는 분자들과 만날 때, 이와 같은 분자들은 상호관련된 폴리머 물질의 기능적 그룹들이 완전하게 분해될 수 있을 정도의 화학 반응, 즉 교차 결합(cross-linking)을 경험한다. 완전하게 분해된 라인 피처(54)의 일부는 교차 빗금(cross-hatched)으로 도시되어 있으며, 상위부(58)를 포함한다(도 2). 전자빔(52)이 하위부(60)를 침투하지 못하거나 충격을 가하지 못하는 라인 피처(54)의 부분은 영향을 받지 않은 채 유지된다(즉, 하위부(60)의 폴리머 기능적 그룹들은 완전히 분해될 정도까지 교차 결합되지는 않는다). 하위부(60)는 상위부(58) 바로 아래에 배치된다.
상위부(58)는 하위부(60)에 대해 서로 다른 전기적 속성, 광학적 속성 및 재료 속성을 갖는다. 폴리머 재료의 기능적 그룹들의 완전한 분해로 인해 상위부(58)의 전기적 속성 및 광학적 속성이 달라지고 상위부(58)의 밀도가 증가하며 하위부(60)에 대해 상위부(58)의 다공률(porosity)이 감소한다. 경화된 상위부(58)는 경화되지 않은 하위부(60)보다 큰 에칭 저항(또는, 등가적으로 느린 침식 또는 느린 에칭 속도)을 갖는다. 그러므로, 전자빔 노출 단계 또는 경화 단계(도 2)에 이어지는 레지스트 트리밍 단계(도 3-4)에서는, 종래 기술에서 발생할 수 있는 것보다 층(16)을 불리하게 얇아지게 하지 않으면서 층(16) 상의 피처들에 대한 대량의 래터럴 트리밍이 발생할 수 있다.
도 3에는, 레지스트 트리밍 단계 동안의 웨이퍼(13)의 일부에 대한 단면도가 도시되어 있다. 상기 레지스트 트리밍 단계로는 플라즈마 에칭 단계가 선호된다. 웨이퍼(13)는 층(16) 상에 패터닝된 피처들의 치수를 트리밍시키거나 감소시키기 위해 플라즈마 에찬트(etchant)(62)에 노출된다. 플라즈마 에찬트(62)는 O2, HBr/O2, 또는 Cl2/O2와 같은 다양한 플라즈마 에칭 화학물을 포함할 수 있다. 일 실시예에서, 웨이퍼(13)는 도 2의 전자빔 경화 단계에서와는 다른 프로세싱 환경(예를 들면, 다른 챔버)에 놓여 있다. 캘리포니아 산타클라라 소재의 어플라이드 매터리얼즈사 또는 캘리포니아 프레먼트 소재의 람 리서치 사에 의해 제조되는 시스템들과 같은 다양한 표준 에칭 시스템들이 사용되어 플라즈마 에찬트(62)를 제공할 수 있다.
플라즈마 에찬트(62)는 상위 표면 및 측부 표면을 비롯하여 층(16) 상의 모든 노출된 표면들을 에칭한다. 그렇지만, 층(16)의 서로 다른 부분들(예를 들면, 상위부(58) 대 하위부(60))은 전자빔 경화 단계 이후에 서로 다른 에칭 속도를 가지기 때문에, 층(16)의 모든 표면들의 치수 감소가 동일하지 않다. 도 3에 도시된 바와 같이, 라인 피처(54)의 수직 감소는 라인 피처(54)의 래터럴 감소보다는 작다. 구체적으로, 상위부(58)는 하위부(60)의 측면들보다 더 느린 속도로 수직으로 트리밍하며 일시적으로 라인 피처(54)가 "T"형 피처로 되게 한다. 도 3에서의 점선 은 레지스트 트리밍 단계의 시작 전, 라인 피처(54)의 형태를 나타낸다.
양호하게, 상위부(58)의 두께는 실질적으로 상위부(58)의 전체가 하위부(60)에 대한 원하는 양의 래터럴 트리밍의 완료와 동시에 소모되거나 에칭되도록 선택된다. 상위부(58)의 두께는 층(16)에 대한 전자빔(52)의 침투 깊이에 의해 결정된다. 전자빔(52)의 에너지, 가속 전압, 또는 전류 및/또는 전자빔 경화 단계와 관련된 프로세싱 가스 또는 웨이퍼 온도를 가변시킴으로써, 층(16)에 대한 전자빔(52)의 침투 깊이를 제어할 수 있는 바, 다시말해서 상위부(58)의 두께를 선택할 수 있다. 근사적으로, 상위부(58)의 두께는 전자빔(52)의 가속 전압의 함수이며 그 관계는 다음과 같이 표현될 수 있다.
Figure 112003035959176-pct00001
여기서, Rg는 마이크론단위의 침투 깊이이고, Va는 KeV 단위의 가속 전압 또는 에너지이며, d는 g/cm3 단위의 목표 재료(예를 들면 층(16))의 밀도이다.
층(16)의 경화된 부분의 침식 또는 에칭 속도는 전자빔(52)의 도즈에 의해 결정된다. 층(16)이 근사적으로 1000 μC/cm2의 도즈를 갖는 전자빔(52)으로 경화되었다면, 폴리실리콘 에칭 또는 산화물 에칭 플라즈마 화학물을 이용해서 층(16)의 경화된 부분(예를 들면, 상위부(58))의 에칭 속도는 층(16)의 경화되지 않거나 다루어지지 않은 부분(예를 들면, 하위부(60))보다 근사적으로 35-50% 더 느리다. 폴리실리콘 에칭은 전형적으로, HBr/Cl2/O2 또는 HBr/O2 에칭 화학물의 사용을 포함한 다. 산화물 에칭은 전형적으로, C4F8/Ar/O2와 같은 불소를 주로 함유하는 에칭 화학물의 사용을 포함한다.
에칭 속도의 감소는 근사적으로 2000 μC/cm2 이상의 도즈에서 포화된다. 도 6에, 다양한 도즈의 전자빔으로 경화되는 PAR700 포토레지스트에 대한 에칭 속도가 도시되어 있다. 도 6에서의 PAR700 포토레지스트는 실리콘 기판 위에 제공된다. 플롯 라인 100, 102, 104 및 106 각각은 에칭 속도를 전자빔의 도즈의 함수로서 나타난다. 플롯 라인 100은 HBr/O2 에칭 화학물에 노출될 때의 PAR700 포토레지스트의 에칭 속도를 나타낸다. 플롯 라인 102는 HBr/Cl2/HeO2 에칭 화학물에 노출될 때의 PAR700 포토레지스트의 에칭 속도를 나타낸다. 플롯 라인 104는 HBr/HeO2 에칭 화학물에 노출될 때의 PAR700 포토레지스트의 에칭 속도를 나타낸다. 플롯 라인 106은 C4F8/Ar/O2 에칭 화학물에 노출될 때의 PAR700 포토레지스트의 에칭 속도를 나타낸다. 일 실시예에서, 에칭 화학물 파라미터들은 다음과 같다.
1. HBr/O2 에칭 화학물(플롯 라인 100): 15 mT, 100/20 W의 소스/바이
어스, 및 HBr/O2 = 15/25 sccm의 비율.
2. HBr/Cl2/HeO2 에칭 화학물(플롯 라인 102): 20 mT, 200/100 W의
소스/바이어스, 및 HBr/Cl2/HeO2 = 150/30/15 sccm의 비율.
3. HBr/HeO2 에칭 화학물(플롯 라인 104): 60 mT, 200/90 W의 소스/바
이어스, 및 HBr/HeO2/He = 200/10/100 sccm의 비율.
4. C4F8/Ar/O2 에칭 화학물(플롯 라인 106): 60 mT, 1700 W, 및
C4F8/Ar/O2 = 7/500/2 sccm의 비율.
도 4에, 레지스트 트리밍 단계(도 3)의 완료 시의 웨이퍼(13)의 일부에 대한 단면도가 도시되어 있다. 라인 피처(54)는 이제 래터럴 트리밍된 하위부(60)를 포함하며, 상위부(58)는 플라즈마 에찬트(62)에 의해 완전하게 에칭되어 없어졌다. 플라즈마 에칭 후에 라인 피처(54)는 트리밍된 래터럴 치수(64) 및 수직 두께(66)를 갖는다. 예를 들어, 초기 또는 정상 래터럴 치수(56)가 150 nm이면, 트리밍된 래터럴 치수(64)는 70 nm 이하로 접근할 수 있고 수직 두께(66)는 1000-6000Å의 범위 내에 있을 수 있다.
통상적으로, 전자빔 경화가 수행되지 않는 193 nm 리소그래픽 패터닝된 피처들에 있어서, 약 150 nm의 정상 래터럴 치수를 갖는 피처들은 약 110 nm보다 작게 트리밍될 수 없었는데, 이는 에칭 프로세스와 같은 후속의 프로세스들 동안, 남아 있는 층(16)의 불충분한 두께로 인해 상기 피처들이 붕괴(disintegration)되기 때문이다. 이와 대조적으로, 상기 레지스트 트리밍 단계 동안에 수직 레지스트 두께 손실을 늦추기 위해 층(16)의 상위 표면을 변형시킴으로써, 층(16) 상에 패터닝된 결과적인 피처들은 트리밍된 소정의 래터럴 치수들을 달성할 수 있는 바, 이와 같은 래터럴 치수들은 레지스트 두께가 보다 많이 남게 되는 종래의 레지스트 트리밍 프로세스들에 의해서 달성가능한 치수들과 유사하다. 달리 말하면, 층(16) 상에 패터닝된 결과적인 피처들은, 종래의 방식으로 달성할 수 있는 것과 유사한 레지스트 두께를 포함할 수 있지만, 그 래터럴 치수들은 종래보다 더 협소하다. 보다 더 두꺼운 두께를 갖는 레지스트를 남김으로써, 상기 트리밍된 피처들이 후속의 프로세스들을 견뎌 내어 하부층들에 신뢰성 있게 패터닝될 확률이 높아진다.
도 5에서는, 도 4에 보인 상기 트리밍된 라인 피처(54)가 에칭 단계에 의해 층(14)에 패터닝된다. 라인(54)의 충분한 수직 두께로 인해 라인 피처(54)의 형상은 에칭 단계와 같은 후속의 리소그래픽 프로세스들을 견디어 내어, 피처(68)가 층(14)에 패터닝될 수 있다. 피처(68)는 라인 피처(54)와 유사한 형상으로 되며 트리밍된 래터럴 치수(64)와 유사한 래터럴 치수를 갖는다. 피처(68)는 도전 라인, 트랜지스터 게이트, 절연 라인 등이 될 수 있으나, 이에 제한되지 않는다.
이러한 방식으로, 종래의 포토레지스트 재료, 종래 포토레지스트 두께, 및/또는 종래의 레지스트 트리밍 프로세스는, 하부층(들)로의 패턴 전사 동안 패턴 변형 또는 파괴의 문제를 갖지 않으면서 현저한 서브-리소그래픽 치수들을 갖는 집적회로(IC) 피처들을 형성하는 데 활용될 수 있다. 또한, 패턴 보전의 파괴가 불충분한 레지스트 두께로 인해 발생할 가능성이 있기 전에, 보다 강력한 레지스트 트리밍 프로세스가 (예를 들어, 연장 트리밍 시간에) 수행될 수 있다. 현상된 포토레지스트 층(16)에 대한 전자빔 경화에 의해, 피처 치수들을 마스크 또는 레티클(18) 상에 제공되는 치수들의 거의 2/1로 감소시킬 수 있으며, 상기 전자빔은 포토레지스트 층(16)의 표면에 대한 원하는 변형에 따른 특정한 빔 특성들을 갖도록 선택된다.
또한, 상기 레지스트 트리밍 단계 동안 다양한 다른 처리에 의해 수직 레지 스트 두께 손상을 늦추도록 층(16)의 표면을 변형시키는 것이 고려될 수 있다. 예를 들어, 패터닝 및 현상 후 그러나 층(16)을 포함하는 재료를 통과하지 못하는 파장으로 트리밍되기 전에 층(16)이 자외선(UV) 광에 노출될 수 있다. 다른 예에서는, 층(16)이 N2, H2, Ar, 또는 다양한 불소, 염소 또는 브롬을 함유하는 기체 혼합물과 같은 이방성 플라즈마로 경화될 수 있다. 또 다른 실시예에서는, 층(16)이 현상 용액에 노출되기 전에 화학적으로 처리되거나 또는 층(16)이 N2, B, P, As 등의 낮은 에너지 주입에 노출될 수 있다.
양호한 실시예 및 특정의 예들을 설명하였지만, 이것들은 단지 예시에 불과할 뿐 본 명세서에 서술된 상세한 설명에 제한되지 않음은 물론이다. 다양한 변형이 본 발명의 청구된 바를 벗어남이 없이 특허청구범위의 범주 및 범위 내에서 상세히 이루어질 수 있다.

Claims (15)

  1. 기판 상에 배치된 포토레지스트 층에 패터닝된, 상위부와 래터럴 표면들을 포함하는 피처를 트리밍하는 방법에 있어서,
    변형된 상위부를 형성하기 위해서 상기 포토레지스트 층에 패터닝된 상기 피처의 상위부를 변형시키는 단계와; 그리고
    트리밍된 피처를 형성하기 위해서 상기 포토레지스트 층에 패터닝된 상기 피처를 에칭에 의해 트리밍하는 단계를 포함하며,
    상기 피처는 수직 트림 속도와 래터럴 트림 속도에 관계되며, 상기 수직 트림 속도는 상기 변형된 상위부로 인해 상기 래터럴 트림 속도보다 느리며,
    상기 피처를 트리밍하는 단계는 상기 피처의 일부분의 폭을 서브-리소그래픽 치수로 감소시키는 것을 특징으로 하는 트리밍 방법.
  2. 제1항에 있어서, 상기 변형시키는 단계는 상기 상위부를 전자빔에 충만 노출시키는 단계를 더 포함하는 것을 특징으로 하는 트리밍 방법.
  3. 제2항에 있어서, 상기 변형된 상위부의 수직 두께는 상기 전자빔의 전류나 가속 전압의 함수인 것을 특징으로 하는 트리밍 방법.
  4. 제2항에 있어서, 상기 변형시키는 단계는,
    상기 포토레지스트 층을 구성하는 물질 내에 포함된 기능적 그룹들을 실질적으로 분해시키는 단계를 포함하는 것을 특징으로 하는 트리밍 방법.
  5. 제2항에 있어서,
    상기 수직 트림 속도는 상기 전자빔의 도즈(dose)의 함수인 것을 특징으로 하는 트리밍 방법.
  6. 제5항에 있어서, 상기 도즈는 1 ∼ 2000μC/㎠ 의 범위내인 것을 특징으로 하는 트리밍 방법.
  7. 제1항에 있어서,
    서브 리소그래픽 치수를 갖는 상기 피처의 상기 일부분에 따라 상기 기판을 식각하여 상기 기판 내에 서브 리소그래픽 치수를 갖는 피처를 형성하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 트리밍 방법.
  8. 제1항에 있어서, 상기 트리밍하는 단계는,
    상기 변형된 상위부가 소모될 때까지 상기 피처를 플라즈마 식각하는 단계를 포함하는 것을 특징으로 하는 트리밍 방법.
  9. 집적회로 제조 프로세스에 있어서,
    적어도 하나의 피처를 구비하는 패터닝된 포토레지스트 층을 현상하는 단계와;
    상기 적어도 하나의 피처의 상위부 및 하위부를 형성하도록 상기 패터닝된 포토레지스트 층을 변형시키는 단계와, -여기서, 상기 상위부의 에칭 속도와 상기 하위부의 에칭 속도는 서로 상이하며-; 그리고
    상기 하위부가 서브-리소그래픽 래터럴 치수 및 충분한 수직 두께를 가져 패턴 완전성을 유지하도록, 상기 패터닝된 포토레지스트 층을 에칭하는 단계
    를 포함하는 이루어진 것을 특징으로 하는 집적회로 제조 프로세스.
  10. 제9항에 있어서, 상기 패터닝된 포토레지스트 층을 변형시키는 단계는,
    상기 상위부를 구성하는 물질의 기능적 그룹들이 분해되는 정도로 상기 상위부를 교차 결합(cross-linking)시키는 단계를 포함하는 것을 특징으로 하는 집적회로 제조 프로세스.
  11. 제10항에 있어서, 상기 패터닝된 포토레지스트 층을 변형시키는 단계는,
    상기 상위부를 전자빔에 충만 노출시키는 단계를 더 포함하는 것을 특징으로 하는 집적회로 제조 프로세스.
  12. 제11항에 있어서, 상기 패터닝된 포토레지스트 층을 에칭하는 단계는,
    상기 상위부를 소모시키고 상기 하위부를 래터럴하게 에칭하는 단계를 포함하는 것을 특징으로 하는 집적회로 제조 프로세스.
  13. 제12항에 있어서,
    상기 하위부는 상기 에칭 단계 이후에 적어도 하나의 피처를 포함하여 이루어지며,
    패턴 완전성을 유지하도록, 상기 하위부는 서브-리소그래픽 래터럴 치수 및 충분한 수직 두께를 갖는 것을 특징으로 하는 집적회로 제조 프로세스.
  14. 제12항에 있어서,
    상기 상위부의 두께를 설정하기 위해서, 상기 전자 빔과 연관된 파라미터들을 선택하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 집적회로 제조 프로세스.
  15. 제12항에 있어서,
    상기 상위부의 에칭 속도를 설정하기 위해서, 상기 전자 빔과 연관된 파라미터들을 선택하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 집적회로 제조 프로세스.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6869899B2 (en) * 2001-07-12 2005-03-22 International Business Machines Corporation Lateral-only photoresist trimming for sub-80 nm gate stack
KR100390918B1 (ko) * 2001-08-30 2003-07-12 주식회사 하이닉스반도체 반도체 메모리 소자의 제조방법
US6923920B2 (en) * 2002-08-14 2005-08-02 Lam Research Corporation Method and compositions for hardening photoresist in etching processes
US20040038537A1 (en) * 2002-08-20 2004-02-26 Wei Liu Method of preventing or suppressing sidewall buckling of mask structures used to etch feature sizes smaller than 50nm
US6867063B1 (en) * 2002-09-30 2005-03-15 Advanced Micro Devices, Inc. Organic spin-on anti-reflective coating over inorganic anti-reflective coating
EP1588421A2 (en) * 2003-01-22 2005-10-26 Koninklijke Philips Electronics N.V. Floating gate isolation and method of making
US6962878B2 (en) * 2003-04-17 2005-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method to reduce photoresist mask line dimensions
KR100539962B1 (ko) * 2003-07-03 2005-12-28 매그나칩 반도체 유한회사 포토레지스트 트리밍 공정을 이용한 반도체 소자의 제조방법
US7157377B2 (en) * 2004-02-13 2007-01-02 Freescale Semiconductor, Inc. Method of making a semiconductor device using treated photoresist
US7294440B2 (en) * 2004-07-23 2007-11-13 International Business Machines Corporation Method to selectively correct critical dimension errors in the semiconductor industry
US7384726B2 (en) * 2005-01-25 2008-06-10 Taiwan Semiconductor Manufacturing Co., Ltd. Resist collapse prevention using immersed hardening
JP2007081383A (ja) 2005-08-15 2007-03-29 Fujitsu Ltd 微細構造の製造方法
US7592247B2 (en) * 2006-10-04 2009-09-22 International Business Machines Corporation Sub-lithographic local interconnects, and methods for forming same
US20080138986A1 (en) * 2006-12-06 2008-06-12 International Business Machines Corporation Mask layer trim method using charged particle beam exposure
CN101593685B (zh) * 2008-05-29 2011-05-04 中芯国际集成电路制造(北京)有限公司 栅极形成方法
US8298958B2 (en) 2008-07-17 2012-10-30 Lam Research Corporation Organic line width roughness with H2 plasma treatment
US8062953B2 (en) * 2008-07-30 2011-11-22 Freescale Semiconductor, Inc. Semiconductor devices with extended active regions
WO2010051546A2 (en) 2008-10-31 2010-05-06 Fei Company Measurement and endpointing of sample thickness
KR101662702B1 (ko) * 2009-12-31 2016-10-06 삼성전자 주식회사 반도체 소자의 제조 방법
US8975189B2 (en) * 2012-09-14 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming fine patterns
TW201441345A (zh) * 2013-04-16 2014-11-01 Polychem Uv Eb Internat Corp 一種含有強氧化物前驅物的水性蝕刻劑組成及其構造與導電線路圖案化製程
JP2015115524A (ja) * 2013-12-13 2015-06-22 大日本印刷株式会社 インプリントモールドの製造方法
WO2015111049A1 (en) 2014-01-21 2015-07-30 Ramot At Tel-Aviv University Ltd. Method and device for manipulating particle beam
CN105652590A (zh) * 2014-12-04 2016-06-08 北京北方微电子基地设备工艺研究中心有限责任公司 压印模板的制作方法
US11131919B2 (en) * 2018-06-22 2021-09-28 International Business Machines Corporation Extreme ultraviolet (EUV) mask stack processing
CN111769037B (zh) * 2020-05-29 2021-10-29 长江存储科技有限责任公司 用于半导体结构的刻蚀方法及3d存储器件的制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1197328A (ja) 1997-09-17 1999-04-09 Toshiba Corp レジストパターンの形成方法
US6197687B1 (en) 1999-09-13 2001-03-06 Advanced Micro Devices, Inc. Method of patterning field dielectric regions in a semiconductor device

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3997367A (en) 1975-11-20 1976-12-14 Bell Telephone Laboratories, Incorporated Method for making transistors
US5003178A (en) 1988-11-14 1991-03-26 Electron Vision Corporation Large-area uniform electron source
JPH02252233A (ja) * 1989-03-27 1990-10-11 Matsushita Electric Ind Co Ltd 微細パターン形成方法
EP0394597A1 (en) * 1989-04-28 1990-10-31 International Business Machines Corporation Follow-up System for Monitoring the Etching Process in an RIE Equipment and its Application to Producing High-resolution and Reproducible Patterns
US5468595A (en) 1993-01-29 1995-11-21 Electron Vision Corporation Method for three-dimensional control of solubility properties of resist layers
JPH06244156A (ja) * 1993-02-15 1994-09-02 Nippon Telegr & Teleph Corp <Ntt> パタ―ン形成法
JPH0845906A (ja) * 1994-07-28 1996-02-16 Sony Corp パターン形成方法及び該パターン形成方法を用いた半導体装置の製造方法
US5658469A (en) * 1995-12-11 1997-08-19 Quantum Peripherals Colorado, Inc. Method for forming re-entrant photoresist lift-off profile for thin film device processing and a thin film device made thereby
TW451355B (en) 1996-09-10 2001-08-21 United Microelectronics Corp Method for increasing the etching selectivity
US5876903A (en) 1996-12-31 1999-03-02 Advanced Micro Devices Virtual hard mask for etching
US6232048B1 (en) 1996-12-31 2001-05-15 Advanced Micro Devices Method for preparing narrow photoresist lines
US5965461A (en) * 1997-08-01 1999-10-12 Advanced Micro Devices, Inc. Controlled linewidth reduction during gate pattern formation using a spin-on barc
US6107172A (en) * 1997-08-01 2000-08-22 Advanced Micro Devices, Inc. Controlled linewidth reduction during gate pattern formation using an SiON BARC
US5962195A (en) * 1997-09-10 1999-10-05 Vanguard International Semiconductor Corporation Method for controlling linewidth by etching bottom anti-reflective coating
US6103457A (en) 1998-05-28 2000-08-15 Philips Electronics North America Corp. Method for reducing faceting on a photoresist layer during an etch process
JP2000181082A (ja) * 1998-12-10 2000-06-30 Sony Corp 半導体装置の製造方法
US6110837A (en) 1999-04-28 2000-08-29 Worldwide Semiconductor Manufacturing Corp. Method for forming a hard mask of half critical dimension
US6319655B1 (en) * 1999-06-11 2001-11-20 Electron Vision Corporation Modification of 193 nm sensitive photoresist materials by electron beam exposure
US6174818B1 (en) * 1999-11-19 2001-01-16 Taiwan Semiconductor Manufacturing Company Method of patterning narrow gate electrode
US6358670B1 (en) * 1999-12-28 2002-03-19 Electron Vision Corporation Enhancement of photoresist plasma etch resistance via electron beam surface cure
KR100463237B1 (ko) * 2000-06-28 2004-12-23 주식회사 하이닉스반도체 감광막패턴의 형성 방법
JP3406302B2 (ja) * 2001-01-16 2003-05-12 株式会社半導体先端テクノロジーズ 微細パターンの形成方法、半導体装置の製造方法および半導体装置
JP2002231608A (ja) * 2001-02-02 2002-08-16 Hitachi Ltd 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1197328A (ja) 1997-09-17 1999-04-09 Toshiba Corp レジストパターンの形成方法
US6197687B1 (en) 1999-09-13 2001-03-06 Advanced Micro Devices, Inc. Method of patterning field dielectric regions in a semiconductor device

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