KR100835026B1 - 절연막의 제조 방법, 트랜지스터의 제조 방법 및 전자디바이스의 제조 방법 - Google Patents

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Abstract

도포법에 의해 성막되는 Si계 절연막의 전기적 특성을 향상시킬 수 있는 절연막, 트랜지스터 및 전자 디바이스의 제조 방법을 제공한다. 절연막 등의 제조 방법에서, 폴리실라잔을 용해한 제1 액체 재료를 기판(1) 상에 도포하는 공정과, 제1 액체 재료 내의 Si의 미결합수를 감소하는 공정과, 미결합수를 감소한 후에, 제1 액체 재료(4B) 상에 그것과 마찬가지의 제2 액체 재료를 도포하는 공정과, 제1 액체 재료(4B) 및 제2 액체 재료를 Si계 절연막으로 전환하는 공정을 구비한다.
폴리실라잔, 미결합수, 절연막, 도포

Description

절연막의 제조 방법, 트랜지스터의 제조 방법 및 전자 디바이스의 제조 방법{METHOD OF FORMING INSULATING FILM, METHOD OF MANUFACTURING TRANSISTOR, AND METHOD OF MANUFACTURING ELECTRONIC DEVICE}
도 1은 본 발명의 제1 실시 형태에 따른 액정 표시 디바이스(전자 디바이스)의 제조 방법을 설명하는 제1 공정 단면도.
도 2는 제2 공정 단면도.
도 3은 제3 공정 단면도.
도 4는 제4 공정 단면도.
도 5는 제1 실시 형태에 따른 제조 방법에서, 플라스마 처리 전후의 액체 재료의 표면 원소 농도를 나타내는 그래프.
도 6은 도 5에 도시하는 표면 원소 농도의 수치를 나타내는 표.
도 7은 도 6에 도시하는 표면 원소 농도의 Si에 대한 수치를 나타내는 표.
도 8은 제5 공정 단면도.
도 9는 제6 공정 단면도.
도 10은 제7 공정 단면도.
도 11은 제8 공정 단면도.
도 12는 제9 공정 단면도(액정 표시 디바이스의 완성 단면도).
도 13은 본 발명의 제2 실시 형태에 따른 반도체 장치(전자 디바이스)의 트렌치 아이솔레이션의 제조 방법을 설명하는 제1 공정 단면도.
도 14는 제2 공정 단면도.
도 15는 제3 공정 단면도.
도 16은 제4 공정 단면도.
도 17은 제5 공정 단면도.
도 18은 제6 공정 단면도.
<도면의 주요부분에 대한 부호의 설명>
1, 30 : 기판 10 : 진공 챔버
2, 11 : 기초층
3 : 제1 반도체 박막
3S : 소스 영역
3C : 채널 형성 영역
3D : 드레인 영역
4 : 게이트 절연막
4A, 4B, 34A, 34B : 제1 액체 재료
4C, 34C : 제2 액체 재료
5 : 제2 반도체 박막
5G : 게이트 절연막
7 : 화소 전극
12 : 공통 전극
20 : 액정
31 : 트렌치
32 : 기초 절연막
[특허 문헌1] 일본 특개2001-319927호
[특허 문헌2] 일본 특개2002-367980호
[특허 문헌3] 일본 특개2004-241751호
본 발명은, 절연막의 제조 방법, 트랜지스터의 제조 방법 및 전자 디바이스의 제조 방법에 관한 것으로, 특히 도포형 절연막의 제조 방법, 도포형 절연막을 게이트 절연막으로서 사용하는 트랜지스터의 제조 방법 및 트렌치 내부에 도포형 절연막을 매설하는 전자 디바이스의 제조 방법에 관한 것이다.
실리콘(Si) 기판이나 글래스 기판 등의 기판 상에 실리콘 산화막을 성막하는 방법에는 물리적 기상 성장(PVD:physical vapor deposition)법, 화학 기상 성장(CVD:chemical vapor deposition)법, 도포(spin on glass)법 등이 알려져 있다. 그 중에서도 도포법에서는, 예를 들면 하기 특허 문헌1~특허 문헌3에 기재되어 있는 바와 같이, 범용성이 높고, 또한 저코스트에 의해 Si 산화막을 성막할 수 있다.
도포법에는 폴리실라잔 도포막이 사용되고, 폴리실라잔 도포막은 기본 골격 중에 Si-N(질소) 결합기, Si-H(수소) 결합기 및 N-H 결합기를 포함한다. 폴리실라잔 도포막은, 액체 재료로서, 일반적으로는 스핀 코트법에 의해 도포된다. 도포된 폴리실라잔 도포 막에 수증기 분위기(H2O) 중 혹은 산소(02) 분위기 중에서 열처리를 행하고, Si-N 결합기 혹은 Si-H 결합기를 Si-O 결합기로 전환함으로써, Si 산화막을 형성할 수 있다.
전술한 도포법은 범용성이 높고 또한 저코스트에 의해 Si 산화막을 성막할 수 있는 특징이 있지만, 성막된 Si 산화막에는 Si-N 결합기나 Si-H 결합기가 잔존하게 된다. 이 때문에, 도포법에 의해 성막된 Si 산화막의 전기적 특성 특히 절연 내압은 PVD법이나 CVD법에 의해 성막된 인질산 글래스(BPSG:boron phosphorous silicate glass)막 혹은 테트라에톡시실란(TEOS:tetra ethyl ortho-silicate)막에 비하여 낮고, 리크 전류는 높게 된다.
예를 들면 액정 표시 디바이스의 박막 트랜지스터(TFT:thin film transistor)의 게이트 절연막에 도포법에 의해 성막된 Si 산화막을 사용하는 경우에는, 게이트 전극과 채널 형성 영역(또는 소스 영역 혹은 드레인 영역) 사이의 절연 내압 불량에 수반하여 단락에 의한 결함이 발생한다. 또한, 박막 트랜지스터에서 리크 전류가 증대함으로써, 액정 표시 디바이스의 소비 전력의 증대를 초래한다.
본 발명은 상기 과제를 해결하기 위해 이루어진 것으로서, 본 발명의 목적은, 도포법에 의해 성막되는 Si계 절연막의 전기적 특성을 향상시킬 수 있는 절연막의 제조 방법, 트랜지스터의 제조 방법 및 전자 디바이스의 제조 방법을 제공하는 데 있다.
본 발명의 실시 형태에 따른 제1 특징은, 절연막의 제조 방법에 있어서, 폴리실라잔을 용해한 제1 액체 재료를 기판 상에 도포하는 공정과, 제1 액체 재료 내의 Si의 미결합수를 감소하는 공정과, 미결합수를 감소한 후에, 제1 액체 재료 상에 그 제1 액체 재료와 마찬가지의 제2 액체 재료를 도포하는 공정과, 제1 액체 재료 및 제2 액체 재료를 Si계 절연막으로 전환하는 공정을 구비한다.
본 발명의 실시 형태에 따른 제2 특징은, 트랜지스터의 제조 방법에 있어서, 기판 상의 제1 반도체 박막의 표면 상에, 폴리실라잔을 용해한 제1 액체 재료를 도포하는 공정과, 제1 액체 재료 내의 Si의 미결합수를 감소하는 공정과, 미결합수를 감소한 후에, 제1 액체 재료 상에 그 제1 액체 재료와 마찬가지의 제2 액체 재료를 도포하는 공정과, 제1 액체 재료 및 제2 액체 재료를 Si계 절연막으로 전환하고, 게이트 절연막을 형성하는 공정과, 게이트 절연막 상에 제2 반도체 박막 또는 금속막을 형성하는 공정을 구비한다.
본 발명의 실시 형태에 따른 제3 특징은, 전자 디바이스의 제조 방법에 있어서, 기판에 그 표면으로부터 깊이 방향을 향해 트렌치를 형성하는 공정과, 트렌치 내의 측면 상 및 저면 상에, 폴리실라잔을 용해한 제1 액체 재료를 도포하는 공정 과, 제1 액체 재료 내의 Si의 미결합수를 감소하는 공정과, 미결합수를 감소한 후에, 제1 액체 재료 상에 그 제1 액체 재료와 마찬가지의 제2 액체 재료를 도포하는 공정과, 제1 액체 재료 및 제2 액체 재료를 Si계 절연막으로 전환하는 공정을 구비한다.
본 발명의 실시 형태를 도면을 참조하여 상세히 설명한다.
(제1 실시 형태)
본 발명의 제1 실시 형태는, 액정 표시 디바이스(전자 디바이스)의 제조 방법, 특히 액정 표시 디바이스를 구축하는 박막 트랜지스터 및 그 게이트 절연막의 제조 방법에 본 발명을 적용한 예를 설명하는 것이다.
[액정 표시 디바이스의 제조 방법]
액정 표시 디바이스의 제조 방법은, 먼저 맨 처음에 기판(제1 기판)(1)을 준한다(도1 참조.). 기판(1)에는 투명 석영 글래스 기판을 사용할 수 있다.
다음으로 기판(1)의 표면 상의 전체면에 기초층(2)을 형성한다(도 1 참조.). 기초층(2)에는, 예를 들면 도포법(스핀 코트법)을 사용하여 성막된 Si 산화막을 실용적으로 사용할 수 있고, 또한 TEOS막을 사용할 수 있다.
도 1에 도시하는 바와 같이, 기초층(2)의 표면 상의 전체면에 제1 반도체 박막(제1층째의 반도체 박막)(3)을 형성한다. 이 제1 반도체 박막(3)은, 제1 실시 형태에서, 액정 표시 디바이스를 구축하는 박막 트랜지스터의 소스 영역(주전극 영역), 채널 형성 영역 및 드레인 영역(주전극 영역)으로서 사용된다. 제1 반도체 박막(3)은, 예를 들면 스퍼터링법에 의해 Si 비정질막을 성막하고, 이 Si 비정질막 에 엑시머 레이저를 조사하여 재결정화한 Si 다결정막이다.
도 2에 도시하는 바와 같이, 제1 반도체 박막(3)에 패터닝을 행하고, 소스 영역, 채널 형성 영역 및 드레인 영역을 구성하는 제1 반도체 박막(3)을 남기고, 그 이외의 제1 반도체 박막(3)을 제거한다. 패터닝은, 포토리소그래피 기술을 이용하여 형성된 에칭 마스크를 이용하여, 제1 반도체 박막(3)을 에칭함으로써 행해진다.
도 3에 도시하는 바와 같이, 기판(1) 상의 전체면으로서, 제1 반도체 박막(3)의 표면 상에, 유기 용매에 폴리실라잔을 용해한 제1 액체 재료(4A)(하층 액체 재료)를 도포법을 이용하여 도포한다. 이 후, 제1 액체 재료(4A)를 건조시킨다. 제1 액체 재료(4A)의 폴리실라잔에는, 구조식 -[SiH2NH]n-(n은 자연수)에서 표현되는 폴리벨히드로시니잔을 실용적으로 사용할 수 있다. 또한 폴리실라잔에는, 구조식 -[SiR1R2-NR3]m-(m은 자연수)에서 표현되고, 측쇄 R1, R2 혹은 R3에 -CH3, -CH=CH2 혹은 -OCH3을 갖는 것을 사용할 수 있다.
유기 용매에는 방향족 화합물 또는 지방족 화합물을 사용할 수 있다. 구체적으로는, 벤젠, 톨루엔, 크실렌, 디에틸 에테르, 디부틸 에테르 등의 사용이 실용적이다. 반대로, 물이나 알코올류는 반응하기 때문에 유기 용매로서 바람직하지 않다. 또한 케톤이나 에스테르류에 의해 용해된 물은 유기 용매로서 바람직하지 않다.
제1 액체 재료(4A)는 박막 트랜지스터의 게이트 절연막의 하층측의 일부의 Si 산화막으로서 형성되어 있다. 제1 액체 재료(4A) 내의 Si의 미결합수(댕글링 본드)에 수소(H) 또는 산소(O)를 확실하게 공급할 수 있고, 또한 기초층의 제1 반도체 박막(3)의 표면에 물리적 데미지를 부여하지 않도록, 제1 액체 재료(4A)는 수십 nm오더의 막 두께로 설정한다.
다음으로, 기판(1)을 진공 챔버(10) 내에 반송하고, 이 진공 챔버(10) 내에 H2가스 또는 O2 가스를 공급함과 함께 플라즈마 발생시키고(플라스마 처리를 행하고), 도 4에 도시하는 바와 같이, 제1 액체 재료(4A)를 그 Si의 미결합수를 감소한 제1 액체 재료(4B)로 개질한다. 여기에서, 진공 챔버(10) 내에 아르곤(Ar) 가스, 헬륨(He) 가스 등의 희가스를 공급하고, 이들 희가스를 희석 가스로서 사용할 수 있다. H2 가스의 공급에 의해 H2 플라즈마를 발생시킨 경우, Si의 미결합수를 수소 종단화할 수 있다. 이 종단화된 H는 최종적으로는 O로 전환되기 쉽다. O2 가스의 공급에 의해 O2 플라즈마를 발생시킨 경우, Si-H 결합기나 Si-N 결합의 Si-O 결합기에의 전환이 촉진된다. 즉, 플라스마 처리는, 제1 액체 재료(4A) 내의 Si의 미결합수에, 변환하기 쉬운 H나 그대로 사용하는 O를 공급하여, 미결합수를 감소하는 처리이다.
플라스마 처리 전의 제1 액체 재료(4A)의 표면의 원소 농도와 플라스마 처리 후의 제1 액체 재료(4B)의 표면의 원소 농도와의 관계를, 도 5에서 그래프에 의해, 도 6에서 수치에 의해 각각 나타낸다. 도 5 및 도 6에 도시하는 바와 같이, 플라스마 처리 전에, X선 광전자 분광(XPS)에 의해 측정한 O 농도는 14.27%, N 농도는 30.44%, Si 농도는 55.28%이었지만, 플라스마 처리 후에, O 농도는 60.74%, N 농도는 4.13%, Si 농도는 35.12%이었다. 도 7에는 Si 농도에 대한 플라스마 처리 전후의 O 농도 및 N 농도를 나타낸다. 플라스마 처리 후에는, O 농도가 대폭 증가하고, N 농도가 대폭 감소하기 때문에, 폴리실라잔의 Si-N 결합기 및 N-H 결합기가 감소함과 함께, Si-O 결합기에의 전환이 촉진되고 있다. 또한, 플라스마 처리 후에는, Si 농도가 대폭 감소하고 있기 때문에, Si의 미결합수가 대폭 감소되고 있다.
또한, 본 발명에서는, 플라스마 처리에 한정되는 것은 아니며, 마찬가지의 처리를 실현할 수 있는 과산화수소수를 사용한 웨트 처리를 사용해도 된다.
다음으로, 도 8에 도시하는 바와 같이, 제1 액체 재료(4B)의 표면 상의 전체면에, 제1 액체 재료(4A)와 마찬가지의 제2 액체 재료(4C)(상층 액체 재료)를 도포법을 이용하여 도포한다. 이 후, 제2 액체 재료(4C)를 건조시킨다. 제2 액체 재료(4C)는, 제1 액체 재료(4B)의 막 두께와의 합계에 의해 게이트 절연막으로서 적정한 막 두께로 되도록 하는 막 두께에 의해 도포된다. 예를 들면, 제1 액체 재료(4B) 및 제2 액체 재료(4C)의 합계의 막 두께를, 각각 50nm~1000nm의 막 두께에서 2회의 도포를 함으로써, 100nm~2000nm의 범위 내에 설정할 수 있다.
다음으로, H2O, O2 등의 가스 분위기 중, 200℃~500℃의 온도 범위 내에서 열처리를 행하고, 제1 액체 재료(4B) 및 제2 액체 재료(4C)를 Si계 절연막 즉 Si 산 화막으로 전환하고, 도 9에 도시하는 바와 같이, 박막 트랜지스터의 게이트 절연막(4)을 형성한다. 제1 실시 형태에서는, 기판(1)에 석영 글래스 기판이 사용되어 있으므로, 이 석영 글래스 기판의 열에 의한 영향을 피하기 위해, 열처리 온도의 상한이 제한되어 있다. 이 열처리에 의해, 제1 반도체 박막(3)의 표면에 접하는 제1 액체 재료(4B)로부터 전환된 Si 산화막은, Si의 미결합수에 이미 O가 결합되어 있거나, 혹은 H로부터 O로 확실하게 전환할 수 있으므로, 양호한 막질을 구비하고 있다.
도 10에 도시하는 바와 같이, 게이트 절연막(4)의 표면 상의 전체면에, 게이트 전극으로서 사용되는 제2 반도체 박막(5)을 성막한다. 제2 반도체 박막(5)에는, 예를 들면 스퍼터링법이나 CVD법에 의해 Si 비정질막을 성막하고, 이 Si 비정질막을 재결정화한 Si 다결정막을 실용적으로 사용할 수 있다. 또한 제1 반도체 박막(3) 대신에, Si와 고융점 금속과의 화합물 박막, 고융점 금속 박막, 금속 박막 등을 사용해도 된다.
다음으로 제2 반도체 박막(5)을 포토리소그래피 기술 및 에칭 기술을 이용하여 패터닝하고, 제2 반도체 박막(5)으로부터 게이트 전극(5G)(및 수직 주사선)을 형성한다(도 11 참조.). 계속해서, 이온 주입법에 의해 제1 반도체 박막(3)에 예를 들면 n형 불순물을 주입하고, 도 11에 도시하는 바와 같이, 제1 반도체 박막(3)에 소스 영역(3S), 채널 형성 영역(3C) 및 드레인 영역(3D)를 형성한다. 이 공정이 종료한 시점에서, 박막 트랜지스터가 완성된다.
이 후, 박막 트랜지스터를 피복하는 패시베이션막(6)을 형성하고, 패시베이션막(6) 상에 박막 트랜지스터의 소스 영역(3S)에 접속된 화소 전극(7)을 형성하고, 또한 화소 전극(7) 상을 피복하는 패시베이션막(8)을 형성한다(도 12 참조).
한편, 다른 기판(제2 기판)을 준비하고, 제2 기판의 표면 상의 전체면에 기초층(11), 공통 전극(12), 패시베이션막(13)의 각각을 순차적으로 형성한다(도 12 참조.). 그리고, 도 12에 도시하는 바와 같이, 기판(1)과 제2 기판을 대향 배치하고, 각각의 패시베이션막(8, 13)의 사이에 액정(20)을 봉입함으로써, 제1 실시 형태에 따른 액정 표시 디바이스를 완성시킬 수 있다.
[효과]
제1 실시 형태에서는, 제1 액체 재료(4A)를 도포한 후에 제1 액체 재료(4A) 내의 Si의 미결합수에 H 또는 O를 공급하면서 미결합수를 감소시켜 제1 액체 재료(4B)를 형성하고, 이 후에 제1 액체 재료(4B) 상에 제2 액체 재료(4C)를 도포하고, 제1 액체 재료(4B) 및 제2 액체 재료(4C)로부터 Si계 절연막을 형성하였으므로, 제1 액체 재료(4B)를 전환한 Si계 절연막의 막질을 향상시킬 수 있다. 따라서, 박막 트랜지스터에서는, 채널 형성 영역(3C)과 게이트 절연막(4) 사이의 계면 상태를 안정적으로 유지할 수 있어, 전기적 특성이 우수한 박막 트랜지스터의 제조 방법을 제공할 수 있다.
또한 박막 트랜지스터에서는, 게이트 절연막(4)의 리크 전류를 감소시킬 수 있다. 따라서, 표시 성능의 고속화나 저소비 전력화가 우수한 액정 표시 디바이스의 제조 방법을 제공할 수 있다.
(제2 실시 형태)
제2 실시 형태는, 반도체 장치(전자 디바이스)의 소자 간에 배치되는 트렌치 아이솔레이션의 제조 방법에 본 발명을 적용한 예를 설명하는 것이다.
[반도체 집적 회로의 트렌치 아이솔레이션의 제조 방법]
먼저 맨 처음에, 기판(30)을 준비하고, 도 13에 도시하는 바와 같이, 기판(30)의 표면 부분으로서 소자 간에 상당하는 영역에, 기판(30) 표면으로부터 깊이 방향을 향해 트렌치(31)를 형성한다. 기판(30)에는, 제2 실시 형태에서, Si 단결정 기판이 사용된다. 또한, 기판(30)에는 SOI(silicon on insulator) 기판, 화합물 반도체 기판 등의 다른 기판을 사용해도 된다. 트렌치(31)는, 예를 들면 포토리소그래피 기술에 의해 형성한 마스크를 사용하여, RIE(reactive ion etching) 등의 이방성 에칭을 함으로써 형성한다. 제2 실시 형태에서, 트렌치(31)의 개구 치수는 예를 들면 100nm×100nm로 설정되고, 어스펙트비는 4 이상으로 설정되어 있다.
도 14에 도시하는 바와 같이, 적어도 트렌치(31)의 측벽 및 저면을 포함하는 기판(30)의 표면 상에 기초 절연막(32)을 형성한다. 기초 절연막(32)에는 기판 표면의 열산화법에 의해 형성된 Si 산화막을 사용할 수 있다.
도 15에 도시하는 바와 같이, 기초 절연막(32)의 표면 상의 전체면으로서, 트렌치(31) 내의 측면 상 및 저면 상에 트렌치(31) 내부를 매설하도록, 유기 용매에 폴리실라잔을 용해한 제1 액체 재료(34A)(하층 액체 재료)를 도포법을 이용하여 도포한다. 제1 액체 재료(34A)에는 제1 실시 형태에 따른 제1 액체 재료(4A)와 동일한 것을 사용할 수 있다. 이 후, 제1 액체 재료(34A)를 건조시킨다. 제1 액체 재료(34A)에서는, 그 유동성으로부터, 개구 치수가 작고, 깊은 트렌치(31)에서 확실하게 매설할 수 있고, 또한 매설된 표면의 평탄화를 촉진할 수 있다.
다음으로, 기판(30)을 진공 챔버(10) 내에 반송하고, 이 진공 챔버(10) 내에 H2 가스 또는 O2 가스를 공급함과 함께 플라즈마 발생시키고(플라스마 처리를 행하고), 도 16에 도시하는 바와 같이, 제1 액체 재료(34A)를 그 Si의 미결합수를 감소한 제1 액체 재료(34B)로 개질한다.
다음으로, 도 17에 도시하는 바와 같이, 제1 액체 재료(34B)의 표면 상의 전체면에, 제1 액체 재료(34A)와 마찬가지의 제2 액체 재료(34C)(상층 액체 재료)를 도포법을 이용하여 도포한다. 이 후, 제2 액체 재료(34C)를 건조시킨다.
다음으로, H2O, O2 등의 가스 분위기 중, 200℃~900℃의 온도 범위 내에서 열처리를 행하고, 제1 액체 재료(34B) 및 제2 액체 재료(34C)를 Si계 절연막 즉 Si 산화막으로 전환한다. 제2 실시 형태에서는, 기판(30)에 Si 단결정 기판이 사용되어 있으므로, 열처리 온도를 고온도로 설정할 수 있다. 그리고, 도 18에 도시하는 바와 같이, 실리콘 산화막으로 전환된 제2 액체 재료(34C), 제1 액체 재료(34B), 기초 절연막(32)의 각각을 패터닝함으로써, 트렌치(31), 기초 절연막(32), 제1 액체 재료(34B) 및 제2 액체 재료(34C)를 포함하는 트렌치 아이솔레이션을 완성시킬 수 있다.
이 후, 트랜지스터, 저항, 용량, 배선 등의 각종 제조 공정을 거쳐, 제2 실시 형태에 따른 반도체 장치를 완성시킬 수 있다.
[효과〕
제2 실시 형태에서는, 제1 액체 재료(34A)를 도포한 후에 제1 액체 재료(34A) 내의 Si의 미결합수에 H 또는 O를 공급하면서 미결합수를 감소시켜 제1 액체 재료(34B)를 형성하고, 이 후에 제1 액체 재료(34B) 상에 제2 액체 재료(34C)를 도포하고, 제1 액체 재료(34B) 및 제2 액체 재료(34C)로부터 Si계 절연막을 형성하였으므로, 제1 액체 재료(34B)를 전환한 Si계 절연막의 막질을 향상시킬 수 있다. 따라서, 리크 전류를 감소시킬 수 있고, 절연 내압을 향상시킬 수 있는 트렌치 아이솔레이션(전자 디바이스)의 제조 방법을 제공할 수 있다.
또한 제1 액체 재료(34A)에 사용되는 폴리실라잔의 잔류 성분은 적고, 크랙의 발생을 감소시킬 수 있으므로, 이 점에서도 절연 내압을 향상시킬 수 있는 트렌치 아이솔레이션의 제조 방법을 제공할 수 있다.
(그 밖의 실시 형태)
본 발명은, 전술한 일 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변형 가능하다. 예를 들면, 전술한 실시 형태는 액정 표시 디바이스, 반도체 집적 회로의 각각의 전자 디바이스에 본 발명을 적용한 예를 설명하였지만, 본 발명은, 프린트 배선 기판을 포함하는 전자 디바이스에서, 상하 배선 간의 층간 절연막에 액체 재료를 사용해도 된다.
본 발명에 따르면, 도포법에 의해 성막되는 Si계 절연막의 전기적 특성을 향상시킬 수 있는 절연막의 제조 방법, 트랜지스터의 제조 방법 및 전자 디바이스의 제조 방법을 제공할 수 있다.

Claims (10)

  1. 폴리실라잔을 용해한 제1 액체 재료를 기판 상에 도포하는 공정과,
    상기 제1 액체 재료 내의 Si의 미결합수를 감소하는 공정과,
    상기 미결합수를 감소한 후에, 상기 제1 액체 재료 상에 그 제1 액체 재료와 마찬가지의 제2 액체 재료를 도포하는 공정과,
    상기 제1 액체 재료 및 제2 액체 재료를 Si계 절연막으로 전환하는 공정
    을 구비한 것을 특징으로 하는 절연막의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 액체 재료 및 제2 액체 재료를 도포하는 공정은, 유기 용매에 폴리실라잔을 용해한 액체 재료를 도포하는 공정인 것을 특징으로 하는 절연막의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 Si의 미결합수를 감소하는 공정은, 상기 Si의 미결합수에 H 또는 O를 공급하는 공정인 것을 특징으로 하는 절연막의 제조 방법.
  4. 제3항에 있어서,
    상기 Si의 미결합수에 H 또는 O를 공급하는 공정은, 플라스마 처리 또는 웨 트 처리를 이용하고, 상기 Si의 미결합수에 H 또는 O를 공급하는 공정인 것을 특징으로 하는 절연막의 제조 방법.
  5. 제2항에 있어서,
    상기 제1 액체 재료 및 상기 제2 액체 재료의 폴리실라잔에는, 구조식 -[SiH2NH]n-(n은 자연수)에서 표현되는 폴리벨히드로시니잔, 또는 구조식 -[SiR1R2-NR3]m-(m은 자연수)에서 표현되고 측쇄 R1, R2 혹은 R3에 -CH3, -CH=CH2 혹은 -OCH3을 갖는 것이 사용되고,
    상기 유기 용매에는, 방향족 화합물 또는 지방족 화합물이 사용되는 것을 특징으로 하는 절연막의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 실리콘계 절연막으로 전환하는 공정은, H2O 또는 O2 가스 분위기 속에서 상기 제1 액체 재료 및 제2 액체 재료에 열처리를 행하여, 실리콘 산화막을 형성하는 공정인 것을 특징으로 하는 절연막의 제조 방법.
  7. 기판 상의 제1 반도체 박막의 표면 상에, 폴리실라잔을 용해한 제1 액체 재료를 도포하는 공정과,
    상기 제1 액체 재료 내의 Si의 미결합수를 감소하는 공정과,
    상기 미결합수를 감소한 후에, 상기 제1 액체 재료 상에 그 제1 액체 재료와 마찬가지의 제2 액체 재료를 도포하는 공정과,
    상기 제1 액체 재료 및 제2 액체 재료를 Si계 절연막으로 전환하고, 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 상에 제2 반도체 박막 또는 금속막을 형성하는 공정
    을 구비한 것을 특징으로 하는 트랜지스터의 제조 방법.
  8. 기판에 그 표면으로부터 깊이 방향을 향해 트렌치를 형성하는 공정과,
    상기 트렌치 내의 측면 상 및 바닥면 상에, 폴리실라잔을 용해한 제1 액체 재료를 도포하는 공정과,
    상기 제1 액체 재료 내의 Si의 미결합수를 감소하는 공정과,
    상기 미결합수를 감소한 후에, 상기 제1 액체 재료 상에 그 제1 액체 재료와 마찬가지의 제2 액체 재료를 도포하는 공정과,
    상기 제1 액체 재료 및 제2 액체 재료를 Si계 절연막으로 전환하는 공정
    을 구비한 것을 특징으로 하는 전자 디바이스의 제조 방법.
  9. 제7항에 있어서,
    상기 제1 액체 재료 및 제2 액체 재료를 도포하는 공정은, 유기 용매에 폴리실라잔을 용해한 액체 재료를 도포하는 공정인 것을 특징으로 하는 트랜지스터의 제조 방법.
  10. 제8항에 있어서,
    상기 제1 액체 재료 및 제2 액체 재료를 도포하는 공정은, 유기 용매에 폴리실라잔을 용해한 액체 재료를 도포하는 공정인 것을 특징으로 하는 전자 디바이스의 제조 방법.
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